JP2519566B2 - ディジタルａｇｃ回路 - Google Patents
ディジタルａｇｃ回路Info
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- JP2519566B2 JP2519566B2 JP2067832A JP6783290A JP2519566B2 JP 2519566 B2 JP2519566 B2 JP 2519566B2 JP 2067832 A JP2067832 A JP 2067832A JP 6783290 A JP6783290 A JP 6783290A JP 2519566 B2 JP2519566 B2 JP 2519566B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はTV、VTRなどに組込まれるディジタルAGC回路
に関する。
に関する。
［従来の技術と発明が解決しようとする課題］ 最近のディジタル技術の発展に伴ないアナログAGC回
路に代えてディジタル型のAGC回路をTV、VTRなどに組込
み、ビデオ信号を正確に所定のレベルにコントロールす
るディジタルAGC回路が提案され実用化されている。
路に代えてディジタル型のAGC回路をTV、VTRなどに組込
み、ビデオ信号を正確に所定のレベルにコントロールす
るディジタルAGC回路が提案され実用化されている。
第７図、第８図、第９図はそれぞれ従来のディジタル
AGC回路を示す。なお同図中ディジタル信号については
白抜きの矢印で示す。第７図を参照して、アナログ画像
信号は、入力端子51を通してアナログAGC回路52に入力
され、このAGC回路52により低レベルにされた後、クラ
ンプ回路53に与えられる。クランプ回路53はAGC増幅さ
れたアナログ画像信号を一定レベルにクランプした後、
サンプルホールド回路54に供給する。サンプルホールド
回路54は一定のサンプリング周期で画像信号をサンプリ
ングして、A/D変換器55に与える。A/D変換器55はサンプ
ルホールドされた信号を８〜９ビットのディジタル値に
変換する。このA/D変換された値は他のディジタル処理
回路、およびレベル検出回路56、ゲイン検出回路57に与
えられる。レベル検出回路56はディジタル画像信号のペ
デスタルの値を検出し、これをD/A変換器58に与える。D
/A変換器58はペデスタルの値をアナログ信号に変換し、
ローパスフィルタ（以下、LPF）59を通してクランプ回
路３に与える。クランプ回路53はペデスタル値を変換し
たアナログ信号により制御され、ディジタル画像信号の
ペデスタルレベルを一定にするように働く。また、ゲイ
ン検出回路７はディジタル画像信号のシンクレベル（同
期信号の先端からペデスタルまでのレベル）や映像信号
のレベルを検出し、これをD/A変換器60に与える。D/A変
換器60は前記D/A変換器58と同様にしてシンクレベルや
映像信号のディジタル値をアナログ信号に変換してLPF6
1に与える。LPF61によりノイズ成分等が除去されたアナ
ログ信号によりAGC回路52の増幅率を制御する。これに
よりディジタル画像信号のレベルが一定となる。
AGC回路を示す。なお同図中ディジタル信号については
白抜きの矢印で示す。第７図を参照して、アナログ画像
信号は、入力端子51を通してアナログAGC回路52に入力
され、このAGC回路52により低レベルにされた後、クラ
ンプ回路53に与えられる。クランプ回路53はAGC増幅さ
れたアナログ画像信号を一定レベルにクランプした後、
サンプルホールド回路54に供給する。サンプルホールド
回路54は一定のサンプリング周期で画像信号をサンプリ
ングして、A/D変換器55に与える。A/D変換器55はサンプ
ルホールドされた信号を８〜９ビットのディジタル値に
変換する。このA/D変換された値は他のディジタル処理
回路、およびレベル検出回路56、ゲイン検出回路57に与
えられる。レベル検出回路56はディジタル画像信号のペ
デスタルの値を検出し、これをD/A変換器58に与える。D
/A変換器58はペデスタルの値をアナログ信号に変換し、
ローパスフィルタ（以下、LPF）59を通してクランプ回
路３に与える。クランプ回路53はペデスタル値を変換し
たアナログ信号により制御され、ディジタル画像信号の
ペデスタルレベルを一定にするように働く。また、ゲイ
ン検出回路７はディジタル画像信号のシンクレベル（同
期信号の先端からペデスタルまでのレベル）や映像信号
のレベルを検出し、これをD/A変換器60に与える。D/A変
換器60は前記D/A変換器58と同様にしてシンクレベルや
映像信号のディジタル値をアナログ信号に変換してLPF6
1に与える。LPF61によりノイズ成分等が除去されたアナ
ログ信号によりAGC回路52の増幅率を制御する。これに
よりディジタル画像信号のレベルが一定となる。
しかし、上記ディジタルAGC回路は、アナログAGC回路
２を使用しており、アナログAGC回路２の出力をディジ
タル処理している。したがって、アナログ処理に伴なう
S/N比の問題が残存している。また、アナログAGC回路２
を設けることにより、回路全体が複雑化するという問題
がある。
２を使用しており、アナログAGC回路２の出力をディジ
タル処理している。したがって、アナログ処理に伴なう
S/N比の問題が残存している。また、アナログAGC回路２
を設けることにより、回路全体が複雑化するという問題
がある。
第８図のディジタルAGC回路は、第７図に示したアナ
ログAGC回路を省略したものである。上記第７図と相違
する点はA/D変換器55からのディジタル映像信号が乗算
器62に入力され、乗算器62においてゲイン検出回路57か
らの値とディジタル画像信号とを乗算し出力している点
である。なおこのゲイン検出回路57は第７図のゲイン検
出回路57と同様にシンクレベル、ビデオ信号のレベルを
検出する。そして、乗算器の出力が一定になるように乗
算器をコントロールしている。
ログAGC回路を省略したものである。上記第７図と相違
する点はA/D変換器55からのディジタル映像信号が乗算
器62に入力され、乗算器62においてゲイン検出回路57か
らの値とディジタル画像信号とを乗算し出力している点
である。なおこのゲイン検出回路57は第７図のゲイン検
出回路57と同様にシンクレベル、ビデオ信号のレベルを
検出する。そして、乗算器の出力が一定になるように乗
算器をコントロールしている。
しかし、このディジタル型AGC回路は乗算器62のペデ
スタルの値が変化する可能性がある。なぜならクランプ
回路53は乗算器の出力の値とは無関係に検出されるペデ
スタルレベルによって制御されるので、乗算器62の出力
のペデスタルレベルは変動することになる。
スタルの値が変化する可能性がある。なぜならクランプ
回路53は乗算器の出力の値とは無関係に検出されるペデ
スタルレベルによって制御されるので、乗算器62の出力
のペデスタルレベルは変動することになる。
第９図のディジタルAGC回路は上記第８図の改良であ
る。同図を参照して、乗算器62において、A/D変換器55
の出力データとゲイン検出回路57により検出されたビデ
オ信号などのレベルが乗算され、この乗算された値がレ
ベル検出回路56に与えられる。レベル検出回路56は上記
乗算器からペデスタルの値を検出する。このペデスタル
の値はD/A変換器58に与えられる。D/A変換器58はディジ
タルィデータをアナログ信号に変換する際、上位８ビッ
トを変換するため、下ビットより下の部分を四捨五入す
る（以下、この処理を丸め処理と称する）。この四捨五
入した値をアナログ信号に変換し、LPF59を通してクラ
ンプ回路53にクランプレベルとして与える。
る。同図を参照して、乗算器62において、A/D変換器55
の出力データとゲイン検出回路57により検出されたビデ
オ信号などのレベルが乗算され、この乗算された値がレ
ベル検出回路56に与えられる。レベル検出回路56は上記
乗算器からペデスタルの値を検出する。このペデスタル
の値はD/A変換器58に与えられる。D/A変換器58はディジ
タルィデータをアナログ信号に変換する際、上位８ビッ
トを変換するため、下ビットより下の部分を四捨五入す
る（以下、この処理を丸め処理と称する）。この四捨五
入した値をアナログ信号に変換し、LPF59を通してクラ
ンプ回路53にクランプレベルとして与える。
この第９図のディジタルAGC回路であれば、クランプ
回路にはビデオ信号などの利得調整を考慮したクランプ
レベルが与えられるので、乗算器のレベル（ペデスタル
レベル）の値が変化する可能性を防止することができ
る。
回路にはビデオ信号などの利得調整を考慮したクランプ
レベルが与えられるので、乗算器のレベル（ペデスタル
レベル）の値が変化する可能性を防止することができ
る。
しかし、A/D変換器55の出力データとゲイン検出回路5
7により検出されたビデオ信号などのレベルが乗算され
るため、レベル検出回路56に与えられる乗算器62の出力
ビット数が多くなり、前述のいわゆる丸め処理における
四捨五入による誤差が生じ、クランプレベルの変動やゲ
インの変動が生ずるというおそれがある。
7により検出されたビデオ信号などのレベルが乗算され
るため、レベル検出回路56に与えられる乗算器62の出力
ビット数が多くなり、前述のいわゆる丸め処理における
四捨五入による誤差が生じ、クランプレベルの変動やゲ
インの変動が生ずるというおそれがある。
本発明は上記問題に鑑みてなされたものであり、アナ
ログAGC回路を設けることなく、すべてディジタル処理
することによりS/Nの悪化を防止するとともに、クラン
プレベルの変動やゲインの変動を防止することを可能と
するディジタルAGC回路を提供することを目的とする。
ログAGC回路を設けることなく、すべてディジタル処理
することによりS/Nの悪化を防止するとともに、クラン
プレベルの変動やゲインの変動を防止することを可能と
するディジタルAGC回路を提供することを目的とする。
［課題を解決するための手段］ 上記目的を達成するための本発明に係るディジタルAG
C回路は、アナログ画像信号を一定の直流レベルにシフ
トするためのクランプ手段と、 クランプ手段からのアナログ画像信号を一定周期のサ
ンプリングパルスでサンプリングしてディジタル化する
ためのA/D変換手段と、 このA/D変換手段からのディジタルデータより１水平
走査期間における同期信号の先端レベルを検出するため
のシンクチップレベル検出手段と、 上記ディジタル信号よりペデスタルレベルを検出する
ためのペデスタルレベル検出手段と、 上記ディジタル信号よりピークレベルを検出するため
のピークレベル検出手段と、 上記シンクチップレベル検出手段、ペデスタルレベル
検出手段、およびピークレベル検出手段によりそれそれ
検出された同期信号の先端レベル、ペデスタルレベル、
およびピークレベルに基づいて上記A/D変換手段の出力
レンジを決定するための高レベル、低レベルの値を算出
する演算処理手段と、 前記演算処理手段により算出された高レベル、低レベ
ルの値をアナログ信号に変換するD/A変換手段と、 D/A変換された高レベル、低レベルの信号に基づいてA
/D変換手段の出力レンジの最大レベルと最小レベル、お
よびクランプ手段のクランプレベルを設定する基準レベ
ル設定手段とを有することを特徴としている。
C回路は、アナログ画像信号を一定の直流レベルにシフ
トするためのクランプ手段と、 クランプ手段からのアナログ画像信号を一定周期のサ
ンプリングパルスでサンプリングしてディジタル化する
ためのA/D変換手段と、 このA/D変換手段からのディジタルデータより１水平
走査期間における同期信号の先端レベルを検出するため
のシンクチップレベル検出手段と、 上記ディジタル信号よりペデスタルレベルを検出する
ためのペデスタルレベル検出手段と、 上記ディジタル信号よりピークレベルを検出するため
のピークレベル検出手段と、 上記シンクチップレベル検出手段、ペデスタルレベル
検出手段、およびピークレベル検出手段によりそれそれ
検出された同期信号の先端レベル、ペデスタルレベル、
およびピークレベルに基づいて上記A/D変換手段の出力
レンジを決定するための高レベル、低レベルの値を算出
する演算処理手段と、 前記演算処理手段により算出された高レベル、低レベ
ルの値をアナログ信号に変換するD/A変換手段と、 D/A変換された高レベル、低レベルの信号に基づいてA
/D変換手段の出力レンジの最大レベルと最小レベル、お
よびクランプ手段のクランプレベルを設定する基準レベ
ル設定手段とを有することを特徴としている。
［作用］ 以上の構成の本発明によれば、シンクチップレベル検
出回路、ペデスタルレベル検出回路、ピークレベル検出
回路によりA/D変換手段からの１水平走査期間における
ディジタルデータからシンクチップレベル、ペデスタル
レベル、およびピークレベル検出する。演算処理手段
は、これらの各レベルデータに基づいてA/D変換手段の
出力レンジすなわちの最大値、最小値を設定するための
高レベルと低レベルとを算出する。すなわち、画像信号
のレベルが従前設定したA/D変換手段の最大レベル、最
小レベルの範囲を越える場合はレンジを拡大し、逆に画
像信号のレベルが従前設定したレンジよりも小さい場合
には、レンジを縮小し、画像信号のレベルがレンジ内で
一定幅になるようにコントロールする。D/A変換手段は
上記高レベル、低レベルの値をD/A変換して、これを基
準レベル設定手段に与える。基準レベル設定手段は、高
レベル、低レベルのアナログ信号に基づいてA/D変換手
段の出力レンジの最大レベルと最小レベルとを設定し、
さらに最小レベルよりも一定レベル上にクランプレベル
を設定し、これらの各レベルをそれぞれクランプ手段、
A/D変換手段に与える。クランプ手段は上記クランプレ
ベルにてアナログ画像信号を一定の直流レベルにシフト
させる。またA/D変換手段はクランプ手段からのアナロ
グ信号を最大レベル、最小レベルの範囲でディジタルデ
ータに変換する。
出回路、ペデスタルレベル検出回路、ピークレベル検出
回路によりA/D変換手段からの１水平走査期間における
ディジタルデータからシンクチップレベル、ペデスタル
レベル、およびピークレベル検出する。演算処理手段
は、これらの各レベルデータに基づいてA/D変換手段の
出力レンジすなわちの最大値、最小値を設定するための
高レベルと低レベルとを算出する。すなわち、画像信号
のレベルが従前設定したA/D変換手段の最大レベル、最
小レベルの範囲を越える場合はレンジを拡大し、逆に画
像信号のレベルが従前設定したレンジよりも小さい場合
には、レンジを縮小し、画像信号のレベルがレンジ内で
一定幅になるようにコントロールする。D/A変換手段は
上記高レベル、低レベルの値をD/A変換して、これを基
準レベル設定手段に与える。基準レベル設定手段は、高
レベル、低レベルのアナログ信号に基づいてA/D変換手
段の出力レンジの最大レベルと最小レベルとを設定し、
さらに最小レベルよりも一定レベル上にクランプレベル
を設定し、これらの各レベルをそれぞれクランプ手段、
A/D変換手段に与える。クランプ手段は上記クランプレ
ベルにてアナログ画像信号を一定の直流レベルにシフト
させる。またA/D変換手段はクランプ手段からのアナロ
グ信号を最大レベル、最小レベルの範囲でディジタルデ
ータに変換する。
［発明の実施例］ 以下、本発明のディジタルAGC回路を添付図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
同図を参照して、入力端子１に入力されたアナログ画像
信号は、クランプ回路２により基準電圧発生回路５から
のクランプレベル電圧Vcにクランプされ、サンプルホー
ルド回路３に入力される。サンプルホールド回路３は水
平同期信号に同期した910fH（fHは水平走査周波数）も
しくは画像信号のバーストに同期した4fSC（fSCはカラ
ー副搬送波周波数）のクロックパルスで上記クランプ回
路２からのアナログ画像信号をサンプルホールドし、こ
のサンプルホールドした信号をA/D変換器４に与える。A
/D変換器４はサンプルホールドされたアナログ画像信号
をたとえば８〜９ビットでディジタル化する。このディ
ジタル画像信号は他のディジタル信号処理回路および、
ペデスタルレベル検出回路11、シンクチップレベル検出
回路12、ピークレベル検出回路13に与えられる。レベル
検出回路10はこれらのレベルに基づいて後述する所定の
演算を行ない、高レベルTL、低レベルBLの値を出力す
る。高レベルTL、低レベルBLの値はそれぞれD/A変換器
8,9に与えられ、アナログ信号に変換された後、LPF6、
７を通して基準電圧発生回路５に与えられる。基準電圧
発生回路５はアナログ化された高レベルTL、低レベルBL
に基づいてA/D変換器の最高値、最低値を決定するため
の基準電圧VA、VBを生成して、A/D変換器４に与える。
また、この基準電圧発生回路５はクランプ回路２のクラ
ンプレベルVCを生成して、クランプ回路２に与える。ク
ランプ回路２はVCに基づいてペデスタルレベルを揃える
ようにアナログ画像信号をシフトする。
同図を参照して、入力端子１に入力されたアナログ画像
信号は、クランプ回路２により基準電圧発生回路５から
のクランプレベル電圧Vcにクランプされ、サンプルホー
ルド回路３に入力される。サンプルホールド回路３は水
平同期信号に同期した910fH（fHは水平走査周波数）も
しくは画像信号のバーストに同期した4fSC（fSCはカラ
ー副搬送波周波数）のクロックパルスで上記クランプ回
路２からのアナログ画像信号をサンプルホールドし、こ
のサンプルホールドした信号をA/D変換器４に与える。A
/D変換器４はサンプルホールドされたアナログ画像信号
をたとえば８〜９ビットでディジタル化する。このディ
ジタル画像信号は他のディジタル信号処理回路および、
ペデスタルレベル検出回路11、シンクチップレベル検出
回路12、ピークレベル検出回路13に与えられる。レベル
検出回路10はこれらのレベルに基づいて後述する所定の
演算を行ない、高レベルTL、低レベルBLの値を出力す
る。高レベルTL、低レベルBLの値はそれぞれD/A変換器
8,9に与えられ、アナログ信号に変換された後、LPF6、
７を通して基準電圧発生回路５に与えられる。基準電圧
発生回路５はアナログ化された高レベルTL、低レベルBL
に基づいてA/D変換器の最高値、最低値を決定するため
の基準電圧VA、VBを生成して、A/D変換器４に与える。
また、この基準電圧発生回路５はクランプ回路２のクラ
ンプレベルVCを生成して、クランプ回路２に与える。ク
ランプ回路２はVCに基づいてペデスタルレベルを揃える
ようにアナログ画像信号をシフトする。
第２図は上記ペデスタルレベル検出回路11、ピークレ
ベル検出回路13、シンクチップレベル検出回路12の詳細
を示すブロック図である。第３図は、１水平走査期間の
波形と、シンクチップレベルST、画像信号のピークレベ
ルPK、ペデスタルレベルPAを検出するためのタイミング
チャート図である。
ベル検出回路13、シンクチップレベル検出回路12の詳細
を示すブロック図である。第３図は、１水平走査期間の
波形と、シンクチップレベルST、画像信号のピークレベ
ルPK、ペデスタルレベルPAを検出するためのタイミング
チャート図である。
第２図、第３図を参照して、（ａ）はラッチ回路15に
入力されるリセットパルス、（ｂ）はラッチ回路19に入
力されるリセットパルス、（ｃ）はラッチ回路17に入力
されるラッチパルス、（ｄ）はラッチ回路18に入力され
るラッチパルス、（ｅ）はコンパレータ19の出力パルス
を示す。ペデスタルレベル検出回路11、シンクチップレ
ベル検出回路12は加算器14およびラッチ回路15、ラッチ
回路16、ラッチ回路17からなる。上記加算器14はA/D変
換器４からのディジタル画像信号と、ラッチ回路15から
のデータを加算し、この加算出力をラッチ回路15に蓄積
する。ラッチ回路15からの出力は加算器14、ラッチ回路
16、およびラッチ回路17に与えられる。ラッチ回路15は
リセットパルス（ａ）によってリセットされ、続いて入
力されるクロックCK2（サンプリングパルスと同周期の
パルス）によって加算器14からの出力を蓄積する。した
がって、ラッチ回路15はリセットパルス（ａ）によるリ
セットがかかるまでの順次入力されるディジタルデータ
を積分した値を出力する。ラッチ回路16は、ラッチ回路
15からの出力を1H（１水平走査期間）の周期で出力され
るラッチパルス（ｄ）によりラッチされ、このラッチし
た値をペデスタルデータPAして出力する。ラッチ回路17
はラッチ回路15からの出力を1H周期のラッチパルス
（ｃ）によりラッチされ、この値をシンクチップレベル
データSTとして出力する。ピークレベル検出回路13はラ
ッチ回路18、ラッチ回路19、およびコンパレータ20から
なる最大値ホールド回路である。ラッチ回路18はサンプ
リングパルスと同期したクロックCK3によりディジタル
画像信号をラッチする。ラッチ回路18の出力はラッチ回
路19に与えられる。コンパレータ20はディジタル画像信
号とラッチ回路19の出力とを比較し、ディジタル画像信
号がラッチ回路19の出力よりも大きければ、このときの
値を蓄積するための指令信号（ｅ）を出力する。この出
力により、ラッチ回路19はラッチ回路18の出力をラッチ
する。またラッチ回路19は1H周期のリセットパルス
（ｂ）によりリセットされる。上記ラッチ回路19は1H期
間内で順次蓄積する最大値を更新し、この最大値をピー
クレベルデータPKとして出力する。
入力されるリセットパルス、（ｂ）はラッチ回路19に入
力されるリセットパルス、（ｃ）はラッチ回路17に入力
されるラッチパルス、（ｄ）はラッチ回路18に入力され
るラッチパルス、（ｅ）はコンパレータ19の出力パルス
を示す。ペデスタルレベル検出回路11、シンクチップレ
ベル検出回路12は加算器14およびラッチ回路15、ラッチ
回路16、ラッチ回路17からなる。上記加算器14はA/D変
換器４からのディジタル画像信号と、ラッチ回路15から
のデータを加算し、この加算出力をラッチ回路15に蓄積
する。ラッチ回路15からの出力は加算器14、ラッチ回路
16、およびラッチ回路17に与えられる。ラッチ回路15は
リセットパルス（ａ）によってリセットされ、続いて入
力されるクロックCK2（サンプリングパルスと同周期の
パルス）によって加算器14からの出力を蓄積する。した
がって、ラッチ回路15はリセットパルス（ａ）によるリ
セットがかかるまでの順次入力されるディジタルデータ
を積分した値を出力する。ラッチ回路16は、ラッチ回路
15からの出力を1H（１水平走査期間）の周期で出力され
るラッチパルス（ｄ）によりラッチされ、このラッチし
た値をペデスタルデータPAして出力する。ラッチ回路17
はラッチ回路15からの出力を1H周期のラッチパルス
（ｃ）によりラッチされ、この値をシンクチップレベル
データSTとして出力する。ピークレベル検出回路13はラ
ッチ回路18、ラッチ回路19、およびコンパレータ20から
なる最大値ホールド回路である。ラッチ回路18はサンプ
リングパルスと同期したクロックCK3によりディジタル
画像信号をラッチする。ラッチ回路18の出力はラッチ回
路19に与えられる。コンパレータ20はディジタル画像信
号とラッチ回路19の出力とを比較し、ディジタル画像信
号がラッチ回路19の出力よりも大きければ、このときの
値を蓄積するための指令信号（ｅ）を出力する。この出
力により、ラッチ回路19はラッチ回路18の出力をラッチ
する。またラッチ回路19は1H周期のリセットパルス
（ｂ）によりリセットされる。上記ラッチ回路19は1H期
間内で順次蓄積する最大値を更新し、この最大値をピー
クレベルデータPKとして出力する。
以上のごとくして検出されたシンクチップレベルデー
タST、ペデスタルデータPA、ピークレベルデータPKはレ
ベル発生回路10に与えられる。
タST、ペデスタルデータPA、ピークレベルデータPKはレ
ベル発生回路10に与えられる。
第４図はレベル発生回路10の詳細を示すブロック図、
同図を参照して、レベル発生回路10は減算器21、22、演
算処理回路23からなる。ラッチ回路16からのペデスタル
データPAは演算回路23と、減算回路21に加えられる。ラ
ッチ回路17からのシンクチップレベルデータSTは減算器
21、22と減算回路23に与えられる。ラッチ回路19からの
ピークレベルデータPKは減算回路23と減算器22に与えら
れる。減算器21はペデスタルデータPAからシンクチップ
レベルデータを減算して、シンクレベルデータSIを算出
し、これを演算回路23に与える。減算器２はピークレベ
ルデータPKかからシンクチップレベルデータを減算して
ピーク・ツー・ピークデータPPを算出し、これを減算回
路23に与える。
同図を参照して、レベル発生回路10は減算器21、22、演
算処理回路23からなる。ラッチ回路16からのペデスタル
データPAは演算回路23と、減算回路21に加えられる。ラ
ッチ回路17からのシンクチップレベルデータSTは減算器
21、22と減算回路23に与えられる。ラッチ回路19からの
ピークレベルデータPKは減算回路23と減算器22に与えら
れる。減算器21はペデスタルデータPAからシンクチップ
レベルデータを減算して、シンクレベルデータSIを算出
し、これを演算回路23に与える。減算器２はピークレベ
ルデータPKかからシンクチップレベルデータを減算して
ピーク・ツー・ピークデータPPを算出し、これを減算回
路23に与える。
上記演算回路23はCPU、ROMなどからなっており、ペデ
スタルデータPA、シンクレベルデータSI、シンクチップ
レベルデータST、ピーク・ツー・ピークデータPP、ピー
クレベルデータPKに基づいて１周期ごとに高レベルTL、
低レベルBLを算出する。
スタルデータPA、シンクレベルデータSI、シンクチップ
レベルデータST、ピーク・ツー・ピークデータPP、ピー
クレベルデータPKに基づいて１周期ごとに高レベルTL、
低レベルBLを算出する。
第５図は演算増幅回路の処理を示すフローチャート、
第６図はこの処理過程における高・低両レベルの変動を
説明するための図である。
第６図はこの処理過程における高・低両レベルの変動を
説明するための図である。
第５図、第６図を参照して、ステップ１においてシン
クチップレベルSIと基準値V1とを比較し、SI＜V1であれ
ば、ステップ２において第６図（Ａ）に示すごとく高レ
ベルTLを下げ、低レベルBLを上げる。これによりA/D変
換器４のダイナミックレンジをシンクレベルの変化に応
じて縮小し、A/D変換器４はこの縮小されたレンジ内で
サンプルホールドされた画像信号を８〜９ビットのディ
ジタルデータに変換する。また、SI＞V1であれば、ステ
ップ３において第６図（Ｂ）に示すごとく高レベルTLを
上げ、低レベルBLを下げ、A/D変換器４のダイナミック
レンジを拡大する。
クチップレベルSIと基準値V1とを比較し、SI＜V1であれ
ば、ステップ２において第６図（Ａ）に示すごとく高レ
ベルTLを下げ、低レベルBLを上げる。これによりA/D変
換器４のダイナミックレンジをシンクレベルの変化に応
じて縮小し、A/D変換器４はこの縮小されたレンジ内で
サンプルホールドされた画像信号を８〜９ビットのディ
ジタルデータに変換する。また、SI＞V1であれば、ステ
ップ３において第６図（Ｂ）に示すごとく高レベルTLを
上げ、低レベルBLを下げ、A/D変換器４のダイナミック
レンジを拡大する。
ステップ４においてピーク・ツー・ピークレベルPPと
高レベルTL,低レベルBLとを比較し、PP＞TL−BLであれ
ば、ステップ５において高レベルTLを上げ、低レベルBL
を下げることにより、レンジを拡大する。上記ステップ
１から５の手続により、画像信号の変動に対してダイナ
ミックレンジを変化させ、一定レベルのデータを得るこ
とができる。
高レベルTL,低レベルBLとを比較し、PP＞TL−BLであれ
ば、ステップ５において高レベルTLを上げ、低レベルBL
を下げることにより、レンジを拡大する。上記ステップ
１から５の手続により、画像信号の変動に対してダイナ
ミックレンジを変化させ、一定レベルのデータを得るこ
とができる。
ステップ６においてペデスタルレベルPAと基準備V2と
を比較し、PA＞V2であれば、ステップ７において第６図
（Ｃ）に示すごとく高レベルTLを上げ、低レベルBLも上
げる。これによりA/D変換器４のダイナミックレンジを
上側にシフトさせる。このとき、クランプ回路２は基準
値V2に対応したクランプレベルVCでアナログ画像信号を
シフトさせるので、このアナログ画像信号は上記シフト
させたダイナミックレンジ内に含まれる。また、上記ス
テップ６において、逆にPA＜V2であれば、ステップ８に
おいて高レベルTL、低レベルBLを下げる。これによりA/
D変換器４のダイナミックレンジを下側にシフトさせ
る。ステップ９において上記高レベルTL、低レベルBLを
それぞれD/A変換器８、９に出力し、１水平走査線分の
処理を終了し、ステップ１の処理に戻る。
を比較し、PA＞V2であれば、ステップ７において第６図
（Ｃ）に示すごとく高レベルTLを上げ、低レベルBLも上
げる。これによりA/D変換器４のダイナミックレンジを
上側にシフトさせる。このとき、クランプ回路２は基準
値V2に対応したクランプレベルVCでアナログ画像信号を
シフトさせるので、このアナログ画像信号は上記シフト
させたダイナミックレンジ内に含まれる。また、上記ス
テップ６において、逆にPA＜V2であれば、ステップ８に
おいて高レベルTL、低レベルBLを下げる。これによりA/
D変換器４のダイナミックレンジを下側にシフトさせ
る。ステップ９において上記高レベルTL、低レベルBLを
それぞれD/A変換器８、９に出力し、１水平走査線分の
処理を終了し、ステップ１の処理に戻る。
なお、上記高レベルTL、低レベルBLの出力ビット数
は、A/D変換器４のビット数より２ないし３ビット多め
にしておいてもよい。これにより、A/D変換器４の±1/2
LSB（最下位ビット）の誤差によるクランプレベルVC、A
/D変換器４の基準電圧VA,VBを正確に設定することがで
きる。このように高レベルTL,低レベルBLの出力ビット
数を設定しておくことにより、いわゆる丸め処理に伴な
う誤差を防止することができ、ペデスタルレベルが変動
する可能性を防止することができる。
は、A/D変換器４のビット数より２ないし３ビット多め
にしておいてもよい。これにより、A/D変換器４の±1/2
LSB（最下位ビット）の誤差によるクランプレベルVC、A
/D変換器４の基準電圧VA,VBを正確に設定することがで
きる。このように高レベルTL,低レベルBLの出力ビット
数を設定しておくことにより、いわゆる丸め処理に伴な
う誤差を防止することができ、ペデスタルレベルが変動
する可能性を防止することができる。
上記レベル発生回路10により生成された高レベル、低
レベルはD/A変換器８、９においてアナログ信号に変換
された後、LPF6、７に与えられる。LPF6,7により高調波
数分、ノイズ成分を除去された後基準電圧発生回路５に
与えられる。基準電圧発生回路５に与えられた高レベル
TL、低レベルBLのアナログ信号はクランプレベルVC、お
よびA/D変換器４の最高値、最低値を設定するための電
圧信号VA,VBに変換される。また、上記クランプレベルV
Cは、基準値V2に対応する電圧信号であり、A/D変換器４
に与える電圧信号VBから一定レベル上に設定される。ク
ランプ回路２はこのクランプレベルVCで入力されるアナ
ログ画像信号をシンクチップレベルを基底とするDCレベ
ルにシフトさせる。上記電圧信号VA,VBを与えられたA/D
変換器４はサンプルホールド回路３によりサンプリング
されたDC電圧をディジタルデータに変換する。すなわち
A/D変換器４はアナログ画像信号のレベル変動に応答し
て設定されたVA,VBの範囲内でアナログ画像信号をディ
ジタルデータに変換する。これにより、画像信号のレベ
ルの変動にかかわらず、一定レベルのディジタル画像デ
ータを得ることができる。
レベルはD/A変換器８、９においてアナログ信号に変換
された後、LPF6、７に与えられる。LPF6,7により高調波
数分、ノイズ成分を除去された後基準電圧発生回路５に
与えられる。基準電圧発生回路５に与えられた高レベル
TL、低レベルBLのアナログ信号はクランプレベルVC、お
よびA/D変換器４の最高値、最低値を設定するための電
圧信号VA,VBに変換される。また、上記クランプレベルV
Cは、基準値V2に対応する電圧信号であり、A/D変換器４
に与える電圧信号VBから一定レベル上に設定される。ク
ランプ回路２はこのクランプレベルVCで入力されるアナ
ログ画像信号をシンクチップレベルを基底とするDCレベ
ルにシフトさせる。上記電圧信号VA,VBを与えられたA/D
変換器４はサンプルホールド回路３によりサンプリング
されたDC電圧をディジタルデータに変換する。すなわち
A/D変換器４はアナログ画像信号のレベル変動に応答し
て設定されたVA,VBの範囲内でアナログ画像信号をディ
ジタルデータに変換する。これにより、画像信号のレベ
ルの変動にかかわらず、一定レベルのディジタル画像デ
ータを得ることができる。
また、シンクレベルを検出しているため、一定期間周
期信号がない場合に、A/D変換器４の基準電圧VAとVBと
の差すなわちレンジを最大にすることにより入力端子１
からのノイズを抑圧することができる。
期信号がない場合に、A/D変換器４の基準電圧VAとVBと
の差すなわちレンジを最大にすることにより入力端子１
からのノイズを抑圧することができる。
［発明の効果］ 以上の本発明であれば、演算処理手段がシンクチップ
レベル、ペデスタルレベル、ピークレベルに基づいて高
低両レベルの値を算出する。基準レベル設定手段はこの
高低両レベルの値に基づいてA/D変換手段の出力レン
ジ、およびクランプ手段のクランプレベル設定すること
により、A/D変換手段の出力データを常時一定レベルの
ディジタル画像データにすることができる。また、A/D
変換手段の出力データからペデスタルレベルデータを検
出し、従来のごとく乗算器の出力データからペデスタル
レベルを検出していないので、ディジタデータのビット
数が増加せず、いわゆる丸め処理によるクランプレベル
の設定誤差を防止することができる。
レベル、ペデスタルレベル、ピークレベルに基づいて高
低両レベルの値を算出する。基準レベル設定手段はこの
高低両レベルの値に基づいてA/D変換手段の出力レン
ジ、およびクランプ手段のクランプレベル設定すること
により、A/D変換手段の出力データを常時一定レベルの
ディジタル画像データにすることができる。また、A/D
変換手段の出力データからペデスタルレベルデータを検
出し、従来のごとく乗算器の出力データからペデスタル
レベルを検出していないので、ディジタデータのビット
数が増加せず、いわゆる丸め処理によるクランプレベル
の設定誤差を防止することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
ペデスタルレベル検出回路、シンクレベル検出回路、ピ
ークレベル検出回路の詳細を示すブロック図、第３図は
１走査線分の波形と、シンクチップレベル、ビデオ信号
のピークレベル、ペデスタルレベルを検出するためのタ
イミング図、第４図は演算処理回路の詳細を示すブロッ
ク図、第５図は演算処理回路のフローチャート、第６図
は高レベル、低レベルの設定を説明するための概略波形
図、第７図、第８図、第９図は従来例を示すブロック図
である。 図において４はA/D変換回路、５は基準電圧発生回路、1
0はレベル発生回路、11はペデスタル検出回路、12はシ
ンクチップレベル検出回路、13はピークレベル検出回路
である。
ペデスタルレベル検出回路、シンクレベル検出回路、ピ
ークレベル検出回路の詳細を示すブロック図、第３図は
１走査線分の波形と、シンクチップレベル、ビデオ信号
のピークレベル、ペデスタルレベルを検出するためのタ
イミング図、第４図は演算処理回路の詳細を示すブロッ
ク図、第５図は演算処理回路のフローチャート、第６図
は高レベル、低レベルの設定を説明するための概略波形
図、第７図、第８図、第９図は従来例を示すブロック図
である。 図において４はA/D変換回路、５は基準電圧発生回路、1
0はレベル発生回路、11はペデスタル検出回路、12はシ
ンクチップレベル検出回路、13はピークレベル検出回路
である。
Claims (1)
- 【請求項１】アナログ画像信号を一定の直流レベルにシ
フトするためのクランプ手段と、 クランプ手段からのアナログ画像信号を一定周期のサン
プリングパルスでサンプリングしてディジタル化するた
めのA/D変換手段と、 このA/D変換手段からのディジタルデータより１水平走
査期間における同期信号の先端レベルを検出するための
シンクチップレベル検出手段と、 上記ディジタル信号よりペデスタルレベルを検出するた
めのペデスタルレベル検出手段と、 上記ディジタル信号よりピークレベルを検出するための
ピークレベル検出手段と、 上記シンクチップレベル検出手段、ペデスタルレベル検
出手段、およびピークレベル検出手段によりそれそれ検
出された同期信号の先端レベル、ペデスタルレベル、お
よびピークレベルに基づいて上記A/D変換手段の出力レ
ンジを決定するための高レベル、低レベルの値を算出す
る演算処理手段と、 前記演算処理手段により算出された高レベル、低レベル
の値をアナログ信号に変換するD/A変換手段と、 D/A変換された高レベル、低レベルの信号に基づいてA/D
変換手段の出力レンジの最大レベルと最小レベル、およ
びクランプ手段のクランプレベルを設定する基準レベル
設定手段とを有することを特徴とするディジタルAGC回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067832A JP2519566B2 (ja) | 1990-03-16 | 1990-03-16 | ディジタルａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067832A JP2519566B2 (ja) | 1990-03-16 | 1990-03-16 | ディジタルａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268588A JPH03268588A (ja) | 1991-11-29 |
| JP2519566B2 true JP2519566B2 (ja) | 1996-07-31 |
Family
ID=13356315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067832A Expired - Fee Related JP2519566B2 (ja) | 1990-03-16 | 1990-03-16 | ディジタルａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519566B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100207713B1 (ko) | 1997-01-17 | 1999-07-15 | 윤종용 | 아날로그-디지탈 변환기의 top 전압을 이용한 agc 회로 |
-
1990
- 1990-03-16 JP JP2067832A patent/JP2519566B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268588A (ja) | 1991-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 13 |
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