KR101379301B1 - 고분해능 디지털 아날로그 컨버터 및 그 제어방법 - Google Patents

고분해능 디지털 아날로그 컨버터 및 그 제어방법 Download PDF

Info

Publication number
KR101379301B1
KR101379301B1 KR1020130017372A KR20130017372A KR101379301B1 KR 101379301 B1 KR101379301 B1 KR 101379301B1 KR 1020130017372 A KR1020130017372 A KR 1020130017372A KR 20130017372 A KR20130017372 A KR 20130017372A KR 101379301 B1 KR101379301 B1 KR 101379301B1
Authority
KR
South Korea
Prior art keywords
digital information
shifted
information
digital
bit
Prior art date
Application number
KR1020130017372A
Other languages
English (en)
Inventor
하상민
원종백
김창호
최성혁
이상태
Original Assignee
주식회사 아진엑스텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아진엑스텍 filed Critical 주식회사 아진엑스텍
Priority to KR1020130017372A priority Critical patent/KR101379301B1/ko
Application granted granted Critical
Publication of KR101379301B1 publication Critical patent/KR101379301B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/662—Multiplexed conversion systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 고분해능 디지털 아날로그 컨버터 및 그 제어방법에 관한 것이다. 보다 상세히는 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시키는 디지털 아날로그 컨버터 장치 및 제어방법에 관한 것이다. 본 발명의 일예와 관련된 고분해능 아날로그 신호를 생성하는 방법은 제 1 디지털 정보가 입력되는 단계, 기 설정된 비트만큼 상기 제 1 디지털 정보의 비트가 시프트(shift) 되는 단계, 상기 시프트 된 제 1 디지털 정보가 제 1 DAC(Digital Analog Converter) 레지스터로 이동되는 단계, 제 2 디지털 정보가 입력되는 단계, 동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보가 제 2 DAC 레지스터로 이동되고, 상기 제 2 디지털 정보가 상기 기 설정된 비트만큼 시프트 되며, 상기 시프트 된 제 2 디지털 정보가 상기 제 1 DAC 레지스터로 이동되는 단계, 제 3 디지털 정보가 입력되는 단계, 상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보 및 보간(Interpolation) 기법을 이용하여, 상기 기 설정된 비트만큼 시프트 된 제 3 디지털 정보를 추출하는 단계와 상기 시프트 된 제 3 디지털 정보를 이용하여 생성된 아날로그 정보를 출력하는 단계를 포함할 수 있다.

Description

고분해능 디지털 아날로그 컨버터 및 그 제어방법{HIGH RESOLUTION DIGITAL ANALOG CONVERTER AND METHOD FOR CONTROLLING THEREOF}
본 발명은 고분해능 디지털 아날로그 컨버터 및 그 제어방법에 관한 것이다. 보다 상세히는 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시키는 디지털 아날로그 컨버터 장치 및 제어방법에 관한 것이다.
최근 반도체 기술의 발전과 산업 현장에서의 제어 시스템의 응용범위가 증가하면서 모션 제어 시스템과 관련된 시스템 온 칩(System On Chip, SoC)에 대한 수요가 증가하고 있다.
특히, 분산 네트워크 응용에서는 보다 정확하고 정밀한 제어회로의 중요성이 높아지고 있다.
디지털 신호 처리 기술과 노광 기술(Lithography) 등의 급속한 발달은 기저대역(baseband)에 국한되어 있던 디지털 신호처리를 수Mhz대역, 즉, 저중간주파수(Low Intermediate Frequency: Low IF) 대역까지 확장시킴으로써, 나쁜 선형성을 가진 아날로그 회로를 디지털 회로로 대체할 수 있도록 함으로써, 보다 정확한 제어가 가능한 디지털 신호처리 결과를 사용자에게 제공할 수 있게 되었다.
단, 디지털 신호를 처리하기 위해서는 아날로그-디지털 변환이 필수적인 과정이며 ADC(analog-digital converter) 및 DAC(digital -analog converter) 동작의 정확도나 속도는 디지털 신호 처리의 성능을 제한하는 직접적인 요인이 되고 있다.
디지털 변조방식을 사용하고 있는 최근의 모션 및 모터 제어환경에서는 DAC(Digital to Analog Converter)는 디지털 신호를 아날로그 신호로 변환하는 필수적인 회로로서 이용되고 있고, 정밀한 작업을 위해 고속 동작 및 높은 선형성과 고해상도가 요구되고 있다.
한편, 시스템 IC설계에서 말하는 IP(Intellectual Property)는 재이용 가능한 기능 블록을 지칭하며 하드웨어 또는 소프트웨어 기능 블록을 의미한다.
이때, 재이용 가능한 하드웨어 기능 블록을 하드웨어 IP, 재이용 가능한 소프트웨어 기능 블록을 소프트웨어 IP라고 호칭할 수도 있다.
하드웨어 IP는 공정이 완전히 정해져 있고, 배치, 배선이 끝난 설계 데이터로 재이용 가능한 형태의 IP이다. ASIC 벤더가 블랙박스로서 제공하는 코어는 하드웨어IP에 속한다.
이러한 하드웨어 IP는 제조하면 동작할 것이 거의 확실하므로 매우 비싸다. 그러나 사용자는 칩 제조시 특정 반도체 공정에 예속되는 단점이 있다.
또한, 이러한 벤더에서 제공되는 하드웨어 IP는 매우 고가이고, 분해능(Resolution)의 증가시 몇 배 이상의 가격이 책정되므로, 시스템 온 칩(SoC)개발시 높은 분해능(Resolution)의 DAC IP 사용은 개발 비용에 큰 문제가 되고 있으므로, 이에 대한 해결방안이 요구되는 실정이다.
대한민국 공개특허공보 제 10-2009-0106229호
본 발명은 상기한 바와 같은 일반적인 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 고분해능 디지털 아날로그 컨버터 및 그 제어방법을 사용자에게 제공하는 것이다.
구체적으로 본 발명의 목적은 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시키는 장치를 사용자에게 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 실현하기 위한 본 발명의 일예와 관련된 고분해능 아날로그 신호를 생성하는 방법은 제 1 디지털 정보가 입력되는 단계, 기 설정된 비트만큼 상기 제 1 디지털 정보의 비트가 시프트(shift) 되는 단계, 상기 시프트 된 제 1 디지털 정보가 제 1 DAC(Digital Analog Converter) 레지스터로 이동되는 단계, 제 2 디지털 정보가 입력되는 단계, 동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보가 제 2 DAC 레지스터로 이동되고, 상기 제 2 디지털 정보가 상기 기 설정된 비트만큼 시프트 되며, 상기 시프트 된 제 2 디지털 정보가 상기 제 1 DAC 레지스터로 이동되는 단계, 제 3 디지털 정보가 입력되는 단계, 상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보 및 보간(Interpolation) 기법을 이용하여, 상기 기 설정된 비트만큼 시프트 된 제 3 디지털 정보를 추출하는 단계와 상기 시프트 된 제 3 디지털 정보를 이용하여 생성된 아날로그 정보를 출력하는 단계를 포함할 수 있다.
또한, 보간 기법은 수학식
Figure 112013014665460-pat00001
를 이용할 수 있고, 상기 수학식에서
Figure 112013014665460-pat00002
는 시프트 된 디지털 정보이고,
Figure 112013014665460-pat00003
내지
Figure 112013014665460-pat00004
는 입력된 디지털 정보이며,
Figure 112013014665460-pat00005
내지
Figure 112013014665460-pat00006
는 계수일 수 있다.
또한, 상기 수학식에서 상기
Figure 112013014665460-pat00007
는 상기 시프트 된 제 1 디지털 정보와 시프트 된 제 2 디지털 정보이고, 상기
Figure 112013014665460-pat00008
내지
Figure 112013014665460-pat00009
는 상기 제 1 디지털 정보와 제 2 디지털 정보일 수 있다.
또한, 상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보를 이용하여 상기
Figure 112013014665460-pat00010
내지
Figure 112013014665460-pat00011
를 산출하고, 상기 산출된
Figure 112013014665460-pat00012
내지
Figure 112013014665460-pat00013
, 수학식 1 및 제 3 디지털 정보를 이용하여 상기 시프트 된 제 3 디지털 정보를 산출할 수 있다.
또한, 상기 시프트 된 제 3 디지털 정보는 제 3 DAC 레지스터에 별도로 저장될 수 있다.
또한, 상기 생성된 아날로그 정보에 따라 특정 시스템의 스위칭 패턴(switching pattern)이 결정될 수 있다.
또한, 상기 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보에 포함된 복수의 비트 중 상기 시프트로 인해 미 결정된 비트는 “00”으로 채워질 수 있다.
한편, 상기한 과제를 실현하기 위한 본 발명의 일 예와 관련된 고분해능 디지털 아날로그 컨버터는 제 1 디지털 정보, 제 2 디지털 정보 및 제 3 디지털 정보가 순차적으로 입력되는 인터페이스부, 기 설정된 비트만큼 상기 제 1 디지털 정보 및 제 2 디지털 정보의 비트를 시프트(shift) 하는 비트 시프트 블록부, 상기 시프트 된 제 1 디지털 정보를 저장하고, 동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보를 외부로 출력하며, 상기 시프트 된 제 2 디지털 정보를 저장하는 제 1 DAC(Digital Analog Converter) 레지스터, 상기 동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보를 상기 제 1 DAC 레지스터로부터 전달받아 저장하는 제 2 DAC 레지스터, 상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보 및 보간(Interpolation) 기법을 이용하여, 상기 기 설정된 비트만큼 시프트 된 제 3 디지털 정보를 추출하는 보간 블록부와 상기 시프트 된 제 3 디지털 정보를 이용하여 아날로그 정보를 생성 및 출력하는 R2R 래더(Ladder) 네트워크부를 포함할 수 있다.
또한, 상기 보간 블록부는 수학식
Figure 112013014665460-pat00014
에 따른 보간 기법을 이용할 수 있고, 상기 수학식에서
Figure 112013014665460-pat00015
는 시프트 된 디지털 정보이고,
Figure 112013014665460-pat00016
내지
Figure 112013014665460-pat00017
는 입력된 디지털 정보이며,
Figure 112013014665460-pat00018
내지
Figure 112013014665460-pat00019
는 계수일 수 있다.
또한, 상기 수학식에서 상기
Figure 112013014665460-pat00020
는 상기 시프트 된 제 1 디지털 정보와 시프트 된 제 2 디지털 정보이고, 상기
Figure 112013014665460-pat00021
내지
Figure 112013014665460-pat00022
는 상기 제 1 디지털 정보와 제 2 디지털 정보이며, 상기 보간 블록부는, 상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보를 이용하여 상기
Figure 112013014665460-pat00023
내지
Figure 112013014665460-pat00024
를 산출하고, 상기 산출된
Figure 112013014665460-pat00025
내지
Figure 112013014665460-pat00026
, 수학식 1 및 제 3 디지털 정보를 이용하여 상기 시프트 된 제 3 디지털 정보를 산출할 수 있다.
상기와 같이 구성되는 본 발명의 적어도 하나의 실시예와 관련된 장치는 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시킴으로써, 가격을 높이지 않고 정밀한 아날로그 데이터를 획득할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명과 관련하여, 현재 정밀 DAC에 사용되는 R2R 방식 구조를 설명하기 위한 블록구성도이다.
도 2a는 보간법을 설명하는 수식이고, 도 2b는 Largrange 보간법을 설명하기 위한 그래프이다.
도 3은 본 발명과 관련하여, Largrange 보간법을 이용하여 분해능(resolution)을 증가시키는 본 발명의 구체적인 단계를 설명하기 위한 순서도이다.
도 4a 및 도 4b는 본 발명과 관련하여, Largrange 보간법을 이용하여 분해능(resolution)을 증가시키는 본 발명의 장치의 구체적일 일례를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명과 관련하여, Largrange 보간법을 이용하여 분해능(resolution)을 증가시키는 일례를 설명하기 위한 수식이다.
아날로그 신호를 디지털 신호로 바꾸는 변환기를 아날로그-디지털 변환기(analog to digital converter, A/D 컨버터, A/D 변환기, ADC)라고 한다.
반대로 디지털 신호를 아날로그 신호로 바꾸는 장치를 디지털-아날로그 변환기(digital to analog converter, D/A 컨버터, D/A 변환기, DAC)라고 한다.
이하에서는 설명의 편의를 위해, 아날로그-디지털 변환기를 ADC라고 호칭하고, 디지털-아날로그 변환기를 DAC라고 호칭한다.
DAC는 대개 2개 정도의 작은 수의 정의된 수준이나 상태를 가지는 신호, 즉, 디지털 신호를 아날로그 신호로 변경해주는 장치로 이론적으로는 무한한 가짓수의 상태를 가지는 아날로그 신호로 변경해줄 수 있는 장치이다.
보편적인 예로 모뎀에 의해 이루어지는 처리 등을 들 수 있는데, 컴퓨터 데이터를 전화 회선을 통해 전송할 수 있는 오디오 주파수 톤으로 바꾸고 이러한 기능을 수행하는 회로가 바로 DAC이라고 볼 수 있다.
DAC에서 요구되는 주요 특성으로는 동작 클럭 속도와 전력 소모, 점유 면적과 더불어 선형성 지표인 INL(Integral Non-Linearity), DNL(Differential Non Linearity) 등을 들 수 있다.
또한, 전류구동방식의 DAC와 같은 경우, 높은 클럭속도와 직접 부하저항을 구동할 수 있으며 우수한 선형성을 나타낸다.
이러한 이유로 선형성이 요구되는 많은 응용 분야에서 주로 전류구동방식을 이용해 설계되고 있다.
다만, 전류 구동방식의 DAC는 비트수가 증가함에 따라 전류셀의 수가 기하급수적으로 늘어나 복잡도가 증가하고, 전류소모와 전류셀 간의 부정합으로 비선형성이 증가할 수 있는 단점을 가지고있다.
도 1은 본 발명과 관련하여, 현재 정밀 DAC에 사용되는 R2R 방식 구조를 설명하기 위한 블록구성도이다.
도 1에 개시된 R2R 방식 구조에서 사용자의 요구에 따라 입력되는 DAC Register input의 형태는 Serial이나 Parallel로 구성이 가능하다.
또한, 도 1에 개시된 구조는 일부 디지털 제어 로직을 가지고 있는 아날로그 회로이며 기본적인 R2R 구조로 전류 출력 또는 전압 출력을 생성할 수 있다.
R2R 구조는 레지스터 사다리와 같이 병렬로 배치된 레지스터로 이루어질 수 있다.
도 1의 방식은 그 중의 하나인 R2R 사다리 형태를 가진 MDAC(Multiplying DAC)이며, 도 1의 R2R 사다리의 맨 위부분이 외부 레퍼런스전압에 연결된다.
이러한 구조는 디지털 입력코드와 동일한 전류를 출력할 수 있다.
또한, 디지털 상태의 입력 코드에 따라, 스위치는 레퍼런스 전압 또는 그라운드 레벨을 R2R 네트워크를 통해 출력 버퍼로 연결하게 되고, 생성된 전압 신호를 출력 전압으로 변환시켜준다.
또한, 그라운드 레벨을 추가적인 외부 네거티부 레퍼런스 전압에 연결하여 위의 구조를 변경하면음의 레퍼런스 전압에서 양의 레퍼런스 전압까지 변경이 가능한 바이폴라 기능을 얻을 수 있다.
아날로그 전압 Vout은 다음의 수학식 1과 같이 나타낼 수 있으며 N을 무한히 증가시키면 수학식 2에 표시된 기준전압 VREF와 거의 같아짐을 볼 수 있다.
Figure 112013014665460-pat00027
Figure 112013014665460-pat00028
전술한 기존의 R2R Network type의 ADC나 DAC에서 정밀도를 증가시키기 위해서는 입력되는 bit 수와 양자화(quantization)되는 비트(bit)수 증가가 필요했다.
예를 들어, 12bit의 분해능(resolution)을 가진 DAC를 구성하기 위해서는 12 bit 인풋(input) DAC 신호(signal)가 필요하다.
따라서 기존의 구조에서 분해능(Resolution)을 증가시키기 위해서는 DAC 변환(conversion)된 신호에 아날로그적인 합성이 가해졌고, 이로 인해 칩 크기(Chip Size)의 증가와 고전력소비, 제작비용이 늘어나게 되는 문제점이 발생되었다.
따라서 본 발명에서는 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시키는 장치를 제공하고자 한다.
본 발명의 구체적인 설명에 앞서, 보간(Interpolation) 기법에 대해 구체적으로 설명한다.
보간(Interpolation) 기법은 내삽법이라고도 하고, 실변수 x의 함수 f(x)의 모양은 미지이나 어떤 간격(등간격이나 부등간격이나 상관없음)을 가지는 2개 이상인 변수의 값 xi(i＝1,2,…,n)에 대한 함수값 f(xi)가 알려져 있을 경우, 그 사이의 임의의 x에 대한 함수값을 추정하는 것을 말한다.
실험이나 관측에 의하여 얻은 관측값으로부터 관측하지 않은 점에서의 값을 추정하는 경우나 로그표 등의 함수표에서 표에 없는 함수값을 구하는 등의 경우에 이용된다.
가장 간단한 방법으로서는, 변수를 x좌표, 그 변수에 대한 기지 함수값을 y좌표로 하는 점들을 이어 곡선을 그어, 구하고자 하는 함수값을 구하는 방법이다.
도 2a는 보간법을 설명하는 수식이다.
도 2a에 개시된 함수의 전개를 이용하여 변수 x0, x1의 근방에서 함수 f(x)를 근사적으로 나타내는 식에 의하여 구하고자 하는 함수값을 구할 수 있다.
이것이 간단한 보간공식인데, 비례부분 또는 선형보간이라고 한다.
여기서 x0 ,x1을 로그표나 삼각함수표에서와 같이 그 사이의 간격을 충분히 작게 해 놓았으므로 선형보간이 이용된다.
더욱 엄밀한 계산을 하기 위해서는 뉴턴의 보간공식이 사용될 수 있다.
보간법과 관련하여, x1과 xn의 바깥쪽에 있는 임의의 x에 대한 f(x)의 근사값을 구하는 방법을 외삽법 또는 보외법이라 한다.
한편, 본 발명에서는 Largrange 보간(Interpolation)기법을 적용할 수 있다.
즉, Largrange 보간 기법은 N개의 bit stream을 가진 digital 입력에서 bit를 확대시키기 위해 적당한 데이터 값을 할당하여 처리하는 방법이다.
도 2b는 Largrange 보간법을 설명하기 위한 그래프이다.
도 2b를 참조하면, 점들을 단순하게 직선으로 연결하는 것이 아니라, 여러 개의 점들을 지나는 곡선으로 연결하는 방법을 사용하는데 여러 개의 점들이 주어졌을 경우, 이들 점들을 지나는 다항식을 구하고, 이 다항식을 이용하여 주어진 점에 대한 보간 값을 구하는 것이다.
N차 다항식을 이용하는 이 방법은 주어진 sample사이의 값을 근사하여 구함으로써 bit를 확장하여도 원래의 데이터의 훼손이 없이 분해능(resolution)을 증가시킬 수 있다.
즉, 주어진 input data가 연속되는 10bit 데이터 일 경우, 원래의 data를 12bit로 확장시키고, 할당 받지 못한 하위 2bit를 결정하기 위해서 과거의 data를 N차 다항식으로 보간 함으로써 Switching되는 bit를 결정하는 것이다.
이하에서는 도 3을 참조하여 본 발명의 구체적인 동작을 설명한다.
도 3은 본 발명과 관련하여, Largrange 보간법을 이용하여 분해능(resolution)을 증가시키는 본 발명의 구체적인 단계를 설명하기 위한 순서도이다.
도 3을 참조하면, 먼저, 특정 비트의 제 1 디지털 정보가 입력되는 단계(S100)가 진행될 수 있다.
예를 들어, S100 단계에서는 10 비트의 디지털 정보가 입력될 수 있다.
이후, 제 1 디지털 정보의 비트가 시프트되는 단계(S200)가 진행될 수 있다.
S200 단계에서는 원래의 data를 더 큰 비트로 확장시키고, 할당 받지 못한 하위 비트는 임의로 채울 수 있다.
예를 들어, 10 비트의 제 1 디지털 정보가 12비트의 데이터가 되고, 하위 LSB는 "00 "으로 채워질 수 있다.
다음으로, 시프트 된 제 1 디지털 정보가 제 1 DAC 레지스터로 이동되는 단계(S300)가 진행될 수 있다.
본 발명에 적용되는 DAC 레지스터는 복수이고, 복수의 레지스터 중 첫번째 우선순위를 부여받은 레지스터로 시프트 된 제 1 디지털 정보가 이동된다.
또한, 동기 신호에 따라 시프트 된 제 1 디지털 정보가 제 2 DAC 레지스터로 이동되고, 제 2 디지털 정보가 시프트되며, 시프트 된 제 2 디지털 정보가 제 1 DAC 레지스터로 이동되는 단계(S400)가 진행될 수 있다.
즉, 동기 신호를 트리거 신호로 이용하여 제 1 DAC 레지스터에 저장되어 있던 시프트 된 제 1 디지털 정보가 제 2 DAC 레지스터로 이동한다.
또한, 동기 신호를 트리거 신호로 이용하여 새로운 제 2 디지털 정보가 입력되어 시프트되며, 시프트 된 제 2 디지털 정보가 제 1 DAC 레지스터로 이동될 수 있다.
이후, 전술한 것과 동일한 단계 반복으로, 동기 신호에 따라 시프트 된 제 1 디지털 정보가 제 3 DAC 레지스터로 이동되고, 시프트 된 제 2 디지털 정보가 제 2 DAC 레지스터로 이동되며, 제 3 디지털 정보가 시프트되며, 시프트 된 제 3 디지털 정보가 제 1 DAC 레지스터로 이동되는 단계(S500)가 진행될 수 있다.
설명의 편의를 위해, 도 3에서는 3번의 시프팅 및 저장단계가 진행되는 것으로 가정하여 설명하였으나 이는 본 발명의 단순한 일례로서 더 많거나 적은 시프팅 및 저장 단계가 적용될 수 있는 것은 자명하다.
이후, 제 1 디지털 정보, 제 2 디지털 정보 및 제 3 디지털 정보와 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보 및 시프트 된 제 3 디지털 정보를 이용하여 더 높은 해상도 비트를 갖는 출력 정보를 획득하는 단계(S600)가 진행된다.
즉, 비트 수 증가로 인해 할당 받지 못한 하위 비트 값을 결정하기 위해서 과거의 data를 N차 다항식으로 보간 함으로써 Switching되는 bit를 결정하는 것이다.
더 높은 해상도 비트를 갖는 출력 정보를 획득하는 단계(S600)는 도 4a 내지 도5b를 참조하여 구체적으로 후술한다.
이후, 비트가 확장된 출력 정보를 이용하여 아날로그 정보가 출력되는 단계(S700)가 진행된다.
따라서 본 발명이 적용되는 경우, 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시킴으로써, 가격을 높이지 않고 정밀한 아날로그 데이터를 획득할 수 있다.
도 4a 및 도 4b는 본 발명과 관련하여, Largrange 보간법을 이용하여 분해능(resolution)을 증가시키는 본 발명의 장치의 구체적일 일례를 설명하기 위한 도면이다.
도 4a 및 도 4b에 개시된 Interpolation을 용한 R2R Network방식의 DAC의 block diagram에서는 이전 System에서 입력되는 data 10bit data stream을 나타내었고 parallel 데이터 포맷으로 존재한다고 가정하였다.
도 4a를 참조하면, 본 발명은 디지털 인터페이스 패래럴(110), 비트 쉬프트 블록(120), 복수의 DAC 레지스터(131, 132, 133, 134), 보간 블록(140), R2R 래더 네트워크(150) 및 아웃풋 버퍼(160)를 포함할 수 있다. 단, 도 4a에 개시된 본 발명의 구성은 단순한 일례에 불과하고 더 많은 구성 또는 더 적은 구성을 통해 본 발명의 내용이 구현될 수도 있다.
디지털 인터페이스 패래럴(110)는 디지털 신호와 아날로그 신호를 연결시키는 인터페이스 기능을 제공하며, 전술한 것과 같이 parallel 데이터 포맷을 지원할 수 있다.
또한, 비트 쉬프트 블록(120)은 디지털 정보의 비트가 시프트되는 단계인 S200가 수행되는 블록이다.
비트 쉬프트 블록(120)은 원래의 data를 더 큰 비트로 확장시키고, 할당 받지 못한 하위 비트는 임의로 채울 수 있다. 예를 들어, 10 비트의 제 1 디지털 정보가 12비트의 데이터가 되고, 하위 LSB는 "00 "으로 채워질 수 있다.
또한, 복수의 DAC 레지스터(131, 132, 133, 134)은 시프트 된 디지털 정보를 저장하고, 다른 DAC 레지스터로 저장된 정보를 전달하는 기능을 제공한다.
또한, 보간 블록(140)은 전술한 비트 수 증가로 인해 할당 받지 못한 하위 비트 값을 결정하기 위해서 과거의 data를 N차 다항식으로 보간 함으로써 Switching되는 bit를 결정하는 동작을 수행한다.
또한, R2R 래더 네트워크(150)는 보간 블록(140)으로부터 수신한 정보를 이용하여 시스템의 패턴을 결정하는 아날로그 데이터를 출력하는 기능을 수행한다.
또한, 아웃풋 버퍼(160)는 데이터를 주고받을 때 각 장치들 사이에 존재하는 전송되는 속도 차 또는 시간 차로 인해 발생되는 문제점을 해결할 수 있는 고속의 임시 기억장치이다.
즉, 아웃풋 버퍼(160)는 데이터의 처리속도나 처리단위, 데이터 사용시간이 서로 다른 두 장치나 프로그램 사이에서 데이터를 주고받기 위한 목적으로 사용되는 임시 기억장소이다.
이하에서는, 전술한 본 발명의 구성을 이용하여 비트 수 증가로 인해 할당 받지 못한 하위 비트 값을 결정하기 위해서 과거의 data를 N차 다항식으로 보간 함으로써 Switching되는 bit를 결정하는 동작에 대해 구체적으로 설명한다.
먼저, 입력되는 10bit data(1)는 DAC regiseter에 저장되고 Bit Shift block(120)에서 12bit로 시프팅 되며, 하위 LSB가“00”로 채워진다.
즉, 하기의 수학식 3과 같이 시프팅 될 수 있다.
Figure 112013014665460-pat00029
수학식 3과 같이 Shift left된 Data는 12bit DAC register 1(131)로 이동하게 되고 동기 신호(Sync clock)에 맞춰서 Data가 다음 register(132)로 순차적으로 입력되게 된다.
이때, 비트 b10과 b11은 결정되지 않은 값으로 floating 되게 된다.
이 값을 구하기 위해서 Shift된 12bit Data를 D_ini -1, D_ini -2 그리고 현재의 값을 사용하여 보간된 값을 구하게 된다.
이를 도 5a 및 도 5b를 참조하여 보다 구체적으로 설명한다.
도 5a 및 도 5b는 본 발명과 관련하여, Largrange 보간법을 이용하여 분해능(resolution)을 증가시키는 일례를 설명하기 위한 수식이다.
초기의 입력 10bit 입력 Xi , Xi -1,Xi -2와 2bit Shift되어서 Register에 저장된 값 사이의 관계를 Lagrange Interpoltion의 연립 방정식에 대입하여 풀게 되면 계수가 나오게 되고중간값에대한 12bit로 출력되는 값을 얻을 수 있다.
따라서 도 5a에 도시된 것과 같은 N차 다항식을 가진 함수 g(x)를 구할 수 있다.
도 5a에 개시된 함수 g(x)는 연립방정식이 3차이고, 3차에 대한 계수 a0, a1, a2, a3가 Interpolation block(140)에서 도 5b와 같이 계산되고 이 함수값을 통해서 12bit 출력값을 얻게 된다.
출력되는 Interpolation이 수행된 12bit data는 12bit register 4(134)로 들어가게 되고 다음 연산 수행시 이 결과가 사용된다.
또한, 이 Interpolation data는 12Bit R/2R Network(150)를 통해서 들어가게 되고Switching pattern을 결정하게 된다.
예를 들어, 해당되는 bit(b9b10b11)가 101이라하면 "1" 일경우 current path가 I-V converter 쪽으로 흐르게 되고, "0"이면 접지단 쪽으로 path가 이루어진다.
이때, 해당되는 비트의 Analog 값은
Figure 112013014665460-pat00030
Figure 112013014665460-pat00031
) 이 된다.
따라서 본 발명이 적용되는 경우, 아날로그적 신호 합성을 사용하지 않고 보간(Interpolation) 기법을 사용하여 분해능(resolution)을 증가시킴으로써, 가격을 높이지 않고 정밀한 아날로그 데이터를 획득할 수 있다.
한편, 본 발명의 일 실시예에 의하면, 전술한 방법은, 프로그램이 기록된 매체에 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.
상기와 같이 설명된 장치는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (10)

  1. 제 1 디지털 정보가 입력되는 단계;
    기 설정된 비트만큼 상기 제 1 디지털 정보의 비트가 시프트(shift) 되는 단계;
    상기 시프트 된 제 1 디지털 정보가 제 1 DAC(Digital Analog Converter) 레지스터로 이동되는 단계;
    제 2 디지털 정보가 입력되는 단계;
    동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보가 제 2 DAC 레지스터로 이동되고, 상기 제 2 디지털 정보가 상기 기 설정된 비트만큼 시프트 되며, 상기 시프트 된 제 2 디지털 정보가 상기 제 1 DAC 레지스터로 이동되는 단계;
    제 3 디지털 정보가 입력되는 단계;
    상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보 및 보간(Interpolation) 기법을 이용하여, 상기 기 설정된 비트만큼 시프트 된 제 3 디지털 정보를 추출하는 단계; 및
    상기 시프트 된 제 3 디지털 정보를 이용하여 생성된 아날로그 정보를 출력하는 단계를 포함하고,
    상기 보간 기법은 하기의 수학식을 이용하며,
    수학식
    Figure 112013100144929-pat00032

    상기 수학식에서
    Figure 112013100144929-pat00033
    는 시프트 된 디지털 정보이고,
    Figure 112013100144929-pat00034
    내지
    Figure 112013100144929-pat00035
    는 입력된 디지털 정보이며, 상기
    Figure 112013100144929-pat00066
    는 상기 입력된 디지털 정보의 첫번째 비트 정보이고, 상기
    Figure 112013100144929-pat00067
    는 상기 입력된 디지털 정보의 마지막 비트 정보이며, 상기
    Figure 112013100144929-pat00036
    내지
    Figure 112013100144929-pat00037
    는 계수이고,
    상기
    Figure 112013100144929-pat00038
    는 상기 시프트 된 제 1 디지털 정보와 시프트 된 제 2 디지털 정보이고, 상기
    Figure 112013100144929-pat00039
    내지
    Figure 112013100144929-pat00040
    는 상기 제 1 디지털 정보와 제 2 디지털 정보이며,
    상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보를 이용하여 상기
    Figure 112013100144929-pat00041
    내지
    Figure 112013100144929-pat00042
    를 산출하고,
    상기 산출된
    Figure 112013100144929-pat00043
    내지
    Figure 112013100144929-pat00044
    , 수학식 및 제 3 디지털 정보를 이용하여 상기 시프트 된 제 3 디지털 정보를 산출하며,
    상기 시프트 된 제 3 디지털 정보는 제 3 DAC 레지스터에 별도로 저장되고,
    상기 생성된 아날로그 정보에 따라 특정 시스템의 스위칭 패턴(switching pattern)이 결정되며,
    상기 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보에 포함된 복수의 비트 중 상기 시프트로 인해 미 결정된 비트는 “00”으로 채워지는 것을 특징으로 하는, 고분해능 아날로그 신호를 생성하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 디지털 정보, 제 2 디지털 정보 및 제 3 디지털 정보가 순차적으로 입력되는 인터페이스부;
    기 설정된 비트만큼 상기 제 1 디지털 정보 및 제 2 디지털 정보의 비트를 시프트(shift) 하는 비트 시프트 블록부;
    상기 시프트 된 제 1 디지털 정보를 저장하고, 동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보를 외부로 출력하며, 상기 시프트 된 제 2 디지털 정보를 저장하는 제 1 DAC(Digital Analog Converter) 레지스터;
    상기 동기 신호에 따라, 상기 시프트 된 제 1 디지털 정보를 상기 제 1 DAC 레지스터로부터 전달받아 저장하는 제 2 DAC 레지스터;
    상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보 및 보간(Interpolation) 기법을 이용하여, 상기 기 설정된 비트만큼 시프트 된 제 3 디지털 정보를 추출하는 보간 블록부; 및
    상기 시프트 된 제 3 디지털 정보를 이용하여 아날로그 정보를 생성 및 출력하는 R2R 래더(Ladder) 네트워크부;를 포함하되,
    상기 보간 블록부는 하기의 수학식에 따른 보간 기법을 이용하고,
    수학식
    Figure 112013100144929-pat00045

    상기 수학식에서
    Figure 112013100144929-pat00068
    는 시프트 된 디지털 정보이고,
    Figure 112013100144929-pat00069
    내지
    Figure 112013100144929-pat00070
    는 입력된 디지털 정보이며, 상기
    Figure 112013100144929-pat00071
    는 상기 입력된 디지털 정보의 첫번째 비트 정보이고, 상기
    Figure 112013100144929-pat00072
    는 상기 입력된 디지털 정보의 마지막 비트 정보이며, 상기
    Figure 112013100144929-pat00073
    내지
    Figure 112013100144929-pat00074
    는 계수이고,
    상기
    Figure 112013100144929-pat00051
    는 상기 시프트 된 제 1 디지털 정보와 시프트 된 제 2 디지털 정보이며, 상기
    Figure 112013100144929-pat00052
    내지
    Figure 112013100144929-pat00053
    는 상기 제 1 디지털 정보와 제 2 디지털 정보이고,
    상기 보간 블록부는,
    상기 제 1 디지털 정보, 제 2 디지털 정보, 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보를 이용하여 상기
    Figure 112013100144929-pat00054
    내지
    Figure 112013100144929-pat00055
    를 산출하고,
    상기 산출된
    Figure 112013100144929-pat00056
    내지
    Figure 112013100144929-pat00057
    , 수학식 및 제 3 디지털 정보를 이용하여 상기 시프트 된 제 3 디지털 정보를 산출하며,
    상기 시프트 된 제 3 디지털 정보를 별도로 저장하는 제 3 DAC 레지스터;를 더 포함하고,
    상기 생성된 아날로그 정보에 따라 특정 시스템의 스위칭 패턴(switching pattern)이 결정되며,
    상기 시프트 된 제 1 디지털 정보, 시프트 된 제 2 디지털 정보에 포함된 복수의 비트 중 상기 시프트로 인해 미 결정된 비트는 “00”으로 채워지는 것을 특징으로 하는, 고분해능 디지털 아날로그 컨버터.
  9. 삭제
  10. 삭제
KR1020130017372A 2013-02-19 2013-02-19 고분해능 디지털 아날로그 컨버터 및 그 제어방법 KR101379301B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130017372A KR101379301B1 (ko) 2013-02-19 2013-02-19 고분해능 디지털 아날로그 컨버터 및 그 제어방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130017372A KR101379301B1 (ko) 2013-02-19 2013-02-19 고분해능 디지털 아날로그 컨버터 및 그 제어방법

Publications (1)

Publication Number Publication Date
KR101379301B1 true KR101379301B1 (ko) 2014-03-28

Family

ID=50649786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130017372A KR101379301B1 (ko) 2013-02-19 2013-02-19 고분해능 디지털 아날로그 컨버터 및 그 제어방법

Country Status (1)

Country Link
KR (1) KR101379301B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411238B1 (en) * 1998-07-16 2002-06-25 Niigata Seimitsu Co., Ltd. Digital to analog converter with step voltage generator for smoothing analog output

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411238B1 (en) * 1998-07-16 2002-06-25 Niigata Seimitsu Co., Ltd. Digital to analog converter with step voltage generator for smoothing analog output

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Hong-wei Wang 외 2인, "High Speed CMOS Digital-to-Analog Converter with Linear Interpolation", IEEE Transactions on Consumer Electronics, Vol. 46, No. 4, November 2000, pp.1137-1142. *
Hong-wei Wang 외 2인, "High Speed CMOS Digital-to-Analog Converter with Linear Interpolation", IEEE Transactions on Consumer Electronics, Vol. 46, No. 4, November 2000, pp.1137-1142.*

Similar Documents

Publication Publication Date Title
TWI600281B (zh) 數位類比轉換器中之可變長度動態元件匹配
US7142138B2 (en) Multi-step analog/digital converter and on-line calibration method thereof
CN110880934B (zh) 一种逐次逼近型模数转换器及校准方法
US7611279B2 (en) Temperature sensor providing a temperature signal in digital form
CN112653462B (zh) 用于rf dac的背景静态误差测量和时序偏斜误差测量
US6507296B1 (en) Current source calibration circuit
McNeill et al. “Split ADC” background linearization of VCO-based ADCs
CN109639278A (zh) 多通道时间交错adc的时序补偿方法及装置
CN110380728B (zh) 一种高分辨率的混合模数电路转换装置及转换方法
KR101379301B1 (ko) 고분해능 디지털 아날로그 컨버터 및 그 제어방법
Jiang et al. Gray-code input DAC architecture for clean signal generation
Bruce Nyquist-rate digital-to-analog converter architectures
Krishna et al. VLSI DESIGN OF 12-BIT ADC WITH 1GSPS IN 180NM CMOS INTEGRATING WITH SAR AND TWO-STEP FLASH ADC.
Balasubramanian et al. Architectural trends in current-steering digital-to-analog converters
CN100542041C (zh) 多比特数模转换器及其校准方法,具有多比特数模转换器的转换器
JP2016213531A (ja) Ａｄ変換器およびａｄ変換方法
US7541954B2 (en) Touch control apparatus and analog-to-digital converting apparatus and method thereof
Balestrieri et al. Recent developments on DAC modelling, testing and standardization
Balestrieri et al. Digital to analog converters: a metrological overview
KR102242402B1 (ko) 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법
Surender et al. 6-bit, 180nm Digital to Analog Converter (DAC) Using Tanner EDA Tool for Low Power Applications
Kobayashi et al. Redundant SAR ADC Algorithms for Reliability Based on Number Theory
CN110048716B (zh) 数模转换器
US11677412B2 (en) Semiconductor device
CN110380727B (zh) 一种混合型模数转换电路装置及转换方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170327

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180320

Year of fee payment: 5