JP2016213531A - Ａｄ変換器およびａｄ変換方法 - Google Patents

Abstract

【課題】広い変換範囲を有しかつ自動化設計技術の適用性が高いＡＤ変換器を提供する。【解決手段】入力電圧を出力コードに変換するＡＤ変換器であって、複数の比較器群１１５に分けられ、前記入力電圧と比較器群１１５ごとの参照電圧とを比較する比較器１１１と、同一の比較結果を示す比較器１１１の個数を出力する加算器１１９と、比較器群１１５ごとの前記参照電圧を生成する参照電圧生成器１２０と、コントローラ１４０と、を備え、コントローラ１４０の制御下で、比較器群１１５ごとに異なる参照電圧を生成し、前記入力電圧と比較器群１１５ごとに異なる前記参照電圧とを比較したときの加算器１１９の出力に応じて新たな参照電圧を決定し、全ての比較器群１１５で同一の前記新たな参照電圧を生成し、前記入力電圧と前記新たな参照電圧とを比較したときの加算器１１９の出力に応じて前記出力コードを生成する。【選択図】図４

Description

本発明は、ＡＤ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換器およびＡＤ変換方法に関し、特には、確率的直並列型ＡＤ変換に関する。

従来、確率的並列型ＡＤ変換器が提案されている。確率的並列型ＡＤ変換器は、複数の比較器と加算器とからなる。前記複数の比較器の各々は、同じ入力電圧と同じ参照電圧とを比較し、前記加算器は、前記参照電圧よりも前記入力電圧が高い（または低い）と判定した比較器の個数を出力する。

比較器は、本来的に、デバイス特性のばらつきによる固有のオフセットを有している。そのため、前記入力電圧が前記参照電圧の近傍にあるとき、前記複数の比較器の中には、入力電圧が参照電圧よりも高いと判定する比較器と、入力電圧が参照電圧よりも低いと判定する比較器とが混在する。入力電圧が参照電圧よりも高い（または低い）と判定する比較器の個数と前記の前記参照電圧からの差分値とは、前記比較器のオフセットの統計的な分布に従って対応付けられる。

確率的並列型ＡＤ変換器は、このような考え方に基づいて、前記加算器から出力される前記比較器の個数を、前記入力電圧を表す出力コードとして出力する。

通常の（確率的でない）並列型ＡＤ変換器では、比較器を実質的にアナログ回路として用いるため、比較器のオフセットのばらつきに埋もれてしまうほど微小な入力電圧の差異を弁別することはできない。また、通常の並列型ＡＤ変換器では、半導体装置の製造プロセスの微細化が進むにつれて、デバイス特性のばらつきの低減が困難になり、所望の精度を有する比較器を設計するために熟練した設計ノウハウが必要になる。

これに対し、確率的並列型ＡＤ変換器では、比較器のオフセットのばらつきを利用して入力電圧を出力コードに変換することにより、通常の並列型ＡＤ変換器の機能をデジタル回路としての比較器と統計処理とで実装している。そのため、確率的並列型ＡＤ変換器では、より小さい入力電圧の差異を弁別できる高い分解能が得られる。また、論理合成や自動配置配線などの自動化設計技術の適用性があり、高度に微細化されたプロセスでの製造が容易である。

確率的並列型ＡＤ変換器の応用例が、例えば、特許文献１および特許文献２に開示されている。

特許文献１に開示される確率的ＡＤ変換器は、第１変換ステージと、第２変換ステージとを備える。前記第１変換ステージは、逐次比較型またはパイプライン型のＡＤ変換器と減算器とで構成され、入力電圧を大まかな出力コード（つまり上位ビット）に変換するとともに、変換誤差を表す残差電圧を生成する。前記第２ステージは、確率的並列型ＡＤ変換器で構成され、前記残差電圧を詳細な出力コード（つまり下位ビット）に変換する。前記入力電圧を表す出力コードは、前記上位ビットと下位ビットとを組み合わせることにより得られる。

前記確率的ＡＤ変換器によれば、逐次比較型またはパイプライン型のＡＤ変換器だけでは得られない高い分解能を、確率的並列型ＡＤ変換器を用いて得ることができる。

特許文献２に開示されるΔΣＡＤ変換器は、確率的並列型ＡＤ変換器をループ内の量子化器として用いて構成される。

前記ΔΣＡＤ変換器によれば、従来の（確率的でない）ＡＤ変換器をループ内の量子化器として用いた場合には得られない高い分解能を、確率的並列型ＡＤ変換器を用いて得ることができる。

特開２０１３−２１６８７号公報 特開２０１４−２２０６４７号公報

ところで、確率的並列型ＡＤ変換器が単体で変換可能な入力電圧の範囲（以下、変換範囲とも言う）は、その動作原理から、比較的狭い。より広い変換範囲を得るために、例えば、特許文献１や特許文献２に開示される構成を採用することは有効である。

しかしながら、特許文献１のＡＤ変換器には、２個の変換ステージに異なる型のＡＤ変換器を設けるため、単純に回路規模が大きくなる不利がある。また、特許文献２のΔΣＡＤ変換器では、ΔΣＡＤ変換器に必須のローパスフィルタが論理合成できないことから、自動化設計技術の適用性が低いという不利がある。

そこで、本開示は、確率的並列型ＡＤ変換器を用いて構成され、広い変換範囲を有し、かつ自動化設計技術の適用性が高いＡＤ変換器を提供することを目的とする。

上記目的を達成するために、開示される一態様に係るＡＤ変換器は、入力電圧を出力コードに変換するＡＤ変換器であって、複数の比較器群に分けられ、前記入力電圧と前記比較器群ごとの参照電圧とを比較する複数の比較器と、前記複数の比較器の中で同一の比較結果を示す比較器の個数を出力する加算器と、前記比較器群ごとの前記参照電圧を生成する参照電圧生成器と、コントローラと、を備え、前記コントローラは、前記参照電圧生成器を用いて前記比較器群ごとに異なる参照電圧を生成し、前記複数の比較器で前記入力電圧と前記比較器群ごとに異なる前記参照電圧とを比較したときに前記加算器が出力する第１出力値に応じて、新たな参照電圧を決定し、前記参照電圧生成器を再び用いて全ての前記比較器群で前記新たな参照電圧を生成し、前記複数の比較器で前記入力電圧と前記新たな前記参照電圧とを比較したときに前記加算器が出力する第２出力値に応じて、前記出力コードを生成する。

この構成によれば、まず、比較器群ごとに異なる参照電圧を用いて粗変換が行われ、その後、すべての比較器群に同じ参照電圧を用いて密変換が行われる。粗変換では、比較器群ごとに異なる参照電圧を用いて広い変換範囲の中から前記入力電圧が大まかに特定され、密変換では前記確率的並列型ＡＤ変換器の本来の分解能で前記入力電圧が前記出力コードに変換される。その結果、一般的な確率的並列型ＡＤ変換器の変換範囲より広い変換範囲に含まれる入力電圧が、前記確率的並列型ＡＤ変換器の本来の分解能で出力コードに変換される。

ここで、前記確率的並列型ＡＤ変換器が、前記粗変換および前記密変換のいずれにも用いられるので、回路規模の増大が抑えられる。また、例えば、前記参照電圧生成器をΔΣ型ＤＡ変換器で構成する場合に必要となるローパスフィルタとサンプルホールド回路とを除けば、他のすべての構成要素が論理合成可能であり、自動化設計技術の適用性が高い。

また、前記コントローラは、前記入力電圧に想定される変換範囲を前記比較器のオフセットの標準偏差の２倍の大きさごとに区切った各電圧区間の中央の電圧を、前記比較器群ごとに異なる参照電圧として生成してもよい。

この構成によれば、比較器群ごとの参照電圧を前記比較器のオフセットの標準偏差の２倍ずつずらすことにより、比較器の全体として、前記変換範囲の全域にわたってほぼ一定に分布する確率密度が形成される。その結果、粗変換における変換範囲の全域で良好な線形性を有する累積分布が得られる。

また、前記複数の比較器の各々は、第１インバータと、第２インバータと、入力端と出力端とが前記第１インバータの出力端に接続された第３インバータと、入力端と出力端とが前記第２インバータの出力端に接続された第４インバータと、入力端が前記第２インバータの出力端に接続されかつ出力端が前記第１インバータの出力端に接続された第５インバータと、入力端が前記第１インバータの出力端に接続されかつ出力端が前記第２インバータの出力端に接続された第６インバータと、入力端が前記第１インバータの出力端に接続された第７インバータと、入力端が前記第２インバータの出力端に接続された第８インバータと、で構成されてもよい。

この構成によれば、前記比較器を８個のインバータで構成できる。この回路規模は、一般的な比較器の回路規模と比べて小さい。そのため、前記比較器を用いることで、半導体装置における比較器の実装密度を向上し実装面積を縮小することができる。また、前記比較器は、インバータのみで構成されるので、自動化設計技術の適用性が高い。

また、開示される一態様に係るＡＤ変換方法は、複数の比較器群に分けられ、入力電圧と前記比較器群ごとの参照電圧とを比較する複数の比較器と、前記複数の比較器の中で同一の比較結果を示す比較器の個数を出力する加算器と、前記比較器群ごとの前記参照電圧を生成する参照電圧生成器と、を用いて、前記入力電圧を出力コードに変換するＡＤ変換方法であって、前記参照電圧生成器を用いて前記比較器群ごとに異なる参照電圧を生成し、前記複数の比較器で前記入力電圧と前記比較器群ごとに異なる前記参照電圧とを比較したときに前記加算器が出力する第１出力値に応じて、新たな参照電圧を決定し、前記参照電圧生成器を再び用いて全ての前記比較器群で前記新たな参照電圧を生成し、前記複数の比較器で前記入力電圧と前記新たな前記参照電圧とを比較したときに前記加算器が出力する第２出力値に応じて、前記出力コードを生成する。

この構成によれば、前述のＡＤ変換器を用いて、まず、比較器群ごとに異なる参照電圧を用いて粗変換が行われ、その後、すべての比較器群に同じ参照電圧を用いて密変換が行われる。粗変換では、比較器群ごとに異なる参照電圧を用いて広い変換範囲の中から前記入力電圧が大まかに特定され、密変換では前記確率的並列型ＡＤ変換器の本来の分解能で前記入力電圧が前記出力コードに変換される。その結果、一般的な確率的並列型ＡＤ変換器の変換範囲より広い変換範囲に含まれる入力電圧が、前記確率的並列型ＡＤ変換器の本来の分解能で出力コードに変換される。

なお、これらの全般的または具体的な態様は、システム、方法、集積回路、またはコンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、およびコンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。

開示される確率的直並列型ＡＤ変換器によれば、確率的並列型ＡＤ変換器を用いて構成され、広い変換範囲を有し、かつ自動化設計技術の適用性が高いＡＤ変換器が得られる。

一般的な確率的並列型ＡＤ変換器の構成の一例を示すブロック図である。 一般的な比較器のオフセットの確率密度の一例を示すグラフである。 一般的な比較器のオフセットの累積分布の一例を示すグラフである。 実施の形態に係る確率的直並列型ＡＤ変換器の構成の一例を示すブロック図である。 実施の形態に係る比較器の構成の一例を示す回路図である。 実施の形態に係る確率的直並列型ＡＤ変換器の動作の一例を示すフローチャートである。 実施の形態に係る確率的直並列型ＡＤ変換器の粗変換に関与する部分を示すブロック図である。 実施の形態に係る確率的直並列型ＡＤ変換器において比較器が応答する入力電圧の確率密度の一例を示すグラフである。 実施の形態に係る確率的直並列型ＡＤ変換器において比較器が応答する入力電圧の累積分布の一例を示すグラフである。 実施の形態に係る確率的直並列型ＡＤ変換器において群判定器の動作の一例を説明するための概念図である。 実施の形態に係る確率的直並列型ＡＤ変換器の密変換に関与する部分を示すブロック図である。 実施の形態に係る確率的直並列型ＡＤ変換器において比較器が応答する入力電圧の累積分布の一例を示すグラフである。 実施の形態に係る確率的直並列型ＡＤ変換器における詳細コードの一例を示すグラフである。 実施の形態に係る確率的直並列型ＡＤ変換器の入出力特性の一例を示すグラフである。 実施の形態に係る確率的直並列型ＡＤ変換器の微分非直線性誤差および積分非直線性誤差の一例を示すグラフである。

（確率的並列型ＡＤ変換器）
本開示の実施の形態に係る確率的直並列型ＡＤ変換器を説明する準備として、まず、確率的並列型ＡＤ変換器に関する基本的な事項を説明する。

図１は、基本的な確率的並列型ＡＤ変換器の構成の一例を示すブロック図である。図１に示されるように、確率的並列型ＡＤ変換器１０は、複数の比較器１１と加算器１９とを備える。

複数の比較器１１は、各々が独立して、入力電圧Ｖ_ｉｎと参照電圧Ｖ_ｒｅｆとの比較結果を出力する。加算器１１９は、入力電圧Ｖ_ｉｎ＞参照電圧Ｖ_ｒｅｆなる比較結果を出力した比較器の個数Ｎ_ｓｕｍを出力する。以下では、簡明のため、比較器が入力電圧Ｖ_ｉｎ＞参照電圧Ｖ_ｒｅｆなる比較結果を出力することを入力電圧に応答するといい、加算器１１９の出力値Ｎ_ｓｕｍを応答比較器数ということがある。

各々の比較器１１は、本来的に、デバイス特性のばらつきによる固有のオフセットを有しているので、１個の比較器１１は、実際には、入力電圧Ｖ_ｉｎと（参照電圧Ｖ_ｒｅｆ＋固有のオフセット）との比較結果を出力する。そのため、入力電圧Ｖ_ｉｎが参照電圧Ｖ_ｒｅｆの近傍にあるとき、入力電圧Ｖ_ｉｎ＞（参照電圧Ｖ_ｒｅｆ＋固有のオフセット）なる比較結果を出力する比較器１１と、入力電圧Ｖ_ｉｎ≦（参照電圧Ｖ_ｒｅｆ＋固有のオフセット）なる比較結果を出力する比較器１１とが混在する。

図２は、比較器１１のオフセットの確率密度の一例を示すグラフである。独立した複数の比較器のオフセットは、ガウス分布（正規分布）に従うことが分かっている。図２のグラフは、比較器１１のオフセットの分布を、標準偏差σ、平均０なるガウス関数で表している。オフセットの標準偏差σは、製造プロセスによって異なるが、一例として数十ｍＶ程度である。

図３は、比較器１１のオフセットの累積分布の一例を示すグラフである。図３のグラフは、図２の確率密度の累積分布を示している。図３のグラフにおいて、横軸を入力電圧Ｖ_ｉｎの参照電圧Ｖ_ｒｅｆからの差分と考えると、縦軸は入力電圧Ｖ_ｉｎ＞参照電圧Ｖ_ｒｅｆなる比較結果を出力する比較器の割合（つまり、比較器１１の総数に対する応答比較器数Ｎ_ｓｕｍの割合）に対応する。そのため、応答比較器数Ｎ_ｓｕｍは、比較器１１のオフセットの累積分布に基づいて、入力電圧Ｖ_ｉｎの参照電圧Ｖ_ｒｅｆからの差分を表す。

このような考え方に基づき、確率的並列型ＡＤ変換器１０は、入力電圧Ｖ_ｉｎを表す出力コードとして、応答比較器数Ｎ_ｓｕｍを出力する。

以上が、確率的並列型ＡＤ変換器の基本的な構成と動作原理である。

なお、加算器１９は、応答比較器数Ｎ_ｓｕｍとして、入力電圧Ｖ_ｉｎ≦参照電圧Ｖ_ｒｅｆなる比較結果を出力した比較器１１の個数を出力してもよい。その場合でも、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとを入れ替えるか、または加算器１９の出力値を比較器１１の総数から減じることで、入力電圧Ｖ_ｉｎ＞参照電圧Ｖ_ｒｅｆなる比較結果を出力した比較器１１の個数と等しい個数を得ることができる。すなわち、加算器１９は、複数の比較器１１の中で同一の比較結果を示す比較器１１の個数を出力すればよい。

発明が解決しようとする課題の欄で述べたように、確率的並列型ＡＤ変換器の単体での変換範囲は比較的狭く、例えば、比較器のオフセットの標準偏差の２倍程度である。また、より広い変換範囲を得るために従来技術を用いた場合の問題点も前述のとおりである。

そこで、本発明者らは、確率的並列型ＡＤ変換器を用いて構成され、広い変換範囲を有し、かつ自動化設計技術の適用性が高いＡＤ変換器を鋭意検討した結果、以下に開示される確率的直並列型ＡＤ変換器に到達した。

以下、実施の形態に係る確率的直並列型ＡＤ変換器について、図面を参照しながら具体的に説明する。

なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

（実施の形態）
実施の形態に係る確率的直並列型ＡＤ変換器は、確率的並列型ＡＤ変換器を用いて構成される。前記確率的直並列型ＡＤ変換器は、広い変換範囲が得られる粗変換および前記確率的並列型ＡＤ変換器の本来の分解能が得られる密変換の２段階の変換を行うことにより、入力電圧を出力コードに変換する。

図４は、実施の形態に係る確率的直並列型ＡＤ変換器の機能的な構成の一例を示すブロック図である。図４に示されるように、確率的直並列型ＡＤ変換器１００は、確率的並列型ＡＤ変換器１１０、参照電圧生成器１２０、サンプルホールド回路１３０、コントローラ１４０、および出力バッファ１８０を備える。確率的並列型ＡＤ変換器１１０は、ｎ個の比較器１１１と加算器１１９とを有する。コントローラ１４０は、参照電圧設定器１５０、群特定器１６０、出力補正器１７０、乗算器１７１、および加算器１７２を有する。

確率的並列型ＡＤ変換器１１０は、基本的な構成および動作において、図１で説明した確率的並列型ＡＤ変換器１０と同一である。

ｎ個の比較器１１１の各々は、第１（非反転）入力端子と第２（反転）入力端子とを有し、第１入力端子に印加される第１電圧と第２入力端子に印加される第２電圧とを比較する。比較器１１１は、前記第１電圧が前記第２電圧よりも高いときに“Ｈ”レベルの比較結果信号を出力し、前記第１電圧が前記第２電圧以下のときに“Ｌ”レベルの比較結果信号を出力する。比較器１１１は、一例として、インバータを用いて構成されてもよい。インバータを用いた比較器１１１の構成について、後ほど詳しく説明する。

加算器１１９は、“Ｈ”レベルの比較結果信号を出力した比較器１１１の個数を、応答比較器数Ｎ_ｓｕｍとして出力する。加算器１１９は、一例として、ツリー状に接続された複数のハーフアダーまたはフルアダーで構成されてもよい。

ｎ個の比較器１１１は、ｎ_ｇ個の比較器群１１５に分けられている。比較器群１１５は、粗変換での変換範囲をｎ_ｇ個に分割してなる電圧区間に対応する。

参照電圧生成器１２０は、比較器群１１５に対応する複数のＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器１２１を有する。ＤＡ変換器１２１の各々は、参照電圧設定器１５０からの指示に従って、粗変換の際には互いに異なった参照電圧を生成し、密変換の際には同一の参照電圧を生成する。

参照電圧生成器１２０は、ＤＡ変換器１２１で生成した参照電圧を、対応する比較器群１１５に属する比較器１１１の前記第２入力端子に印加する。ＤＡ変換器１２１は、一例として、抵抗ストリング型、抵抗ラダー型、またはΔΣ型などのＤＡ変換器で構成されてもよい。

サンプルホールド回路１３０は、外部回路から入力電圧を受信し、受信した入力電圧をＡＤ変換が完了するまで保持する。サンプルホールド回路１３０は、保持している入力電圧Ｖ_ｉｎを、すべての比較器１１１の前記第１入力端子に印加する。サンプルホールド回路１３０は、一例として、キャパシタおよびボルテージフォロワを用いて構成されてもよい。なお、サンプルホールド回路１３０は、アプリケーションに依存するため、確率的直並列型ＡＤ変換器１００には含めず、別途に設けてもよい。

コントローラ１４０において、群特定器１６０は、粗変換の際の応答比較器数Ｎ_ｓｕｍから入力電圧Ｖ_ｉｎが含まれる電圧区間を特定し、特定した電圧区間に対応する比較器群１１５を表す群番号ｋを出力する。

出力補正器１７０は、密変換の際の応答比較器数Ｎ_ｓｕｍに対して線形性の向上と値域の調整とを含む補正を行うことにより、詳細コードＮ_ｆｉｎｅを生成する。

乗算器１７１は、群特定器１６０から出力された群番号ｋに詳細コードＮ_ｆｉｎｅの値域Ｄ_ｍａｘを乗じることにより、入力電圧Ｖ_ｉｎが含まれる電圧区間に対応する概略コードＮ_{ｃｏａｒｓｅ}を生成する。

加算器１７２は、出力補正器１７０から出力された詳細コードＮ_ｆｉｎｅと、乗算器１７１から出力された概略コードＮ_{ｃｏａｒｓｅ}とを加算することにより、出力コードＮ_ｏｕｔを生成する。

コントローラ１４０は、一例として、専用のハードウェア回路で構成されてもよい。また、汎用のプロセッサとメモリとで構成され、前記プロセッサが前記メモリにあらかじめ記録されているプログラムを実行することで達成されるソフトウェア機能として実装されてもよい。

出力バッファ１８０は、出力コードＮ_ｏｕｔを外部回路に送信する。

次に、インバータを用いた比較器１１１の詳細な構成について説明する。

図５は、比較器１１１の構成の一例を示す回路図である。図５に示されるように、比較器１１１は、８個のインバータＩＮＶ１〜ＩＮＶ８で構成される。図５には、比較器１１１の動作原理を説明するための負荷抵抗が破線で示されている。

インバータＩＮＶ１、ＩＮＶ２は、入力バッファとして機能し、インバータＩＮＶ７、ＩＮＶ８は、出力バッファとして機能する。インバータＩＮＶ３〜ＩＮＶ６は、電流比較器１１２を構成する。電流比較器１１２は、入力端子Ｐ１、Ｐ２にそれぞれ印加される入力電流ｉ_ｉｎと参照電流ｉ_ｒｅｆとの差分に応じて、出力端子Ｑ１、Ｑ２にそれぞれ出力電圧Ｖ_ｏ＋、Ｖ_ｏ−を出力する。

図５を参照して、電流比較器１１２の動作を説明する。

インバータＩＮＶ３〜ＩＮＶ６のコンダクタンスをｇ_ｍとすると、式１および式２の関係が成り立つ。

式１および式２を整理して、式３及び式４を得る。

式３および式４から、出力電圧ｖ_ｏ−、ｖ_ｏ＋をそれぞれ消去して式５および式６を得る。

式５および式６から、電流比較器１１２は、入力電流ｉ_ｉｎと参照電流ｉ_ｒｅｆとの差分を差動増幅する電流入力型の比較器として機能することが分かる。

比較器１１１の全体では、図５に示されるように、入力端子ＩＮ１、ＩＮ２に印加された入力電圧をインバータＩＮＶ１、ＩＮＶ２で電流に変換し、前記電流をインバータＩＮＶ３〜ＩＮＶ６で構成される電流比較器１１２で比較し、比較結果をインバータＩＮＶ７、ＩＮＶ８を介して出力端子ＯＵＴ１、ＯＵＴ２に出力する。ここで、入力端子ＩＮ１、ＩＮ２が、比較器１１の第１入力端子、第２入力端子にそれぞれ対応し、出力端子ＯＵＴ１が比較器１１の出力端子に対応する。

このように、比較器１１１は、インバータＩＮＶ１〜ＩＮＶ８の８個のインバータのみで構成される。より詳細には、インバータＩＮＶ３の入力端と出力端とがインバータＩＮＶ１の出力端に接続される。インバータＩＮＶ４の入力端と出力端とがインバータＩＮＶ２の出力端に接続される。インバータＩＮＶ５の入力端がインバータＩＮＶ２の出力端に接続されかつインバータＩＮＶ５の出力端がインバータＩＮＶ１の出力端に接続される。インバータＩＮＶ６の入力端がインバータＩＮＶ１の出力端に接続されかつインバータＩＮＶ６の出力端がインバータＩＮＶ２の出力端に接続される。インバータＩＮＶ７の入力端がインバータＩＮＶ１の出力端に接続される。インバータＩＮＶ８の入力端がインバータＩＮＶ２の出力端に接続される。

８個のインバータは、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の２ビット分の記憶領域に相当する回路規模であり、一般的な比較器の回路規模と比べて小さい。そのため、前述の構成による比較器１１１を用いることで、半導体装置における比較器１１１の実装密度を向上し実装面積を縮小することができる。また、比較器１１１は、インバータのみで構成されるので、自動化設計技術の適用性が高い。

以上が、確率的直並列型ＡＤ変換器１００の構成の一態様である。確率的直並列型ＡＤ変換器１００では、確率的並列型ＡＤ変換器１１０が、前記粗変換および前記密変換のいずれにも用いられるので、回路規模の増大が抑えられる。また、例えば、参照電圧生成器１２０をΔΣ型ＤＡ変換器で構成する場合に必要となるローパスフィルタとサンプルホールド回路１３０とを除けば、他のすべての構成要素が論理合成可能であり、自動化設計技術の適用性が高い。

次に、上述のように構成された確率的直並列型ＡＤ変換器１００の動作について説明する。以下では、説明のための一例として、粗変換での変換範囲Ｖ_ｐｐを１．０Ｖとし、比較器１１１のオフセットの標準偏差σを５０ｍＶとする。また、変換範囲Ｖ_ｐｐを２σごとの１０個の電圧区間に区切り、比較器群１１５の個数ｎ_ｇを、前記電圧区間の個数と等しい１０とする。また、比較器１１１の個数ｎを、密変換で要求される分解能に応じて１０００とする。これにより、１個の比較器群１１５には１００個の比較器１１１が属する。なお、これらの具体値は、確率的直並列型ＡＤ変換器１００の変換範囲、分解能、製造プロセスといった各種の仕様に応じて適宜決定される設計値であり、確率的直並列型ＡＤ変換器１００を限定しない。

図６は、確率的直並列型ＡＤ変換器１００の動作の一例を示すフローチャートである。

図６に示されるように、確率的直並列型ＡＤ変換器１００は、広い変換範囲が得られる粗変換（Ｓ１００）と確率的並列型ＡＤ変換器１１０の本来の分解能が得られる密変換（Ｓ２００）とを行うことにより、入力電圧を出力コードに変換する。

まず、粗変換（Ｓ２００）の詳細について説明する。

図７は、図４の確率的直並列型ＡＤ変換器１００のうち、粗変換に関与する部分を示したブロック図である。

サンプルホールド回路１３０は、入力電圧をＡＤ変換が完了するまで保持し、保持している入力電圧Ｖ_ｉｎをすべての比較器１１１の第１入力端子に供給する（Ｓ１０１）。

参照電圧設定器１５０は、互いに異なる電圧値を表す電圧データＤ_{ｒｅｆ＿０}〜Ｄ_{ｒｅｆ＿ｎｇ−１}をＤＡ変換器１２１に供給する。電圧データＤ_{ｒｅｆ＿０}〜Ｄ_{ｒｅｆ＿ｎｇ−１}は、例えば、変換範囲Ｖｐｐを２σごとに区切った各電圧区間の中央値を表す。ＤＡ変換器１２１は、電圧データＤ_{ｒｅｆ＿０}〜Ｄ_{ｒｅｆ＿ｎｇ−１}に従って、比較器群ごとに異なる参照電圧Ｖ_{ｒｅｆ＿０}〜Ｖ_{ｒｅｆ＿ｎｇ−１}を生成する。ＤＡ変換器１２１は、生成した参照電圧Ｖ_{ｒｅｆ＿０}〜Ｖ_{ｒｅｆ＿ｎｇ−１}の各々を、対応する比較器群１１５に属する比較器１１１の第２入力端子に供給する（Ｓ１０２）。

確率的並列型ＡＤ変換器１１０は、入力電圧Ｖ_ｉｎと参照電圧Ｖ_{ｒｅｆ＿０}〜Ｖ_{ｒｅｆ＿ｎｇ−１}との比較に基づいて入力電圧Ｖ_ｉｎを応答比較器数Ｎ_{ｓｕｍ＿ｃｏａｒｓｅ}に変換する（Ｓ１０３）。

図８は、粗変換において、比較器１１１が応答する入力電圧Ｖ_ｉｎの分布の一例を示すグラフである。

図８に示される粗変換の具体例では、１０個の比較器群１１５に、２σ（＝０．１Ｖ）ずつずれた参照電圧Ｖ_{ｒｅｆ＿ｉ}＝（２ｉ＋１）σ、（ｉ＝０，・・・，９）を与えることで、比較器群１１５ごとの１００個の比較器１１１に関する群別確率密度（点線）が形成される。そして、これらの群別確率密度の加算により、確率的並列型ＡＤ変換器１１０全体での１０００個の比較器１１１に関する全体確率密度（実線）が形成される。

図９は、図８の全体確率密度の累積分布の一例を示すグラフである。図９では、縦軸を、確率値の代わりに、比較器１１１の個数ｎが１０００である場合の応答比較器数Ｎ_{ｓｕｍ＿ｃｏａｒｓｅ}で表している。粗変換において、確率的並列型ＡＤ変換器１１０は、入力電圧Ｖ_ｉｎに対し、図９の累積分布によって入力電圧Ｖ_ｉｎに対応付けられる応答比較器数Ｎ_{ｓｕｍ＿ｃｏａｒｓｅ}を出力する。

図８に見られるように、比較器群１１５ごとの参照電圧Ｖ_{ｒｅｆ＿ｉ}（ｉ＝０，・・・，９）を２σずつずらすことにより、変換範囲の全域にわたってほぼ一定に分布する全体確率密度が形成される。その結果、図９に見られるように、変換範囲の全域で良好な線形性を有する累積分布が得られる。

このように、粗変換において比較器群１１５に２σずつずれた参照電圧Ｖｒｅｆ＿ｉ＝（２ｉ＋１）σ、（ｉ＝０，・・・，ｎ_ｇ−１）を与えることは、粗変換の変換範囲を拡大し、かつ良好な線形性を有する応答比較器数Ｎ_{ｓｕｍ＿ｃｏａｒｓｅ}を得るために役立つ。

群特定器１６０は、応答比較器数Ｎ_{ｓｕｍ＿ｃｏａｒｓｅ}から入力電圧Ｖ_ｉｎが含まれる電圧区間を特定し（Ｓ１０４）、特定した電圧区間に対応する比較器群１１５を表す群番号ｋを出力する（Ｓ１０５）。

図１０は、群特定器１６０の動作を説明するための概念図である。図１０では、図９の累積分布とともに、電圧区間０（０≦Ｖ_ｉｎ＜２σ）、電圧区間ｋ（２ｋσ≦Ｖ_ｉｎ＜２（ｋ＋１）σ）、および電圧区間ｎ_ｇ（２（ｎ_ｇ−１）σ≦Ｖ_ｉｎ＜２ｎ_ｇσ）の３つの電圧区間を代表的に示している。参照電圧Ｖ_{ｒｅｆ＿０}、Ｖ_{ｒｅｆ＿ｋ}、Ｖ_{ｒｅｆ＿ｎｇ−１}は、電圧区間０、電圧区間ｋ、電圧区間ｎ_ｇのそれぞれの中央値である。

群特定器１６０は、例えば、図１０の累積分布に従って電圧区間ｉ（ｉ＝０，・・・，ｎ_ｇ−１）の下限電圧に対応付けられる応答比較器数を、電圧区間ｉのしきい値ｔｈ_ｉとして、あらかじめ保持している。群特定器１６０は、応答比較器数Ｎ_{ｓｕｍ＿ｃｏａｒｓｅ}の値をＮ_０として、ｔｈ_ｉ≦Ｎ_０＜ｔｈ_ｉ＋１を満たす電圧区間を特定し、特定した電圧区間の番号を群番号ｋとして参照電圧設定器１５０に通知する。

群番号ｋは、入力電圧Ｖ_ｉｎが含まれる幅２σの電圧区間を表している。そこで、密変換では、群番号ｋで表される電圧区間の中から、確率的並列型ＡＤ変換器の本来の分解能で、入力電圧Ｖ_ｉｎを出力コードＮ_ｏｕｔに変換する。

続いて、密変換（Ｓ２００）の詳細について説明する。

図１１は、図４の確率的直並列型ＡＤ変換器１００のうち、密変換に関与する部分を示したブロック図である。

参照電圧設定器１５０は、群特定器１６０から通知された群番号ｋに従って、全てのＤＡ変換器１２１に電圧データＤ_{ｒｅｆ＿ｋ}を供給する。電圧データＤ_{ｒｅｆ＿ｋ}は、粗変換において群番号ｋに対応するＤＡ変換器１２１に供給した電圧データＤ_{ｒｅｆ＿ｋ}である。これにより、全てのＤＡ変換器１２１は、同一の参照電圧Ｖ_{ｒｅｆ＿ｋ}を生成する（Ｓ２０１）。

確率的並列型ＡＤ変換器１１０は、入力電圧Ｖ_ｉｎと参照電圧Ｖ_{ｒｅｆ＿ｋ}との比較に基づいて入力電圧Ｖ_ｉｎを応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}に変換する（Ｓ２０２）。

図１２は、密変換において、比較器１１１が応答する入力電圧Ｖ_ｉｎの累積分布の一例を示すグラフである。図１２では、縦軸を、確率値の代わりに、比較器１１１の個数ｎが１０００である場合の応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}で表している。密変換において、確率的並列型ＡＤ変換器１１０は、入力電圧Ｖ_ｉｎに対し、図１２の累積分布によって入力電圧Ｖ_ｉｎに対応付けられる応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}を出力する。

図１２に見られるように、応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}にはガウス分布の累積分布に特有の非線形性があり、また、値域の下限に正のオフセットを有している。そこで、出力補正器１７０は、応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}に対して逆ガウス変換と値のシフトとを含む補正を行うことにより、詳細コードＮ_ｆｉｎｅを生成する（Ｓ２０３）。

出力補正器１７０は、例えば、同一の入力電圧Ｖ_ｉｎにおける応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}と詳細コードＮ_ｆｉｎｅとの対応を示す補正情報（図示せず）をあらかじめ保持し、応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}を前記補正情報で対応付けられる詳細コードＮ_ｆｉｎｅに補正してもよい。前記補正情報は、例えば、ルックアップテーブルや補正関数などの周知の態様で表され得る。

図１３は、出力補正器１７０によって生成される詳細コードＮ_ｆｉｎｅの一例を示すグラフである。図１２および図１３に示される具体例では、詳細コードＮ_ｆｉｎｅを得るために応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}に加算される補正量は−１５８±２１の範囲の整数であり、詳細コードＮ_ｆｉｎｅの値域Ｄｍａｘは６８３である。

図１３に示される詳細コードＮ_ｆｉｎｅでは、図１２の応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}と比べて線形性が向上し、また値域が０からＤ_ｍａｘまでの範囲に調整される。

乗算器１７１は、群特定器１６０から出力された群番号ｋに詳細コードＮ_ｆｉｎｅの値域Ｄ_ｍａｘを乗じることにより、入力電圧Ｖ_ｉｎが含まれる電圧区間の下限値に対応する概略コードＮ_{ｃｏａｒｓｅ}を生成する（Ｓ２０４）。

加算器１７２は、出力補正器１７０から出力された詳細コードＮ_ｆｉｎｅと、乗算器１７１から出力された概略コードＮ_{ｃｏａｒｓｅ}とを加算することにより、出力コードＮ_ｏｕｔを生成する（Ｓ２０５）。これにより、粗変換の変換範囲Ｖ_ｐｐに含まれる入力電圧Ｖ_ｉｎを密変換の分解能で表す出力コードＮ_ｏｕｔが得られる。

出力バッファ１８０は、出力コードＮ_ｏｕｔを外部回路に送信する（Ｓ２０６）。

以上が、確率的直並列型ＡＤ変換器１００の動作の一態様である。

次に、確率的直並列型ＡＤ変換器１００をＭＡＴＬＡＢ（登録商標）で記述し、シミュレーションを行った結果について述べる。

シミュレーションでは、上記の動作説明で用いた具体例と同じく、粗変換での変換範囲Ｖ_ｐｐを１．０Ｖ、比較器１１１のオフセットの標準偏差σを５０ｍＶ、比較器群１１５の個数ｎ_ｇを１０、比較器１１１の個数ｎを１０００とした。

図１４は、シミュレーションにより得られた、確率的直並列型ＡＤ変換器１００の入出力特性の一例を示すグラフである。図１４から、変換範囲Ｖ_ｐｐ（＝１．０Ｖ）の入力電圧Ｖ_ｉｎに対し、ほぼ線形な出力コードＮ_ｏｕｔが得られることが分かる。

図１５は、シミュレーションにより得られた、微分非直線性誤差ＤＮＬおよび積分非直線性誤差ＩＮＬの一例を示すグラフである。図１５のＤＮＬ、ＩＮＬから算出されるＳＮ比は７１．２５ｄＢであり、有効ビット数は１１．５８ビットである。

図１５では、ＤＮＬ、ＩＮＬともに、±１ＬＳＢの範囲から逸脱する部分があり、その原因として出力補正器１７０での補正誤差が考えられる。そのため、出力補正器１７０において、応答比較器数Ｎ_{ｓｕｍ＿ｆｉｎｅ}を小数精度で補正することにより、ＤＮＬ、ＩＮＬを改善し、ＳＮ比および有効ビット数をさらに高めることができると考えられる。

（変形例）
以上、本発明の１つまたは複数の態様に係る確率的直並列型ＡＤ変換器について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施した形態が、本発明の一つまたは複数の態様の範囲内に含まれてもよい。

例えば、上記の実施の形態では、密変換の前に粗変換を１回だけ行っているが、粗変換の回数は１回には限られない。また、粗変換で用いられる比較器群１１５ごとの参照電圧Ｖ_{ｒｅｆ＿ｉ}（ｉ＝０，・・・，ｎ_ｇ）の間隔は、比較器１１１のオフセットの標準偏差の２倍には限られない。例えば、粗変換を複数回行う場合に、最初の粗変換では、さらに大きな間隔で設定された参照電圧Ｖ_{ｒｅｆ＿ｉ}を用いて粗変換を行い、後続の粗変換では、順次間隔を狭めた参照電圧Ｖ_{ｒｅｆ＿ｋ}を用いてもよい。これにより、比較器１１１の個数ｎや比較器群１１５の個数ｎ_ｇを増やさずに、粗変換の変換範囲Ｖ_ｐｐをさらに広げることができる。

また、上記の実施の形態では、密変換での参照電圧として、粗変換で特定された電圧区間に対応する比較器群１１５での参照電圧Ｖ_{ｒｅｆ＿ｋ}を用いたが、密変換において、粗変換で用いた参照電圧Ｖ_{ｒｅｆ＿ｉ}のいずれかと等しい参照電圧を用いることは必須ではない。

図１０に見られるように、粗変換において、入力電圧Ｖ_ｉｎが電圧区間の概ねどのあたりにあるかが特定される場合、例えば、粗変換で特定される入力電圧Ｖ_ｉｎを、密変換の参照電圧として用いてもよい。この場合、ＤＡ変換器１２１で生成できる電圧の種類を増やす必要から参照電圧生成器１２０の設計が複雑化する反面、累積分布における線形性が高い領域を確実に密変換に用いることができるため、出力補正器１７０における逆ガウス変換を省略できるなどのトレードオフが期待される。

また、粗変換で動作させる比較器の個数と密変換で動作させる比較器の個数とは同じであってもよく、異なっていてもよい。比較器は、粗変換と密変換とのそれぞれで必要な分解能が得られる個数動作させればよい。不要な比較器を停止することで、省電力性を向上できる。

本発明の確率的直並列型ＡＤ変換器は、半導体集積回路装置に広く利用できる。

１０、１１０ 確率的並列型ＡＤ変換器
１１、１１１ 比較器
１９、１１９ 加算器
１００ 確率的直並列型ＡＤ変換器
１１２ 電流比較器
１１５ 比較器群
１２０ 参照電圧生成器
１２１ ＤＡ変換器
１３０ サンプルホールド回路
１４０ コントローラ
１５０ 参照電圧設定器
１６０ 群特定器
１７０ 出力補正器
１７１ 乗算器
１７２ 加算器
１８０ 出力バッファ

Claims (4)

1. 入力電圧を出力コードに変換するＡＤ変換器であって、
   複数の比較器群に分けられ、前記入力電圧と前記比較器群ごとの参照電圧とを比較する複数の比較器と、
   前記複数の比較器の中で同一の比較結果を示す比較器の個数を出力する加算器と、
   前記比較器群ごとの前記参照電圧を生成する参照電圧生成器と、
   コントローラと、を備え、
   前記コントローラは、
   前記参照電圧生成器を用いて前記比較器群ごとに異なる参照電圧を生成し、
   前記複数の比較器で前記入力電圧と前記比較器群ごとに異なる前記参照電圧とを比較したときに前記加算器が出力する第１出力値に応じて、新たな参照電圧を決定し、
   前記参照電圧生成器を再び用いて全ての前記比較器群で前記新たな参照電圧を生成し、
   前記複数の比較器で前記入力電圧と前記新たな前記参照電圧とを比較したときに前記加算器が出力する第２出力値に応じて、前記出力コードを生成する、
   ＡＤ変換器。
2. 前記コントローラは、前記入力電圧に想定される変換範囲を前記比較器のオフセットの標準偏差の２倍の大きさごとに区切った各電圧区間の中央の電圧を、前記比較器群ごとに異なる参照電圧として生成する、
   請求項１に記載のＡＤ変換器。
3. 前記複数の比較器の各々は、
   第１インバータと、
   第２インバータと、
   入力端と出力端とが前記第１インバータの出力端に接続された第３インバータと、
   入力端と出力端とが前記第２インバータの出力端に接続された第４インバータと、
   入力端が前記第２インバータの出力端に接続されかつ出力端が前記第１インバータの出力端に接続された第５インバータと、
   入力端が前記第１インバータの出力端に接続されかつ出力端が前記第２インバータの出力端に接続された第６インバータと、
   入力端が前記第１インバータの出力端に接続された第７インバータと、
   入力端が前記第２インバータの出力端に接続された第８インバータと、で構成される、
   請求項１に記載のＡＤ変換器。
4. 複数の比較器群に分けられ、入力電圧と前記比較器群ごとの参照電圧とを比較する複数の比較器と、前記複数の比較器の中で同一の比較結果を示す比較器の個数を出力する加算器と、前記比較器群ごとの前記参照電圧を生成する参照電圧生成器と、を用いて、前記入力電圧を出力コードに変換するＡＤ変換方法であって、
   前記参照電圧生成器を用いて前記比較器群ごとに異なる参照電圧を生成し、
   前記複数の比較器で前記入力電圧と前記比較器群ごとに異なる前記参照電圧とを比較したときに前記加算器が出力する第１出力値に応じて、新たな参照電圧を決定し、
   前記参照電圧生成器を再び用いて全ての前記比較器群で前記新たな参照電圧を生成し、
   前記複数の比較器で前記入力電圧と前記新たな前記参照電圧とを比較したときに前記加算器が出力する第２出力値に応じて、前記出力コードを生成する、
   ＡＤ変換方法。

Images