JPH09246971A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH09246971A JPH09246971A JP5642196A JP5642196A JPH09246971A JP H09246971 A JPH09246971 A JP H09246971A JP 5642196 A JP5642196 A JP 5642196A JP 5642196 A JP5642196 A JP 5642196A JP H09246971 A JPH09246971 A JP H09246971A
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Abstract
(57)【要約】
【課題】 比較的少ない回路規模及び消費電力の増加で
高分解能化を図ることを目的とする。 【解決手段】 所定周波数ｃｋでサンプリングされた離
散的信号をデジタル信号に変換するデジタル信号処理装
置において、この離散的信号と同じ周期のディザ信号を
発生するディザ信号発生手段と、アナログ−デジタル変
換手段と、デジタル積分手段とを設け、この離散的信号
にこのディザ信号を付加した後に、この離散的信号の周
波数のｎ（ｎは２以上の整数）倍の周波数ｎｃｋのクロ
ック信号を使用してアナログ−デジタル変換手段でデジ
タル信号に変換すると共にこのアナログ−デジタル変換
手段の出力側に得られるデジタル信号をこのデジタル積
分手段によりｎ回積分した後に出力するようにしたもの
である。
高分解能化を図ることを目的とする。 【解決手段】 所定周波数ｃｋでサンプリングされた離
散的信号をデジタル信号に変換するデジタル信号処理装
置において、この離散的信号と同じ周期のディザ信号を
発生するディザ信号発生手段と、アナログ−デジタル変
換手段と、デジタル積分手段とを設け、この離散的信号
にこのディザ信号を付加した後に、この離散的信号の周
波数のｎ（ｎは２以上の整数）倍の周波数ｎｃｋのクロ
ック信号を使用してアナログ−デジタル変換手段でデジ
タル信号に変換すると共にこのアナログ−デジタル変換
手段の出力側に得られるデジタル信号をこのデジタル積
分手段によりｎ回積分した後に出力するようにしたもの
である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤラインセン
サ等の出力側に得られる離散的信号をデジタル信号に変
換するのに使用して好適なデジタル信号処理装置に関す
る。
サ等の出力側に得られる離散的信号をデジタル信号に変
換するのに使用して好適なデジタル信号処理装置に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般に
ＣＣＤラインセンサ等の出力側に得られる離散的信号を
デジタル信号に変換するのに高速用アナログ−デジタル
変換器である例えばフラッシュ（並列）型アナログ−デ
ジタル変換器が使用されている。
ＣＣＤラインセンサ等の出力側に得られる離散的信号を
デジタル信号に変換するのに高速用アナログ−デジタル
変換器である例えばフラッシュ（並列）型アナログ−デ
ジタル変換器が使用されている。
【０００３】従来、このフラッシュ（並列）型アナログ
−デジタル変換器として例えば分解能１０ビットのもの
が使用されている。この分解能１０ビットのフラッシュ
（並列）型アナログ−デジタル変換器は１０２４個のコ
ンパレータが必要であり、回路規模（チップ面積）が比
較的大きく、消費電力も比較的大きい。
−デジタル変換器として例えば分解能１０ビットのもの
が使用されている。この分解能１０ビットのフラッシュ
（並列）型アナログ−デジタル変換器は１０２４個のコ
ンパレータが必要であり、回路規模（チップ面積）が比
較的大きく、消費電力も比較的大きい。
【０００４】この分解能１０ビットのフラッシュ（並
列）型アナログ−デジタル変換器の分解能を更に１ビッ
ト上げたときには、回路規模（チップ面積）が、この２
倍となり、また消費電力もこの２倍となるので、高分解
能化の実現が困難である不都合があった。
列）型アナログ−デジタル変換器の分解能を更に１ビッ
ト上げたときには、回路規模（チップ面積）が、この２
倍となり、また消費電力もこの２倍となるので、高分解
能化の実現が困難である不都合があった。
【０００５】本発明は斯る点に鑑み比較的少ない回路規
模及び消費電力の増加で高分解能化を図ることを目的と
する。
模及び消費電力の増加で高分解能化を図ることを目的と
する。
【０００６】
【課題を解決するための手段】本発明デジタル信号処理
装置は所定周波数ｃｋでサンプリングされた離散的信号
をデジタル信号に変換するデジタル信号処理装置におい
て、この離散的信号と同じ周期のディザ信号を発生する
ディザ信号発生手段と、アナログ−デジタル変換手段
と、デジタル積分手段とを設け、この離散的信号にこの
ディザ信号を付加した後に、この離散的信号の周波数の
ｎ（ｎは２以上の整数）倍の周波数ｎｃｋのクロック信
号を使用してアナログ−デジタル変換手段でデジタル信
号に変換すると共にこのアナログ−デジタル変換手段の
出力側に得られるデジタル信号をこのデジタル積分手段
によりｎ回積分した後に出力するようにしたものであ
る。
装置は所定周波数ｃｋでサンプリングされた離散的信号
をデジタル信号に変換するデジタル信号処理装置におい
て、この離散的信号と同じ周期のディザ信号を発生する
ディザ信号発生手段と、アナログ−デジタル変換手段
と、デジタル積分手段とを設け、この離散的信号にこの
ディザ信号を付加した後に、この離散的信号の周波数の
ｎ（ｎは２以上の整数）倍の周波数ｎｃｋのクロック信
号を使用してアナログ−デジタル変換手段でデジタル信
号に変換すると共にこのアナログ−デジタル変換手段の
出力側に得られるデジタル信号をこのデジタル積分手段
によりｎ回積分した後に出力するようにしたものであ
る。
【０００７】本発明によれば、離散的信号に例えば鋸歯
状波信号のディザ信号を付加した後に、この離散的信号
の周波数のｎ倍例えば４倍の周波数ｎｃｋのクロック信
号を使用して、アナログ−デジタル変換手段でデジタル
信号に変換しているので、この離散的信号の１周期でｎ
個例えば４個の例えば１０ビットのデジタル信号が得ら
れ、このｎ個例えば４個のデジタル信号をデジタル積分
手段によりｎ回例えば４回積分した後に出力するように
しているので、このアナログ−デジタル変換手段のｎ倍
例えば４倍の分解能を上げることができ、例えばこのア
ナログ−デジタル変換手段の分解能が１０ビットであっ
たときに例えば１２ビットのデジタル信号を出力するこ
とができ、しかも回路規模及び消費電力の増加は比較的
少ない。
状波信号のディザ信号を付加した後に、この離散的信号
の周波数のｎ倍例えば４倍の周波数ｎｃｋのクロック信
号を使用して、アナログ−デジタル変換手段でデジタル
信号に変換しているので、この離散的信号の１周期でｎ
個例えば４個の例えば１０ビットのデジタル信号が得ら
れ、このｎ個例えば４個のデジタル信号をデジタル積分
手段によりｎ回例えば４回積分した後に出力するように
しているので、このアナログ−デジタル変換手段のｎ倍
例えば４倍の分解能を上げることができ、例えばこのア
ナログ−デジタル変換手段の分解能が１０ビットであっ
たときに例えば１２ビットのデジタル信号を出力するこ
とができ、しかも回路規模及び消費電力の増加は比較的
少ない。
【０００８】
【発明の実施の形態】以下図面を参照して本発明デジタ
ル信号処理装置の一実施例につき説明しよう。図１にお
いて、１はＣＣＤを使用した光電変換素子を示し、この
光電変換素子１は、その出力側にクロック信号ｃｋに従
って、図２Ａに示す如きリセット期間１ａ，基準レベル
とするフィールドスルー期間１ｂ及び信号期間１ｃより
成る信号が繰り返す撮像信号が得られる如くなされてい
る。
ル信号処理装置の一実施例につき説明しよう。図１にお
いて、１はＣＣＤを使用した光電変換素子を示し、この
光電変換素子１は、その出力側にクロック信号ｃｋに従
って、図２Ａに示す如きリセット期間１ａ，基準レベル
とするフィールドスルー期間１ｂ及び信号期間１ｃより
成る信号が繰り返す撮像信号が得られる如くなされてい
る。
【０００９】この光電変換素子１の出力側に得られる撮
像信号を相関二重サンプリング回路２に供給する。
像信号を相関二重サンプリング回路２に供給する。
【００１０】また、３は光電変換素子１に供給するクロ
ック信号ｃｋの４倍の周波数のクロック信号４ｃｋを発
生するクロック発生回路を示し、このクロック発生回路
３のクロック信号４ｃｋを１／４分周器４を介して、光
電変換素子１にクロック信号ｃｋとして供給する如くす
る。
ック信号ｃｋの４倍の周波数のクロック信号４ｃｋを発
生するクロック発生回路を示し、このクロック発生回路
３のクロック信号４ｃｋを１／４分周器４を介して、光
電変換素子１にクロック信号ｃｋとして供給する如くす
る。
【００１１】また、この１／４分周器４の出力側に得ら
れるクロック信号ｃｋをサンプリング信号として相関二
重サンプリング回路２に供給する。この相関二重サンプ
リング回路２においては、フィールドスルー期間１ｂの
レベルを基準レベルとし、信号期間１ｃのレベルをサン
プリングホールドし図２Ｂに示す如く逆位相の周波数ｃ
ｋでサンプリングされた離散的信号２ａを得る如くす
る。この相関二重サンプリング回路２の出力側に得られ
る離散的信号２ａを加算回路５に供給する如くする。
れるクロック信号ｃｋをサンプリング信号として相関二
重サンプリング回路２に供給する。この相関二重サンプ
リング回路２においては、フィールドスルー期間１ｂの
レベルを基準レベルとし、信号期間１ｃのレベルをサン
プリングホールドし図２Ｂに示す如く逆位相の周波数ｃ
ｋでサンプリングされた離散的信号２ａを得る如くす
る。この相関二重サンプリング回路２の出力側に得られ
る離散的信号２ａを加算回路５に供給する如くする。
【００１２】また、６はディザ信号発生回路を示し、本
例においてはこのディザ信号として、図２Ｃに示す如
く、図２Ｂに示す離散的信号２ａと同じ周期の鋸歯状波
信号６ａとする。この鋸歯状波信号６ａのピークツウピ
ークのレベルは後述するアナログ−デジタル変換回路８
の１量子化レベル（ＬＳＢ）の３／４のレベルとする如
くする。
例においてはこのディザ信号として、図２Ｃに示す如
く、図２Ｂに示す離散的信号２ａと同じ周期の鋸歯状波
信号６ａとする。この鋸歯状波信号６ａのピークツウピ
ークのレベルは後述するアナログ−デジタル変換回路８
の１量子化レベル（ＬＳＢ）の３／４のレベルとする如
くする。
【００１３】このディザ信号発生回路６の出力側に得ら
れる離散的信号２ａと同じ周期の鋸歯状波信号６ａを加
算回路５に供給する如くする。この加算回路５において
は、この離散的信号２ａにディザ信号である鋸歯状波信
号６ａが加算され、この加算回路５の出力側には図２Ｄ
に示す如く、この離散的信号２ａにディザ信号である鋸
歯状波信号６ａが付加された信号が得られる。
れる離散的信号２ａと同じ周期の鋸歯状波信号６ａを加
算回路５に供給する如くする。この加算回路５において
は、この離散的信号２ａにディザ信号である鋸歯状波信
号６ａが加算され、この加算回路５の出力側には図２Ｄ
に示す如く、この離散的信号２ａにディザ信号である鋸
歯状波信号６ａが付加された信号が得られる。
【００１４】この加算回路５の出力側に得られる離散的
信号２ａにディザ信号である鋸歯状波信号６ａが付加さ
れた信号をサンプリングホールド回路７に供給する。こ
のサンプリングホールド回路７においては、クロック発
生回路３に得られるクロック信号ｃｋの４倍の周波数の
クロック信号４ｃｋをサンプリング信号として、サンプ
リングホールドし、このサンプリングホールド回路７の
出力側に図２Ｅに示す如き１クロック信号ｃｋ期間に４
回サンプリングホールドしたサンプリングホールド信号
を得る如くする。
信号２ａにディザ信号である鋸歯状波信号６ａが付加さ
れた信号をサンプリングホールド回路７に供給する。こ
のサンプリングホールド回路７においては、クロック発
生回路３に得られるクロック信号ｃｋの４倍の周波数の
クロック信号４ｃｋをサンプリング信号として、サンプ
リングホールドし、このサンプリングホールド回路７の
出力側に図２Ｅに示す如き１クロック信号ｃｋ期間に４
回サンプリングホールドしたサンプリングホールド信号
を得る如くする。
【００１５】このサンプリングホールド回路７の出力側
に得られるサンプリングホールド信号をアナログ−デジ
タル変換回路８に供給する。このアナログ−デジタル変
換回路８として、本例においては１０ビットの分解能の
ものを使用する。
に得られるサンプリングホールド信号をアナログ−デジ
タル変換回路８に供給する。このアナログ−デジタル変
換回路８として、本例においては１０ビットの分解能の
ものを使用する。
【００１６】また本例においては、このアナログ−デジ
タル変換回路８は、クロック発生回路３に得られるクロ
ック信号ｃｋの４倍の周波数のクロック信号４ｃｋでア
ナログ信号をデジタル信号に変換する如くする。
タル変換回路８は、クロック発生回路３に得られるクロ
ック信号ｃｋの４倍の周波数のクロック信号４ｃｋでア
ナログ信号をデジタル信号に変換する如くする。
【００１７】従って、このアナログ−デジタル変換回路
８の出力側には１クロック信号ｃｋ期間に４個の分解能
が１０ビットのデジタル信号が得られる。このアナログ
−デジタル変換回路８の出力側に得られる分解能が１０
ビットのデジタル信号をデジタル積分回路９を構成する
１２ビット構成のデジタル加算器９ａに供給する。
８の出力側には１クロック信号ｃｋ期間に４個の分解能
が１０ビットのデジタル信号が得られる。このアナログ
−デジタル変換回路８の出力側に得られる分解能が１０
ビットのデジタル信号をデジタル積分回路９を構成する
１２ビット構成のデジタル加算器９ａに供給する。
【００１８】このデジタル加算器９ａの出力信号をこの
デジタル積分回路９を構成する１２ビット構成のデジタ
ルのラッチ回路９ｂに供給し、このラッチ回路９ｂの出
力信号をデジタル加算器９ａに供給する。このラッチ回
路９ｂのクロック信号としてはクロック発生回路３に得
られるクロック信号ｃｋの４倍の周波数のクロック信号
４ｃｋにより動作させると共にクロック信号ｃｋをクリ
ア端子ｃｌに供給し、これによりこのラッチ回路９ｂを
クリアする如くする。
デジタル積分回路９を構成する１２ビット構成のデジタ
ルのラッチ回路９ｂに供給し、このラッチ回路９ｂの出
力信号をデジタル加算器９ａに供給する。このラッチ回
路９ｂのクロック信号としてはクロック発生回路３に得
られるクロック信号ｃｋの４倍の周波数のクロック信号
４ｃｋにより動作させると共にクロック信号ｃｋをクリ
ア端子ｃｌに供給し、これによりこのラッチ回路９ｂを
クリアする如くする。
【００１９】即ちこのデジタル積分回路９は１クロック
信号ｃｋ期間の４個のデジタル信号をデジタル積分する
如くなしたものである。このデジタル加算器９ａの出力
信号を１２ビット構成のデジタル−アナログ変換回路を
介して信号波形を観察したときは例えば図２Ｆに示す如
き積分波形となる。
信号ｃｋ期間の４個のデジタル信号をデジタル積分する
如くなしたものである。このデジタル加算器９ａの出力
信号を１２ビット構成のデジタル−アナログ変換回路を
介して信号波形を観察したときは例えば図２Ｆに示す如
き積分波形となる。
【００２０】このデジタル加算器９ａの出力信号を１２
ビット構成のデジタルのラッチ回路１０に供給する。こ
のラッチ回路１０にクロック信号として周波数ｃｋのク
ロック信号を供給する。即ちこのラッチ回路１０にはア
ナログ−デジタル変換回路８のデジタルの出力信号が４
回積分された信号が順次供給されるものである。
ビット構成のデジタルのラッチ回路１０に供給する。こ
のラッチ回路１０にクロック信号として周波数ｃｋのク
ロック信号を供給する。即ちこのラッチ回路１０にはア
ナログ−デジタル変換回路８のデジタルの出力信号が４
回積分された信号が順次供給されるものである。
【００２１】このラッチ回路１０の出力信号を１２ビッ
ト構成のデジタル映像信号出力端子１１に供給する如く
する。このラッチ回路１０の出力信号を１２ビット構成
のデジタル−アナログ変換回路を介して信号波形を観察
したときには、図２Ｇに示す如く、図２Ｂに示す離散的
信号２ａが１クロック信号ｃｋ期間遅れた信号に対応す
る信号が得られた。
ト構成のデジタル映像信号出力端子１１に供給する如く
する。このラッチ回路１０の出力信号を１２ビット構成
のデジタル−アナログ変換回路を介して信号波形を観察
したときには、図２Ｇに示す如く、図２Ｂに示す離散的
信号２ａが１クロック信号ｃｋ期間遅れた信号に対応す
る信号が得られた。
【００２２】更に、図３及び図４を参照して、本例のこ
のアナログ−デジタル変換回路８、デジタル積分回路９
及びラッチ回路１０の動作につき、模擬的に詳細に説明
する。
のアナログ−デジタル変換回路８、デジタル積分回路９
及びラッチ回路１０の動作につき、模擬的に詳細に説明
する。
【００２３】一般にアナログ−デジタル変換回路におい
ては、図３に示す如く１サンプリング期間（１クロック
信号ｃｋ期間）において、入力されるアナログ信号のレ
ベルが１量子化レベル（ＬＳＢ）を越える毎にデジタル
値が「１」ステップ上昇する。この分解能１０ビットの
アナログ−デジタル変換回路８は１０２４ステップの分
解能である。
ては、図３に示す如く１サンプリング期間（１クロック
信号ｃｋ期間）において、入力されるアナログ信号のレ
ベルが１量子化レベル（ＬＳＢ）を越える毎にデジタル
値が「１」ステップ上昇する。この分解能１０ビットの
アナログ−デジタル変換回路８は１０２４ステップの分
解能である。
【００２４】ところで本例においては、このアナログ−
デジタル変換回路８の入力側に供給されるアナログ信号
は相関二重サンプリング回路２の出力側に得られる離散
的信号２ａにピークツウピークレベルが１量子化レベル
（ＬＳＢ）の３／４のレベルのディザ信号としての鋸歯
状波信号６ａが加算された信号であり、この１０２４ス
テップの夫々のステップ毎に図４Ａに示す如き４つの場
合ａ1 〜ａ4 が考えられる。
デジタル変換回路８の入力側に供給されるアナログ信号
は相関二重サンプリング回路２の出力側に得られる離散
的信号２ａにピークツウピークレベルが１量子化レベル
（ＬＳＢ）の３／４のレベルのディザ信号としての鋸歯
状波信号６ａが加算された信号であり、この１０２４ス
テップの夫々のステップ毎に図４Ａに示す如き４つの場
合ａ1 〜ａ4 が考えられる。
【００２５】即ち、場合ａ1 の如く、離散的信号２ａが
あるステップの１量子化レベル（ＬＳＢ）の０〜１／４
のレベルのときはクロック信号ｃｋの４倍のクロック信
号４ｃｋで順次４回Ｃ1 ，Ｃ2 ，Ｃ3 及びＣ4 、サンプ
リングホールド回路７でサンプリングホールドしても１
回も１量子化レベルを越えない場合、場合ａ2 の如く、
離散的信号が、あるステップの１量子化レベル（ＬＳ
Ｂ）の１／４〜２／４のレベルのときで、１回越える場
合、場合ａ3 の如く離散的信号が、あるステップの１量
子化レベル（ＬＳＢ）の２／４〜３／４のレベルのとき
で、２回越える場合及び場合ａ4 の如く、離散的信号
が、あるステップの１量子化レベル（ＬＳＢ）の３／４
〜１未満のレベルのときで、３回越える場合である（図
４Ｂ参照）。
あるステップの１量子化レベル（ＬＳＢ）の０〜１／４
のレベルのときはクロック信号ｃｋの４倍のクロック信
号４ｃｋで順次４回Ｃ1 ，Ｃ2 ，Ｃ3 及びＣ4 、サンプ
リングホールド回路７でサンプリングホールドしても１
回も１量子化レベルを越えない場合、場合ａ2 の如く、
離散的信号が、あるステップの１量子化レベル（ＬＳ
Ｂ）の１／４〜２／４のレベルのときで、１回越える場
合、場合ａ3 の如く離散的信号が、あるステップの１量
子化レベル（ＬＳＢ）の２／４〜３／４のレベルのとき
で、２回越える場合及び場合ａ4 の如く、離散的信号
が、あるステップの１量子化レベル（ＬＳＢ）の３／４
〜１未満のレベルのときで、３回越える場合である（図
４Ｂ参照）。
【００２６】このアナログ−デジタル変換回路８の出力
をデジタル積分回路９で４回積分したときは、その成分
値はアナログ的に見て、図４Ｃに如くなり、このラッチ
回路１０に得られるデジタル信号は、１０２４ステップ
の夫々のステップで４つの場合ａ1 〜ａ4 の分解能を有
する４０９６ステップのデジタル信号が得られ、分解能
が１２ビットのアナログ−デジタル変換回路と等価とな
る。
をデジタル積分回路９で４回積分したときは、その成分
値はアナログ的に見て、図４Ｃに如くなり、このラッチ
回路１０に得られるデジタル信号は、１０２４ステップ
の夫々のステップで４つの場合ａ1 〜ａ4 の分解能を有
する４０９６ステップのデジタル信号が得られ、分解能
が１２ビットのアナログ−デジタル変換回路と等価とな
る。
【００２７】本例によれば、撮像信号を周波数ｃｋでサ
ンプリングした離散的信号２ａに鋸歯状波信号６ａのデ
ィザ信号を付加した後に、この離散的信号２ａの周波数
の４倍の周波数４ｃｋのクロック信号を使用してアナロ
グ−デジタル変換回路８でデジタル信号に変換している
ので、この離散的信号２ａの１周期で４個の１０ビット
のデジタル信号が得られ、この４個のデジタル信号をデ
ジタル積分回路９で４回積分した後に出力するようにし
ているので、このアナログ−デジタル変換回路８の４倍
の分解能即ち１２ビットの分解能のデジタル信号が得ら
れる。
ンプリングした離散的信号２ａに鋸歯状波信号６ａのデ
ィザ信号を付加した後に、この離散的信号２ａの周波数
の４倍の周波数４ｃｋのクロック信号を使用してアナロ
グ−デジタル変換回路８でデジタル信号に変換している
ので、この離散的信号２ａの１周期で４個の１０ビット
のデジタル信号が得られ、この４個のデジタル信号をデ
ジタル積分回路９で４回積分した後に出力するようにし
ているので、このアナログ−デジタル変換回路８の４倍
の分解能即ち１２ビットの分解能のデジタル信号が得ら
れる。
【００２８】本例によれば回路規模としては従来のアナ
ログ−デジタル変換回路に比較し、デジタル積分回路９
及びラッチ回路１０が増加するだけなので、この回路規
模の増加は比較的少なく、従って消費電力の増加も比較
的少ない利益がある。この為本例によれば高分解能のア
ナログ−デジタル変換手段を比較的安価に実現できる。
ログ−デジタル変換回路に比較し、デジタル積分回路９
及びラッチ回路１０が増加するだけなので、この回路規
模の増加は比較的少なく、従って消費電力の増加も比較
的少ない利益がある。この為本例によれば高分解能のア
ナログ−デジタル変換手段を比較的安価に実現できる。
【００２９】また、本例によればアナログ−デジタル変
換時にディザ信号を付加しているが、デジタル積分回路
９で積分しているので、出力信号のゆらぎが生じない利
益がある。
換時にディザ信号を付加しているが、デジタル積分回路
９で積分しているので、出力信号のゆらぎが生じない利
益がある。
【００３０】尚、図１においては、ピークツウピークが
３／４ＬＳＢの鋸歯波信号６ａを発生するディザ信号発
生回路６を設ける如く述べたが、図５に示す如く、相関
二重サンプリング回路２のホールド用コンデンサＣ3 に
並列に抵抗器ＲX を設け、このコンデンサＣ3 と抵抗器
ＲX とによる時定数をリップルが約３／４ＬＳＢとなる
如くしても良い。
３／４ＬＳＢの鋸歯波信号６ａを発生するディザ信号発
生回路６を設ける如く述べたが、図５に示す如く、相関
二重サンプリング回路２のホールド用コンデンサＣ3 に
並列に抵抗器ＲX を設け、このコンデンサＣ3 と抵抗器
ＲX とによる時定数をリップルが約３／４ＬＳＢとなる
如くしても良い。
【００３１】この図５につき更に述べるに、この図５に
おいて、２０は相関二重サンプリングホールド回路２の
入力端子を示し、この入力端子２０に、図２Ａに示す如
き撮像信号を供給する。この入力端子２０をこの撮像信
号の基準信号であるフィールドスルー期間１ｂにのみオ
ンする接続スイッチ２１を介して撮像信号の信号期間１
ｃにサンプリングパルスｃｋによりオンするサンプリン
グスイッチ２２ａの一側に接続する。
おいて、２０は相関二重サンプリングホールド回路２の
入力端子を示し、この入力端子２０に、図２Ａに示す如
き撮像信号を供給する。この入力端子２０をこの撮像信
号の基準信号であるフィールドスルー期間１ｂにのみオ
ンする接続スイッチ２１を介して撮像信号の信号期間１
ｃにサンプリングパルスｃｋによりオンするサンプリン
グスイッチ２２ａの一側に接続する。
【００３２】この接続スイッチ２１及びサンプリングス
イッチ２２ａの接続点を基準電圧ホールド用のコンデン
サＣ1 を介して接地する。このサンプリングスイッチ２
２ａの他側を比較回路を構成する演算増幅回路２３の非
反転入力端子＋に接続すると共にこの非反転入力端子＋
を基準電圧ホールド用のコンデンサＣ3 を介して接地す
ると共にこのコンデンサＣ3 に並列に時定数によるリッ
プルが約３／４ＬＳＢとなる抵抗器ＲX を接続する如く
する。
イッチ２２ａの接続点を基準電圧ホールド用のコンデン
サＣ1 を介して接地する。このサンプリングスイッチ２
２ａの他側を比較回路を構成する演算増幅回路２３の非
反転入力端子＋に接続すると共にこの非反転入力端子＋
を基準電圧ホールド用のコンデンサＣ3 を介して接地す
ると共にこのコンデンサＣ3 に並列に時定数によるリッ
プルが約３／４ＬＳＢとなる抵抗器ＲX を接続する如く
する。
【００３３】また、この入力端子２０を撮像信号の信号
期間１ｃにサンプリングパルスｃｋによりオンするサン
プリングスイッチ２２ｂを介して演算増幅回路２３の反
転入力端子−に接続すると共にこの反転入力端子−をサ
ンプリングホールド用のコンデンサＣ2 を介して接続す
る。この演算増幅回路２３より出力端子２４を導出す
る。
期間１ｃにサンプリングパルスｃｋによりオンするサン
プリングスイッチ２２ｂを介して演算増幅回路２３の反
転入力端子−に接続すると共にこの反転入力端子−をサ
ンプリングホールド用のコンデンサＣ2 を介して接続す
る。この演算増幅回路２３より出力端子２４を導出す
る。
【００３４】この図５においては、入力端子２０に図２
Ａに示す如き撮像信号を供給したときには、出力端子２
４には図２Ｄに示す如き、撮像信号の信号期間１ｃがサ
ンプリングホールドされた離散的信号に鋸歯状波信号の
ディザ信号が付加された信号が得られる。
Ａに示す如き撮像信号を供給したときには、出力端子２
４には図２Ｄに示す如き、撮像信号の信号期間１ｃがサ
ンプリングホールドされた離散的信号に鋸歯状波信号の
ディザ信号が付加された信号が得られる。
【００３５】また、図１例ではサンプリングホールド回
路７を設けたが、アナログ−デジタル変換回路８がフラ
ッシュ型であったり、このアナログ−デジタル変換回路
８内にサンプリングホールド回路を内蔵しているもので
は、このサンプリングホールド回路７を省略できる。
路７を設けたが、アナログ−デジタル変換回路８がフラ
ッシュ型であったり、このアナログ−デジタル変換回路
８内にサンプリングホールド回路を内蔵しているもので
は、このサンプリングホールド回路７を省略できる。
【００３６】また、上述実施例においては離散的信号の
周波数ｃｋの４倍の周波数のクロック信号でアナログ−
デジタル変換する如く述べたが、このクロック信号の周
波数はｎ倍（ｎは２以上の整数）のものが使用でき、こ
のときはｎ倍の分解能とすることができる。
周波数ｃｋの４倍の周波数のクロック信号でアナログ−
デジタル変換する如く述べたが、このクロック信号の周
波数はｎ倍（ｎは２以上の整数）のものが使用でき、こ
のときはｎ倍の分解能とすることができる。
【００３７】また、本発明は上述実施例に限ることなく
本発明の要旨を逸脱することなくその他種々の構成が採
り得ることは勿論である。
本発明の要旨を逸脱することなくその他種々の構成が採
り得ることは勿論である。
【００３８】
【発明の効果】本発明によれば回路規模として、従来の
アナログ−デジタル変換回路に比較し、デジタル積分回
路９及びラッチ回路１０を増加するだけの比較的少ない
回路規模の増加で高分解能のアナログ−デジタル変換装
置を得ることができる利益がある。
アナログ−デジタル変換回路に比較し、デジタル積分回
路９及びラッチ回路１０を増加するだけの比較的少ない
回路規模の増加で高分解能のアナログ−デジタル変換装
置を得ることができる利益がある。
【００３９】また本発明によれば回路規模の増加が少な
いので消費電力の増加が少なく且つ安価に高分解能のア
ナログ−デジタル変換装置を得ることができる利益があ
る。また、本発明によればアナログ−デジタル変換時に
ディザ信号を付加しているが、デジタル積分器で積分し
ているので出力信号のゆらぎが生じない利益がある。
いので消費電力の増加が少なく且つ安価に高分解能のア
ナログ−デジタル変換装置を得ることができる利益があ
る。また、本発明によればアナログ−デジタル変換時に
ディザ信号を付加しているが、デジタル積分器で積分し
ているので出力信号のゆらぎが生じない利益がある。
【図１】本発明デジタル信号処理装置の一実施例を示す
構成図である。
構成図である。
【図２】本発明の説明に供する線図である。
【図３】説明に供する線図である
【図４】本発明の説明に供する線図である。
【図５】本発明の要部の他の例を示す構成図である。
１ 光電変換素子、２ 相関二重サンプリング回路、３
クロック発生回路、４ １／４分周器、５ 加算回
路、６ ディザ信号発生回路、８ アナログ−デジタル
変換回路、９ デジタル積分回路、１０ ラッチ回路、
１１ 出力端子
クロック発生回路、４ １／４分周器、５ 加算回
路、６ ディザ信号発生回路、８ アナログ−デジタル
変換回路、９ デジタル積分回路、１０ ラッチ回路、
１１ 出力端子
Claims (2)
- 【請求項１】 所定周波数ｃｋでサンプリングされた離
散的信号をデジタル信号に変換するデジタル信号処理装
置において、 前記離散的信号と同じ周期のディザ信号を発生するディ
ザ信号発生手段と、 アナログ−デジタル変換手段と、 デジタル積分手段とを設け、 前記離散的信号に前記ディザ信号を付加した後に前記離
散的信号の周波数のｎ（ｎは２以上の整数）倍の周波数
ｎｃｋのクロック信号を使用して前記アナログ−デジタ
ル変換手段でデジタル信号に変換すると共に前記アナロ
グ−デジタル変換手段の出力側に得られるデジタル信号
を前記デジタル積分手段によりｎ回積分した後に出力す
るようにしたことを特徴とするデジタル信号処理装置。 - 【請求項２】 請求項１記載のデジタル信号処理装置に
おいて、 前記ディザ信号が鋸歯状波信号であることを特徴とする
デジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05642196A JP3684655B2 (ja) | 1996-03-13 | 1996-03-13 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05642196A JP3684655B2 (ja) | 1996-03-13 | 1996-03-13 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246971A true JPH09246971A (ja) | 1997-09-19 |
| JP3684655B2 JP3684655B2 (ja) | 2005-08-17 |
Family
ID=13026646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05642196A Expired - Fee Related JP3684655B2 (ja) | 1996-03-13 | 1996-03-13 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3684655B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063867A1 (fr) * | 2000-02-24 | 2001-08-30 | Mitsubishi Denki Kabushiki Kaisha | Recepteur |
| JP2012019320A (ja) * | 2010-07-07 | 2012-01-26 | Tanita Corp | Ａｄ変換装置、ａｄ変換方法、及び電子機器 |
-
1996
- 1996-03-13 JP JP05642196A patent/JP3684655B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063867A1 (fr) * | 2000-02-24 | 2001-08-30 | Mitsubishi Denki Kabushiki Kaisha | Recepteur |
| JP2012019320A (ja) * | 2010-07-07 | 2012-01-26 | Tanita Corp | Ａｄ変換装置、ａｄ変換方法、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3684655B2 (ja) | 2005-08-17 |
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|---|---|---|---|
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