JPH08265158A - アナログ−デジタル・コンバータ - Google Patents
アナログ−デジタル・コンバータInfo
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- JPH08265158A JPH08265158A JP8021210A JP2121096A JPH08265158A JP H08265158 A JPH08265158 A JP H08265158A JP 8021210 A JP8021210 A JP 8021210A JP 2121096 A JP2121096 A JP 2121096A JP H08265158 A JPH08265158 A JP H08265158A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/466—Multiplexed conversion systems
- H03M3/468—Interleaved, i.e. using multiple converters or converter parts for one channel, e.g. using Hadamard codes, pi-delta-sigma converters
- H03M3/47—Interleaved, i.e. using multiple converters or converter parts for one channel, e.g. using Hadamard codes, pi-delta-sigma converters using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 Δ−Σ・コンバータにおいて、低コストでサ
ンプリングレートを高くする。 【解決手段】 Δ−Σ・コンバータの量子化回路、たと
えばコンパレータにラッチを接続したものを、それぞれ
が低い周波数ｆs /Nで、互いに２π/Nだけオフセットし
た位相で動作するＮ個の量子化回路で置き換える。量子
化した出力は制御信号にしたがって組み合せて周波数ｆ
s のフィードバック信号を生成し、フィードバック信号
をΔ−Σ・コンバータの減算器に印加する。
ンプリングレートを高くする。 【解決手段】 Δ−Σ・コンバータの量子化回路、たと
えばコンパレータにラッチを接続したものを、それぞれ
が低い周波数ｆs /Nで、互いに２π/Nだけオフセットし
た位相で動作するＮ個の量子化回路で置き換える。量子
化した出力は制御信号にしたがって組み合せて周波数ｆ
s のフィードバック信号を生成し、フィードバック信号
をΔ−Σ・コンバータの減算器に印加する。
Description
【０００１】
【発明の属する分野】本発明はアナログ−デジタル変換
に関し、より詳しくはΔ−Σ型アナログ−デジタル・コ
ンバータに関する。
に関し、より詳しくはΔ−Σ型アナログ−デジタル・コ
ンバータに関する。
【０００２】
【従来の技術】Δ−Σコンバータは、Σ−Δモジュレー
タとも呼ばれ、信号の振幅をデジタルデータに変換す
る。所定の周波数ｆ0 の入力信号をオーバーサンプリン
グする、即ちｆS >>2f0 となるようなナイキストレート
より大幅に高いレートｆS でサンプリングする。Δ−Σ
コンバータで１ビット量子化を用いると、出力信号は入
力信号の振幅に比例した時刻平均振幅を有する１ビット
のデータパルス・ストリームを含むことになる。
タとも呼ばれ、信号の振幅をデジタルデータに変換す
る。所定の周波数ｆ0 の入力信号をオーバーサンプリン
グする、即ちｆS >>2f0 となるようなナイキストレート
より大幅に高いレートｆS でサンプリングする。Δ−Σ
コンバータで１ビット量子化を用いると、出力信号は入
力信号の振幅に比例した時刻平均振幅を有する１ビット
のデータパルス・ストリームを含むことになる。
【０００３】入力信号の量子化で、エラー、つまり雑音
が出力信号に混入する。Δ−Σコンバータの大きな利点
は量子化雑音のスペクトルをシェイピングする、より詳
しくは、低い周波数から高い周波数へ雑音を移動する機
能である。出力データはローパスフィルタに通せば雑音
を除去できる。
が出力信号に混入する。Δ−Σコンバータの大きな利点
は量子化雑音のスペクトルをシェイピングする、より詳
しくは、低い周波数から高い周波数へ雑音を移動する機
能である。出力データはローパスフィルタに通せば雑音
を除去できる。
【０００４】減算器２０、積分器３０、コンパレータ４
３とラッチ４６を含むアナログ−デジタル・コンバータ
４０、デジタル−アナログ・コンバータ５０を含むよう
な１ビット１次Δ−Σ・コンバータを図１に図示する。
３とラッチ４６を含むアナログ−デジタル・コンバータ
４０、デジタル−アナログ・コンバータ５０を含むよう
な１ビット１次Δ−Σ・コンバータを図１に図示する。
【０００５】最大周波数ｆ0 の入力信号ＳINを入力端子
１０に印加すると、信号ＳINが減算器２０に供給され
る。減算器２０は現在の入力信号からフィードバック信
号を減算して、差分信号を生成し、この差分信号を積分
器３０に印加する。
１０に印加すると、信号ＳINが減算器２０に供給され
る。減算器２０は現在の入力信号からフィードバック信
号を減算して、差分信号を生成し、この差分信号を積分
器３０に印加する。
【０００６】積分器３０は差分信号を現在の差分信号の
和に加算して積分信号を生成し、積分信号をコンパレー
タ４３に供給するように機能する。
和に加算して積分信号を生成し、積分信号をコンパレー
タ４３に供給するように機能する。
【０００７】コンパレータ４３は２レベルのうちの一方
のレベルに積分信号を大まかに量子化し、量子化信号を
ラッチ４６に供給する。ラッチ４６はクロック発生回路
（図示していない）から入力端子４５経由でサンプリン
グ周波数ｆs の制御信号も受信し、制御信号に合せて量
子化した信号をサンプリングし、サンプリングした信号
を出力Ｄout として出力端子６０へさらにデジタル−ア
ナログ・コンバータ（ＤＡＣ５０）へ供給する。このほ
か、コンパレータ４３で積分信号を精密量子化して２レ
ベル以上のレベルを有する出力信号を発生させても良
い。
のレベルに積分信号を大まかに量子化し、量子化信号を
ラッチ４６に供給する。ラッチ４６はクロック発生回路
（図示していない）から入力端子４５経由でサンプリン
グ周波数ｆs の制御信号も受信し、制御信号に合せて量
子化した信号をサンプリングし、サンプリングした信号
を出力Ｄout として出力端子６０へさらにデジタル−ア
ナログ・コンバータ（ＤＡＣ５０）へ供給する。このほ
か、コンパレータ４３で積分信号を精密量子化して２レ
ベル以上のレベルを有する出力信号を発生させても良
い。
【０００８】ＤＡＣ５０は出力信号Ｄout とサンプリン
グ周波数ｆs の制御信号を受信しており、値Ｄout を出
力信号の２つのレベルの一方に変換して結果をフィード
バック信号として減算器２０へ供給するように機能す
る。フィードバックが行われるので、量子化信号の平均
値は平均入力に追従出来るようになる。
グ周波数ｆs の制御信号を受信しており、値Ｄout を出
力信号の２つのレベルの一方に変換して結果をフィード
バック信号として減算器２０へ供給するように機能す
る。フィードバックが行われるので、量子化信号の平均
値は平均入力に追従出来るようになる。
【０００９】ジェームス・Ｃ・キャンディらの「オーバ
ーサンプリング型Δ−Σ・データコンバータ」（ＩＥＥ
Ｅプレス、１９９２年）２〜７ページ（James C. Candy
etal., "Oversampling Delta-Sigma Data Converters,
IEEE Press, 1992, pages2-7 ）に述べられているよう
に、１次のΔ−Σ・モジュレータとしては、信号帯域ｆ
0 のrms 雑音ｎ0 は次式で与えられる：
ーサンプリング型Δ−Σ・データコンバータ」（ＩＥＥ
Ｅプレス、１９９２年）２〜７ページ（James C. Candy
etal., "Oversampling Delta-Sigma Data Converters,
IEEE Press, 1992, pages2-7 ）に述べられているよう
に、１次のΔ−Σ・モジュレータとしては、信号帯域ｆ
0 のrms 雑音ｎ0 は次式で与えられる：
【００１０】
【数１】 ｎ0 1st order＝ｅrms （π2 /3 ）1/2 （2f0 ／f s ）3/2 ここでｅrms は自乗平均値（rms ）量子化エラーであ
る。１次Δ−Σ・コンバータのサンプリング周波数を２
倍にすると帯域内雑音は９ｄＢ減少し、１．５ビットの
解像度増加に対応する。
る。１次Δ−Σ・コンバータのサンプリング周波数を２
倍にすると帯域内雑音は９ｄＢ減少し、１．５ビットの
解像度増加に対応する。
【００１１】減算器１１０、１３０、積分器１２０、１
４０、コンパレータ１５３、ラッチ１５６、ＤＡＣ１６
０を含むような２次Δ−Σ・コンバータを図２に図示す
る。２次Δ−Σ・コンバータは一般に１次Δ−Σ・コン
バータと同様だが、フィードバック信号が「外側の」減
算器１１０に印加され、ここで入力信号と混合されてか
ら積分され、その後で「内側の減算器」１３０へ印加さ
れる点で異なっている。
４０、コンパレータ１５３、ラッチ１５６、ＤＡＣ１６
０を含むような２次Δ−Σ・コンバータを図２に図示す
る。２次Δ−Σ・コンバータは一般に１次Δ−Σ・コン
バータと同様だが、フィードバック信号が「外側の」減
算器１１０に印加され、ここで入力信号と混合されてか
ら積分され、その後で「内側の減算器」１３０へ印加さ
れる点で異なっている。
【００１２】減算器１３０、積分器１４０、コンパレー
タ１５３、ラッチ１５６、ＤＡＣ１６０を含む内側の回
路はシステムを安定化し、システムの高周波特性を決定
するように作用する。減算器１１０と積分器１２０を含
む外側の回路はシステムの低周波特性を決定するように
働く。
タ１５３、ラッチ１５６、ＤＡＣ１６０を含む内側の回
路はシステムを安定化し、システムの高周波特性を決定
するように作用する。減算器１１０と積分器１２０を含
む外側の回路はシステムの低周波特性を決定するように
働く。
【００１３】２次Δ−Σ・モジュレータでは、信号帯域
ｆ0 のrms 雑音ｎ0 は次式で与えられる：
ｆ0 のrms 雑音ｎ0 は次式で与えられる：
【００１４】
【数２】 ｎ0 2nd order＝ｅrms （π4 /5) 1/2（2f0 /ｆs ）5/2 ２次Δ−Σ・コンバータのサンプリング周波数を２倍に
すると、帯域内雑音が１５ｄＢ減少し、これは解像度
２．５ビットの増加に等しい。
すると、帯域内雑音が１５ｄＢ減少し、これは解像度
２．５ビットの増加に等しい。
【００１５】１次Δ−Σ・コンバータに比べ、２次Δ−
Σ・コンバータは量子化雑音を減少させ、解像度が良く
なるように思われるが、２次Δ−Σ・コンバータのほう
が安定性がわるく、部材の精度に対する許容量が小さ
い。
Σ・コンバータは量子化雑音を減少させ、解像度が良く
なるように思われるが、２次Δ−Σ・コンバータのほう
が安定性がわるく、部材の精度に対する許容量が小さ
い。
【００１６】Δ−Σ・コンバータは、高いサンプリング
周波数、より特定すればナイキストレートより最大で数
桁高いサンプリング・レートが必要とされるため、典型
的には音声信号等の低周波入力信号についてのみ使用さ
れるのが一般的である。中程度の周波数の入力信号に対
して、これに適当な高いサンプリング周波数で動作する
部材は高価である。また高周波入力信号に対しては、こ
れに適した高いサンプリング周波数で動作する部材が入
手不可能である。
周波数、より特定すればナイキストレートより最大で数
桁高いサンプリング・レートが必要とされるため、典型
的には音声信号等の低周波入力信号についてのみ使用さ
れるのが一般的である。中程度の周波数の入力信号に対
して、これに適当な高いサンプリング周波数で動作する
部材は高価である。また高周波入力信号に対しては、こ
れに適した高いサンプリング周波数で動作する部材が入
手不可能である。
【００１７】低いサンプリング周波数で動作する部材を
用いて実行サンプリング周波数ｆsを実現するため、そ
れぞれがｆs /2で動作する２つの独立したΔ−Σ・コン
バータを交互に動作させ、Δ−Σ・コンバータ用のクロ
ック信号をオフセットすることが提案されている。残念
ながら、このようなΔ−Σ・コンバータのそれぞれに対
するオーバーサンプリング比ｆs /f0 は半分に減少する
ので、交互に動作するような構造のΔ−Σ・コンバータ
のそれぞれでの帯域内雑音は、ｆs で動作する１つのΔ
−Σ・コンバータに比べて、９ｄＢ増加する。さらに、
それぞれのΔ−Σ・コンバータからの雑音が各象限に加
わるので、無補正の場合、帯域内雑音はさらに３ｄＢ増
加する。全体としての雑音は、交互に動作するΔ−Σ・
コンバータを用いる方式では、従来に１つのΔ−Σ・コ
ンバータに比べ、１２ｄＢ増加し、これは２ビットの解
像度減少に相当する。つまり提案されているこの方法は
有効であるとは言えない。
用いて実行サンプリング周波数ｆsを実現するため、そ
れぞれがｆs /2で動作する２つの独立したΔ−Σ・コン
バータを交互に動作させ、Δ−Σ・コンバータ用のクロ
ック信号をオフセットすることが提案されている。残念
ながら、このようなΔ−Σ・コンバータのそれぞれに対
するオーバーサンプリング比ｆs /f0 は半分に減少する
ので、交互に動作するような構造のΔ−Σ・コンバータ
のそれぞれでの帯域内雑音は、ｆs で動作する１つのΔ
−Σ・コンバータに比べて、９ｄＢ増加する。さらに、
それぞれのΔ−Σ・コンバータからの雑音が各象限に加
わるので、無補正の場合、帯域内雑音はさらに３ｄＢ増
加する。全体としての雑音は、交互に動作するΔ−Σ・
コンバータを用いる方式では、従来に１つのΔ−Σ・コ
ンバータに比べ、１２ｄＢ増加し、これは２ビットの解
像度減少に相当する。つまり提案されているこの方法は
有効であるとは言えない。
【００１８】
【発明が解決しようとする課題】本発明の目的は従来の
技術に見られる前述したような欠点を回避できるΔ−Σ
・コンバータを提供することにある。
技術に見られる前述したような欠点を回避できるΔ−Σ
・コンバータを提供することにある。
【００１９】本発明の別の目的は低速の部材を用いて相
応の高いサンプリング・レートを提供できるようなΔ−
Σ・コンバータを提供することにある。
応の高いサンプリング・レートを提供できるようなΔ−
Σ・コンバータを提供することにある。
【００２０】本発明のさらに別の目的は製造コストの安
いΔ−Σ・コンバータを提供することにある。
いΔ−Σ・コンバータを提供することにある。
【００２１】本発明の別の目的は構造が簡単で高周波入
力信号で使用可能なアナログ−デジタル・コンバータを
提供することにある。
力信号で使用可能なアナログ−デジタル・コンバータを
提供することにある。
【００２２】本発明のさらに別の目的は出力信号を一組
の低周波信号に非多重化するようなアナログ−デジタル
・コンバータを提供することにある。
の低周波信号に非多重化するようなアナログ−デジタル
・コンバータを提供することにある。
【００２３】
【課題を解決するための手段】本発明によれば、アナロ
グ入力信号を少なくとも２つのデジタル出力信号に変換
するための方法ならびにその装置が提供される。フィー
ドバック信号を前記アナログ入力信号から減算して差分
信号を生成し、これを積分してできた積算信号を量子化
して、それぞれが所定の周波数を持ち、相互に位相をオ
フセットされた制御信号のそれぞれに対応して、前記少
なくとも２つのデジタル出力信号を生成する。前記少な
くとも２つのデジタル出力信号はフィードバック信号に
変換される。
グ入力信号を少なくとも２つのデジタル出力信号に変換
するための方法ならびにその装置が提供される。フィー
ドバック信号を前記アナログ入力信号から減算して差分
信号を生成し、これを積分してできた積算信号を量子化
して、それぞれが所定の周波数を持ち、相互に位相をオ
フセットされた制御信号のそれぞれに対応して、前記少
なくとも２つのデジタル出力信号を生成する。前記少な
くとも２つのデジタル出力信号はフィードバック信号に
変換される。
【００２４】本発明の好ましい実施の形態について、以
下の図面を参照して詳細に説明する。
下の図面を参照して詳細に説明する。
【００２５】
【発明の実施の形態】本発明によるΔ−Σ・コンバータ
は従来のΔ−Σ・コンバータの量子化回路、たとえばコ
ンパレータにラッチを接続したものを、それぞれが低い
周波数ｆs /Nで動作し、それぞれが２π/Nラジアンずつ
位相をずらしたＮ個の量子化回路に置き換えている。量
子化した出力は周波数ｆs の制御信号にしたがってデジ
タル−アナログ・コンバータ（ＤＡＣ）で組み合せ、Δ
−Σ・コンバータの減算器へ印加するフィードバック信
号を発生させる。
は従来のΔ−Σ・コンバータの量子化回路、たとえばコ
ンパレータにラッチを接続したものを、それぞれが低い
周波数ｆs /Nで動作し、それぞれが２π/Nラジアンずつ
位相をずらしたＮ個の量子化回路に置き換えている。量
子化した出力は周波数ｆs の制御信号にしたがってデジ
タル−アナログ・コンバータ（ＤＡＣ）で組み合せ、Δ
−Σ・コンバータの減算器へ印加するフィードバック信
号を発生させる。
【００２６】その結果、本発明によるΔ−Σ・コンバー
タは、従来のΔ−Σ・コンバータに比べて、ダイナミッ
クレンジの損失なしに、サンプリング周波数ｆs より低
い周波数で動作する部材を使用できる。
タは、従来のΔ−Σ・コンバータに比べて、ダイナミッ
クレンジの損失なしに、サンプリング周波数ｆs より低
い周波数で動作する部材を使用できる。
【００２７】フラッシュＡＤＣに比べた場合のΔ−Σ・
コンバータの利点としては、部品点数が少ないこと、ま
た結果的にコストが安く、電力要求が小さく、信頼性が
大きい、即ち出力エラーの確立が低いことが含まれる。
たとえば、８ビットフラッシュＡＤＣでは、実質的な個
数の論理回路とラッチを有するエンコーダで８ビットに
変換される２５５レベルを発生させるのに２５５個のコ
ンパレータを必要とする。
コンバータの利点としては、部品点数が少ないこと、ま
た結果的にコストが安く、電力要求が小さく、信頼性が
大きい、即ち出力エラーの確立が低いことが含まれる。
たとえば、８ビットフラッシュＡＤＣでは、実質的な個
数の論理回路とラッチを有するエンコーダで８ビットに
変換される２５５レベルを発生させるのに２５５個のコ
ンパレータを必要とする。
【００２８】ここで図面を参照すると、特に図３に本発
明によるΔ−Σ・コンバータの一実施の形態が示されて
いる。図３の装置は、減算器３１０、積分器３２０、サ
ンプリング・コンパレータ３３０、３４０、スイッチ３
５０、ＤＡＣ３６０を含む。
明によるΔ−Σ・コンバータの一実施の形態が示されて
いる。図３の装置は、減算器３１０、積分器３２０、サ
ンプリング・コンパレータ３３０、３４０、スイッチ３
５０、ＤＡＣ３６０を含む。
【００２９】入力信号ＳINは信号ＳINを減算器３１０へ
供給する入力端子３００へ印加される。減算器３１０は
現在の入力信号からフィードバック信号を減算して差分
信号を生成し、また差分信号を積分器３２０へ印加する
ように機能する。積分器３２０は差分信号を直前の差分
信号の和に加算して積分信号を生成するように、また積
分信号をサンプリング・コンパレータ３３０、３４０へ
供給するように機能する。
供給する入力端子３００へ印加される。減算器３１０は
現在の入力信号からフィードバック信号を減算して差分
信号を生成し、また差分信号を積分器３２０へ印加する
ように機能する。積分器３２０は差分信号を直前の差分
信号の和に加算して積分信号を生成するように、また積
分信号をサンプリング・コンパレータ３３０、３４０へ
供給するように機能する。
【００３０】サンプリング・コンパレータ３３０、３４
０はそれぞれが積分信号を２つのレベルのうちの一方に
大まかに量子化して、サンプリング周波数ｆS /2の制御
信号に応答して量子化信号をサンプリングし、サンプリ
ングしたそれぞれの値Ｄout1、Ｄout2をそれぞれの出力
端子３７０、３８０とスイッチ３５０へ供給するように
動作する。
０はそれぞれが積分信号を２つのレベルのうちの一方に
大まかに量子化して、サンプリング周波数ｆS /2の制御
信号に応答して量子化信号をサンプリングし、サンプリ
ングしたそれぞれの値Ｄout1、Ｄout2をそれぞれの出力
端子３７０、３８０とスイッチ３５０へ供給するように
動作する。
【００３１】コンパレータ３３０、３４０へ供給される
サンプリングクロック信号は時間的に交互に配置され
る。図４Ａ−図４Ｃに図示してあるように、コンパレー
タ３３０へ供給されたサンプリングクロック信号は、サ
ンプリングクロック信号ｆs の奇数番目のパルスを表わ
し、一方コンパレータ３４０へ供給されたサンプリング
クロック信号はサンプリングクロック信号ｆs の偶数番
目のパルスを表わす。これ以外には、コンパレータ３３
０へ供給されたサンプリングクロック信号を１８０度遅
延させることによってコンパレータ３４０へ供給される
サンプリングクロック信号を発生させても良い。
サンプリングクロック信号は時間的に交互に配置され
る。図４Ａ−図４Ｃに図示してあるように、コンパレー
タ３３０へ供給されたサンプリングクロック信号は、サ
ンプリングクロック信号ｆs の奇数番目のパルスを表わ
し、一方コンパレータ３４０へ供給されたサンプリング
クロック信号はサンプリングクロック信号ｆs の偶数番
目のパルスを表わす。これ以外には、コンパレータ３３
０へ供給されたサンプリングクロック信号を１８０度遅
延させることによってコンパレータ３４０へ供給される
サンプリングクロック信号を発生させても良い。
【００３２】スイッチ３５０はｆs /2の周波数でサンプ
リングした出力信号Ｄout1、Ｄout2それぞれを受信し、
また入力端子３５５から周波数ｆs /2の制御信号も受信
しており、制御信号の周波数の２倍で量子化した値Ｄ
out1、Ｄout2を交互に選択するのに適している。たとえ
ば、制御信号を反転させ、一方の端子から反転していな
い信号の正のパルスを提供し、他方の端子から反転した
信号の正のパルスを提供することが出来る。スイッチ３
５０の出力は所望のサンプリング周波数ｆs の信号とな
るが、サンプリングコンパレータ３３０、３４０のそれ
ぞれはｆs /2の周波数で動作する。
リングした出力信号Ｄout1、Ｄout2それぞれを受信し、
また入力端子３５５から周波数ｆs /2の制御信号も受信
しており、制御信号の周波数の２倍で量子化した値Ｄ
out1、Ｄout2を交互に選択するのに適している。たとえ
ば、制御信号を反転させ、一方の端子から反転していな
い信号の正のパルスを提供し、他方の端子から反転した
信号の正のパルスを提供することが出来る。スイッチ３
５０の出力は所望のサンプリング周波数ｆs の信号とな
るが、サンプリングコンパレータ３３０、３４０のそれ
ぞれはｆs /2の周波数で動作する。
【００３３】ＤＡＣ３６０はスイッチを通った出力Ｄ
out1、Ｄout2とサンプリング周波数ｆs の制御信号を受
信しており、Ｄout1、Ｄout2を２つの出力信号レベルの
一方に変換して、減算器３１０へのフィードバック信号
として結果を供給するように動作する。
out1、Ｄout2とサンプリング周波数ｆs の制御信号を受
信しており、Ｄout1、Ｄout2を２つの出力信号レベルの
一方に変換して、減算器３１０へのフィードバック信号
として結果を供給するように動作する。
【００３４】図５は本発明によるΔ−Σ・コンバータの
別の実施例を示す。図５に図示した装置は、減算器５１
０、積分器５２０、サンプリングコンパレータ５３０、
５４０、ＤＡＣ５５０、５６０、スイッチ５７０を含
む。
別の実施例を示す。図５に図示した装置は、減算器５１
０、積分器５２０、サンプリングコンパレータ５３０、
５４０、ＤＡＣ５５０、５６０、スイッチ５７０を含
む。
【００３５】図５のΔ−Σ・コンバータは図３のΔ−Σ
・コンバータと一般に同じように動作するが、量子化し
た出力Ｄout1、Ｄout2がそれぞれスイッチにではなくＤ
ＡＣ５５０、５６０へ供給される点で異なっている。Ｄ
ＡＣはコンパレータと同一周波数で動作し、同様の位相
オフセットがかけてある。ＤＡＣ５５０、５６０の出力
はスイッチ５７０の入力５７０Ａ、５７０Ｂへそれぞれ
供給する。周波数ｆs/2の制御信号もクロック信号ジェ
ネレータ（図示していない）から入力端子５７５経由で
スイッチ５７０へ供給されている。スイッチ５７０はＤ
ＡＣ５５０、５６０の出力を交互に選択して、減算器５
１０へ印加するフィードバック信号を生成するように機
能する。
・コンバータと一般に同じように動作するが、量子化し
た出力Ｄout1、Ｄout2がそれぞれスイッチにではなくＤ
ＡＣ５５０、５６０へ供給される点で異なっている。Ｄ
ＡＣはコンパレータと同一周波数で動作し、同様の位相
オフセットがかけてある。ＤＡＣ５５０、５６０の出力
はスイッチ５７０の入力５７０Ａ、５７０Ｂへそれぞれ
供給する。周波数ｆs/2の制御信号もクロック信号ジェ
ネレータ（図示していない）から入力端子５７５経由で
スイッチ５７０へ供給されている。スイッチ５７０はＤ
ＡＣ５５０、５６０の出力を交互に選択して、減算器５
１０へ印加するフィードバック信号を生成するように機
能する。
【００３６】一般的な説明において、本発明によるΔ−
Σ・コンバータはそれぞれがｆs /Nで動作するＮ個のコ
ンパレータと、周波数ｆs で順番に選択されるＮ個の入
力を有するスイッチとを含む。本発明によるΔ−Σ・コ
ンバータは、それぞれ周波数ｆs /Nで動作するＮ個のＤ
ＡＣを含んでも良い。コンパレータとＤＡＣに印加する
クロック信号は互いに２π/Nずつオフセットをかける。
図示を簡略化するため、図３および図５には１次Δ−Σ
・コンバータでＮ＝２の場合を図示してある。高次のΔ
−Σ・コンバータの場合、フィードバック信号は一般的
に図２に図示してあるように別の減算器と別の積分器を
含む別の「外側の」回路に供給する。
Σ・コンバータはそれぞれがｆs /Nで動作するＮ個のコ
ンパレータと、周波数ｆs で順番に選択されるＮ個の入
力を有するスイッチとを含む。本発明によるΔ−Σ・コ
ンバータは、それぞれ周波数ｆs /Nで動作するＮ個のＤ
ＡＣを含んでも良い。コンパレータとＤＡＣに印加する
クロック信号は互いに２π/Nずつオフセットをかける。
図示を簡略化するため、図３および図５には１次Δ−Σ
・コンバータでＮ＝２の場合を図示してある。高次のΔ
−Σ・コンバータの場合、フィードバック信号は一般的
に図２に図示してあるように別の減算器と別の積分器を
含む別の「外側の」回路に供給する。
【００３７】本発明によるΔ−Σ・コンバータのコンパ
レータが完全に同一の場合、合成出力はサンプリング周
波数ｆs で動作する部材を有する従来のΔ−Σ・コンバ
ータと区別できないような信号対雑音比を有する信号を
提供できる。出力Ｄout1、Ｄout2の合成は、たとえば、
これらの値をメモリー内の互い違いの位置、たとえば出
力Ｄout1はアドレスｎ、ｎ＋２、ｎ＋４．．．に、出力
Ｄout2はアドレスｎ＋１、ｎ＋３、ｎ＋５．．．に保存
してから、順次メモリーを読み出すことで行える。
レータが完全に同一の場合、合成出力はサンプリング周
波数ｆs で動作する部材を有する従来のΔ−Σ・コンバ
ータと区別できないような信号対雑音比を有する信号を
提供できる。出力Ｄout1、Ｄout2の合成は、たとえば、
これらの値をメモリー内の互い違いの位置、たとえば出
力Ｄout1はアドレスｎ、ｎ＋２、ｎ＋４．．．に、出力
Ｄout2はアドレスｎ＋１、ｎ＋３、ｎ＋５．．．に保存
してから、順次メモリーを読み出すことで行える。
【００３８】本発明のΔ−Σ・コンバータのコンパレー
タが完全に同一ではない場合、合成出力は周波数ｆs /N
のエラー信号を示し、これは合成信号をバンドパスフィ
ルタで漉波すれば簡単に排除できる。たとえば合成出力
がＤout1 (n) 、Ｄout2 (n+1)、Ｄout1 (n+2) 、Ｄout2
(n+3) ．．．のとき、隣接する合成出力の対を平均化し
て次式のような漉波出力を生成することを含む。
タが完全に同一ではない場合、合成出力は周波数ｆs /N
のエラー信号を示し、これは合成信号をバンドパスフィ
ルタで漉波すれば簡単に排除できる。たとえば合成出力
がＤout1 (n) 、Ｄout2 (n+1)、Ｄout1 (n+2) 、Ｄout2
(n+3) ．．．のとき、隣接する合成出力の対を平均化し
て次式のような漉波出力を生成することを含む。
【００３９】
【数３】 (Ｄout1 (n)+ Ｄout2 (n+1)）/2, (Ｄout2 (n+1) + Ｄout1 (n+2))/2, (Ｄout1 (n+2)+ Ｄｏｕｔ２ （ｎ＋３））／２，．．． 本発明によるΔ−Σ・コンバータは、コンパレータの代
わりにたとえばフラッシュＡ／Ｄコンバータを使用し
て、２つ以上のレベルに積分した信号を量子化するよう
に動作させられる。この場合、量子化閾値の配置を考慮
しなければならない。
わりにたとえばフラッシュＡ／Ｄコンバータを使用し
て、２つ以上のレベルに積分した信号を量子化するよう
に動作させられる。この場合、量子化閾値の配置を考慮
しなければならない。
【００４０】入力信号が周波数ｆ０ ＝５００ＭＨｚ、
サンプリング周波数がｆs ＝１０ＧＨｚ、毎秒１０Ｇサ
ンプル以下でなら正しく動作するようなラッチを仮定す
ると、従来のΔ−Σ・コンバータは製作できない。しか
し、２つの時間的に交互配置されるラッチを有する本発
明のΔ−Σ・コンバータは用意に製作可能である。４つ
の時間的に交互配置されるラッチを有する本発明のΔ−
Σ・コンバータも実現が容易で、２次系で２．５ビット
の解像度向上が見られる。時間的に交互配置されるラッ
チを８個用いた場合には、２次系で５ビットの解像度向
上が得られる。
サンプリング周波数がｆs ＝１０ＧＨｚ、毎秒１０Ｇサ
ンプル以下でなら正しく動作するようなラッチを仮定す
ると、従来のΔ−Σ・コンバータは製作できない。しか
し、２つの時間的に交互配置されるラッチを有する本発
明のΔ−Σ・コンバータは用意に製作可能である。４つ
の時間的に交互配置されるラッチを有する本発明のΔ−
Σ・コンバータも実現が容易で、２次系で２．５ビット
の解像度向上が見られる。時間的に交互配置されるラッ
チを８個用いた場合には、２次系で５ビットの解像度向
上が得られる。
【００４１】以上のように、本発明によるΔ−Σ・コン
バータでは、従来のΔ−Σ・コンバータに比べて、ごく
わずかに複雑さを増すだけで、部品点数と解像度を引き
替えとすることができる。サンプリング周波数と解像度
の間の従来技術による兼ね合いも、本発明によるΔ−Σ
・コンバータでは利用することが出来る。
バータでは、従来のΔ−Σ・コンバータに比べて、ごく
わずかに複雑さを増すだけで、部品点数と解像度を引き
替えとすることができる。サンプリング周波数と解像度
の間の従来技術による兼ね合いも、本発明によるΔ−Σ
・コンバータでは利用することが出来る。
【００４２】ある種の用途においては、Δ−Σ・コンバ
ータのデジタル出力をさらに処理するために非多重化す
るのが有利である。本発明によるΔ−Σ・コンバータは
本質的に非多重化デジタル出力を生成すると見ることが
できる。
ータのデジタル出力をさらに処理するために非多重化す
るのが有利である。本発明によるΔ−Σ・コンバータは
本質的に非多重化デジタル出力を生成すると見ることが
できる。
【００４３】図６は図５のΔ−Σ・コンバータと類似の
Δ−Σ・コンバータの別の実施例である。図６のΔ−Σ
・コンバータでは、ＤＡＣの基準電流を切り換えてお
り、一方で図５のΔ−Σ・コンバータではＤＡＣ出力を
切り換えている。以下で説明するように、図６のΔ−Σ
・コンバータは実行スイッチング速度ｆs を実現するた
めにわずかにｆs /2で動作するクロックしか必要としな
い。
Δ−Σ・コンバータの別の実施例である。図６のΔ−Σ
・コンバータでは、ＤＡＣの基準電流を切り換えてお
り、一方で図５のΔ−Σ・コンバータではＤＡＣ出力を
切り換えている。以下で説明するように、図６のΔ−Σ
・コンバータは実行スイッチング速度ｆs を実現するた
めにわずかにｆs /2で動作するクロックしか必要としな
い。
【００４４】図６のΔ−Σ・コンバータは、電流供給源
６１０、６１１、６１８、６１９、６５０、電圧供給源
６２０、コンデンサ６１２、抵抗６１７、トランジスタ
６１３、６１４、６１５、６１６、６５２、６５３、６
５４、６５５、６５６、６５８、およびサンプリング・
コンパレータ６３０、６４０を含む。
６１０、６１１、６１８、６１９、６５０、電圧供給源
６２０、コンデンサ６１２、抵抗６１７、トランジスタ
６１３、６１４、６１５、６１６、６５２、６５３、６
５４、６５５、６５６、６５８、およびサンプリング・
コンパレータ６３０、６４０を含む。
【００４５】トランジスタ６１３、６１４、６１５、６
１６はカスコード差動増幅器を構成する。トランジスタ
６１５、６１６のエミッタはそれぞれが抵抗６１７の端
子のそれぞれに接続してある。トランジスタ６１３、６
１４のコレクタはそれぞれがコンデンサ６１２の端子の
それぞれに接続してあり、トランジスタ６１３、６１４
のベースはともにバイアス電圧ＶB に接続してある。
１６はカスコード差動増幅器を構成する。トランジスタ
６１５、６１６のエミッタはそれぞれが抵抗６１７の端
子のそれぞれに接続してある。トランジスタ６１３、６
１４のコレクタはそれぞれがコンデンサ６１２の端子の
それぞれに接続してあり、トランジスタ６１３、６１４
のベースはともにバイアス電圧ＶB に接続してある。
【００４６】コンデンサ６１２の両極はトランジスタ６
５２、６５４、６５６、６５８のコレクタにも接続して
ある。トランジスタ６５２、６５４はＤＡＣを構成して
おり、トランジスタ６５６、６５８は別のＤＡＣを構成
する。トランジスタ６５２、６５４のエミッタはともに
トランジスタ６５３のコレクタに接続する。トランジス
タ６５６、６５８のエミッタはともにトランジスタ６５
５のコレクタに接続する。
５２、６５４、６５６、６５８のコレクタにも接続して
ある。トランジスタ６５２、６５４はＤＡＣを構成して
おり、トランジスタ６５６、６５８は別のＤＡＣを構成
する。トランジスタ６５２、６５４のエミッタはともに
トランジスタ６５３のコレクタに接続する。トランジス
タ６５６、６５８のエミッタはともにトランジスタ６５
５のコレクタに接続する。
【００４７】トランジスタ６５３、６５５はトランジス
タ６５２、６５４および６５６、６５８で構成されたＤ
ＡＣの基準電流を切り換えるのに適したものである。
タ６５２、６５４および６５６、６５８で構成されたＤ
ＡＣの基準電流を切り換えるのに適したものである。
【００４８】コンデンサ６１２の両極はさらにサンプリ
ング・コンパレータ６３０、６４０のそれぞれの正負の
入力にも接続してある。コンパレータ６３０はトランジ
スタ６５２、６５４で構成されたＤＡＣに結合され、コ
ンパレータ６４０はトランジスタ６５６、６５８で構成
されたＤＡＣに結合されている。
ング・コンパレータ６３０、６４０のそれぞれの正負の
入力にも接続してある。コンパレータ６３０はトランジ
スタ６５２、６５４で構成されたＤＡＣに結合され、コ
ンパレータ６４０はトランジスタ６５６、６５８で構成
されたＤＡＣに結合されている。
【００４９】トランジスタ６１３、６１４、６１５、６
１６、抵抗６１７、電流供給源６１０、６１１、６１
８、６１９から構成される回路は差動トランスコンダク
タンス回路で、入力信号ＳIN をトランジスタ６１３、
６１４のコレクタから出力される差分電流に変換するよ
うに動作する。負帰還になるように位相を変えたＤＡＣ
からのフィードバック電流信号もコンデンサ６１２に印
加する。
１６、抵抗６１７、電流供給源６１０、６１１、６１
８、６１９から構成される回路は差動トランスコンダク
タンス回路で、入力信号ＳIN をトランジスタ６１３、
６１４のコレクタから出力される差分電流に変換するよ
うに動作する。負帰還になるように位相を変えたＤＡＣ
からのフィードバック電流信号もコンデンサ６１２に印
加する。
【００５０】コンデンサ６１２はネガティブフィードバ
ック電流信号と入力電流信号およびすでにコンデンサ上
に存在する信号を加算し、その結果をコンパレータ６３
０、６４０への積分信号として供給するのに適したもの
である。
ック電流信号と入力電流信号およびすでにコンデンサ上
に存在する信号を加算し、その結果をコンパレータ６３
０、６４０への積分信号として供給するのに適したもの
である。
【００５１】コンパレータ６３０、６４０は積分信号の
量子化、即ち、積分信号を所定の閾値と比較して、信号
が少なくとも閾値と等しければ１つの値を発生し、信号
が閾値以下であれば別の値を発生し、次のサンプリング
の瞬間まで結果の値を保持するように動作する。
量子化、即ち、積分信号を所定の閾値と比較して、信号
が少なくとも閾値と等しければ１つの値を発生し、信号
が閾値以下であれば別の値を発生し、次のサンプリング
の瞬間まで結果の値を保持するように動作する。
【００５２】トランジスタ６５３、６５５はスイッチ、
即ちＤＡＣのトランジスタ対６５２、６５４と６５６、
６５８を作動または停止させるように機能する。
即ちＤＡＣのトランジスタ対６５２、６５４と６５６、
６５８を作動または停止させるように機能する。
【００５３】トランジスタ６５３がサンプリングクロッ
ク信号６２０で作動すると、電流供給源６５０からの電
流がトランジスタ６５２、６５４の共通エミッタに流れ
る。Ｄout1が論理値「０」の場合には、供給源６５０か
らのすべての電流はトランジスタ６５４のコレクタを通
って流れる。Ｄout1が論理値「１」の場合には、供給源
６５０からのすべての電流はトランジスタ６５２のコレ
クタを通って流れる。つまり、フィードバック信号はコ
ンパレータ６３０からの値Ｄout1に対応する。フィード
バック信号が負になるように位相を変化させるのは次の
ようにして行う。コンパレータへの入力が、「＋」入力
が「−」入力よりさらに正電位になるようなものだと仮
定すると、これが論理値「１」としてラッチに伝達さ
れ、トランジスタ６５２が「オン」状態になりトランジ
スタ６５４が「オフ」状態になる。またトランジスタ６
５２のコレクタに流れる電流はコンパレータの「＋」入
力の電位を減少するように作用し、結果としてネガティ
ブフィードバック接続が形成される。
ク信号６２０で作動すると、電流供給源６５０からの電
流がトランジスタ６５２、６５４の共通エミッタに流れ
る。Ｄout1が論理値「０」の場合には、供給源６５０か
らのすべての電流はトランジスタ６５４のコレクタを通
って流れる。Ｄout1が論理値「１」の場合には、供給源
６５０からのすべての電流はトランジスタ６５２のコレ
クタを通って流れる。つまり、フィードバック信号はコ
ンパレータ６３０からの値Ｄout1に対応する。フィード
バック信号が負になるように位相を変化させるのは次の
ようにして行う。コンパレータへの入力が、「＋」入力
が「−」入力よりさらに正電位になるようなものだと仮
定すると、これが論理値「１」としてラッチに伝達さ
れ、トランジスタ６５２が「オン」状態になりトランジ
スタ６５４が「オフ」状態になる。またトランジスタ６
５２のコレクタに流れる電流はコンパレータの「＋」入
力の電位を減少するように作用し、結果としてネガティ
ブフィードバック接続が形成される。
【００５４】同様に、トランジスタ６５５がサンプリン
グクロック信号６２０で作動すると、電流供給源６５０
からの電流はトランジスタ６５６、６５８の共通エミッ
タへ流れる。Ｄout1が論理値「０」の場合には、すべて
の電流はトランジスタ６５８のコレクタを通って流れ
る。Ｄout2が論理値「１」の場合には、すべての電流は
トランジスタ６５６のコレクタを通って流れる。つまり
フィードバック信号はコンパレータ６４０からの値Ｄ
out2に対応する。
グクロック信号６２０で作動すると、電流供給源６５０
からの電流はトランジスタ６５６、６５８の共通エミッ
タへ流れる。Ｄout1が論理値「０」の場合には、すべて
の電流はトランジスタ６５８のコレクタを通って流れ
る。Ｄout2が論理値「１」の場合には、すべての電流は
トランジスタ６５６のコレクタを通って流れる。つまり
フィードバック信号はコンパレータ６４０からの値Ｄ
out2に対応する。
【００５５】サンプリングクロック信号６２０はプラス
側端とマイナス側端を有する周期を有するものと考える
ことが出来る。サンプリングクロック信号の周期はそれ
ぞれの周期のプラス側に立ち上がる端で決まるが、ＤＡ
Ｃの実効スイッチング速度は、プラス側端がトランジス
タ６５３を作動させ、マイナス側端がトランジスタ６５
５を作動させるので、ひとつの周期のプラスとマイナス
の端で決定される。つまり、周期ｆs /2を有するクロッ
ク信号は図６の構成では実効スイッチング速度fsを提供
する。
側端とマイナス側端を有する周期を有するものと考える
ことが出来る。サンプリングクロック信号の周期はそれ
ぞれの周期のプラス側に立ち上がる端で決まるが、ＤＡ
Ｃの実効スイッチング速度は、プラス側端がトランジス
タ６５３を作動させ、マイナス側端がトランジスタ６５
５を作動させるので、ひとつの周期のプラスとマイナス
の端で決定される。つまり、周期ｆs /2を有するクロッ
ク信号は図６の構成では実効スイッチング速度fsを提供
する。
【００５６】図６の構成は、それぞれがｆs /4の速度で
動作する４つのコンパレータと、それぞれコンパレータ
の出力間に接続した４つのトランジスタ対と、カスコー
ド接続したコンデンサへと容易に拡張することが出来
る。図７は、コンパレータ出力のうちの１つだけが加算
コンデンサへフィードバックされるようにＤＡＣトラン
ジスタ対の基準電流を切り換えるようにした回路部分の
対応する拡張を示したものである。
動作する４つのコンパレータと、それぞれコンパレータ
の出力間に接続した４つのトランジスタ対と、カスコー
ド接続したコンデンサへと容易に拡張することが出来
る。図７は、コンパレータ出力のうちの１つだけが加算
コンデンサへフィードバックされるようにＤＡＣトラン
ジスタ対の基準電流を切り換えるようにした回路部分の
対応する拡張を示したものである。
【００５７】図７はクロック信号供給源７００、７５
０、７６０、トランジスタ７１０、７２０、７３０、７
４０、７７０、７８０、電流供給源７９０を含む。トラ
ンジスタ７１０、７２０、７３０、７４０のコレクタは
４つのＤＡＣを構成するトランジスタ対のトランジスタ
の共通エミッタに接続される。
０、７６０、トランジスタ７１０、７２０、７３０、７
４０、７７０、７８０、電流供給源７９０を含む。トラ
ンジスタ７１０、７２０、７３０、７４０のコレクタは
４つのＤＡＣを構成するトランジスタ対のトランジスタ
の共通エミッタに接続される。
【００５８】クロック信号７６０は周波数がｆs /4であ
る。持続時間２τを有する周期それぞれの「プラスのパ
ルス」部分の間、トランジスタ７７０が動作して、電流
供給源７９０からの電流はトランジスタ７１０、７２０
の共通エミッタに流れる。持続時間がτのそれぞれの周
期の「プラスのパルス」部分の間、トランジスタ７１０
が動作して、第１のコンパレータ出力がＤＡＣ１を経由
してフィードバックされる。これも持続時間がτのそれ
ぞれの周期の「マイナスのパルス」の間、トランジスタ
７２０が動作して、第２のコンパレータ出力がＤＡＣ２
経由でフィードバックされる。
る。持続時間２τを有する周期それぞれの「プラスのパ
ルス」部分の間、トランジスタ７７０が動作して、電流
供給源７９０からの電流はトランジスタ７１０、７２０
の共通エミッタに流れる。持続時間がτのそれぞれの周
期の「プラスのパルス」部分の間、トランジスタ７１０
が動作して、第１のコンパレータ出力がＤＡＣ１を経由
してフィードバックされる。これも持続時間がτのそれ
ぞれの周期の「マイナスのパルス」の間、トランジスタ
７２０が動作して、第２のコンパレータ出力がＤＡＣ２
経由でフィードバックされる。
【００５９】これも持続時間が２τのクロック信号７６
０のそれぞれの周期の「マイナスのパルス」部分の間、
トランジスタ７８０が動作して電流供給源７９０からの
電流はトランジスタ７３０、７４０の共通エミッタへ流
れる。クロック信号７５０も周波数がｆs /2である。そ
れぞれの周期の「プラスのパルス」部分の間、トランジ
スタ７３０が動作して、第３のコンパレータ出力がＤＡ
Ｃ３経由でフィードバックされる。またそれぞれの周期
の「マイナスのパルス」の間、トランジスタ７４０が動
作して、第４のコンパレータ出力がＤＡＣ４経由でフィ
ードバックされる。
０のそれぞれの周期の「マイナスのパルス」部分の間、
トランジスタ７８０が動作して電流供給源７９０からの
電流はトランジスタ７３０、７４０の共通エミッタへ流
れる。クロック信号７５０も周波数がｆs /2である。そ
れぞれの周期の「プラスのパルス」部分の間、トランジ
スタ７３０が動作して、第３のコンパレータ出力がＤＡ
Ｃ３経由でフィードバックされる。またそれぞれの周期
の「マイナスのパルス」の間、トランジスタ７４０が動
作して、第４のコンパレータ出力がＤＡＣ４経由でフィ
ードバックされる。
【００６０】これ以外にも、図８Ａ〜図８Ｃに図示して
あるように、クロック信号７６０を周波数ｆs /4で位相
０°とすることができ、クロック信号７００を周波数ｆ
s /4で位相２７０°、またクロック信号７５０を周波数
ｆs /4で位相９０°とすることができる。つまり、実効
フィードバック信号周波数ｆs を実現するには、最大ク
ロック信号速度としてｆs /4だけしか必要としない。一
般に、実効フィードバック信号速度ｆs を実現するに
は、N をコンパレータとそれに対応するＤＡＣトランジ
スタの対の個数として、最大クロック信号速度としてｆ
s / Ｎだけ必要である。
あるように、クロック信号７６０を周波数ｆs /4で位相
０°とすることができ、クロック信号７００を周波数ｆ
s /4で位相２７０°、またクロック信号７５０を周波数
ｆs /4で位相９０°とすることができる。つまり、実効
フィードバック信号周波数ｆs を実現するには、最大ク
ロック信号速度としてｆs /4だけしか必要としない。一
般に、実効フィードバック信号速度ｆs を実現するに
は、N をコンパレータとそれに対応するＤＡＣトランジ
スタの対の個数として、最大クロック信号速度としてｆ
s / Ｎだけ必要である。
【００６１】本発明の用途には、デジタルサンプリング
方式オシロスコープ、モジュラー試験および実装システ
ム、可搬性または電池駆動動作が重要視されるような用
途、およびアナログ信号からデジタル信号への変換が必
要な一般的なすべての状況が含まれる。
方式オシロスコープ、モジュラー試験および実装システ
ム、可搬性または電池駆動動作が重要視されるような用
途、およびアナログ信号からデジタル信号への変換が必
要な一般的なすべての状況が含まれる。
【００６２】図９は本発明によるΔ−Σ・コンバータを
組み込んであるデジタルサンプリング方式オシロスコー
プを示す。
組み込んであるデジタルサンプリング方式オシロスコー
プを示す。
【００６３】入力信号は端子８００に供給され、ここか
ら入力信号は従来の方法で入力信号の増幅、オフセッ
ト、およびその他の適切な条件づけを行うように機能す
る信号コンディショナ８１０へ印加され、条件を整えた
信号はΔ−Σ・コンバータ８２０およびトリガ・プロセ
ッサ８７０へ供給される。
ら入力信号は従来の方法で入力信号の増幅、オフセッ
ト、およびその他の適切な条件づけを行うように機能す
る信号コンディショナ８１０へ印加され、条件を整えた
信号はΔ−Σ・コンバータ８２０およびトリガ・プロセ
ッサ８７０へ供給される。
【００６４】制御回路８８０は入力および出力信号の時
刻基準として好適なクロック信号を生成し、このような
クロック信号をΔ−Σ・コンバータ８２０へまたデマル
チプレクサ８３０Ａ〜Ｄへ供給するのに適している。制
御回路８８０はデマルチプレクサ８３０Ａ〜Ｄに含まれ
るメモリーのリード／ライト（読み取り／書き込み）制
御信号も生成する。
刻基準として好適なクロック信号を生成し、このような
クロック信号をΔ−Σ・コンバータ８２０へまたデマル
チプレクサ８３０Ａ〜Ｄへ供給するのに適している。制
御回路８８０はデマルチプレクサ８３０Ａ〜Ｄに含まれ
るメモリーのリード／ライト（読み取り／書き込み）制
御信号も生成する。
【００６５】Δ−Σ・コンバータ８２０は条件を整えた
入力信号を入力信号の振幅に比例した複合時平均振幅を
有するデジタルデータパルスのストリームに変換し、デ
ジタルデータをデマルチプレクサ８３０Ａ〜Ｄへ供給す
るように機能する。
入力信号を入力信号の振幅に比例した複合時平均振幅を
有するデジタルデータパルスのストリームに変換し、デ
ジタルデータをデマルチプレクサ８３０Ａ〜Ｄへ供給す
るように機能する。
【００６６】デマルチプレクサ８３０Ａ〜Ｄは、クロッ
クパルスと制御回路８８０から供給された書き込み制御
信号とに同期して、供給されたデジタルデータを保存す
るためのメモリーを各々に含む。デマルチプレクサが必
要となるのは、メモリーで直接対応するにコンバータか
らのデータ速度が速すぎる場合だけである。
クパルスと制御回路８８０から供給された書き込み制御
信号とに同期して、供給されたデジタルデータを保存す
るためのメモリーを各々に含む。デマルチプレクサが必
要となるのは、メモリーで直接対応するにコンバータか
らのデータ速度が速すぎる場合だけである。
【００６７】トリガ・プロセッサ８７０は条件を整えた
入力信号のトリガ指示を検出してトリガ指示の検出時に
停止信号を制御回路８８０へ供給するのに適している。
制御回路８８０はトリガ・プロセッサ８７０からの停止
信号に応答してΔ−Σ・コンバータ８２０への制御信号
を生成することで信号の変換を停止させ、またデマルチ
プレクサ８３０Ａ〜Ｄへの読み取り制御信号を生成する
ことでデマルチプレクサの内容をプロセッサ８４０へ転
送させるために用いる。
入力信号のトリガ指示を検出してトリガ指示の検出時に
停止信号を制御回路８８０へ供給するのに適している。
制御回路８８０はトリガ・プロセッサ８７０からの停止
信号に応答してΔ−Σ・コンバータ８２０への制御信号
を生成することで信号の変換を停止させ、またデマルチ
プレクサ８３０Ａ〜Ｄへの読み取り制御信号を生成する
ことでデマルチプレクサの内容をプロセッサ８４０へ転
送させるために用いる。
【００６８】さらに、デマルチプレクサ８３０Ａ〜Ｄか
らプロセッサ８４０へデータを転送する際に、たとえば
前述したようなフィルタを通す、または表示に適当な態
様に条件を整えることで前処理しても良い。漉波はプロ
セッサ８４０で、または専用のデジタル信号プロセッサ
で行うことが出来る。
らプロセッサ８４０へデータを転送する際に、たとえば
前述したようなフィルタを通す、または表示に適当な態
様に条件を整えることで前処理しても良い。漉波はプロ
セッサ８４０で、または専用のデジタル信号プロセッサ
で行うことが出来る。
【００６９】プロセッサ８４０はデマルチプレクサ８３
０Ａ〜Ｄのメモリーから読み取りフィルタまたはコンデ
ィショナを通した信号を組み合せてディスプレイ信号を
形成し、ディスプレイ信号をディスプレイ８６０上に表
示するために保存し適切にフォーマットするディスプレ
イシステム８５０へディスプレイ信号を供給する。
０Ａ〜Ｄのメモリーから読み取りフィルタまたはコンデ
ィショナを通した信号を組み合せてディスプレイ信号を
形成し、ディスプレイ信号をディスプレイ８６０上に表
示するために保存し適切にフォーマットするディスプレ
イシステム８５０へディスプレイ信号を供給する。
【図１】１次Δ−Σ・コンバータのブロック図
【図２】２次Δ−Σ・コンバータのブロック図
【図３】本発明によるΔ−Σ・コンバータのブロック図
【図４】図３のΔ−Σ・コンバータで用いるサンプリン
グ周波数の関係を示すタイミング図
グ周波数の関係を示すタイミング図
【図５】本発明による別のΔ−Σ・コンバータのブロッ
ク図
ク図
【図６】本発明によるさらに別のΔ−Σ・コンバータの
略図
略図
【図７】本発明によるさらに別のΔ−Σ・コンバータの
一部の略図
一部の略図
【図８】図７に図示したΔ−Σ・コンバータの動作を説
明するために参照するタイミング図
明するために参照するタイミング図
【図９】本発明によるΔ−Σ・コンバータを組み込んで
あるデジタルサンプリング式オシロスコープ
あるデジタルサンプリング式オシロスコープ
２０ 減算器 ３０ 積分器 ４０ Ａ／Ｄコンバータ ４３ コンパレータ ４６ ラッチ ５０ Ｄ／Ａコンバータ １１０ 減算器 １３０ 減算器 １２０ 積分器 １４０ 積分器 １５３ コンパレータ １５６ ラッチ １６０ ＤＡＣ ３１０ 減算器 ３２０ 積分器 ３３０ サンプリング・コンパレータ ３４０ サンプリング・コンパレータ ３５０ スイッチ ３６０ ＤＡＣ ５１０ 減算器 ５２０ 積分器 ５３０ サンプリングコンパレータ ５４０ サンプリングコンパレータ ５５０ ＤＡＣ ５６０ ＤＡＣ ５７０ スイッチ ６１０ 電流供給源 ６１１ 電流供給源 ６１８ 電流供給源 ６１９ 電流供給源 ６５０ 電流供給源 ６２０ 電圧供給源 ６１２ コンデンサ ６１７ 抵抗 ６１３ トランジスタ ６１４ トランジスタ ６１５ トランジスタ ６１６ トランジスタ ６５２ トランジスタ ６５３ トランジスタ ６５４ トランジスタ ６５５ トランジスタ ６５６ トランジスタ ６５８ トランジスタ ６３０ サンプリング・コンパレータ ６４０ サンプリング・コンパレータ ７００ クロック信号供給源 ７５０ クロック信号供給源 ７６０ クロック信号供給源 ７１０ トランジスタ ７２０ トランジスタ ７３０ トランジスタ ７４０ トランジスタ ７７０ トランジスタ ７８０ トランジスタ ７９０ 電流供給源 ８００ 端子 ８１０ 信号コンディショナ ８２０ Δ−Σ・コンバータ ８３０ デマルチプレクサ ８４０ プロセッサ ８５０ ディスプレイシステム ８６０ ディスプレイ ８７０ トリガ・プロセッサ ８８０ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォルター オー レクロイ アメリカ合衆国 ニューヨーク州 10960 ナイアック ハート プレイス 34
Claims (17)
- 【請求項１】 アナログ入力信号を少なくとも２つのデ
ジタル出力信号に変換するためのアナログ−デジタル・
コンバータであって、 前記アナログ入力信号からフィードバック信号を減算し
て差分信号を生成するための減算手段と、 前記差分信号を積分して積分信号を生成するための積分
手段と、 前記積分信号を量子化して、それぞれが所定の周波数を
有し互いに位相的にオフセットしている制御信号のそれ
ぞれに応じて前記少なくとも２つのデジタル出力信号を
生成するための量子化手段と、 前記少なくとも２つのデジタル出力信号を前記フィード
バック信号に変換するための手段とを有することを特徴
とするアナログ−デジタル・コンバータ。 - 【請求項２】 前記フィードバック信号は第１の周波数
を有していることと、前記所定の周波数は前記デジタル
出力信号の個数で前記第１の周波数を除算したものであ
ることを特徴とする請求項１記載のコンバータ。 - 【請求項３】 前記変換するための手段は前記少なくと
も２つのデジタル出力信号の中から選択してコンポジッ
ト出力信号を生成するためのスイッチ手段と、前記コン
ポジット出力信号を前記フィードバック信号に変換する
ための変換手段とを含むことを特徴とする請求項１記載
のコンバータ。 - 【請求項４】 前記変換するための手段は前記少なくと
も２つのデジタル出力信号を少なくとも２つの変換した
信号にそれぞれ変換するための少なくとも２つの変換手
段と、前記変換した信号の中から選択して前記フィード
バック信号を生成するためのスイッチ手段とを含むこと
を特徴とする請求項１記載のコンバータ。 - 【請求項５】 前記量子化するための手段は前記積分し
た信号を少なくとも１つの所定の閾値と比較するため
と、前記比較にしたがって前記デジタル出力信号を提供
するための比較手段を含むことを特徴とする請求項１記
載のコンバータ。 - 【請求項６】 前記量子化するための手段は前記制御信
号に応じて前記少なくとも２つのデジタル出力信号をそ
れぞれ保存するためのラッチ手段をさらに含むことを特
徴とする請求項５記載のコンバータ。 - 【請求項７】 前記変換するための手段は前記デジタル
出力信号を変換信号にそれぞれ変換するための少なくと
も２つの変換手段と前記少なくとも２つの変換手段を選
択的に動作させるためのスイッチ手段と、前記選択的に
動作した変換手段で生成された前記変換信号を組み合せ
て前記フィードバック信号を形成するための手段とを含
むことを特徴とする請求項１記載のコンバータ。 - 【請求項８】 前記スイッチ手段は前記所定の周波数に
応答し、前記所定の周波数を有するクロック信号を生成
するための手段を含むことを特徴とする請求項７記載の
コンバータ。 - 【請求項９】 アナログ入力信号を少なくとも２つのデ
ジタル出力信号に変換するための方法において、 前記アナログ入力信号からフィードバック信号を減算し
て差分信号を生成する段階と、 前記差分信号を積分して積分信号を生成する段階と、 前記積分信号を量子化してから、それぞれが所定の周波
数を有し、相互に位相的にオフセットしているそれぞれ
の制御信号に応じて、前記少なくとも２つのデジタル出
力信号を生成する段階と、 前記少なくとも２つのデジタル出力信号を前記フィード
バック信号に変換する段階とを含むことを特徴とする方
法。 - 【請求項１０】 前記フィードバック信号は第１の周波
数を有し、前記所定の周波数は前記デジタル出力信号の
個数で前記第１の周波数を除算したものであることを特
徴とする請求項９記載の方法。 - 【請求項１１】 前記変換の段階は前記少なくとも２つ
のデジタル出力信号の間で選択してコンポジット出力信
号を生成することと、前記コンポジット出力信号を前記
フィードバック信号に変換することを含むことを特徴と
する請求項９記載の方法。 - 【請求項１２】 前記変換する段階は前記少なくとも２
つのデジタル出力信号を少なくとも２つの変換信号にそ
れぞれ変換することと、前記変換した信号の中から選択
して前記フィードバック信号を生成することを含むこと
を特徴とする請求項９記載の方法。 - 【請求項１３】 前記量子化する段階は前記積分した信
号を少なくとも１つの所定の閾値と比較することと、前
記デジタル出力信号を前記比較にしたがって提供するこ
とを含むことを特徴とする請求項９記載の方法。 - 【請求項１４】 前記量子化する段階は、前記制御信号
に応じて前記少なくとも２つのデジタル出力信号をそれ
ぞれ保存することをさらに含むことを特徴とする請求項
１３記載の方法。 - 【請求項１５】 前記変換する段階は、前記デジタル出
力信号を選択的に変換信号へ変換する段階と前記変換信
号を組み合せて前記フィードバック信号を形成する段階
とを含むことを特徴とする請求項９記載の方法。 - 【請求項１６】 前記組み合せる段階は前記所定の周波
数に応答し、前記所定の周波数を有するクロック信号を
生成することを含むことを特徴とする請求項１５記載の
方法。 - 【請求項１７】 前記アナログ入力信号からフィードバ
ック信号を減算して差分信号を生成するための減算手段
と、 前記差分信号を積分して積分信号を生成するための積分
手段と、 前記積分信号を量子化してから、それぞれが所定の周波
数を有し、相互に位相的にオフセットしたそれぞれの制
御信号に応答して前記少なくとも２つのデジタル出力信
号を生成するための量子化手段と、 前記少なくとも２つのデジタル出力信号を前記フィード
バック信号に変換するための手段とを含むアナログ−デ
ジタル・コンバータと、 前記少なくとも２つのデジタル出力信号を保存するため
のメモリー手段と、 前記保存したデジタル出力信号を組み合せてディスプレ
イ信号を生成するためのプロセッサ手段と、 前記ディスプレイ信号を表示するためのディスプレイ手
段とを含むことを特徴とするデジタルサンプリング方式
オシロスコープ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US394427 | 1995-02-24 | ||
| US08/394,427 US5621408A (en) | 1995-02-24 | 1995-02-24 | Delta sigma analog-to-digital converter with temporally interleaved architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08265158A true JPH08265158A (ja) | 1996-10-11 |
| JP3516190B2 JP3516190B2 (ja) | 2004-04-05 |
Family
ID=23558906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02121096A Expired - Fee Related JP3516190B2 (ja) | 1995-02-24 | 1996-02-07 | アナログ−デジタル・コンバータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5621408A (ja) |
| EP (1) | EP0734125B1 (ja) |
| JP (1) | JP3516190B2 (ja) |
| AT (1) | ATE215757T1 (ja) |
| CA (1) | CA2166172C (ja) |
| DE (1) | DE69620285T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008129949A1 (ja) * | 2007-04-13 | 2010-07-22 | 株式会社アドバンテスト | Ａｄ変換器 |
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|---|---|---|---|---|
| GB2321143B (en) * | 1997-01-10 | 2001-03-28 | Phoenix Vlsi Consultants | Delta sigma analog-to-digital converter |
| EP1012983A4 (en) * | 1997-01-10 | 2002-08-07 | Phoenix Vlsi Consultants | DELTA SIGMA ANALOG-TO-DIGITAL CONVERTER |
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| US6331833B1 (en) * | 1999-05-07 | 2001-12-18 | Cadence Design Systems, Inc. | Highly linear sigma-delta modulator having graceful degradation of signal-to-noise ratio in overload condition |
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| DE10036722C1 (de) * | 2000-07-27 | 2002-02-28 | Infineon Technologies Ag | Frequenzverdopplungsschaltung |
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| DE102004030812B4 (de) * | 2004-02-27 | 2006-01-05 | Infineon Technologies Ag | Stromsparender Multibit-Delta-Sigma-Wandler |
| US7453381B2 (en) | 2004-02-27 | 2008-11-18 | Infineon Technologies Ag | Power-saving multibit delta-sigma converter |
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|---|---|---|---|---|
| JP2534711B2 (ja) * | 1987-06-29 | 1996-09-18 | 日本電気株式会社 | オ−バ−サンプル型ａ・ｄ変換器 |
| US5030954A (en) * | 1990-09-17 | 1991-07-09 | General Electric Company | Double rate oversampled interpolative modulators for analog-to-digital conversion |
| US5329282A (en) * | 1992-03-02 | 1994-07-12 | Motorola, Inc. | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities |
-
1995
- 1995-02-24 US US08/394,427 patent/US5621408A/en not_active Expired - Lifetime
- 1995-12-27 CA CA002166172A patent/CA2166172C/en not_active Expired - Fee Related
-
1996
- 1996-01-11 EP EP96300211A patent/EP0734125B1/en not_active Expired - Lifetime
- 1996-01-11 DE DE69620285T patent/DE69620285T2/de not_active Expired - Fee Related
- 1996-01-11 AT AT96300211T patent/ATE215757T1/de not_active IP Right Cessation
- 1996-02-07 JP JP02121096A patent/JP3516190B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
| JP3516190B2 (ja) | 2004-04-05 |
| EP0734125A1 (en) | 1996-09-25 |
| EP0734125B1 (en) | 2002-04-03 |
| CA2166172C (en) | 2004-12-07 |
| DE69620285D1 (de) | 2002-05-08 |
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| US5621408A (en) | 1997-04-15 |
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