JPH0697826A - 画像信号のアナログ・ディジタル変換回路 - Google Patents
画像信号のアナログ・ディジタル変換回路Info
- Publication number
- JPH0697826A JPH0697826A JP4244782A JP24478292A JPH0697826A JP H0697826 A JPH0697826 A JP H0697826A JP 4244782 A JP4244782 A JP 4244782A JP 24478292 A JP24478292 A JP 24478292A JP H0697826 A JPH0697826 A JP H0697826A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- signal
- digital
- conversion circuit
- color
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Processing Of Color Television Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】安価な分解能の低い A/D変換器を使用して高精
度のディジタル画素データを生成する画像信号のアナロ
グ・ディジタル変換回路を提供。 【構成】差動増幅器20は、非反転入力にアナログ画素信
号Vin101を接続し反転入力に本回路10の出力からフィー
ドバックされアナログに変換された同一色の前回までの
積算値データ102 を接続する。差動増幅器20で８倍に増
幅された出力103 は、符号付き８ビット分解能の A/D変
換器30でフルスケールの８分の１をディジタル変換され
る。この信号104 は、対応する色の積算器40a,40b,40c
のいずれかにおいて前回までの積算データに加算され出
力(105,106,107) される。本回路10は、上記動作を繰返
すことによりフルスケールに対応する10ビットのディジ
タル画素信号を積算器40a,40b,40c にラッチし出力する
ので、高精度の A/D変換回路を構成できる。
度のディジタル画素データを生成する画像信号のアナロ
グ・ディジタル変換回路を提供。 【構成】差動増幅器20は、非反転入力にアナログ画素信
号Vin101を接続し反転入力に本回路10の出力からフィー
ドバックされアナログに変換された同一色の前回までの
積算値データ102 を接続する。差動増幅器20で８倍に増
幅された出力103 は、符号付き８ビット分解能の A/D変
換器30でフルスケールの８分の１をディジタル変換され
る。この信号104 は、対応する色の積算器40a,40b,40c
のいずれかにおいて前回までの積算データに加算され出
力(105,106,107) される。本回路10は、上記動作を繰返
すことによりフルスケールに対応する10ビットのディジ
タル画素信号を積算器40a,40b,40c にラッチし出力する
ので、高精度の A/D変換回路を構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・ディジタル
変換回路、たとえばカラービデオカメラ、カラービデオ
テープ再生装置などのカラー画像信号源から得られる複
数の色成分を有する画像信号のアナログ・ディジタル変
換回路に関するものである。
変換回路、たとえばカラービデオカメラ、カラービデオ
テープ再生装置などのカラー画像信号源から得られる複
数の色成分を有する画像信号のアナログ・ディジタル変
換回路に関するものである。
【０００２】
【従来の技術】従来、画像信号において、アナログ・デ
ィジタル変換した場合、たとえばディジタル画素データ
にガンマ補正等の処理を行う場合がある。このような処
理を行った画素データは、低輝度部分でゲインが大きく
なる。このため、画像信号は、アナログ・ディジタル変
換器（以下、A/D 変換器と称する。）の精度が不足する
と、絵柄に偽輪郭が現れる等著しく画質が劣化する。こ
の偽輪郭は、たとえば被写体がリンゴのように滑らかな
表面を持ち、しかも低輝度部分に置かれているとする
と、A/D 変換器の精度が粗い場合、ある輝度の変化部で
ディジタルガンマ補正出力レベルが大きく変化すること
に起因して生じるものである。
ィジタル変換した場合、たとえばディジタル画素データ
にガンマ補正等の処理を行う場合がある。このような処
理を行った画素データは、低輝度部分でゲインが大きく
なる。このため、画像信号は、アナログ・ディジタル変
換器（以下、A/D 変換器と称する。）の精度が不足する
と、絵柄に偽輪郭が現れる等著しく画質が劣化する。こ
の偽輪郭は、たとえば被写体がリンゴのように滑らかな
表面を持ち、しかも低輝度部分に置かれているとする
と、A/D 変換器の精度が粗い場合、ある輝度の変化部で
ディジタルガンマ補正出力レベルが大きく変化すること
に起因して生じるものである。
【０００３】この画質劣化を防止するため、白黒画像信
号については従来から画素入力信号と１画素分遅延させ
た画素入力信号との差分をA/D 変換することにより、低
輝度部分の分解能を上げる方式がとられている。
号については従来から画素入力信号と１画素分遅延させ
た画素入力信号との差分をA/D 変換することにより、低
輝度部分の分解能を上げる方式がとられている。
【０００４】
【発明が解決しようとする課題】上記従来の方式は、白
黒画像信号に対しては、ある画素データと次ぎの画素デ
ータの間、つまり隣接する信号間の相関が大きいため効
果がある。しかしながら、カラー画像信号は、たとえば
ストライプフィルタなどによって色分解され、異なる色
信号が画素単位で順次切り替わって画像信号源から出力
される。したがって、カラー画像信号は、隣接する信号
間の相関が少なく、上記方式は使用できない。そのた
め、上記方式に代えて、滑らかな階調特性を実現しよう
とすると高精度のA/D 変換器を必要とするが、高精度の
A/D 変換器は非常に高価であり容易に使用できないとい
う未解決の課題があった。
黒画像信号に対しては、ある画素データと次ぎの画素デ
ータの間、つまり隣接する信号間の相関が大きいため効
果がある。しかしながら、カラー画像信号は、たとえば
ストライプフィルタなどによって色分解され、異なる色
信号が画素単位で順次切り替わって画像信号源から出力
される。したがって、カラー画像信号は、隣接する信号
間の相関が少なく、上記方式は使用できない。そのた
め、上記方式に代えて、滑らかな階調特性を実現しよう
とすると高精度のA/D 変換器を必要とするが、高精度の
A/D 変換器は非常に高価であり容易に使用できないとい
う未解決の課題があった。
【０００５】本発明はこのような従来技術の欠点を解消
し、カラー画像信号に対して、比較的分解能の低いA/D
変換器を使用して高精度のディジタル画素データを生成
する画像信号のアナログ・ディジタル変換回路を提供す
ることを目的とする。
し、カラー画像信号に対して、比較的分解能の低いA/D
変換器を使用して高精度のディジタル画素データを生成
する画像信号のアナログ・ディジタル変換回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による画像信号のアナログ・ディジタル変換
回路は、複数の色成分について入力される第１のアナロ
グ信号を対応する第１のディジタル信号に変換する画像
信号のアナログ・ディジタル変換回路において、この回
路は、第１のアナログ信号と１画素分前の第２のアナロ
グ信号との差分を対応する色成分ごとにとり、その差分
を第３のアナログ信号として出力する差分手段と、第３
のアナログ信号を対応する第２のディジタル信号に変換
するアナログ・ディジタル変換手段と、第２のディジタ
ル信号を色成分ごとに積算し、その積算結果を第１のデ
ィジタル信号として色成分ごとに出力する積算手段とを
備えることを特徴としている。
に、本発明による画像信号のアナログ・ディジタル変換
回路は、複数の色成分について入力される第１のアナロ
グ信号を対応する第１のディジタル信号に変換する画像
信号のアナログ・ディジタル変換回路において、この回
路は、第１のアナログ信号と１画素分前の第２のアナロ
グ信号との差分を対応する色成分ごとにとり、その差分
を第３のアナログ信号として出力する差分手段と、第３
のアナログ信号を対応する第２のディジタル信号に変換
するアナログ・ディジタル変換手段と、第２のディジタ
ル信号を色成分ごとに積算し、その積算結果を第１のデ
ィジタル信号として色成分ごとに出力する積算手段とを
備えることを特徴としている。
【０００７】また、本発明による画像信号のアナログ・
ディジタル変換回路は、複数の色成分について巡回的に
点順次に入力される第１のアナログ信号を対応する第１
のディジタル信号に変換する画像信号のアナログ・ディ
ジタル変換回路において、この回路は、第２のアナログ
信号を対応する第２のディジタル信号に変換するアナロ
グ・ディジタル変換手段と、第２のディジタル信号を色
成分ごとに積算し、その積算結果を第１のディジタル信
号として色成分ごとに出力する積算手段と、第１のディ
ジタル信号を対応する第３のアナログ信号に点順次で変
換するディジタル・アナログ変換手段と、第１のアナロ
グ信号と第３のアナログ信号との差分を対応する色成分
ごとにとり、その差分を第２のアナログ信号としてアナ
ログ・ディジタル変換手段へ出力する差分手段とを備え
ることを特徴としている。
ディジタル変換回路は、複数の色成分について巡回的に
点順次に入力される第１のアナログ信号を対応する第１
のディジタル信号に変換する画像信号のアナログ・ディ
ジタル変換回路において、この回路は、第２のアナログ
信号を対応する第２のディジタル信号に変換するアナロ
グ・ディジタル変換手段と、第２のディジタル信号を色
成分ごとに積算し、その積算結果を第１のディジタル信
号として色成分ごとに出力する積算手段と、第１のディ
ジタル信号を対応する第３のアナログ信号に点順次で変
換するディジタル・アナログ変換手段と、第１のアナロ
グ信号と第３のアナログ信号との差分を対応する色成分
ごとにとり、その差分を第２のアナログ信号としてアナ
ログ・ディジタル変換手段へ出力する差分手段とを備え
ることを特徴としている。
【０００８】また、本発明による画像信号のアナログ・
ディジタル変換回路は、複数の色成分について並列的に
入力される第１のアナログ信号を対応する第１のディジ
タル信号に変換する画像信号のアナログ・ディジタル変
換回路において、この回路は、第２のディジタル信号を
色成分ごとに積算し、その積算結果を第１のディジタル
信号として色成分ごとに出力する積算手段と、第１のデ
ィジタル信号を対応する第３のアナログ信号に変換する
ディジタル・アナログ変換手段と、その第３のアナログ
信号と第１のアナログ信号との差分を対応する色成分ご
とにとる差分手段と、その差分を第２のアナログ信号と
してアナログ・ディジタル変換手段へ色成分について巡
回的に出力するアナログマルチプレクサ手段とを備える
ことを特徴としている。
ディジタル変換回路は、複数の色成分について並列的に
入力される第１のアナログ信号を対応する第１のディジ
タル信号に変換する画像信号のアナログ・ディジタル変
換回路において、この回路は、第２のディジタル信号を
色成分ごとに積算し、その積算結果を第１のディジタル
信号として色成分ごとに出力する積算手段と、第１のデ
ィジタル信号を対応する第３のアナログ信号に変換する
ディジタル・アナログ変換手段と、その第３のアナログ
信号と第１のアナログ信号との差分を対応する色成分ご
とにとる差分手段と、その差分を第２のアナログ信号と
してアナログ・ディジタル変換手段へ色成分について巡
回的に出力するアナログマルチプレクサ手段とを備える
ことを特徴としている。
【０００９】また、本発明による画像信号のアナログ・
ディジタル変換回路は、複数の色成分について並列的に
入力される第１のアナログ信号を対応する第１のディジ
タル信号に変換する画像信号のアナログ・ディジタル変
換回路において、この回路は、第１のアナログ信号を色
成分ごとに次のアナログ信号入力まで同期遅延させ、遅
延された第２のアナログ信号を出力するサンプルホール
ド手段と、第１のアナログ信号と第２のアナログ信号と
の差分を色成分ごとにとる差分手段と、その差分を第３
のアナログ信号として色成分について巡回的に出力する
アナログマルチプレクサ手段と、第３のアナログ信号を
対応する第２のディジタル信号に変換するアナログ・デ
ィジタル変換手段と、その第２のディジタル信号を色成
分ごとに積算し、その積算結果を第１のディジタル信号
として色成分ごとに出力する積算手段とを備えることを
特徴としている。
ディジタル変換回路は、複数の色成分について並列的に
入力される第１のアナログ信号を対応する第１のディジ
タル信号に変換する画像信号のアナログ・ディジタル変
換回路において、この回路は、第１のアナログ信号を色
成分ごとに次のアナログ信号入力まで同期遅延させ、遅
延された第２のアナログ信号を出力するサンプルホール
ド手段と、第１のアナログ信号と第２のアナログ信号と
の差分を色成分ごとにとる差分手段と、その差分を第３
のアナログ信号として色成分について巡回的に出力する
アナログマルチプレクサ手段と、第３のアナログ信号を
対応する第２のディジタル信号に変換するアナログ・デ
ィジタル変換手段と、その第２のディジタル信号を色成
分ごとに積算し、その積算結果を第１のディジタル信号
として色成分ごとに出力する積算手段とを備えることを
特徴としている。
【００１０】さらに、本発明による上記各画像信号のア
ナログ・ディジタル変換回路は、上記アナログ・ディジ
タル変換手段の有する非線形な変換特性を逆特性補正い
る補正手段をアナログ・ディジタル変換手段の次段に設
けたことを特徴としている。
ナログ・ディジタル変換回路は、上記アナログ・ディジ
タル変換手段の有する非線形な変換特性を逆特性補正い
る補正手段をアナログ・ディジタル変換手段の次段に設
けたことを特徴としている。
【００１１】
【作用】本発明による画像信号のアナログ・ディジタル
変換回路によれば、アナログ・ディジタル変換手段は、
第２のアナログ信号を対応する第２のディジタル信号に
変換し、積算手段は、第２のディジタル信号を色成分ご
とに積算し、その積算結果を第１のディジタル信号とし
て色成分ごとに出力する。ディジタル・アナログ変換手
段は、第１のディジタル信号を対応する第３のアナログ
信号に点順次で変換し、差分手段は、第１のアナログ信
号と第３のアナログ信号との差分を対応する色成分ごと
にとり、その差分を第２のアナログ信号としてアナログ
・ディジタル変換手段へ出力する。これにより、積算手
段の結果がディジタル画素信号として出力されるので、
各色信号毎の分解能が向上する。
変換回路によれば、アナログ・ディジタル変換手段は、
第２のアナログ信号を対応する第２のディジタル信号に
変換し、積算手段は、第２のディジタル信号を色成分ご
とに積算し、その積算結果を第１のディジタル信号とし
て色成分ごとに出力する。ディジタル・アナログ変換手
段は、第１のディジタル信号を対応する第３のアナログ
信号に点順次で変換し、差分手段は、第１のアナログ信
号と第３のアナログ信号との差分を対応する色成分ごと
にとり、その差分を第２のアナログ信号としてアナログ
・ディジタル変換手段へ出力する。これにより、積算手
段の結果がディジタル画素信号として出力されるので、
各色信号毎の分解能が向上する。
【００１２】また、本発明による画像信号のアナログ・
ディジタル変換回路によれば、積算手段は、第２のディ
ジタル信号を色成分ごとに積算し、その積算結果を第１
のディジタル信号として色成分ごとに出力する。ディジ
タル・アナログ変換手段は、第１のディジタル信号を対
応する第３のアナログ信号に変換し、差分手段は、その
第３のアナログ信号と第１のアナログ信号との差分を対
応する色成分ごとにとる。アナログマルチプレクサ手段
は、その差分を第２のアナログ信号としてアナログ・デ
ィジタル変換手段へ色成分について巡回的に出力する。
これにより、積算手段の結果がディジタル画素信号とし
て出力されるので、各色信号毎の分解能が向上する。
ディジタル変換回路によれば、積算手段は、第２のディ
ジタル信号を色成分ごとに積算し、その積算結果を第１
のディジタル信号として色成分ごとに出力する。ディジ
タル・アナログ変換手段は、第１のディジタル信号を対
応する第３のアナログ信号に変換し、差分手段は、その
第３のアナログ信号と第１のアナログ信号との差分を対
応する色成分ごとにとる。アナログマルチプレクサ手段
は、その差分を第２のアナログ信号としてアナログ・デ
ィジタル変換手段へ色成分について巡回的に出力する。
これにより、積算手段の結果がディジタル画素信号とし
て出力されるので、各色信号毎の分解能が向上する。
【００１３】また、本発明による画像信号のアナログ・
ディジタル変換回路によれば、サンプルホールド手段
は、第１のアナログ信号を色成分ごとに次のアナログ信
号入力まで同期遅延させ、遅延された第２のアナログ信
号を出力し、差分手段は、第１のアナログ信号と第２の
アナログ信号との差分を色成分ごとにとる。アナログマ
ルチプレクサ手段は、その差分を第３のアナログ信号と
して色成分について巡回的に出力し、アナログ・ディジ
タル変換手段は、第３のアナログ信号を対応する第２の
ディジタル信号に変換する。積算手段は、その第２のデ
ィジタル信号を色成分ごとに積算し、その積算結果を第
１のディジタル信号として色成分ごとに出力する。これ
により、この積算手段の結果がディジタル画素信号とし
て出力されるので、各色信号毎の分解能が向上する。
ディジタル変換回路によれば、サンプルホールド手段
は、第１のアナログ信号を色成分ごとに次のアナログ信
号入力まで同期遅延させ、遅延された第２のアナログ信
号を出力し、差分手段は、第１のアナログ信号と第２の
アナログ信号との差分を色成分ごとにとる。アナログマ
ルチプレクサ手段は、その差分を第３のアナログ信号と
して色成分について巡回的に出力し、アナログ・ディジ
タル変換手段は、第３のアナログ信号を対応する第２の
ディジタル信号に変換する。積算手段は、その第２のデ
ィジタル信号を色成分ごとに積算し、その積算結果を第
１のディジタル信号として色成分ごとに出力する。これ
により、この積算手段の結果がディジタル画素信号とし
て出力されるので、各色信号毎の分解能が向上する。
【００１４】さらに、本発明による上記各画像信号のア
ナログ・ディジタル変換回路によれば、アナログ・ディ
ジタル変換手段の有する非線形な変換特性を逆特性補正
する補正手段をアナログ・ディジタル変換手段の次段に
設けたので、出力であるディジタル画素信号の色信号毎
の分解能が向上すると同時に急激な変化に対する追従性
がよくなる。
ナログ・ディジタル変換回路によれば、アナログ・ディ
ジタル変換手段の有する非線形な変換特性を逆特性補正
する補正手段をアナログ・ディジタル変換手段の次段に
設けたので、出力であるディジタル画素信号の色信号毎
の分解能が向上すると同時に急激な変化に対する追従性
がよくなる。
【００１５】
【実施例】次に添付図面を参照して本発明による画像信
号のアナログ・ディジタル変換回路の実施例を詳細に説
明する。なお、図中、同一符号は同一または相当部分を
表わす。図１は、本発明の画像信号のアナログ・ディジ
タル変換回路の第一実施例を示す概略構成ブロック図で
ある。図２は、同実施例における積算器40a の構成を示
す概略回路ブロック図である。
号のアナログ・ディジタル変換回路の実施例を詳細に説
明する。なお、図中、同一符号は同一または相当部分を
表わす。図１は、本発明の画像信号のアナログ・ディジ
タル変換回路の第一実施例を示す概略構成ブロック図で
ある。図２は、同実施例における積算器40a の構成を示
す概略回路ブロック図である。
【００１６】図１を参照すると、画像信号のアナログ・
ディジタル変換回路（以下、A/D 変換回路と称する。）
10には、たとえば不図示のストライプフィルタによって
複数の色信号たとえばGRB に分離されたアナログ画素信
号Vin が色順にサイクリックに、すなわち点順次に入力
される。この入力信号Vin と後述の出力からフィードバ
ックされる同色の信号とは、差動増幅器20において差分
信号103 として増幅される。この増幅された差分信号10
3 は、±(27-1)の分解能を持つ A/D変換器30に入力して
ディジタル信号104 に変換される。このディジタル信号
104 は、同色の積算器（たとえば Rであれば40a)に取り
込まれ、前回までの積算値に加算される。これによっ
て、全体として10ビット相当の分解能を持つ A/D変換機
能を有することのできる回路が構成される。本回路10の
出力は、複数の色信号たとえばR,G,B,のディジタル画素
信号に分離されて、その出力105,106 および107 から次
段の不図示のたとえばメモリ回路等に送出される。な
お、図１において発明の理解に直接関係のないタイミン
グ発生回路等は省略している。
ディジタル変換回路（以下、A/D 変換回路と称する。）
10には、たとえば不図示のストライプフィルタによって
複数の色信号たとえばGRB に分離されたアナログ画素信
号Vin が色順にサイクリックに、すなわち点順次に入力
される。この入力信号Vin と後述の出力からフィードバ
ックされる同色の信号とは、差動増幅器20において差分
信号103 として増幅される。この増幅された差分信号10
3 は、±(27-1)の分解能を持つ A/D変換器30に入力して
ディジタル信号104 に変換される。このディジタル信号
104 は、同色の積算器（たとえば Rであれば40a)に取り
込まれ、前回までの積算値に加算される。これによっ
て、全体として10ビット相当の分解能を持つ A/D変換機
能を有することのできる回路が構成される。本回路10の
出力は、複数の色信号たとえばR,G,B,のディジタル画素
信号に分離されて、その出力105,106 および107 から次
段の不図示のたとえばメモリ回路等に送出される。な
お、図１において発明の理解に直接関係のないタイミン
グ発生回路等は省略している。
【００１７】本回路10は、初段に８倍の利得を持つ差動
増幅器20が設けられている。差動増幅器20の非反転入力
には、アナログ画素信号Vin 101 が接続され、他方の反
転入力には、本回路10の出力105,106 および107 を後述
のセレクタ50によって選択(108) し、後述の D/A変換器
60によって変換された同色のアナログ画素信号102 が接
続される。差動増幅器20は、両方のアナログ画素信号の
差を増幅（８倍）し、その出力を±７ビット分解能の A
/D変換器30に入力する。 A/D変換器30の変換出力である
±７ビットのディジタル画素信号104 は、複数の色信号
毎に設けられている積算器、本実施例では Rの積算器40
a, Gの積算器40b,および Bの積算器40cの各入力に接続
されている。 Rの積算器40a, Gの積算器40b,および Bの
積算器40c は、それぞれに外部から供給されるサンプリ
ングパルスSPR110,SPG111 およびSPB112が“１”になっ
たときに、対応する±７ビットのディジタル画素信号10
4の積算を行う。ここでサンプリングパルスSPR110,SPG1
11 およびSPB112は、アナログ画素信号Vin 101 の色信
号に対応して不図示のタイミング発生回路によって択一
的かつ巡回的に発生される。
増幅器20が設けられている。差動増幅器20の非反転入力
には、アナログ画素信号Vin 101 が接続され、他方の反
転入力には、本回路10の出力105,106 および107 を後述
のセレクタ50によって選択(108) し、後述の D/A変換器
60によって変換された同色のアナログ画素信号102 が接
続される。差動増幅器20は、両方のアナログ画素信号の
差を増幅（８倍）し、その出力を±７ビット分解能の A
/D変換器30に入力する。 A/D変換器30の変換出力である
±７ビットのディジタル画素信号104 は、複数の色信号
毎に設けられている積算器、本実施例では Rの積算器40
a, Gの積算器40b,および Bの積算器40cの各入力に接続
されている。 Rの積算器40a, Gの積算器40b,および Bの
積算器40c は、それぞれに外部から供給されるサンプリ
ングパルスSPR110,SPG111 およびSPB112が“１”になっ
たときに、対応する±７ビットのディジタル画素信号10
4の積算を行う。ここでサンプリングパルスSPR110,SPG1
11 およびSPB112は、アナログ画素信号Vin 101 の色信
号に対応して不図示のタイミング発生回路によって択一
的かつ巡回的に発生される。
【００１８】Rの積算器40a, Gの積算器40b,および Bの
積算器40c のそれぞれの出力105,106 および107 は、本
回路10から外部に10ビットのディジタル画素信号として
出力される。また、各出力105,106,107 は、本回路10の
内部で折り返してセレクタ50の入力にも接続される。セ
レクタ50は、 Rの積算器40a, Gの積算器40b,および Bの
積算器40c のそれぞれの出力105,106 および107 を入力
信号とし、サンプリングパルスSPR110,SPG111 およびSP
B112のいずれかが“１”になったとき、該当する色の入
力信号を選択的に出力する。このセレクタ50の出力信号
である10ビットのディジタル画素信号108 は、ディジタ
ル・アナログ(D/A) 変換器60の入力に接続される。D/A
変換器60は、入力信号である10ビットのディジタル画素
信号108を、アナログ画素信号102 に変換する。このア
ナログ画素信号102 は、前述の通り、差動増幅器20の反
転入力に接続される。このアナログ画素信号102 は、差
動増幅器20の非反転入力に接続されるアナログ画素信号
Vin 101 と同色であって１サイクル前までの積算値であ
る。
積算器40c のそれぞれの出力105,106 および107 は、本
回路10から外部に10ビットのディジタル画素信号として
出力される。また、各出力105,106,107 は、本回路10の
内部で折り返してセレクタ50の入力にも接続される。セ
レクタ50は、 Rの積算器40a, Gの積算器40b,および Bの
積算器40c のそれぞれの出力105,106 および107 を入力
信号とし、サンプリングパルスSPR110,SPG111 およびSP
B112のいずれかが“１”になったとき、該当する色の入
力信号を選択的に出力する。このセレクタ50の出力信号
である10ビットのディジタル画素信号108 は、ディジタ
ル・アナログ(D/A) 変換器60の入力に接続される。D/A
変換器60は、入力信号である10ビットのディジタル画素
信号108を、アナログ画素信号102 に変換する。このア
ナログ画素信号102 は、前述の通り、差動増幅器20の反
転入力に接続される。このアナログ画素信号102 は、差
動増幅器20の非反転入力に接続されるアナログ画素信号
Vin 101 と同色であって１サイクル前までの積算値であ
る。
【００１９】３つの積算器40a,40b および40c は基本的
には同一構成でよく、図２は、R の積算器40a を例に内
部回路ブロックを示している。図２を参照すると、入力
にはA/D変換器30の出力信号104 が接続されている。こ
の出力信号104 は、加算器41a の一方の入力に接続され
る。加算器41a の他方の入力には、前回までの積算値10
5aが接続され、加算が行われる。外部からサンプリング
パルスSPR 110 が入力されると、10ビットのＤタイプの
フリップフロップ(D-FF)42a は、サンプリングパルスSP
R 110 の立上がりで加算結果をラッチして、出力(105)
する。また、10ビットのフリップフロップ 43aは、サン
プリングパルスSPR 110 の立下がりで出力105 をラッチ
して、その出力105aを加算器41a の他方の入力として接
続する。このフリップフロップ 43aの出力105aは、加算
器41a の一方の入力に接続されるA/D変換器30の次ぎの
同色の出力信号104 に対して、前回までの積算値105aと
なる。
には同一構成でよく、図２は、R の積算器40a を例に内
部回路ブロックを示している。図２を参照すると、入力
にはA/D変換器30の出力信号104 が接続されている。こ
の出力信号104 は、加算器41a の一方の入力に接続され
る。加算器41a の他方の入力には、前回までの積算値10
5aが接続され、加算が行われる。外部からサンプリング
パルスSPR 110 が入力されると、10ビットのＤタイプの
フリップフロップ(D-FF)42a は、サンプリングパルスSP
R 110 の立上がりで加算結果をラッチして、出力(105)
する。また、10ビットのフリップフロップ 43aは、サン
プリングパルスSPR 110 の立下がりで出力105 をラッチ
して、その出力105aを加算器41a の他方の入力として接
続する。このフリップフロップ 43aの出力105aは、加算
器41a の一方の入力に接続されるA/D変換器30の次ぎの
同色の出力信号104 に対して、前回までの積算値105aと
なる。
【００２０】図４は、クロックCLK 113 と本回路10の各
部信号とのタイミング関係を示している。図４を参照す
ると、クロックCLK 113 は、画素順次に入力されるアナ
ログ画素信号Vin 101 に同期して発生している。また、
クロックCLK 113 の半周期分遅れたタイミングで、サン
プリングパルスSPG 111,SPR 110,およびSPB 112 が順番
に入力される。これらのサンプリングパルスで積算器40
a,40b,40c の各フリップフロップは、A/D 変換器30の出
力104 をラッチし、本回路10出力の GRBディジタル画素
データ106,105,107 を更新する。さらに、本回路10は、
出力の GRBディジタル画素データ106,105,107 のいずれ
かをセレクタ50によって選択出力(108)し、D/A 変換器6
0によって、アナログ画素信号102 に変換して、差動増
幅器20の反転入力にフィードバックしている。このと
き、フィードバックされるアナログ画素信号102 は前回
の同色の信号でなければならない。セレクタ50に入力さ
れるGRBディジタル画素データ106,105,107 は、各サン
プリングパルスSPG 111,SPR110,およびSPB 112 に同期
して順次ラッチされた今回入力の画素信号の積算値であ
る。したがって、セレクタ50は、本回路10に入力される
アナログ画素信号Vin101 と同色の前回信号を選択出力
するために、一つ前の順番の色信号のサンプリングパル
スによって GRBディジタル画素データ106,105,107 を選
択することになる。図４の信号108 は、この関係を示し
ている。
部信号とのタイミング関係を示している。図４を参照す
ると、クロックCLK 113 は、画素順次に入力されるアナ
ログ画素信号Vin 101 に同期して発生している。また、
クロックCLK 113 の半周期分遅れたタイミングで、サン
プリングパルスSPG 111,SPR 110,およびSPB 112 が順番
に入力される。これらのサンプリングパルスで積算器40
a,40b,40c の各フリップフロップは、A/D 変換器30の出
力104 をラッチし、本回路10出力の GRBディジタル画素
データ106,105,107 を更新する。さらに、本回路10は、
出力の GRBディジタル画素データ106,105,107 のいずれ
かをセレクタ50によって選択出力(108)し、D/A 変換器6
0によって、アナログ画素信号102 に変換して、差動増
幅器20の反転入力にフィードバックしている。このと
き、フィードバックされるアナログ画素信号102 は前回
の同色の信号でなければならない。セレクタ50に入力さ
れるGRBディジタル画素データ106,105,107 は、各サン
プリングパルスSPG 111,SPR110,およびSPB 112 に同期
して順次ラッチされた今回入力の画素信号の積算値であ
る。したがって、セレクタ50は、本回路10に入力される
アナログ画素信号Vin101 と同色の前回信号を選択出力
するために、一つ前の順番の色信号のサンプリングパル
スによって GRBディジタル画素データ106,105,107 を選
択することになる。図４の信号108 は、この関係を示し
ている。
【００２１】図１を再び参照すると、差動増幅器20は、
アナログ画素信号Vin 101 とフィードバックされてきた
同色のアナログ画素信号102 との差分をとり、これを８
倍に増幅している。８倍に増幅する理由は、次ぎのとお
りである。次段のA/D 変換器30は、符号付きの８ビット
のA/D 変換器であるため、＋(27-1)〜−(27-1)の範囲の
値しかとれない。図３を参照して、仮にこれをフルスケ
ール(FS)として入力信号103 のレベルを設定した場合、
特にA/D 変換器30の出力信号にガンマ補正処理が施され
ているときなど、低輝度部分での入力信号のゲインが大
きくなり、なだらかに輝度が変化する低輝度部分で、偽
輪郭が現れるであろう。これを補償し、低輝度部分での
精度を向上させるため、差動増幅器20は、８倍の利得を
有する。このことによって、入力信号103 の中心部分、
すなわち、比較的小さな変化をする部分は、1/(210-1)
の分解能、すなわち、10ビット分解能のA/D 変換器に入
力されることに相当する。したがって、比較的小さな変
化をする部分での精度が向上する。
アナログ画素信号Vin 101 とフィードバックされてきた
同色のアナログ画素信号102 との差分をとり、これを８
倍に増幅している。８倍に増幅する理由は、次ぎのとお
りである。次段のA/D 変換器30は、符号付きの８ビット
のA/D 変換器であるため、＋(27-1)〜−(27-1)の範囲の
値しかとれない。図３を参照して、仮にこれをフルスケ
ール(FS)として入力信号103 のレベルを設定した場合、
特にA/D 変換器30の出力信号にガンマ補正処理が施され
ているときなど、低輝度部分での入力信号のゲインが大
きくなり、なだらかに輝度が変化する低輝度部分で、偽
輪郭が現れるであろう。これを補償し、低輝度部分での
精度を向上させるため、差動増幅器20は、８倍の利得を
有する。このことによって、入力信号103 の中心部分、
すなわち、比較的小さな変化をする部分は、1/(210-1)
の分解能、すなわち、10ビット分解能のA/D 変換器に入
力されることに相当する。したがって、比較的小さな変
化をする部分での精度が向上する。
【００２２】先ず、初期状態から本回路10がスタートし
た場合、図２の積算器40a のフリップフロップ42a はリ
セット状態にあるため、フィードバックされるアナログ
画素信号102 のレベルは、ゼロである。したがって、ア
ナログ画素信号Vin 101 は、差動増幅器30によって８倍
に増幅される。このため、図３に示すように、フルスケ
ールの８分の１のレベルがA/D 変換器30によってディジ
タル変換(104) され、各積算器40a,40b または40c に入
力される。図２に示されるように、積算器40aの内部で
は、フリップフロップ 43aの出力105aはリセット状態に
あるためゼロである。したがって、加算器41a の出力10
4aは、A/D 変換器30の変換出力104 と同じである。加算
器41a の出力104aは、サンプリングパルスSPR の立上が
りでフリップフロップ 42aにラッチされ、サンプリング
パルスSPR の立下がりでフリップフロップ 43aにラッチ
される。このため、最初はアナログ画素信号がフルスケ
ールの８分の１以下の低輝度信号の場合、正確な10ビッ
ト精度のディジタル変換データが各積算器にラッチされ
出力される。アナログ画素信号がフルスケールの８分の
１より大きい場合は、A/D 変換器出力はオーバーフロー
となり、下位７ビットすべて“１”のデータが、各積算
器にラッチされ出力される。
た場合、図２の積算器40a のフリップフロップ42a はリ
セット状態にあるため、フィードバックされるアナログ
画素信号102 のレベルは、ゼロである。したがって、ア
ナログ画素信号Vin 101 は、差動増幅器30によって８倍
に増幅される。このため、図３に示すように、フルスケ
ールの８分の１のレベルがA/D 変換器30によってディジ
タル変換(104) され、各積算器40a,40b または40c に入
力される。図２に示されるように、積算器40aの内部で
は、フリップフロップ 43aの出力105aはリセット状態に
あるためゼロである。したがって、加算器41a の出力10
4aは、A/D 変換器30の変換出力104 と同じである。加算
器41a の出力104aは、サンプリングパルスSPR の立上が
りでフリップフロップ 42aにラッチされ、サンプリング
パルスSPR の立下がりでフリップフロップ 43aにラッチ
される。このため、最初はアナログ画素信号がフルスケ
ールの８分の１以下の低輝度信号の場合、正確な10ビッ
ト精度のディジタル変換データが各積算器にラッチされ
出力される。アナログ画素信号がフルスケールの８分の
１より大きい場合は、A/D 変換器出力はオーバーフロー
となり、下位７ビットすべて“１”のデータが、各積算
器にラッチされ出力される。
【００２３】次ぎに、２度目の同色のアナログ画素信号
Vin 101 が入力されると、同色の積算器出力信号がアナ
ログ画素信号102 としてフィードバックされ、差動増幅
器20によって差分がとられる。今、差分信号103 がフル
スケールの８分の１以下であったとすると、A/D 変換器
30によって差分信号103 は正確にディジタル変換(104)
され、各積算器に入力される。図２において、積算器40
a の内部では、フリップフロップ43a の出力105aは前回
のデータを示しているため、加算器41a の出力104aは、
今回のディジタル変換データ104 と前回データを加算し
たものになる。これが、サンプリングパルスSPR の立上
がりでフリップフロップ42a にラッチされ、積算値とな
る。また、差分信号103 がフルスケールの８分の１より
大きかったとすると、A/D 変換器30の出力は、オーバー
フローとなり、前回のデータに下位７ビットすべて
“１”のデータが加算される。前回データもオーバーフ
ローしていたとすると、このとき積算値は、フルスケー
ルの８分の２を示している。したがって、フルスケール
のアナログ画素信号が入力されたとすると、８度目の同
色のアナログ画素信号Vin 101 の処理が終了した時点
で、積算値はフルスケールのデータを格納することにな
り、本回路10は10ビット精度のA/D 変換回路として機能
することになる。しかしながら、一度入力アナログ画素
信号にディジタル積算データが追従したのちは、通常は
隣接する同色の画素間においては相関が強いため、差動
増幅器20の出力信号103 、すなわち、今回アナログ画像
信号Vin 101とフィードバックされた積算値の差分は比
較的小さい。これを８倍してA/D 変換器30に入力するこ
とにより、本回路10は、比較的変化の小さい部分での分
解能が向上した10ビット精度のA/D 変換回路として動作
することになる。
Vin 101 が入力されると、同色の積算器出力信号がアナ
ログ画素信号102 としてフィードバックされ、差動増幅
器20によって差分がとられる。今、差分信号103 がフル
スケールの８分の１以下であったとすると、A/D 変換器
30によって差分信号103 は正確にディジタル変換(104)
され、各積算器に入力される。図２において、積算器40
a の内部では、フリップフロップ43a の出力105aは前回
のデータを示しているため、加算器41a の出力104aは、
今回のディジタル変換データ104 と前回データを加算し
たものになる。これが、サンプリングパルスSPR の立上
がりでフリップフロップ42a にラッチされ、積算値とな
る。また、差分信号103 がフルスケールの８分の１より
大きかったとすると、A/D 変換器30の出力は、オーバー
フローとなり、前回のデータに下位７ビットすべて
“１”のデータが加算される。前回データもオーバーフ
ローしていたとすると、このとき積算値は、フルスケー
ルの８分の２を示している。したがって、フルスケール
のアナログ画素信号が入力されたとすると、８度目の同
色のアナログ画素信号Vin 101 の処理が終了した時点
で、積算値はフルスケールのデータを格納することにな
り、本回路10は10ビット精度のA/D 変換回路として機能
することになる。しかしながら、一度入力アナログ画素
信号にディジタル積算データが追従したのちは、通常は
隣接する同色の画素間においては相関が強いため、差動
増幅器20の出力信号103 、すなわち、今回アナログ画像
信号Vin 101とフィードバックされた積算値の差分は比
較的小さい。これを８倍してA/D 変換器30に入力するこ
とにより、本回路10は、比較的変化の小さい部分での分
解能が向上した10ビット精度のA/D 変換回路として動作
することになる。
【００２４】図６は、本発明の画像信号のアナログ・デ
ィジタル変換回路の第二実施例を示す概略構成ブロック
図である。図６を参照すると、本回路11が、図１で示さ
れる第一実施例と異なる点は、アナログ画素信号入力が
色分離されて入力されていることである。したがって、
図１と比較すると、各アナログ画素信号入力、本例では
Rin201,Gin202 およびBin203、に対して、それぞれ差動
増幅器20a,20b および20c を有している。このためフィ
ードバック用の D/A変換器60a,60b,60c は、各色ごとに
設けられており、図１におけるセレクタ50は、設けられ
ていない。また、差動増幅器20a,20b,20c の出力信号20
7,208,209 のいずれかを選択して、A/D変換器30に入力
(103) するために、アナログマルチプレクサ21が設けら
れている。アナログマルチプレクサ21は、不図示のタイ
ミング制御回路から選択信号KA225,KB224 の供給を受け
る。この選択信号KA225,KB224 の状態によって、アナロ
グマルチプレクサ21は、差動増幅器20a,20b,20c の出力
信号207,208,209 のいずれか一つを選択する。その選択
出力103 は、A/D 変換器30の入力に接続される。その他
の構成は、図１と同じである。
ィジタル変換回路の第二実施例を示す概略構成ブロック
図である。図６を参照すると、本回路11が、図１で示さ
れる第一実施例と異なる点は、アナログ画素信号入力が
色分離されて入力されていることである。したがって、
図１と比較すると、各アナログ画素信号入力、本例では
Rin201,Gin202 およびBin203、に対して、それぞれ差動
増幅器20a,20b および20c を有している。このためフィ
ードバック用の D/A変換器60a,60b,60c は、各色ごとに
設けられており、図１におけるセレクタ50は、設けられ
ていない。また、差動増幅器20a,20b,20c の出力信号20
7,208,209 のいずれかを選択して、A/D変換器30に入力
(103) するために、アナログマルチプレクサ21が設けら
れている。アナログマルチプレクサ21は、不図示のタイ
ミング制御回路から選択信号KA225,KB224 の供給を受け
る。この選択信号KA225,KB224 の状態によって、アナロ
グマルチプレクサ21は、差動増幅器20a,20b,20c の出力
信号207,208,209 のいずれか一つを選択する。その選択
出力103 は、A/D 変換器30の入力に接続される。その他
の構成は、図１と同じである。
【００２５】図６を再び参照すると、本回路11の動作
は、第一実施例の場合と殆ど同じである。つまり、本回
路11は、10ビット精度のA/D 変換回路として機能する。
また、同色の画素間で明暗の差がある場合、差動増幅器
は、その差分を検出して８倍し、A/D 変換器30に入力す
る。このことにより、本回路11は、比較的変化の小さい
部分での分解能が向上した10ビット精度のA/D 変換回路
として動作することになる。
は、第一実施例の場合と殆ど同じである。つまり、本回
路11は、10ビット精度のA/D 変換回路として機能する。
また、同色の画素間で明暗の差がある場合、差動増幅器
は、その差分を検出して８倍し、A/D 変換器30に入力す
る。このことにより、本回路11は、比較的変化の小さい
部分での分解能が向上した10ビット精度のA/D 変換回路
として動作することになる。
【００２６】図７は、本発明の画像信号のアナログ・デ
ィジタル変換回路の第三実施例を示す概略構成ブロック
図である。図７を参照すると、本回路12が、図１で示さ
れる第一実施例と異なる点は、アナログ画素信号入力が
色分離されて入力されていることと、出力回路から初段
の差動増幅器へのフィードバックがない点である。本回
路12は、このフィードバックに代えて、各差動増幅器の
反転入力側に、同色のアナログ画素信号を次ぎの画素信
号が入力されるまでの期間遅延させるためのサンプルホ
ールド回路22a,22b,22c を備えている。さらに、本回路
12は、図６の第二実施例と同じく、各差動増幅器20a,20
b,20c の出力信号307,308,309 を選択するためのアナロ
グマルチプレクサ21を備えている。不図示のタイミング
回路は、アナログマルチプレクサ21の選択信号KA 325,K
B 324 によってアナログ画素信号を選択終了した直後
に、同色のサンプルホールド回路22a,22b,22c の各サン
プル信号SHR 326,SHG 327,SHB 328 を発生する。したが
って、サンプルホールド回路22a,22b,22c は、同色のア
ナログ画素信号入力に対して、１画素分遅延した画素信
号を出力する。その他の構成は、図１と同じである。
ィジタル変換回路の第三実施例を示す概略構成ブロック
図である。図７を参照すると、本回路12が、図１で示さ
れる第一実施例と異なる点は、アナログ画素信号入力が
色分離されて入力されていることと、出力回路から初段
の差動増幅器へのフィードバックがない点である。本回
路12は、このフィードバックに代えて、各差動増幅器の
反転入力側に、同色のアナログ画素信号を次ぎの画素信
号が入力されるまでの期間遅延させるためのサンプルホ
ールド回路22a,22b,22c を備えている。さらに、本回路
12は、図６の第二実施例と同じく、各差動増幅器20a,20
b,20c の出力信号307,308,309 を選択するためのアナロ
グマルチプレクサ21を備えている。不図示のタイミング
回路は、アナログマルチプレクサ21の選択信号KA 325,K
B 324 によってアナログ画素信号を選択終了した直後
に、同色のサンプルホールド回路22a,22b,22c の各サン
プル信号SHR 326,SHG 327,SHB 328 を発生する。したが
って、サンプルホールド回路22a,22b,22c は、同色のア
ナログ画素信号入力に対して、１画素分遅延した画素信
号を出力する。その他の構成は、図１と同じである。
【００２７】図７を再び参照すると、本回路12の動作
は、第一実施例および第二実施例の場合と殆ど同じであ
る。したがって、同色の画素間では相関が強いため、差
動増幅器の出力は比較的小さく、その差分を検出して８
倍し、A/D 変換器30に入力する。このことにより、本回
路12は、比較的変化の少ない部分での分解能が向上した
10ビット精度のA/D 変換回路として動作することにな
る。
は、第一実施例および第二実施例の場合と殆ど同じであ
る。したがって、同色の画素間では相関が強いため、差
動増幅器の出力は比較的小さく、その差分を検出して８
倍し、A/D 変換器30に入力する。このことにより、本回
路12は、比較的変化の少ない部分での分解能が向上した
10ビット精度のA/D 変換回路として動作することにな
る。
【００２８】本発明の第四実施例は、図１、図６および
図７に示される第一実施例ないし第三実施例の概略構成
図において、図８に示すように、A/D 変換器30の直後に
逆特性回路31を設けて構成される。この逆特性回路31
は、A/D 変換器30の変換特性に対して、逆特性データを
記憶したルックアップテーブルとしてのメモリ領域を備
えている。本実施例では、A/D 変換器30は、たとえば図
５に示すような小信号に対しては精度よく、大信号に対
しては粗く変換するような非線形な変換特性を有してい
る。
図７に示される第一実施例ないし第三実施例の概略構成
図において、図８に示すように、A/D 変換器30の直後に
逆特性回路31を設けて構成される。この逆特性回路31
は、A/D 変換器30の変換特性に対して、逆特性データを
記憶したルックアップテーブルとしてのメモリ領域を備
えている。本実施例では、A/D 変換器30は、たとえば図
５に示すような小信号に対しては精度よく、大信号に対
しては粗く変換するような非線形な変換特性を有してい
る。
【００２９】したがって、本実施例では、A/D 変換器30
の出力104 を逆特性回路31に入力し、ルックアップテー
ブルによって逆特性変換して、ディジタル画素信号104
をリニアな特性に戻している(120)。このリニア特性のデ
ィジタル画素信号120 は、積算器40a,40b,40c によって
それぞれ対応する色信号ごとに積算される。これを上記
第一実施例ないし第三実施例に適用することによって、
これらの実施例は、比較的変化の小さい信号に対しては
高分解能となり、かつ、画素間の急激な変化にも追従で
きるようになる。
の出力104 を逆特性回路31に入力し、ルックアップテー
ブルによって逆特性変換して、ディジタル画素信号104
をリニアな特性に戻している(120)。このリニア特性のデ
ィジタル画素信号120 は、積算器40a,40b,40c によって
それぞれ対応する色信号ごとに積算される。これを上記
第一実施例ないし第三実施例に適用することによって、
これらの実施例は、比較的変化の小さい信号に対しては
高分解能となり、かつ、画素間の急激な変化にも追従で
きるようになる。
【００３０】
【発明の効果】このように本発明によれば、画像信号の
アナログ・ディジタル変換回路に、ビット数の少ない安
価なA/D 変換器を用いて、高分解能のアナログ・ディジ
タル変換回路を構成できるので、コストダウンが期待で
きるという効果がある。
アナログ・ディジタル変換回路に、ビット数の少ない安
価なA/D 変換器を用いて、高分解能のアナログ・ディジ
タル変換回路を構成できるので、コストダウンが期待で
きるという効果がある。
【図１】本発明の画像信号のアナログ・ディジタル変換
回路を実現する第一実施例の概略構成を示すブロック図
である。
回路を実現する第一実施例の概略構成を示すブロック図
である。
【図２】図１の積算器の概略回路構成を示すブロック図
である。
である。
【図３】図１の A/D変換器の変換範囲を示す図である。
【図４】図１の各部動作のタイミングを示す図である。
【図５】本発明の実施例における A/D変換器の非線形変
換特性の例を示す図である。
換特性の例を示す図である。
【図６】本発明の画像信号のアナログ・ディジタル変換
回路を実現する第二実施例の概略構成を示すブロック図
である。
回路を実現する第二実施例の概略構成を示すブロック図
である。
【図７】本発明の画像信号のアナログ・ディジタル変換
回路を実現する第三実施例の概略構成を示すブロック図
である。
回路を実現する第三実施例の概略構成を示すブロック図
である。
【図８】図１、図６および図７に示す概略構成ブロック
図において、逆特性回路を付加した変形例を示す部分ブ
ロック図である。
図において、逆特性回路を付加した変形例を示す部分ブ
ロック図である。
10,11,12 アナログ・ディジタル変換回路 20,20a,20b,20c 差動増幅器 21 アナログマルチプレクサ 22a,22b,22c サンプルホールド回路 30 A/D 変換器 40a,40b,40c 積算器 50 セレクタ 60,60a,60b,60c D/A 変換器
Claims (5)
- 【請求項１】 複数の色成分について入力される第１の
アナログ信号を対応する第１のディジタル信号に変換す
る画像信号のアナログ・ディジタル変換回路において、
該回路は、 第１のアナログ信号と１画素分前の第２のアナログ信号
との差分を対応する色成分ごとにとり、該差分を第３の
アナログ信号として出力する差分手段と、 第３のアナログ信号を対応する第２のディジタル信号に
変換するアナログ・ディジタル変換手段と、 第２のディジタル信号を色成分ごとに積算し、その積算
結果を前記第１のディジタル信号として色成分ごとに出
力する積算手段とを備えることを特徴とする画像信号の
アナログ・ディジタル変換回路。 - 【請求項２】 複数の色成分について巡回的に点順次に
入力される第１のアナログ信号を対応する第１のディジ
タル信号に変換する画像信号のアナログ・ディジタル変
換回路において、該回路は、 第２のアナログ信号を対応する第２のディジタル信号に
変換するアナログ・ディジタル変換手段と、 第２のディジタル信号を色成分ごとに積算し、その積算
結果を前記第１のディジタル信号として色成分ごとに出
力する積算手段と、 第１のディジタル信号を対応する第３のアナログ信号に
点順次で変換するディジタル・アナログ変換手段と、 第１のアナログ信号と第３のアナログ信号との差分を対
応する色成分ごとにとり、該差分を前記第２のアナログ
信号としてアナログ・ディジタル変換手段へ出力する差
分手段とを備えることを特徴とする画像信号のアナログ
・ディジタル変換回路。 - 【請求項３】 複数の色成分について並列的に入力され
る第１のアナログ信号を対応する第１のディジタル信号
に変換する画像信号のアナログ・ディジタル変換回路に
おいて、該回路は、 第２のアナログ信号を対応する第２のディジタル信号に
変換するアナログ・ディジタル変換手段と、 第２のディジタル信号を色成分ごとに積算し、その積算
結果を前記第１のディジタル信号として色成分ごとに出
力する積算手段と、 第１のディジタル信号を対応する第３のアナログ信号に
変換するディジタル・アナログ変換手段と、 該第３のアナログ信号と第１のアナログ信号との差分を
対応する色成分ごとにとる差分手段と、 該差分を前記第２のアナログ信号として前記アナログ・
ディジタル変換手段へ色成分について巡回的に出力する
アナログマルチプレクサ手段とを備えることを特徴とす
る画像信号のアナログ・ディジタル変換回路。 - 【請求項４】 複数の色成分について並列的に入力され
る第１のアナログ信号を対応する第１のディジタル信号
に変換する画像信号のアナログ・ディジタル変換回路に
おいて、該回路は、 第１のアナログ信号を色成分ごとに次のアナログ信号入
力まで同期遅延させ、該遅延された第２のアナログ信号
を出力するサンプルホールド手段と、 第１のアナログ信号と前記第２のアナログ信号との差分
を色成分ごとにとる差分手段と、 該差分を第３のアナログ信号として色成分について巡回
的に出力するアナログマルチプレクサ手段と、 該第３のアナログ信号を対応する第２のディジタル信号
に変換するアナログ・ディジタル変換手段と、 該第２のディジタル信号を色成分ごとに積算し、その積
算結果を前記第１のディジタル信号として色成分ごとに
出力する積算手段とを備えることを特徴とする画像信号
のアナログ・ディジタル変換回路。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載の画像信号のアナログ・ディジタル変換回路におい
て、前記アナログ・ディジタル変換手段の有する非線形
な変換特性を逆特性補正する補正手段を前記アナログ・
ディジタル変換手段の次段に設けたことを特徴とする画
像信号のアナログ・ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244782A JPH0697826A (ja) | 1992-09-14 | 1992-09-14 | 画像信号のアナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244782A JPH0697826A (ja) | 1992-09-14 | 1992-09-14 | 画像信号のアナログ・ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697826A true JPH0697826A (ja) | 1994-04-08 |
Family
ID=17123846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244782A Withdrawn JPH0697826A (ja) | 1992-09-14 | 1992-09-14 | 画像信号のアナログ・ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300591A (ja) * | 2001-03-30 | 2002-10-11 | Hitachi Ltd | 半導体集積回路および撮像システム |
-
1992
- 1992-09-14 JP JP4244782A patent/JPH0697826A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300591A (ja) * | 2001-03-30 | 2002-10-11 | Hitachi Ltd | 半導体集積回路および撮像システム |
| JP4574045B2 (ja) * | 2001-03-30 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路および撮像システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100753232B1 (ko) | 이미지센서를 위한 전위신호를 처리하는 방법 및 장치 | |
| US5457494A (en) | Image pickup signal processing apparatus | |
| JPH0775026A (ja) | 撮像装置 | |
| JPH1065973A (ja) | 固体撮像装置 | |
| JPS6365719A (ja) | 映像信号処理装置 | |
| US6353405B1 (en) | Low distortion video analog-to-digital converter | |
| JPH0697826A (ja) | 画像信号のアナログ・ディジタル変換回路 | |
| JPS60107932A (ja) | アナログ・デイジタル変換装置 | |
| JPH0795817B2 (ja) | 誤差補正付きデジタルテレビジョン信号処理装置 | |
| US4924224A (en) | High-accuracy A/D converter | |
| KR100270722B1 (ko) | 디지탈화상 보정장치 및 디스플레이장치 | |
| JP3371689B2 (ja) | Ａ／ｄ変換基準電圧設定回路 | |
| JP4741057B2 (ja) | イメージデータのガンマ補正装置 | |
| JPH0697827A (ja) | アナログ・ディジタル変換回路 | |
| JP3006291B2 (ja) | テレビジョンカメラのアナログ／ディジタル変換装置 | |
| JP2571456B2 (ja) | 疑似アンチエイリアシング処理回路 | |
| JPH08172356A (ja) | Ａ／ｄ変換装置および撮像装置 | |
| KR930011572B1 (ko) | 아날로그-디지탈 영상신호 변환장치 | |
| JP2505906B2 (ja) | 原稿読取装置 | |
| JP4103901B2 (ja) | 固体撮像装置 | |
| JP2962493B2 (ja) | 色分離回路 | |
| JPH0779345A (ja) | イメージセンサ出力補正回路 | |
| JP2568056Y2 (ja) | テレビジョン信号の自動利得制御装置 | |
| JPH06112828A (ja) | アナログ・ディジタル変換回路 | |
| JPH11177998A (ja) | 信号処理回路および固体撮像素子の出力信号処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |