JPH06112828A - アナログ・ディジタル変換回路 - Google Patents
アナログ・ディジタル変換回路Info
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- JPH06112828A JPH06112828A JP25645292A JP25645292A JPH06112828A JP H06112828 A JPH06112828 A JP H06112828A JP 25645292 A JP25645292 A JP 25645292A JP 25645292 A JP25645292 A JP 25645292A JP H06112828 A JPH06112828 A JP H06112828A
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Abstract
(57)【要約】
【目的】低分解能の A/D変換器を使用し回路に可変でき
るニー特性を持たせダイナミックレンジを拡大したアナ
ログ・ディジタル変換回路を提供。 【構成】アナログ・ディジタル変換回路10は、入力され
るアナログ画素信号Vin101を２系統に分ける。一方の系
統は増幅器20に接続され、その出力102 は、A/D変換器3
0に接続される。他方の系統は、直接 A/D変換器31に接
続される。 A/D変換器30,31 の出力103,104 は、加算器
40にそれぞれ接続される。加算器40は、入力103、104 を
合成してディジタル画素信号Vout105 を生成し、本回路
10の出力とする。増幅器20を可変利得増幅器とし外部よ
り利得を可変することにより、ニー特性を変化させる構
成とすることができる。また、すべての系統に可変利得
増幅器を設ける構成とすることもできる。さらに、Vin1
01を２系統を超える多系統に分け、それぞれに可変利得
増幅器および A/D変換器を設ける構成としてもよい。
るニー特性を持たせダイナミックレンジを拡大したアナ
ログ・ディジタル変換回路を提供。 【構成】アナログ・ディジタル変換回路10は、入力され
るアナログ画素信号Vin101を２系統に分ける。一方の系
統は増幅器20に接続され、その出力102 は、A/D変換器3
0に接続される。他方の系統は、直接 A/D変換器31に接
続される。 A/D変換器30,31 の出力103,104 は、加算器
40にそれぞれ接続される。加算器40は、入力103、104 を
合成してディジタル画素信号Vout105 を生成し、本回路
10の出力とする。増幅器20を可変利得増幅器とし外部よ
り利得を可変することにより、ニー特性を変化させる構
成とすることができる。また、すべての系統に可変利得
増幅器を設ける構成とすることもできる。さらに、Vin1
01を２系統を超える多系統に分け、それぞれに可変利得
増幅器および A/D変換器を設ける構成としてもよい。
Description
【０００１】
【産業上の利用分野】本発明は、非線形な入出力特性を
持つアナログ・ディジタル変換回路に関し、詳しくはた
とえばビデオカメラ・電子スチルカメラ等の撮像部に好
適なニー(Knee)特性を持ったアナログ・ディジタル変換
回路に関する。
持つアナログ・ディジタル変換回路に関し、詳しくはた
とえばビデオカメラ・電子スチルカメラ等の撮像部に好
適なニー(Knee)特性を持ったアナログ・ディジタル変換
回路に関する。
【０００２】
【従来の技術】従来、ニー特性補正回路とアナログ・デ
ィジタル変換器（以下、 A/D変換器と称する。）とは、
別々の回路で構成されている。たとえば、 A/D変換器の
前段にアナログ・ニー特性補正回路を設ける場合と、 A
/D変換器の次段にディジタル信号処理回路を設ける場合
とがある。前者の場合は、たとえばガンマ補正回路のよ
うに折線直線で近似させる場合がある。後者の場合は、
たとえばメモリ領域にディジタル入力信号レベルに対応
してディジタル出力信号レベルを設定したルックアップ
テーブルを設ける。ディジタル入力信号は、このルック
アップテーブルを参照することによって、ニー特性を有
するディジタル出力信号に変換される。後者の場合のル
ックアップテーブルは、外部の制御回路からのプログラ
ム制御によってデータを更新することが可能である。こ
こで、ニー特性とは、撮像部の光電面照度がある値以上
になると出力に飽和特性を持たせることをいう。ハイラ
イトのレベルの圧縮に有効である。
ィジタル変換器（以下、 A/D変換器と称する。）とは、
別々の回路で構成されている。たとえば、 A/D変換器の
前段にアナログ・ニー特性補正回路を設ける場合と、 A
/D変換器の次段にディジタル信号処理回路を設ける場合
とがある。前者の場合は、たとえばガンマ補正回路のよ
うに折線直線で近似させる場合がある。後者の場合は、
たとえばメモリ領域にディジタル入力信号レベルに対応
してディジタル出力信号レベルを設定したルックアップ
テーブルを設ける。ディジタル入力信号は、このルック
アップテーブルを参照することによって、ニー特性を有
するディジタル出力信号に変換される。後者の場合のル
ックアップテーブルは、外部の制御回路からのプログラ
ム制御によってデータを更新することが可能である。こ
こで、ニー特性とは、撮像部の光電面照度がある値以上
になると出力に飽和特性を持たせることをいう。ハイラ
イトのレベルの圧縮に有効である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、たとえば、前者のアナログ・ニー特
性補正回路を設ける場合、ニー回路の特性（伝達曲線特
性）は、設計時に決定する必要があり、調整あるいは操
作の段階で自由に特性を設定して最適状態に補正できな
いという未解決の課題がある。また、後者のルックアッ
プテーブルを設ける場合、前段の A/D変換器は、高精度
のものが必要である。特にビデオカメラ等に使用する場
合には A/D変換器の分解能は、10ビット必要であり、高
価であるという未解決の課題がある。
来技術においては、たとえば、前者のアナログ・ニー特
性補正回路を設ける場合、ニー回路の特性（伝達曲線特
性）は、設計時に決定する必要があり、調整あるいは操
作の段階で自由に特性を設定して最適状態に補正できな
いという未解決の課題がある。また、後者のルックアッ
プテーブルを設ける場合、前段の A/D変換器は、高精度
のものが必要である。特にビデオカメラ等に使用する場
合には A/D変換器の分解能は、10ビット必要であり、高
価であるという未解決の課題がある。
【０００４】本発明はこのような従来技術の欠点を解消
し、安価な低分解能の A/D変換器を使用し回路にニー特
性を持たせることで入出力ダイナミックレンジを拡大
し、また、ニー特性を外部から可変できるアナログ・デ
ィジタル変換回路を提供することを目的とする。
し、安価な低分解能の A/D変換器を使用し回路にニー特
性を持たせることで入出力ダイナミックレンジを拡大
し、また、ニー特性を外部から可変できるアナログ・デ
ィジタル変換回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、非線形な入出力特性を有するアナログ・
ディジタル変換回路において、この回路は、アナログ入
力信号を受ける入力端子と、この入力端子に接続され、
アナログ入力信号を増幅する増幅手段と、この増幅手段
の出力する信号を対応の第１のディジタル信号に変換す
る第１の信号変換手段と、上記入力手段に接続され、ア
ナログ入力信号を対応の第２のディジタル信号に変換す
る第２の信号変換手段と、第１および第２のディジタル
信号を加算し、その結果を表わす第３のディジタル信号
を出力する加算出力手段とを含むことを特徴としてい
る。
決するために、非線形な入出力特性を有するアナログ・
ディジタル変換回路において、この回路は、アナログ入
力信号を受ける入力端子と、この入力端子に接続され、
アナログ入力信号を増幅する増幅手段と、この増幅手段
の出力する信号を対応の第１のディジタル信号に変換す
る第１の信号変換手段と、上記入力手段に接続され、ア
ナログ入力信号を対応の第２のディジタル信号に変換す
る第２の信号変換手段と、第１および第２のディジタル
信号を加算し、その結果を表わす第３のディジタル信号
を出力する加算出力手段とを含むことを特徴としてい
る。
【０００６】また、非線形な入出力特性を有するアナロ
グ・ディジタル変換回路において、この回路は、アナロ
グ入力信号を受ける入力端子と、この入力端子に接続さ
れ、アナログ入力信号を増幅する第１の増幅手段と、こ
の第１の増幅手段の出力する信号を対応の第１のディジ
タル信号に変換する第１の信号変換手段と、上記入力手
段に接続され、アナログ入力信号を増幅する第２の増幅
手段と、この第２の増幅手段の出力する信号を対応の第
２のディジタル信号に変換する第２の信号変換手段と、
第１および第２のディジタル信号を加算し、その結果を
表わす第３のディジタル信号を出力する加算出力手段と
を含むことを特徴としている。
グ・ディジタル変換回路において、この回路は、アナロ
グ入力信号を受ける入力端子と、この入力端子に接続さ
れ、アナログ入力信号を増幅する第１の増幅手段と、こ
の第１の増幅手段の出力する信号を対応の第１のディジ
タル信号に変換する第１の信号変換手段と、上記入力手
段に接続され、アナログ入力信号を増幅する第２の増幅
手段と、この第２の増幅手段の出力する信号を対応の第
２のディジタル信号に変換する第２の信号変換手段と、
第１および第２のディジタル信号を加算し、その結果を
表わす第３のディジタル信号を出力する加算出力手段と
を含むことを特徴としている。
【０００７】さらに、上記回路において、各増幅手段
は、利得を変化させることができることを特徴としてい
る。
は、利得を変化させることができることを特徴としてい
る。
【０００８】
【作用】本発明によれば、増幅手段は、２以上の系統に
分離したアナログ入力信号系統のいずれかもしくはすべ
ての系統に挿入され、アナログ入力信号を増幅する。系
統毎の信号変換手段は、各系統のアナログ信号をそれぞ
れディジタル信号に変換する。加算出力手段は、これら
のディジタル信号をすべて加算し出力する。これによ
り、１つの系統のディジタル信号出力に他の系統のディ
ジタル信号出力が加算され、加算結果の信号はニー特性
を有することになる。また、上記増幅手段は、それぞれ
に利得を変化させることもできる。
分離したアナログ入力信号系統のいずれかもしくはすべ
ての系統に挿入され、アナログ入力信号を増幅する。系
統毎の信号変換手段は、各系統のアナログ信号をそれぞ
れディジタル信号に変換する。加算出力手段は、これら
のディジタル信号をすべて加算し出力する。これによ
り、１つの系統のディジタル信号出力に他の系統のディ
ジタル信号出力が加算され、加算結果の信号はニー特性
を有することになる。また、上記増幅手段は、それぞれ
に利得を変化させることもできる。
【０００９】
【実施例】次に添付図面を参照して本発明によるアナロ
グ・ディジタル変換回路の実施例を詳細に説明する。図
中、同一符号は、同一または相当部分を表す。図１は、
本発明のアナログ・ディジタル変換回路の実施例を示す
概略構成ブロック図である。図２は、同実施例における
入出力特性の例を表す図である。
グ・ディジタル変換回路の実施例を詳細に説明する。図
中、同一符号は、同一または相当部分を表す。図１は、
本発明のアナログ・ディジタル変換回路の実施例を示す
概略構成ブロック図である。図２は、同実施例における
入出力特性の例を表す図である。
【００１０】図１を参照すると、本実施例によるアナロ
グ・ディジタル変換回路10は、アナログ画素信号Vin 10
1 を入力し、これを２系統に分けている。一方の系統は
増幅器20に接続され、その出力102 は、 A/D変換器30に
接続されている。他方の系統は直接 A/D変換器31に接続
されている。これら A/D変換器30,31 の出力103,104
は、加算器40にそれぞれ接続されている。加算器40は、
入力103,104 を合成してディジタル画素信号Vout105 を
生成し、本回路10の出力としている。
グ・ディジタル変換回路10は、アナログ画素信号Vin 10
1 を入力し、これを２系統に分けている。一方の系統は
増幅器20に接続され、その出力102 は、 A/D変換器30に
接続されている。他方の系統は直接 A/D変換器31に接続
されている。これら A/D変換器30,31 の出力103,104
は、加算器40にそれぞれ接続されている。加算器40は、
入力103,104 を合成してディジタル画素信号Vout105 を
生成し、本回路10の出力としている。
【００１１】増幅器20は、たとえば４倍の利得を有し、
アナログ画素信号Vin 101 と不図示である基準電圧との
差分を増幅する差動増幅回路である。 A/D変換器30は、
８ビットの分解能を備えており、増幅器20のアナログ出
力102 が A/D変換器30の入力に接続されている。 A/D変
換器30のディジタル出力103 は、加算器40の一方の入力
に接続されている。 A/D変換器31は、 A/D変換器30と同
じく８ビットの分解能を備えており、アナログ画素信号
Vin 101 が A/D変換器31の入力に接続されている。 A/D
変換器31のディジタル出力104 は、加算器40の他方の入
力に接続されている。本実施例においては加算器40は、
８ビットのデータで表される入力信号103 と同じく８ビ
ットのデータで表される入力信号104 を加算するのであ
るから、９ビットの加算器でよい。加算器40は、分解能
９ビットの階調を持つディジタル画素信号Vout105 を生
成し、本回路10の出力としている。
アナログ画素信号Vin 101 と不図示である基準電圧との
差分を増幅する差動増幅回路である。 A/D変換器30は、
８ビットの分解能を備えており、増幅器20のアナログ出
力102 が A/D変換器30の入力に接続されている。 A/D変
換器30のディジタル出力103 は、加算器40の一方の入力
に接続されている。 A/D変換器31は、 A/D変換器30と同
じく８ビットの分解能を備えており、アナログ画素信号
Vin 101 が A/D変換器31の入力に接続されている。 A/D
変換器31のディジタル出力104 は、加算器40の他方の入
力に接続されている。本実施例においては加算器40は、
８ビットのデータで表される入力信号103 と同じく８ビ
ットのデータで表される入力信号104 を加算するのであ
るから、９ビットの加算器でよい。加算器40は、分解能
９ビットの階調を持つディジタル画素信号Vout105 を生
成し、本回路10の出力としている。
【００１２】図２を参照して、上記構成における動作を
説明する。本実施例では、アナログ画素信号Vin 101 の
フルスケールは、 A/D変換器31の入力ダイナミックレン
ジと一致するように設定してある。したがって、図２
(B) に示すようにアナログ入力とディジタル出力の入出
力特性は直線的である。一方、増幅器20の出力102 は、
アナログ画素信号Vin 101 を４倍したレベルを有するの
で、そのフルスケールは、 A/D変換器30の入力ダイナミ
ックレンジの４倍となる。すなわち、図２(A) に示すよ
うにアナログ入力信号102 のフルスケールの４分の１の
レベルで、 A/D変換器30は飽和する。ここで重要なこと
は、 A/D変換器30は、入力信号102 がフルスケールにな
ったときに 「0」にリセットされない飽和形であることで
ある。したがって、加算器40において A/D変換器30と A
/D変換器31の出力103,104 を加算した結果は、図２(C)
に示すように、９ビットの精度を持ち、かつ、ニー特性
を持ったディジタル画素信号Vout105 となる。
説明する。本実施例では、アナログ画素信号Vin 101 の
フルスケールは、 A/D変換器31の入力ダイナミックレン
ジと一致するように設定してある。したがって、図２
(B) に示すようにアナログ入力とディジタル出力の入出
力特性は直線的である。一方、増幅器20の出力102 は、
アナログ画素信号Vin 101 を４倍したレベルを有するの
で、そのフルスケールは、 A/D変換器30の入力ダイナミ
ックレンジの４倍となる。すなわち、図２(A) に示すよ
うにアナログ入力信号102 のフルスケールの４分の１の
レベルで、 A/D変換器30は飽和する。ここで重要なこと
は、 A/D変換器30は、入力信号102 がフルスケールにな
ったときに 「0」にリセットされない飽和形であることで
ある。したがって、加算器40において A/D変換器30と A
/D変換器31の出力103,104 を加算した結果は、図２(C)
に示すように、９ビットの精度を持ち、かつ、ニー特性
を持ったディジタル画素信号Vout105 となる。
【００１３】図３は、本発明のアナログ・ディジタル変
換回路の第二の回路例を示す概略構成ブロック図であ
る。図４は、同回路例における入出力特性の例を表す図
である。図３を参照すると、本回路11の回路構成は、図
１と概ね同様である。すなわち、図１と異なるところ
は、図１における増幅器20の代わりに可変利得増幅器21
を使用したことである。可変利得増幅器21は、本回路11
の外部からの操作によって利得を可変することができる
構造となっている。以下の構成は、図１と同じであるの
で詳細な説明を省略する。 A/D変換器30と A/D変換器31
のディジタル出力111,112 は、加算器40で加算される。
加算器40は、分解能９ビットの階調を持つディジタル画
素信号Vout113 を生成し、本回路11の出力としている。
換回路の第二の回路例を示す概略構成ブロック図であ
る。図４は、同回路例における入出力特性の例を表す図
である。図３を参照すると、本回路11の回路構成は、図
１と概ね同様である。すなわち、図１と異なるところ
は、図１における増幅器20の代わりに可変利得増幅器21
を使用したことである。可変利得増幅器21は、本回路11
の外部からの操作によって利得を可変することができる
構造となっている。以下の構成は、図１と同じであるの
で詳細な説明を省略する。 A/D変換器30と A/D変換器31
のディジタル出力111,112 は、加算器40で加算される。
加算器40は、分解能９ビットの階調を持つディジタル画
素信号Vout113 を生成し、本回路11の出力としている。
【００１４】図４を参照して、上記構成における動作を
説明する。本回路例では、アナログ画素信号Vin 101 の
フルスケールは、 A/D変換器31の入力ダイナミックレン
ジと一致するように設定してある。したがって、図４
(B) に示すようにアナログ入力とディジタル出力の入出
力特性は直線的である。一方、可変利得増幅器21の出力
102 は、アナログ画素信号Vin 101 を任意に設定した利
得のレベルを有するので、そのフルスケールは、 A/D変
換器30の入力ダイナミックレンジの設定倍となる。すな
わち、図４(A) に示すようにアナログ入力信号110 のフ
ルスケールの利得分の１のレベルで、 A/D変換器30は飽
和する。したがって、加算器40において A/D変換器30と
A/D変換器31の出力111,112 を加算した結果は、図４
(C) に示すように、９ビットの精度を持ち、かつ、ニー
特性を持ったディジタル画素信号Vout113 となる。ここ
で、 A/D変換器31の入出力特性は、可変利得増幅器21の
利得を４倍としたときは、図４(A) に示される破線111a
で表され、可変利得増幅器21の利得を３倍としたとき
は、図４(A) に示される実線111bで表される。この結
果、加算器40のディジタル画素信号Vout113 は、図４
(C) の破線111aと実線111bに示されるようになり、ニー
点が変化する。このように、可変利得増幅器21の利得を
変化させることにより、希望するニー点を持つ入出力特
性を得ることができる。
説明する。本回路例では、アナログ画素信号Vin 101 の
フルスケールは、 A/D変換器31の入力ダイナミックレン
ジと一致するように設定してある。したがって、図４
(B) に示すようにアナログ入力とディジタル出力の入出
力特性は直線的である。一方、可変利得増幅器21の出力
102 は、アナログ画素信号Vin 101 を任意に設定した利
得のレベルを有するので、そのフルスケールは、 A/D変
換器30の入力ダイナミックレンジの設定倍となる。すな
わち、図４(A) に示すようにアナログ入力信号110 のフ
ルスケールの利得分の１のレベルで、 A/D変換器30は飽
和する。したがって、加算器40において A/D変換器30と
A/D変換器31の出力111,112 を加算した結果は、図４
(C) に示すように、９ビットの精度を持ち、かつ、ニー
特性を持ったディジタル画素信号Vout113 となる。ここ
で、 A/D変換器31の入出力特性は、可変利得増幅器21の
利得を４倍としたときは、図４(A) に示される破線111a
で表され、可変利得増幅器21の利得を３倍としたとき
は、図４(A) に示される実線111bで表される。この結
果、加算器40のディジタル画素信号Vout113 は、図４
(C) の破線111aと実線111bに示されるようになり、ニー
点が変化する。このように、可変利得増幅器21の利得を
変化させることにより、希望するニー点を持つ入出力特
性を得ることができる。
【００１５】図５は、本発明のアナログ・ディジタル変
換回路の第三の回路例を示す概略構成ブロック図であ
る。図５を参照すると、本回路12の回路構成は、図３と
概ね同様である。図５において、本回路12は、アナログ
画素信号Vin 101 を入力し、これを２系統に分けてい
る。一方の系統は可変利得増幅器21に接続され、その出
力120 は、 A/D変換器30に接続されている。他方の系統
は可変利得増幅器22に接続され、その出力121 は、 A/D
変換器31に接続されている。可変利得増幅器21,22は、
本回路12の外部からの操作によって利得を可変すること
ができる構造となっている。以下の構成は、図３と同じ
であるので詳細な説明は省略する。加算器40は、分解能
９ビットの階調を持つディジタル画素信号Vout124 を生
成し、本回路12の出力としている。
換回路の第三の回路例を示す概略構成ブロック図であ
る。図５を参照すると、本回路12の回路構成は、図３と
概ね同様である。図５において、本回路12は、アナログ
画素信号Vin 101 を入力し、これを２系統に分けてい
る。一方の系統は可変利得増幅器21に接続され、その出
力120 は、 A/D変換器30に接続されている。他方の系統
は可変利得増幅器22に接続され、その出力121 は、 A/D
変換器31に接続されている。可変利得増幅器21,22は、
本回路12の外部からの操作によって利得を可変すること
ができる構造となっている。以下の構成は、図３と同じ
であるので詳細な説明は省略する。加算器40は、分解能
９ビットの階調を持つディジタル画素信号Vout124 を生
成し、本回路12の出力としている。
【００１６】上記構成における動作を説明する。本回路
例では、アナログ画素信号Vin 101のフルスケールは、
可変利得増幅器21,22 の利得をそれぞれ１としたとき、
A/D変換器30,31 の入力ダイナミックレンジと一致する
ように設定してある。このときは、 A/D変換器30,31 の
アナログ入力とディジタル出力の入出力特性は、図４
(B) に示すように直線的となる。また、可変利得増幅器
21,22 の出力120,121 は、アナログ画素信号Vin 101 を
任意に設定した利得のレベルを有するので、そのフルス
ケールは、 A/D変換器30,31 の入力ダイナミックレンジ
のそれぞれの設定倍となる。すなわち、図４(A) に示す
ようにアナログ入力信号120,121 のフルスケールのそれ
ぞれの利得分の１のレベルで、 A/D変換器30,31 は飽和
する。ここで重要なことは、 A/D変換器31は、 A/D変換
器30と同じく飽和形であることである。このように、可
変利得増幅器21,22 は、利得を１を超える値に設定した
とき、ニー特性を２か所に持たせることができる。この
とき、高輝度側のニー特性は、飽和特性（クリップ特
性）となる。
例では、アナログ画素信号Vin 101のフルスケールは、
可変利得増幅器21,22 の利得をそれぞれ１としたとき、
A/D変換器30,31 の入力ダイナミックレンジと一致する
ように設定してある。このときは、 A/D変換器30,31 の
アナログ入力とディジタル出力の入出力特性は、図４
(B) に示すように直線的となる。また、可変利得増幅器
21,22 の出力120,121 は、アナログ画素信号Vin 101 を
任意に設定した利得のレベルを有するので、そのフルス
ケールは、 A/D変換器30,31 の入力ダイナミックレンジ
のそれぞれの設定倍となる。すなわち、図４(A) に示す
ようにアナログ入力信号120,121 のフルスケールのそれ
ぞれの利得分の１のレベルで、 A/D変換器30,31 は飽和
する。ここで重要なことは、 A/D変換器31は、 A/D変換
器30と同じく飽和形であることである。このように、可
変利得増幅器21,22 は、利得を１を超える値に設定した
とき、ニー特性を２か所に持たせることができる。この
とき、高輝度側のニー特性は、飽和特性（クリップ特
性）となる。
【００１７】図３および図５に示した回路例によれば、
ニー点を変化させることができるので、ビデオカメラ・
電子スチルカメラ等の撮像条件に合わせて、入出力特性
の最適化を行うことができ、画質の向上を図ることがで
きる。
ニー点を変化させることができるので、ビデオカメラ・
電子スチルカメラ等の撮像条件に合わせて、入出力特性
の最適化を行うことができ、画質の向上を図ることがで
きる。
【００１８】なお、上記実施例において、アナログ画素
信号Vin101を２系統に分離した場合について説明した
が、これに限るものではなく、３系統以上に分離してそ
れぞれに可変利得増幅器を設け、ニー点を３か所以上持
たせた入出力特性を得ることもできる。
信号Vin101を２系統に分離した場合について説明した
が、これに限るものではなく、３系統以上に分離してそ
れぞれに可変利得増幅器を設け、ニー点を３か所以上持
たせた入出力特性を得ることもできる。
【００１９】
【発明の効果】このように本発明によれば、増幅手段
は、複数系統に分離したアナログ入力信号を増幅し、信
号変換手段は、各系統のアナログ信号をそれぞれディジ
タル信号に変換し、加算出力手段は、これらのディジタ
ル信号をすべて加算し出力する。また、上記増幅手段
は、それぞれに利得を可変することもできる。したがっ
て、ニー特性を持たせることができ、広いダイナミック
レンジを有するアナログ・ディジタル変換回路を実現で
きるという効果がある。また、ニー点を変化させること
ができるので、入出力特性を最適化でき、画質の向上を
図ることができるという効果がある。
は、複数系統に分離したアナログ入力信号を増幅し、信
号変換手段は、各系統のアナログ信号をそれぞれディジ
タル信号に変換し、加算出力手段は、これらのディジタ
ル信号をすべて加算し出力する。また、上記増幅手段
は、それぞれに利得を可変することもできる。したがっ
て、ニー特性を持たせることができ、広いダイナミック
レンジを有するアナログ・ディジタル変換回路を実現で
きるという効果がある。また、ニー点を変化させること
ができるので、入出力特性を最適化でき、画質の向上を
図ることができるという効果がある。
【図１】本発明のアナログ・ディジタル変換回路の実施
例の概略構成を示すブロック図である。
例の概略構成を示すブロック図である。
【図２】図１に示す実施例における入出力特性を示す図
である。
である。
【図３】本発明のアナログ・ディジタル変換回路の第二
の回路例を示す概略構成ブロック図である。
の回路例を示す概略構成ブロック図である。
【図４】図３に示す回路例における入出力特性を示す図
である。
である。
【図５】本発明のアナログ・ディジタル変換回路の第三
の回路例を示す概略構成ブロック図である。
の回路例を示す概略構成ブロック図である。
10,11,12 アナログ・ディジタル変換回路 20 差動増幅器 21,22 可変利得増幅器 30,31 A/D変換器 40 加算器
Claims (3)
- 【請求項１】 非線形な入出力特性を有するアナログ・
ディジタル変換回路において、該回路は、 アナログ入力信号を受ける入力端子と、 該入力端子に接続され、前記アナログ入力信号を増幅す
る増幅手段と、 該増幅手段の出力する信号を対応の第１のディジタル信
号に変換する第１の信号変換手段と、 前記入力手段に接続され、前記アナログ入力信号を対応
の第２のディジタル信号に変換する第２の信号変換手段
と、 第１および第２のディジタル信号を加算し、その結果を
表わす第３のディジタル信号を出力する加算出力手段と
を含むことを特徴とするアナログ・ディジタル変換回
路。 - 【請求項２】 非線形な入出力特性を有するアナログ・
ディジタル変換回路において、該回路は、 アナログ入力信号を受ける入力端子と、 該入力端子に接続され、前記アナログ入力信号を増幅す
る第１の増幅手段と、 該第１の増幅手段の出力する信号を対応の第１のディジ
タル信号に変換する第１の信号変換手段と、 前記入力手段に接続され、前記アナログ入力信号を増幅
する第２の増幅手段と、 該第２の増幅手段の出力する信号を対応の第２のディジ
タル信号に変換する第２の信号変換手段と、 第１および第２のディジタル信号を加算し、その結果を
表わす第３のディジタル信号を出力する加算出力手段と
を含むことを特徴とするアナログ・ディジタル変換回
路。 - 【請求項３】 請求項１または２に記載の回路におい
て、前記増幅手段は、利得を変化させることができるこ
とを特徴とするアナログ・ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25645292A JPH06112828A (ja) | 1992-09-25 | 1992-09-25 | アナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25645292A JPH06112828A (ja) | 1992-09-25 | 1992-09-25 | アナログ・ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112828A true JPH06112828A (ja) | 1994-04-22 |
Family
ID=17292849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25645292A Withdrawn JPH06112828A (ja) | 1992-09-25 | 1992-09-25 | アナログ・ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115061527A (zh) * | 2022-07-28 | 2022-09-16 | 国仪量子(合肥)技术有限公司 | 压控电流源的控制方法 |
-
1992
- 1992-09-25 JP JP25645292A patent/JPH06112828A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115061527A (zh) * | 2022-07-28 | 2022-09-16 | 国仪量子(合肥)技术有限公司 | 压控电流源的控制方法 |
| CN115061527B (zh) * | 2022-07-28 | 2024-02-23 | 国仪量子技术(合肥)股份有限公司 | 压控电流源的控制方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |