JP2002300591A - 半導体集積回路および撮像システム - Google Patents
半導体集積回路および撮像システムInfo
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- H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/709—Circuitry for control of the power supply
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- Color Television Image Signal Generators (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【課題】 従来の撮像システムにおいては、ＡＤ変換回
路が画像データを出力する際に発生した電源ノイズが、
プリント配線基板上の電源ライン（Ｖｃｃラインおよび
グランドライン）を介してＣＣＤ側に回り込んだり、Ａ
Ｄ変換用ＬＳＩ内部で電源ラインや半導体基板を通して
出力回路側から入力端子側へ回り込んで表示画面にノイ
ズが現われるという課題があった。 【解決手段】 ＡＤ変換されたディジタル画像データを
出力する前に差分符号化し、それをグレイコードに変換
もしくはある固定値を加算するような所定のコード変換
を行なってから出力するようにした。
路が画像データを出力する際に発生した電源ノイズが、
プリント配線基板上の電源ライン（Ｖｃｃラインおよび
グランドライン）を介してＣＣＤ側に回り込んだり、Ａ
Ｄ変換用ＬＳＩ内部で電源ラインや半導体基板を通して
出力回路側から入力端子側へ回り込んで表示画面にノイ
ズが現われるという課題があった。 【解決手段】 ＡＤ変換されたディジタル画像データを
出力する前に差分符号化し、それをグレイコードに変換
もしくはある固定値を加算するような所定のコード変換
を行なってから出力するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ（チャージ
・カップルド・デバイス）のような撮像素子を用いた撮
像システムにおけるノイズ低減技術さらにはディジタル
画像データの伝達によって生じるノイズをコード変換方
式を用いて低減する技術に関し、例えば電子スチールカ
メラ（いわゆるディジタルカメラ）やビデオカメラなど
に利用して有効な技術に関する。
・カップルド・デバイス）のような撮像素子を用いた撮
像システムにおけるノイズ低減技術さらにはディジタル
画像データの伝達によって生じるノイズをコード変換方
式を用いて低減する技術に関し、例えば電子スチールカ
メラ（いわゆるディジタルカメラ）やビデオカメラなど
に利用して有効な技術に関する。
【０００２】
【従来の技術】図１０に示すように、ＣＣＤ１０から出
力されたアナログ映像信号をＡＤ変換用ＬＳＩ（大規模
半導体集積回路）２０でディジタル信号に変換してＤＳ
Ｐ（ディジタル・シグナル・プロセッサ）３０で画像処
理を行ない、ディスプレイ８０に表示させるようにした
電子スチールカメラやビデオカメラのような撮像システ
ムがある。ここで、ＣＣＤ１０やＤＳＰ３０もＡＤ変換
用ＬＳＩ２０と同様にそれぞれ半導体集積回路化され、
これらの半導体集積回路がプリント配線基板１００上に
実装されて撮像システムが構成される。
力されたアナログ映像信号をＡＤ変換用ＬＳＩ（大規模
半導体集積回路）２０でディジタル信号に変換してＤＳ
Ｐ（ディジタル・シグナル・プロセッサ）３０で画像処
理を行ない、ディスプレイ８０に表示させるようにした
電子スチールカメラやビデオカメラのような撮像システ
ムがある。ここで、ＣＣＤ１０やＤＳＰ３０もＡＤ変換
用ＬＳＩ２０と同様にそれぞれ半導体集積回路化され、
これらの半導体集積回路がプリント配線基板１００上に
実装されて撮像システムが構成される。
【０００３】
【発明が解決しようとする課題】本発明者らは、かかる
撮像システムにおいて表示画面に現われるノイズの原因
について詳細な検討を行なった。その結果、ＡＤ変換さ
れた画像データをＤＳＰ３０へ伝達すべくＡＤ変換用Ｌ
ＳＩ２０が画像データを出力する際に発生した電源ノイ
ズが、プリント配線基板上の電源ライン（Ｖｃｃライン
およびグランドライン）を介してＣＣＤ側に回り込んで
ＡＤ変換用ＬＳＩへ入力する映像信号にのったり、ＡＤ
変換用ＬＳＩ内部で電源ラインや半導体基板を通して出
力回路側から入力端子側へ回り込むことが主な原因であ
ることを見出した。
撮像システムにおいて表示画面に現われるノイズの原因
について詳細な検討を行なった。その結果、ＡＤ変換さ
れた画像データをＤＳＰ３０へ伝達すべくＡＤ変換用Ｌ
ＳＩ２０が画像データを出力する際に発生した電源ノイ
ズが、プリント配線基板上の電源ライン（Ｖｃｃライン
およびグランドライン）を介してＣＣＤ側に回り込んで
ＡＤ変換用ＬＳＩへ入力する映像信号にのったり、ＡＤ
変換用ＬＳＩ内部で電源ラインや半導体基板を通して出
力回路側から入力端子側へ回り込むことが主な原因であ
ることを見出した。
【０００４】もともとＬＳＩの出力回路は外部のプリン
ト配線等チップ内部に比べて大きな負荷を駆動する必要
があるため、出力用素子もＡＤ変換回路などの内部回路
を構成する素子に比べて大きなサイズ（１０倍以上）の
ものが使用され、比較的多くの電流が流れるように設計
されるのが一般的であり、出力信号の切り替わりの際に
大きな貫通電流が流れて電源にノイズがのると考えられ
る。また、出力回路で発生したノイズは基板を通して入
力回路以外の内部回路にも伝播するが、ＡＤ変換用ＬＳ
Ｉでは入力アナログ信号を増幅するＰＧＡ（プログラマ
ブル・ゲイン・アンプ）のような増幅回路を有するた
め、入力側に伝播したノイズも映像信号と共に増幅され
てしまい表示画質の低下につながることとなる。
ト配線等チップ内部に比べて大きな負荷を駆動する必要
があるため、出力用素子もＡＤ変換回路などの内部回路
を構成する素子に比べて大きなサイズ（１０倍以上）の
ものが使用され、比較的多くの電流が流れるように設計
されるのが一般的であり、出力信号の切り替わりの際に
大きな貫通電流が流れて電源にノイズがのると考えられ
る。また、出力回路で発生したノイズは基板を通して入
力回路以外の内部回路にも伝播するが、ＡＤ変換用ＬＳ
Ｉでは入力アナログ信号を増幅するＰＧＡ（プログラマ
ブル・ゲイン・アンプ）のような増幅回路を有するた
め、入力側に伝播したノイズも映像信号と共に増幅され
てしまい表示画質の低下につながることとなる。
【０００５】そこで、出力回路の動作に伴なうノイズを
減らすため、ＡＤ変換用ＬＳＩの電源端子に比較的大き
なパスコンデンサを接続することでノイズ対策を行なっ
てみた。しかしながら、大きなパスコンデンサを設ける
ことはチップサイズを大きくしたり、システムの実装効
率を低下させる要因となるとともに、パスコンデンサの
みでは充分にノイズを除去することができないことが分
かった。
減らすため、ＡＤ変換用ＬＳＩの電源端子に比較的大き
なパスコンデンサを接続することでノイズ対策を行なっ
てみた。しかしながら、大きなパスコンデンサを設ける
ことはチップサイズを大きくしたり、システムの実装効
率を低下させる要因となるとともに、パスコンデンサの
みでは充分にノイズを除去することができないことが分
かった。
【０００６】従って、ノイズを低減するにはＡＤ変換用
ＬＳＩ２０から出力されるディジタル画像データの切替
えに伴なう出力回路での貫通電流を減らすことが有効で
あるとの結論に達した。ところで、出力回路での貫通電
流を減らすには電源電圧を下げたり、出力回路の駆動力
を下げることも一つの対策であるが、そのようにすると
信号の伝達速度が低下してシステムの性能が要求を満た
すことができなくなってしまうことがある。
ＬＳＩ２０から出力されるディジタル画像データの切替
えに伴なう出力回路での貫通電流を減らすことが有効で
あるとの結論に達した。ところで、出力回路での貫通電
流を減らすには電源電圧を下げたり、出力回路の駆動力
を下げることも一つの対策であるが、そのようにすると
信号の伝達速度が低下してシステムの性能が要求を満た
すことができなくなってしまうことがある。
【０００７】この発明は、出力が切り替わる時に出力回
路に流れる貫通電流を減らして発生するノイズを少なく
できる半導体集積回路を提供することを目的とする。
路に流れる貫通電流を減らして発生するノイズを少なく
できる半導体集積回路を提供することを目的とする。
【０００８】この発明の他の目的は、信号の伝達速度を
低下させることなく、ＣＣＤのような固体撮像素子から
出力されるアナログ映像信号をディジタル画像データに
変換しそれを出力する出力回路で発生するノイズを低減
して、画質を向上させることが可能な撮像システムを提
供することにある。
低下させることなく、ＣＣＤのような固体撮像素子から
出力されるアナログ映像信号をディジタル画像データに
変換しそれを出力する出力回路で発生するノイズを低減
して、画質を向上させることが可能な撮像システムを提
供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、ＡＤ変換されたディジタル画像
データを出力する前に差分符号化し、それをグレイコー
ドに変換もしくはある固定値を加算するような所定のコ
ード変換を行なってから出力するようにした。より具体
的には、撮像素子から出力されるアナログカラー映像信
号をＡＤ変換回路によりＡＤ変換した後、変換後の同一
色に関わる隣接する画素のコード同士の差分をとり、該
差分化出力コードを前後のコード間で切り替わりビット
数の少ないコードに変換するようにしたものである。か
かるコード変換を行なうことで、出力されるディジタル
信号が切り換わる際に変化するビットの数が少なくな
り、それによって出力回路での貫通電流が減少し、出力
の変化に伴なうノイズを低減することができるようにな
る。
データを出力する前に差分符号化し、それをグレイコー
ドに変換もしくはある固定値を加算するような所定のコ
ード変換を行なってから出力するようにした。より具体
的には、撮像素子から出力されるアナログカラー映像信
号をＡＤ変換回路によりＡＤ変換した後、変換後の同一
色に関わる隣接する画素のコード同士の差分をとり、該
差分化出力コードを前後のコード間で切り替わりビット
数の少ないコードに変換するようにしたものである。か
かるコード変換を行なうことで、出力されるディジタル
信号が切り換わる際に変化するビットの数が少なくな
り、それによって出力回路での貫通電流が減少し、出力
の変化に伴なうノイズを低減することができるようにな
る。
【００１２】また、本発明は、撮像素子から出力される
アナログカラー映像信号を増幅する増幅回路と、増幅さ
れた信号をディジタル信号に変換するＡＤ変換回路と、
ＡＤ変換後の同一色に関わる隣接する画素のコード同士
の差分をとる差分化手段と、該差分化手段の出力をコー
ド変換するコード変換手段とを設けるようにしたもので
ある。これにより、該半導体集積回路から出力されるデ
ィジタル信号が切り換わる際に変化するビットの数が少
なくなり、それによって出力回路での貫通電流が減少す
るようになる。
アナログカラー映像信号を増幅する増幅回路と、増幅さ
れた信号をディジタル信号に変換するＡＤ変換回路と、
ＡＤ変換後の同一色に関わる隣接する画素のコード同士
の差分をとる差分化手段と、該差分化手段の出力をコー
ド変換するコード変換手段とを設けるようにしたもので
ある。これにより、該半導体集積回路から出力されるデ
ィジタル信号が切り換わる際に変化するビットの数が少
なくなり、それによって出力回路での貫通電流が減少す
るようになる。
【００１３】上記コード変換手段としては、入力バイナ
リコードをグレイコードに変化するバイナリ−グレイコ
ード変換回路を用いるのが望ましい。これにより、出力
されるディジタル信号が切り換わる際に変化するビット
の数が確実に少なくなる。
リコードをグレイコードに変化するバイナリ−グレイコ
ード変換回路を用いるのが望ましい。これにより、出力
されるディジタル信号が切り換わる際に変化するビット
の数が確実に少なくなる。
【００１４】また、上記コード変換手段として、入力コ
ードに固定値を加算もしくは減算する回路を用いるよう
にしても良い。これにより、出力されるディジタル信号
が切り換わる際に変化するビットの数をかなり少なくす
ることができる。この理由は、次の原理による。すなわ
ち、ディジタル画像データの差分化された成分は０、＋
１、−１など０の近傍のデータに集中する。そのため、
バイナリコードではオール“０”であるのに対し、−１
はオール“１”であるから差分データが０から−１にま
たはその逆に変化すると全ビットが変化し、雑音を発生
させてしまう。そこで、入力コードに固定値を加算もし
くは減算することにより、オール“０”からオール
“１”またはその逆の変化を発生しないようにするもの
である。
ードに固定値を加算もしくは減算する回路を用いるよう
にしても良い。これにより、出力されるディジタル信号
が切り換わる際に変化するビットの数をかなり少なくす
ることができる。この理由は、次の原理による。すなわ
ち、ディジタル画像データの差分化された成分は０、＋
１、−１など０の近傍のデータに集中する。そのため、
バイナリコードではオール“０”であるのに対し、−１
はオール“１”であるから差分データが０から−１にま
たはその逆に変化すると全ビットが変化し、雑音を発生
させてしまう。そこで、入力コードに固定値を加算もし
くは減算することにより、オール“０”からオール
“１”またはその逆の変化を発生しないようにするもの
である。
【００１５】さらに、上記差分化手段は、上記ＡＤ変換
回路の出力コードを遅延させる遅延回路と、該遅延回路
で遅延されたコードと入力コードとの差分をとる減算手
段とにより構成し、上記遅延回路は入力映像信号の色配
列に応じて遅延時間が可変に構成する。これにより、使
用するフィルタの色配列が異なっていても、遅延回路の
遅延時間を変更することで容易に対応することができ
る。
回路の出力コードを遅延させる遅延回路と、該遅延回路
で遅延されたコードと入力コードとの差分をとる減算手
段とにより構成し、上記遅延回路は入力映像信号の色配
列に応じて遅延時間が可変に構成する。これにより、使
用するフィルタの色配列が異なっていても、遅延回路の
遅延時間を変更することで容易に対応することができ
る。
【００１６】また、本発明に係る撮像システムは、色フ
ィルタを備えた撮像素子と、前記撮像素子から出力され
るアナログカラー映像信号を増幅する増幅回路と、増幅
された信号をディジタル信号に変換するＡＤ変換回路
と、ＡＤ変換後の同一色に関わる隣接する画素のコード
同士の差分をとる差分化手段と、該差分化手段の出力を
コード変換する第１コード変換手段とを備えた半導体集
積回路と、前記半導体集積回路から出力されるコードを
変換する第２コード変換手段および画像処理回路を備え
画像処理用半導体集積回路とにより構成するようにした
ものである。
ィルタを備えた撮像素子と、前記撮像素子から出力され
るアナログカラー映像信号を増幅する増幅回路と、増幅
された信号をディジタル信号に変換するＡＤ変換回路
と、ＡＤ変換後の同一色に関わる隣接する画素のコード
同士の差分をとる差分化手段と、該差分化手段の出力を
コード変換する第１コード変換手段とを備えた半導体集
積回路と、前記半導体集積回路から出力されるコードを
変換する第２コード変換手段および画像処理回路を備え
画像処理用半導体集積回路とにより構成するようにした
ものである。
【００１７】上記した手段によれば、ＡＤ変換回路を備
えた半導体集積回路の出力回路での貫通電流が減少し、
出力の変化に伴なうノイズを抑制することができ、その
結果、表示画質を向上させることができる。
えた半導体集積回路の出力回路での貫通電流が減少し、
出力の変化に伴なうノイズを抑制することができ、その
結果、表示画質を向上させることができる。
【００１８】上記第１コード変換手段はバイナリコード
をグレイコードに変換するバイナリ−グレイコード変換
回路を使用し、上記第２コード変換手段はグレイコード
をバイナリコードに変換するグレイ−バイナリコード変
換回路を使用するのが望ましい。これにより、出力され
るディジタル信号が切り換わる際に変化するビットの数
が確実に少なくなり、表示画質を向上させることができ
る。
をグレイコードに変換するバイナリ−グレイコード変換
回路を使用し、上記第２コード変換手段はグレイコード
をバイナリコードに変換するグレイ−バイナリコード変
換回路を使用するのが望ましい。これにより、出力され
るディジタル信号が切り換わる際に変化するビットの数
が確実に少なくなり、表示画質を向上させることができ
る。
【００１９】また、上記コード変換手段として、入力コ
ードに固定値を加算もしくは減算する回路を用いるよう
にしても良い。これにより、出力されるディジタル信号
が切り換わる際に変化するビットの数をかなり少なくす
ることができ、表示画質を向上させることができる。
ードに固定値を加算もしくは減算する回路を用いるよう
にしても良い。これにより、出力されるディジタル信号
が切り換わる際に変化するビットの数をかなり少なくす
ることができ、表示画質を向上させることができる。
【００２０】さらに、上記差分化手段は、上記ＡＤ変換
回路の出力コードを遅延させる遅延回路と、該遅延回路
で遅延されたコードと入力コードとの差分をとる減算手
段とにより構成し、上記遅延回路は入力映像信号の色配
列に応じて遅延時間が可変に構成する。これにより、使
用するフィルタの色配列が異なっていても、遅延回路の
遅延時間を変更することで容易に対応することができ
る。
回路の出力コードを遅延させる遅延回路と、該遅延回路
で遅延されたコードと入力コードとの差分をとる減算手
段とにより構成し、上記遅延回路は入力映像信号の色配
列に応じて遅延時間が可変に構成する。これにより、使
用するフィルタの色配列が異なっていても、遅延回路の
遅延時間を変更することで容易に対応することができ
る。
【００２１】また、ディジタル画像データを記憶する記
憶手段を設けるとともに、上記画像処理用半導体集積回
路には、上記第２コード変換手段により変換された後の
コードを圧縮するデータ圧縮回路および圧縮データを伸
長するデータ伸長回路を設け、上記データ圧縮回路によ
り圧縮されたデータが上記記憶手段に記憶されるように
構成する。これにより、画像データの互換性を保持しつ
つ少ない記憶容量の記憶手段により多くの画像データを
保存することができるようになる。
憶手段を設けるとともに、上記画像処理用半導体集積回
路には、上記第２コード変換手段により変換された後の
コードを圧縮するデータ圧縮回路および圧縮データを伸
長するデータ伸長回路を設け、上記データ圧縮回路によ
り圧縮されたデータが上記記憶手段に記憶されるように
構成する。これにより、画像データの互換性を保持しつ
つ少ない記憶容量の記憶手段により多くの画像データを
保存することができるようになる。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００２３】図１には、本発明を適用した撮像システム
に用いられるＡＤ変換用ＬＳＩの概略構成例を示す。
に用いられるＡＤ変換用ＬＳＩの概略構成例を示す。
【００２４】図１に示されているように、この実施例の
ＡＤ変換用ＬＳＩ２０は、ＣＣＤ１０から出力され入力
端子ＩＮに入力されたアナログ映像信号をサンプリング
する相関二重サンプリング回路（ＣＤＳ）２１と、サン
プリングされた信号を増幅する利得可変なプログラマブ
ルゲインアンプ（ＰＧＡ）２２と、増幅されたアナログ
信号をディジタル信号に変換するＡＤ変換回路（ＡＤ
Ｃ）２３と、ＡＤ変換されたディジタル画像データを差
分符号化しさらにそれをグレイコードに変換する符号化
＆コード変換回路２４と、コード変換された信号を出力
端子ＯＵＴよりチップ外部へ出力する出力バッファ２５
とから構成されている。
ＡＤ変換用ＬＳＩ２０は、ＣＣＤ１０から出力され入力
端子ＩＮに入力されたアナログ映像信号をサンプリング
する相関二重サンプリング回路（ＣＤＳ）２１と、サン
プリングされた信号を増幅する利得可変なプログラマブ
ルゲインアンプ（ＰＧＡ）２２と、増幅されたアナログ
信号をディジタル信号に変換するＡＤ変換回路（ＡＤ
Ｃ）２３と、ＡＤ変換されたディジタル画像データを差
分符号化しさらにそれをグレイコードに変換する符号化
＆コード変換回路２４と、コード変換された信号を出力
端子ＯＵＴよりチップ外部へ出力する出力バッファ２５
とから構成されている。
【００２５】ＡＤ変換用ＬＳＩ２０を構成する各回路ブ
ロック２１〜２５のうち符号化＆コード変換回路２４を
除く他の回路は、従来のＡＤ変換用ＬＳＩ２０において
も設けられていたものである。つまり、ＡＤ変換回路２
３と出力バッファ２５との間に符号化＆コード変換回路
２４を設けたことが本実施例の新規な点である。
ロック２１〜２５のうち符号化＆コード変換回路２４を
除く他の回路は、従来のＡＤ変換用ＬＳＩ２０において
も設けられていたものである。つまり、ＡＤ変換回路２
３と出力バッファ２５との間に符号化＆コード変換回路
２４を設けたことが本実施例の新規な点である。
【００２６】なお、この実施例のＡＤ変換用ＬＳＩ２０
に設けられる回路は、図１に示されているものがすべて
ではない。図１には示されていないが、このＬＳＩチッ
プ内には上記アンプ（ＰＧＡ）２２のゲインを制御する
信号などを生成したりチップ全体の動作を制御したりす
る制御回路や、ＣＤＳ２１へサンプリングタイミングを
与えるクロック信号やＡＤ変換回路２３および符号化＆
コード変換回路２４の動作にそれぞれ必要なクロック信
号を生成するクロック生成回路もしくは外部から供給さ
れるクロック信号をチップ内部の回路に分配するクロッ
クバッファなどが設けられる。
に設けられる回路は、図１に示されているものがすべて
ではない。図１には示されていないが、このＬＳＩチッ
プ内には上記アンプ（ＰＧＡ）２２のゲインを制御する
信号などを生成したりチップ全体の動作を制御したりす
る制御回路や、ＣＤＳ２１へサンプリングタイミングを
与えるクロック信号やＡＤ変換回路２３および符号化＆
コード変換回路２４の動作にそれぞれ必要なクロック信
号を生成するクロック生成回路もしくは外部から供給さ
れるクロック信号をチップ内部の回路に分配するクロッ
クバッファなどが設けられる。
【００２７】また、この実施例では、上記符号化＆コー
ド変換回路２４を設けることにより後述のように出力バ
ッファ２５における貫通電流を減らしノイズを低減でき
るようにされているが、さらにノイズを低減するために
は、チップの電源端子にパスコンデンサを接続するのが
望ましい。ただし、本発明を適用することによりパスコ
ンデンサとして容量値の小さなものを使用することがで
きるので実装面積を小さくすることができる。
ド変換回路２４を設けることにより後述のように出力バ
ッファ２５における貫通電流を減らしノイズを低減でき
るようにされているが、さらにノイズを低減するために
は、チップの電源端子にパスコンデンサを接続するのが
望ましい。ただし、本発明を適用することによりパスコ
ンデンサとして容量値の小さなものを使用することがで
きるので実装面積を小さくすることができる。
【００２８】図２には、上記符号化＆コード変換回路２
４の概略構成が示されている。図２に示されているよう
に、符号化＆コード変換回路２４はＡＤ変換回路２３か
ら出力されたデータを所定のクロック周期だけ遅延させ
る遅延回路４１と、ＡＤ変換回路２３から出力されたデ
ータと遅延回路４１で遅延されたデータとの差分をとる
差分符号化回路４２と、差分符号化されたバイナリデー
タをグレイコードに変換するコード変換回路４３とから
構成される。
４の概略構成が示されている。図２に示されているよう
に、符号化＆コード変換回路２４はＡＤ変換回路２３か
ら出力されたデータを所定のクロック周期だけ遅延させ
る遅延回路４１と、ＡＤ変換回路２３から出力されたデ
ータと遅延回路４１で遅延されたデータとの差分をとる
差分符号化回路４２と、差分符号化されたバイナリデー
タをグレイコードに変換するコード変換回路４３とから
構成される。
【００２９】差分符号化回路４２は、差分をとった際に
発生したキャリービットを切り捨てるように構成されて
いるキャリービットを切り捨てることで、差分をとる前
のデータのビット数と差分をとった後のデータのビット
数が同一となり、データの取り扱いが容易になる。表１
に、２ビットの場合を例にとって、データ（被減算値
ａ）とデータ（減算値ｂ）の差分をとってキャリーを切
り捨てた場合の演算結果ｃ（＝ａ−ｂ）と、該演算結果
ｃと減算値ｂとから加算により被減算値ａを算出した結
果ｄ（＝ｃ＋ｂ）を示す。なお、本実施例においては、
後述の差分復号化の際に行なわれる加算においても、発
生したキャリービットは切り捨てられる。これにより、
差分をとる前のデータのビット数と差分をとった後のデ
ータのビット数が同一となる。
発生したキャリービットを切り捨てるように構成されて
いるキャリービットを切り捨てることで、差分をとる前
のデータのビット数と差分をとった後のデータのビット
数が同一となり、データの取り扱いが容易になる。表１
に、２ビットの場合を例にとって、データ（被減算値
ａ）とデータ（減算値ｂ）の差分をとってキャリーを切
り捨てた場合の演算結果ｃ（＝ａ−ｂ）と、該演算結果
ｃと減算値ｂとから加算により被減算値ａを算出した結
果ｄ（＝ｃ＋ｂ）を示す。なお、本実施例においては、
後述の差分復号化の際に行なわれる加算においても、発
生したキャリービットは切り捨てられる。これにより、
差分をとる前のデータのビット数と差分をとった後のデ
ータのビット数が同一となる。
【００３０】
【表１】
【００３１】表１においては、第１列目のコード（ａ）
と第４列目のコード（ｄ）とは一致している。このこと
より、差分符号化の際および差分復号化の際にそれぞれ
キャリーの切捨てを行なっても元のコードを正確に復元
できることが分かる。なお、表１には２ビットのコード
の例を示したが３ビット以上のコードにおいても同様に
キャリーを切り捨てても再現性がある。
と第４列目のコード（ｄ）とは一致している。このこと
より、差分符号化の際および差分復号化の際にそれぞれ
キャリーの切捨てを行なっても元のコードを正確に復元
できることが分かる。なお、表１には２ビットのコード
の例を示したが３ビット以上のコードにおいても同様に
キャリーを切り捨てても再現性がある。
【００３２】コード変換回路４３は、例えば図３に示す
ように変換するコードのビット数よりも１つ少ない数の
イクスクルーシブＯＲゲートＧ１〜Ｇ７で構成され、最
上ビットを除き隣接するビット同士Ｄｉ，Ｄｉ＋１（ｉ
＝０〜６）の排他的論理和をとったものが変換後のビッ
トＤｉ’として出力される。変換前の最上位のビットＤ
７はそのまま変換後の最上位ビットＤ７’として出力さ
れる。図３は、一例として８ビットのバイナリコードを
グレイコードに変換する場合の回路例であり、同様の仕
組みにより１０ビットや１２ビットなど任意のビット数
のコード変換回路を構成することができる。
ように変換するコードのビット数よりも１つ少ない数の
イクスクルーシブＯＲゲートＧ１〜Ｇ７で構成され、最
上ビットを除き隣接するビット同士Ｄｉ，Ｄｉ＋１（ｉ
＝０〜６）の排他的論理和をとったものが変換後のビッ
トＤｉ’として出力される。変換前の最上位のビットＤ
７はそのまま変換後の最上位ビットＤ７’として出力さ
れる。図３は、一例として８ビットのバイナリコードを
グレイコードに変換する場合の回路例であり、同様の仕
組みにより１０ビットや１２ビットなど任意のビット数
のコード変換回路を構成することができる。
【００３３】次に、上記差分符号化回路４２による差分
符号化処理とコード変換回路４３によるバイナリグレイ
コード変換の具体的な手順を、図５を参照しながら説明
する。なお、ここで説明する手順は、３原色であるＲ
（赤），Ｇ（緑），Ｂ（青）が図４（Ａ）に示すように
配置されている色フィルタを有し、図４（Ａ）に矢印
〜で示すように各ラインを上から順に横方向にスキャ
ンするように構成されたＣＣＤから出力された映像信号
が入力される場合である。この場合、図２の遅延回路４
１における遅延量は２クロック周期すなわちＣＤＳ２１
における入力信号のサンプリングクロックの２周期分の
遅延とされる。
符号化処理とコード変換回路４３によるバイナリグレイ
コード変換の具体的な手順を、図５を参照しながら説明
する。なお、ここで説明する手順は、３原色であるＲ
（赤），Ｇ（緑），Ｂ（青）が図４（Ａ）に示すように
配置されている色フィルタを有し、図４（Ａ）に矢印
〜で示すように各ラインを上から順に横方向にスキャ
ンするように構成されたＣＣＤから出力された映像信号
が入力される場合である。この場合、図２の遅延回路４
１における遅延量は２クロック周期すなわちＣＤＳ２１
における入力信号のサンプリングクロックの２周期分の
遅延とされる。
【００３４】図５の（Ａ）欄に示されているように、Ｒ
→Ｇ→Ｒ→Ｇ→Ｒ→Ｇ→Ｒ→ＧのようにＲ（赤）の信号
とＧ（緑）の信号が交互に入力される場合を考える。こ
のとき各信号をＡＤ変換した値が１０進数で図５の
（Ｂ）欄のように変化したとする。これを実際に出力さ
れるバイナリコードで現わすと、図５（Ｃ）欄のように
なる。符号化＆コード変換回路２４を有しない従来のＡ
Ｄ変換用ＬＳＩからはこのコードがそのまま出力されて
いた。図５（Ｃ）欄のコードの隣接するもの同士を比較
すると明らかなように、各コードが次のコードに変化す
るときの切り替わりビット数は、図５の（Ｄ）欄のよう
になる。
→Ｇ→Ｒ→Ｇ→Ｒ→Ｇ→Ｒ→ＧのようにＲ（赤）の信号
とＧ（緑）の信号が交互に入力される場合を考える。こ
のとき各信号をＡＤ変換した値が１０進数で図５の
（Ｂ）欄のように変化したとする。これを実際に出力さ
れるバイナリコードで現わすと、図５（Ｃ）欄のように
なる。符号化＆コード変換回路２４を有しない従来のＡ
Ｄ変換用ＬＳＩからはこのコードがそのまま出力されて
いた。図５（Ｃ）欄のコードの隣接するもの同士を比較
すると明らかなように、各コードが次のコードに変化す
るときの切り替わりビット数は、図５の（Ｄ）欄のよう
になる。
【００３５】本実施例のコード変換回路２４に図５
（Ｃ）に示すようなバイナリコードが入力されたときに
差分符号化回路４２から出力される値を、１０進数で示
すと図５（Ｅ）のように、またバイナリコードで示すと
図５（Ｆ）のようになる。ここで、差分は隣接する画素
の同一の色同士、つまり図５の（Ｂ）欄で矢印で示すよ
うに一つおきの値同士の差分である。そして、図５
（Ｆ）の差分バイナリコードをグレイコードに変換する
と図５（Ｇ）のようになる。
（Ｃ）に示すようなバイナリコードが入力されたときに
差分符号化回路４２から出力される値を、１０進数で示
すと図５（Ｅ）のように、またバイナリコードで示すと
図５（Ｆ）のようになる。ここで、差分は隣接する画素
の同一の色同士、つまり図５の（Ｂ）欄で矢印で示すよ
うに一つおきの値同士の差分である。そして、図５
（Ｆ）の差分バイナリコードをグレイコードに変換する
と図５（Ｇ）のようになる。
【００３６】図５（Ｇ）欄のコードの隣接するもの同士
を比較すると明らかなように、各コードが次のコードに
変化するときの切り替わりビット数は、図５の（Ｈ）の
ようになる。図５の（Ｄ）欄と（Ｈ）欄とを比較する
と、従来方式に比べて本実施例の方が、切り替わりビッ
ト数が大幅に減少することが分かる。
を比較すると明らかなように、各コードが次のコードに
変化するときの切り替わりビット数は、図５の（Ｈ）の
ようになる。図５の（Ｄ）欄と（Ｈ）欄とを比較する
と、従来方式に比べて本実施例の方が、切り替わりビッ
ト数が大幅に減少することが分かる。
【００３７】なお、映像信号においては隣接する画素間
での急激な変化は少ないので、ＡＤ変換後のコードを直
ちにグレイコードに変換しても同一色同士ではビット変
化量は少ない。本実施例においてＡＤ変換後のコードを
直ちにグレイコードに変換せずに差分をとっているの
は、映像信号においては隣接する画素同士では変化が少
なくても、図４のような色要素配列のフィルタを通した
ＣＣＤの出力におけるひとつの画素の異色間のコード差
は比較的大きいことが多いためである（例外として撮影
対象が色彩の変化に乏しい灰色の場合には、異色間のコ
ード差も小さくなる）。
での急激な変化は少ないので、ＡＤ変換後のコードを直
ちにグレイコードに変換しても同一色同士ではビット変
化量は少ない。本実施例においてＡＤ変換後のコードを
直ちにグレイコードに変換せずに差分をとっているの
は、映像信号においては隣接する画素同士では変化が少
なくても、図４のような色要素配列のフィルタを通した
ＣＣＤの出力におけるひとつの画素の異色間のコード差
は比較的大きいことが多いためである（例外として撮影
対象が色彩の変化に乏しい灰色の場合には、異色間のコ
ード差も小さくなる）。
【００３８】本実施例のように差分をとってグレイコー
ドに変換すれば、色が異なっても差分同士にはそれほど
大きな差異がないので、例えばＲ（赤）成分の画像デー
タの出力からＧ（緑）成分の画像データの出力へ切り替
わる際に変化するビットの数も少なくなる。
ドに変換すれば、色が異なっても差分同士にはそれほど
大きな差異がないので、例えばＲ（赤）成分の画像デー
タの出力からＧ（緑）成分の画像データの出力へ切り替
わる際に変化するビットの数も少なくなる。
【００３９】ただし、単に差分をとるようにしたので
は、１つの画面では差分が正になる場合と負になる場合
がほぼ同一の割合で発生すると予想されるが、２の補数
で表わされるバイナリコードでは正から負に変わるとき
はオール“０”からオール“１”へ、また負から正へ変
わるときはオール“１”からオール“０”にコードが大
きく変化してしまう。そこで、この実施例では、バイナ
リコードをグレイコードに変換することにより、正から
負あるいは負から正へ変わるときにコードが大きく変化
しないようにしている。
は、１つの画面では差分が正になる場合と負になる場合
がほぼ同一の割合で発生すると予想されるが、２の補数
で表わされるバイナリコードでは正から負に変わるとき
はオール“０”からオール“１”へ、また負から正へ変
わるときはオール“１”からオール“０”にコードが大
きく変化してしまう。そこで、この実施例では、バイナ
リコードをグレイコードに変換することにより、正から
負あるいは負から正へ変わるときにコードが大きく変化
しないようにしている。
【００４０】表２に、２の補数で表わされるバイナリコ
ードとグレイコードとの関係を、コードが３ビットの場
合を例にとって示す。
ードとグレイコードとの関係を、コードが３ビットの場
合を例にとって示す。
【００４１】
【表２】
【００４２】表２から分かるように、３ビットのバイナ
リコードでは１０進数の「０」から「−１」に変化する
ときに「０００」から「１１１」に変化する。４ビット
や８ビット、あるいはそれ以上のビット数のコードでも
同様にオール「０」からオール「１」に変化する。この
場合、切り替わるビットは全ビット（３個）である。一
方、グレイコードでは、例えば３ビットの場合には１０
進数の「０」から「−１」に変化するときに「０００」
から「１００」に変化するので、この場合、切り替わる
ビットはたった１ビットである。従って、出力バッファ
で出力が切り替わる際に流れる貫通電流もバイナリコー
ドを出力する場合よりもグレイコードを出力する場合の
方が大幅に少なくなる。
リコードでは１０進数の「０」から「−１」に変化する
ときに「０００」から「１１１」に変化する。４ビット
や８ビット、あるいはそれ以上のビット数のコードでも
同様にオール「０」からオール「１」に変化する。この
場合、切り替わるビットは全ビット（３個）である。一
方、グレイコードでは、例えば３ビットの場合には１０
進数の「０」から「−１」に変化するときに「０００」
から「１００」に変化するので、この場合、切り替わる
ビットはたった１ビットである。従って、出力バッファ
で出力が切り替わる際に流れる貫通電流もバイナリコー
ドを出力する場合よりもグレイコードを出力する場合の
方が大幅に少なくなる。
【００４３】図６には、一例として人間の手のひらをＣ
ＣＤで撮影した場合における従来方式によるＡＤ変換後
のコードの切り替わりビット数を調べた結果（Ａ）と、
本実施例を適用して差分符号化後にグレイコード変換し
た場合における切り替わりビット数を調べた結果（Ｂ）
をグラフで示す。
ＣＤで撮影した場合における従来方式によるＡＤ変換後
のコードの切り替わりビット数を調べた結果（Ａ）と、
本実施例を適用して差分符号化後にグレイコード変換し
た場合における切り替わりビット数を調べた結果（Ｂ）
をグラフで示す。
【００４４】同図より、従来方式（Ａ）ではコードの切
り替わりビット数は最大「８」個で最も出現頻度が高い
ビット数は「４」個であるのに対して、本実施例を適用
した場合には切り替わりビット数は最大「６」個で最も
出現頻度が高いビット数は「２」個であり、本実施例の
方が従来方式に比べて切り替わりビット数が少ないこと
が分かる。そして、このように切り替わりビット数が少
なければそのようなコードを出力するときに出力バッフ
ァに流れる貫通電流を減らすことができ、電源ノイズや
基板を通して伝わるノイズも減らすことができる。
り替わりビット数は最大「８」個で最も出現頻度が高い
ビット数は「４」個であるのに対して、本実施例を適用
した場合には切り替わりビット数は最大「６」個で最も
出現頻度が高いビット数は「２」個であり、本実施例の
方が従来方式に比べて切り替わりビット数が少ないこと
が分かる。そして、このように切り替わりビット数が少
なければそのようなコードを出力するときに出力バッフ
ァに流れる貫通電流を減らすことができ、電源ノイズや
基板を通して伝わるノイズも減らすことができる。
【００４５】なお、図２に示されている差分符号化およ
びグレイコード変換方式は、図４（Ｂ）のようにＣｙ
（シアン），Ｙｅ（イエロー），Ｍｇ（マゼンタ），Ｇ
（グリーン）の４色が配列されてなる補色フィルタを用
いる場合や３原色Ｒ（赤），Ｇ（緑），Ｂ（青）が横一
列に配列されてなるフィルタを用いる場合にも適用する
ことができる。このうち補色フィルタを用いる場合で
も、同一行に２種類の色要素が交互に配列されているフ
ィルタであれば、遅延回路４１における遅延量は前記実
施例と同様に２クロック周期とすればよい。
びグレイコード変換方式は、図４（Ｂ）のようにＣｙ
（シアン），Ｙｅ（イエロー），Ｍｇ（マゼンタ），Ｇ
（グリーン）の４色が配列されてなる補色フィルタを用
いる場合や３原色Ｒ（赤），Ｇ（緑），Ｂ（青）が横一
列に配列されてなるフィルタを用いる場合にも適用する
ことができる。このうち補色フィルタを用いる場合で
も、同一行に２種類の色要素が交互に配列されているフ
ィルタであれば、遅延回路４１における遅延量は前記実
施例と同様に２クロック周期とすればよい。
【００４６】一方、図示しないが３原色フィルタでも３
つの色要素が順に繰返し横一列に配列されてなる３原色
フィルタを用いる場合には遅延回路４１における遅延量
は３クロック周期とすれば良い。このように使用するフ
ィルタに応じて遅延回路４１における遅延量は異なるの
で、図２の実施例における遅延回路４１を可変遅延回路
で構成するとともに、この可変遅延回路に対応して遅延
量（遅延クロック周期）を指定するためのレジスタを設
けて、このレジスタの設定値を書き換えることで遅延回
路４１における遅延量を変更できるように構成するよう
にしても良い。
つの色要素が順に繰返し横一列に配列されてなる３原色
フィルタを用いる場合には遅延回路４１における遅延量
は３クロック周期とすれば良い。このように使用するフ
ィルタに応じて遅延回路４１における遅延量は異なるの
で、図２の実施例における遅延回路４１を可変遅延回路
で構成するとともに、この可変遅延回路に対応して遅延
量（遅延クロック周期）を指定するためのレジスタを設
けて、このレジスタの設定値を書き換えることで遅延回
路４１における遅延量を変更できるように構成するよう
にしても良い。
【００４７】次に、本発明の第２の実施例を説明する。
第２の実施例は、第１の実施例のように差分符号化した
後グレイコードに変換するのではなく、差分符号化した
後にあるバイナリコードで表現された固定値を加算（減
算も可）するようにしたものである。表２の右側の列に
差分符号化した後に固定値として「１０進数表示で５
（バイナリコードでは“１０１”）」を加算した場合の
コード（以下、オフセットバイナリコードと称する）を
示す。
第２の実施例は、第１の実施例のように差分符号化した
後グレイコードに変換するのではなく、差分符号化した
後にあるバイナリコードで表現された固定値を加算（減
算も可）するようにしたものである。表２の右側の列に
差分符号化した後に固定値として「１０進数表示で５
（バイナリコードでは“１０１”）」を加算した場合の
コード（以下、オフセットバイナリコードと称する）を
示す。
【００４８】表２より差分符号化後に固定値として
「５」を加算した場合には、１０進数の「０」から「−
１」に変化するときにバイナリコードでは「１０１」か
ら「１００」に変化するので、この場合、切り替わるビ
ットはたった１ビットであることが分かる。ただし、こ
の方式の場合、１０進数の「２」から「３」に変化する
ときに「１１１」から「０００」に変化するので、この
場合、切り替わるビット数は３個となる。しかし、入力
映像信号すなわち撮影対象によっては隣接する画素間の
信号の変化の量が「−１」〜「＋２」の範囲に入る場合
（明度差の小さな映像）もある。このような場合、第２
の実施例を適用したとしても出力の切り替わりの際に変
化するビットの数を減らし、出力の変化に伴なうノイズ
を低減することができる。
「５」を加算した場合には、１０進数の「０」から「−
１」に変化するときにバイナリコードでは「１０１」か
ら「１００」に変化するので、この場合、切り替わるビ
ットはたった１ビットであることが分かる。ただし、こ
の方式の場合、１０進数の「２」から「３」に変化する
ときに「１１１」から「０００」に変化するので、この
場合、切り替わるビット数は３個となる。しかし、入力
映像信号すなわち撮影対象によっては隣接する画素間の
信号の変化の量が「−１」〜「＋２」の範囲に入る場合
（明度差の小さな映像）もある。このような場合、第２
の実施例を適用したとしても出力の切り替わりの際に変
化するビットの数を減らし、出力の変化に伴なうノイズ
を低減することができる。
【００４９】表２にはコードが３ビットの場合を示した
が、ビット数がもっと多くなれば加算する固定値を適当
に選択することで、出力データが切り替わる際に変化す
るビットの数を１以下に抑えることができるオフセット
バイナリコードの範囲を広くすることができる。従っ
て、差分符号化後にオフセットバイナリコードに変換す
るようにしても、第１の実施例ほどではないが、出力さ
れるディジタル信号が切り換わる際に変化するビットの
数をかなり少なくすることができ、それによって出力回
路での貫通電流を減少させ、出力の変化に伴なうノイズ
を低減することができるようになる。
が、ビット数がもっと多くなれば加算する固定値を適当
に選択することで、出力データが切り替わる際に変化す
るビットの数を１以下に抑えることができるオフセット
バイナリコードの範囲を広くすることができる。従っ
て、差分符号化後にオフセットバイナリコードに変換す
るようにしても、第１の実施例ほどではないが、出力さ
れるディジタル信号が切り換わる際に変化するビットの
数をかなり少なくすることができ、それによって出力回
路での貫通電流を減少させ、出力の変化に伴なうノイズ
を低減することができるようになる。
【００５０】図７には上記ＡＤ変換用ＬＳＩから出力さ
れる画像データを受けてデータ処理を行なうＤＳＰ（デ
ィジタル・シグナル・プロセッサ）３０の概略構成が示
されている。この実施例のＤＳＰ３０は、ＡＤ変換用Ｌ
ＳＩ２０から出力されるグレイコード変換された画像デ
ータを受けてこれを元のバイナリコードに逆変換しさら
に差分復号を行なうグレイ−バイナリ差分復号回路３１
と、復号された画像データに対して例えば色補正や画像
合成などの画像処理を行なう画像処理回路３２と、復号
された画像データを圧縮して外部のメモリ５０に格納し
たりメモリ５０から読み出された画像データを伸長した
りする圧縮／伸長回路３３などにより構成されている。
メモリ５０は、ＲＡＭなどの揮発性半導体集メモリの
他、スマートメディアやコンパクトフラッシュ（登録商
標）などの不揮発性メモリが用いられる。
れる画像データを受けてデータ処理を行なうＤＳＰ（デ
ィジタル・シグナル・プロセッサ）３０の概略構成が示
されている。この実施例のＤＳＰ３０は、ＡＤ変換用Ｌ
ＳＩ２０から出力されるグレイコード変換された画像デ
ータを受けてこれを元のバイナリコードに逆変換しさら
に差分復号を行なうグレイ−バイナリ差分復号回路３１
と、復号された画像データに対して例えば色補正や画像
合成などの画像処理を行なう画像処理回路３２と、復号
された画像データを圧縮して外部のメモリ５０に格納し
たりメモリ５０から読み出された画像データを伸長した
りする圧縮／伸長回路３３などにより構成されている。
メモリ５０は、ＲＡＭなどの揮発性半導体集メモリの
他、スマートメディアやコンパクトフラッシュ（登録商
標）などの不揮発性メモリが用いられる。
【００５１】なお、画像処理回路３２で画像処理される
前の画像データを圧縮する代わりに、画像処理された後
の画像データを圧縮／伸長回路３３で圧縮して外部のメ
モリ５０に格納するように構成することも可能である。
この実施例においては、上記ＤＳＰ３０で画像処理され
た画像データは外部のＤＡ変換回路６０へ出力されてア
ナログ信号に変換され、これがフィルタ７０を通してデ
ィスプレイ８０に供給されて表示されるようにされる。
図７のＤＳＰ３０は機能ブロックで表わしたものであ
り、実際のハードウェアでは、例えば乗算器や加算器な
どの演算器とデータを保持するレジスタ、それらを処理
内容に応じて所定の順序で動作させる制御回路などから
構成される。
前の画像データを圧縮する代わりに、画像処理された後
の画像データを圧縮／伸長回路３３で圧縮して外部のメ
モリ５０に格納するように構成することも可能である。
この実施例においては、上記ＤＳＰ３０で画像処理され
た画像データは外部のＤＡ変換回路６０へ出力されてア
ナログ信号に変換され、これがフィルタ７０を通してデ
ィスプレイ８０に供給されて表示されるようにされる。
図７のＤＳＰ３０は機能ブロックで表わしたものであ
り、実際のハードウェアでは、例えば乗算器や加算器な
どの演算器とデータを保持するレジスタ、それらを処理
内容に応じて所定の順序で動作させる制御回路などから
構成される。
【００５２】図８には、上記ＤＳＰ３０に設けられるグ
レイ−バイナリ差分復号回路３１の構成が示されてい
る。グレイ−バイナリ差分復号回路３１は、例えばデー
タが３ビットの場合には表２の３列目に示されているよ
うなグレイコードを２列目に示されているようなバイナ
リコードに変換するグレイ−バイナリ変換回路３１１
と、図２に示されている遅延回路４１における遅延に対
応して所定のクロック周期だけコード信号を遅延させる
遅延回路３１２と、グレイ−バイナリ変換回路３１１で
変換されたコードに遅延回路３１２で遅延されたコード
を加算することで差分復号化したデータを生成する加算
回路３１３とから構成されている。なお、加算回路３１
３は加算のときに発生したキャリーを切り捨てるように
構成されている。このように差分復号化の際にキャリー
の切捨てを行なうように構成されていても、表１を用い
て説明したように、元のコードを正確に復元することが
できる。
レイ−バイナリ差分復号回路３１の構成が示されてい
る。グレイ−バイナリ差分復号回路３１は、例えばデー
タが３ビットの場合には表２の３列目に示されているよ
うなグレイコードを２列目に示されているようなバイナ
リコードに変換するグレイ−バイナリ変換回路３１１
と、図２に示されている遅延回路４１における遅延に対
応して所定のクロック周期だけコード信号を遅延させる
遅延回路３１２と、グレイ−バイナリ変換回路３１１で
変換されたコードに遅延回路３１２で遅延されたコード
を加算することで差分復号化したデータを生成する加算
回路３１３とから構成されている。なお、加算回路３１
３は加算のときに発生したキャリーを切り捨てるように
構成されている。このように差分復号化の際にキャリー
の切捨てを行なうように構成されていても、表１を用い
て説明したように、元のコードを正確に復元することが
できる。
【００５３】図９には、上記グレイ−バイナリ変換回路
３１１の具体的な構成例が示されている。同図に示され
ているように、グレイ−バイナリ変換回路３１１は、変
換するコードのビット数よりも１つ少ない数のイクスク
ルーシブＯＲゲートＧ１１〜Ｇ１７で構成され、最上位
を除く各入力ビットＤｉ’とその１つ上位ビット側の変
換後ビット（イクスクルーシブＯＲゲートの出力）Ｄｉ
＋１との排他的論理和をとることでバイナリコードに変
換される。最上位のビットＤ７’はそのまま変換後の最
上位ビットＤ７として出力される。図９は、図３に対応
して８ビットのグレイコードをバイナリコードに変換す
る回路の例を示したものであり、同様の仕組みにより１
０ビットや１２ビットなど任意のビット数のコード変換
回路を構成することができる。
３１１の具体的な構成例が示されている。同図に示され
ているように、グレイ−バイナリ変換回路３１１は、変
換するコードのビット数よりも１つ少ない数のイクスク
ルーシブＯＲゲートＧ１１〜Ｇ１７で構成され、最上位
を除く各入力ビットＤｉ’とその１つ上位ビット側の変
換後ビット（イクスクルーシブＯＲゲートの出力）Ｄｉ
＋１との排他的論理和をとることでバイナリコードに変
換される。最上位のビットＤ７’はそのまま変換後の最
上位ビットＤ７として出力される。図９は、図３に対応
して８ビットのグレイコードをバイナリコードに変換す
る回路の例を示したものであり、同様の仕組みにより１
０ビットや１２ビットなど任意のビット数のコード変換
回路を構成することができる。
【００５４】なお、図８および図９は送られてくるコー
ドがグレイコードの場合の変換回路の例であり、送られ
てくるコードが表２の４列目に示されているようなオフ
セットバイナリコードである場合には、入力コードから
ある固定値を引き算（あるいは加算）する処理を行なう
回路とされる。
ドがグレイコードの場合の変換回路の例であり、送られ
てくるコードが表２の４列目に示されているようなオフ
セットバイナリコードである場合には、入力コードから
ある固定値を引き算（あるいは加算）する処理を行なう
回路とされる。
【００５５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においては、差分符号化した後に行なうコード
変換の例としてグレイコードに変換する場合とオフセッ
トバイナリコードに変換する場合とを説明したが、コー
ド変換はこれらに限定されるものでなく、差分を示すコ
ードが切り替わる際に変化するビットの数が少ない方式
であればどのようなコード変換を利用するものであって
もよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においては、差分符号化した後に行なうコード
変換の例としてグレイコードに変換する場合とオフセッ
トバイナリコードに変換する場合とを説明したが、コー
ド変換はこれらに限定されるものでなく、差分を示すコ
ードが切り替わる際に変化するビットの数が少ない方式
であればどのようなコード変換を利用するものであって
もよい。
【００５６】また、前記実施例においては、ＣＤＳ（相
関二重サンプリング回路）を搭載したＡＤ変換用ＬＳＩ
について説明したが、ＣＤＳは省略しても良いし別チッ
プで構成されていても良い。前記実施例においては、Ｃ
ＣＤを用いた撮像システムにおけるＡＤ変換用ＬＳＩに
ついて説明したが、ＣＭＯＳイメージセンサなどＣＣＤ
以外の撮像素子を用いた撮像システムにおけるＡＤ変換
用ＬＳＩについても同様に適用することができる。
関二重サンプリング回路）を搭載したＡＤ変換用ＬＳＩ
について説明したが、ＣＤＳは省略しても良いし別チッ
プで構成されていても良い。前記実施例においては、Ｃ
ＣＤを用いた撮像システムにおけるＡＤ変換用ＬＳＩに
ついて説明したが、ＣＭＯＳイメージセンサなどＣＣＤ
以外の撮像素子を用いた撮像システムにおけるＡＤ変換
用ＬＳＩについても同様に適用することができる。
【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である撮像シ
ステムに適用した場合について説明したが、本発明はそ
れに限定されるものでなく、例えば音声信号を処理する
録音システムなどアナログ信号をディジタルデータに変
換して処理するシステムに広く利用することができる。
なされた発明をその背景となった利用分野である撮像シ
ステムに適用した場合について説明したが、本発明はそ
れに限定されるものでなく、例えば音声信号を処理する
録音システムなどアナログ信号をディジタルデータに変
換して処理するシステムに広く利用することができる。
【００５８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００５９】すなわち、信号の伝達速度を低下させるこ
となく、撮像素子から出力されるアナログ映像信号をデ
ィジタル画像データに変換するＡＤ変換用ＬＳＩの出力
回路で発生するノイズを低減して、画質を向上させるこ
とができるという効果がある。
となく、撮像素子から出力されるアナログ映像信号をデ
ィジタル画像データに変換するＡＤ変換用ＬＳＩの出力
回路で発生するノイズを低減して、画質を向上させるこ
とができるという効果がある。
【図１】本発明を適用した撮像システムに用いられるＡ
Ｄ変換用ＬＳＩの概略構成例を示すブロック図である。
Ｄ変換用ＬＳＩの概略構成例を示すブロック図である。
【図２】符号化＆コード変換回路の概略構成を示すブロ
ック図である。
ック図である。
【図３】バイナリ−グレイ変換回路の概略構成を示すブ
ロック図である。
ロック図である。
【図４】電子カメラに用いられるフィルタの構成例を示
す配置図である。
す配置図である。
【図５】実施例のＡＤ変換回路における差分符号化とバ
イナリ−グレイ変換の具体例を示すコード変換説明図で
ある。
イナリ−グレイ変換の具体例を示すコード変換説明図で
ある。
【図６】従来の撮像システムにおけるＡＤ変換後の画像
データの切り替わりビット数の頻度と本発明を適用した
システムにおけるＡＤ変換後の画像データの切り替わり
ビット数の頻度を示すグラフである。
データの切り替わりビット数の頻度と本発明を適用した
システムにおけるＡＤ変換後の画像データの切り替わり
ビット数の頻度を示すグラフである。
【図７】ＡＤ変換後の画像データを処理するＤＳＰの構
成例を示すブロック図ある。
成例を示すブロック図ある。
【図８】ＤＳＰに設けられるグレイバイナリ差分復号回
路の構成例を示すブロック図である。
路の構成例を示すブロック図である。
【図９】グレイ−バイナリ変換回路の具体的な構成例を
示すブロック図である。
示すブロック図である。
【図１０】一般的な撮像システムの概略構成を示すブロ
ック図である。
ック図である。
１０ ＣＣＤ ２０ ＡＤ変換用ＬＳＩ ２１ 相関二重サンプリング回路（ＣＤＳ） ２２ プログラマブルゲインアンプ（ＰＧＡ） ２３ ＡＤ変換回路（ＡＤＣ） ２４ 符号化＆コード変換回路 ２５ 出力バッファ ３０ ＤＳＰ（ディジタル・シグナル・プロセッサ） ３１ グレイバイナリ差分復号回路 ３２ 画像処理回路 ３３ 圧縮／伸長回路 ４１ 遅延回路 ４２ 差分符号化回路 ４３ コード変換回路 ５０ メモリ ６０ ＤＡ変換器 ７０ フィルタ ８０ ディスプレイ １００ プリント配線基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 相原 康敏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中島 広樹 群馬県高崎市西横手町１番地１ 日立東部 セミコンダクタ株式会社内 (72)発明者 今泉 栄亀 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 松浦 達治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5C024 BX01 CX03 DX01 GY01 HX01 HX03 HX17 HX23 HX27 HX29 5C065 AA03 BB22 CC01 DD02 GG12 GG15 GG18 GG20 GG50
Claims (10)
- 【請求項１】 撮像素子から出力されるアナログカラー
映像信号を増幅する増幅回路と、増幅された信号をディ
ジタル信号に変換するＡＤ変換回路と、ＡＤ変換後の同
一色に関わる隣接する画素のコード同士の差分をとる差
分化手段と、該差分化手段の出力をコード変換するコー
ド変換手段とを備えたことを特徴とする半導体集積回
路。 - 【請求項２】 上記コード変換手段は、入力バイナリコ
ードをグレイコードに変換するバイナリ−グレイコード
変換回路であることを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項３】 上記コード変換手段は、入力コードに固
定値を加算もしくは減算する回路からなることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項４】 上記差分化手段は、上記ＡＤ変換回路の
出力コードを遅延させる遅延回路と、該遅延回路で遅延
されたコードと入力コードとの差分をとる減算手段とに
より構成され、上記遅延回路は入力映像信号の色配列に
応じて遅延時間が可変に構成されていることを特徴とす
る請求項１〜３のいずれかに記載の半導体集積回路。 - 【請求項５】 色フィルタを備えた撮像素子と、 前記撮像素子から出力されるアナログカラー映像信号を
増幅する増幅回路と、増幅された信号をディジタル信号
に変換するＡＤ変換回路と、ＡＤ変換後の同一色に関わ
る隣接する画素のコード同士の差分をとる差分化手段
と、該差分化手段の出力をコード変換する第１コード変
換手段とを備えた半導体集積回路と、 前記半導体集積回路から出力されるコードを変換する第
２コード変換手段および画像処理回路を備え画像処理用
半導体集積回路と、を有することを特徴とする撮像シス
テム。 - 【請求項６】 上記第１コード変換手段はバイナリコー
ドをグレイコードに変換するバイナリ−グレイコード変
換回路であり、上記第２コード変換手段はグレイコード
をバイナリコードに変換するグレイ−バイナリコード変
換回路であることを特徴とする請求項５に記載の撮像シ
ステム。 - 【請求項７】 上記第１コード変換手段は、入力コード
に固定値を加算もしくは減算する回路からなり、上記第
２コード変換手段は入力コードから固定値を減算もしく
は加算する回路からなることを特徴とする請求項５に記
載の撮像システム。 - 【請求項８】 上記差分化手段は、上記ＡＤ変換回路の
出力コードを遅延させる遅延回路と、該遅延回路で遅延
されたコードと入力コードとの差分をとる減算手段とに
より構成され、上記遅延回路は入力映像信号の色配列に
応じて遅延時間が可変に構成されていることを特徴とす
る請求項５〜７のいずれかに記載の撮像システム。 - 【請求項９】 ディジタル画像データを記憶する記憶手
段を備え、上記画像処理用半導体集積回路は、上記第２
コード変換手段により変換された後のコードを圧縮する
データ圧縮回路および圧縮データを伸長するデータ伸長
回路を備え、上記データ圧縮回路により圧縮されたデー
タが上記記憶手段に記憶されるように構成されているこ
とを特徴とする請求項５〜８のいずれかに記載の撮像シ
ステム。 - 【請求項１０】 撮像素子から出力されるアナログカラ
ー映像信号をディジタル信号に変換する信号変換方法で
あって、映像信号をＡＤ変換回路によりＡＤ変換した
後、変換後の同一色に関わる隣接する画素のコード同士
の差分をとり、該差分化出力コードを前後のコード間で
切り替わるビット数の少ないコードに変換するようにし
たことを特徴とする信号変換方法。
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- 2001-03-30 JP JP2001098750A patent/JP4574045B2/ja not_active Expired - Fee Related
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2004
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