JP2008236195A - 撮像ブロック及び撮像装置 - Google Patents

Abstract

【課題】小型かつ、映像信号の劣化を防止できる撮像ブロック及び撮像装置を提供する。
【解決手段】撮像素子１１Ｒを搭載した第１の回路基板４０Ｒ（４０Ｂ）と、アナログ・デジタル変換部１５及びタイミング発生部１９を搭載した第２の回路基板４０Ａと、撮像素子１１Ｇが搭載され、第１の回路基板４０Ｒ（４０Ｂ）と第２の回路基板４０Ａの双方と電気的に接続された第３の回路基板４０Ｇとを備えた。その上で、第２の回路基板４０Ａを、その面が第１の回路基板４０Ｒ（４０Ｂ）及び第３の回路基板４０Ｇの面と垂直となるように配置し、第１の回路基板４０Ｒ（４０Ｂ）及び第３の回路基板４０Ｇが配置された側の面の反対側の面に、アナログ・デジタル変換部１５及びタイミング発生部１９を搭載するようにした。
【選択図】図３

Description

本発明は、例えば内視鏡等に適用して好適な撮像ブロック及びその撮像ブロックを備えた撮像装置に関する。

ＣＣＤ（Charge Coupled Devices）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の撮像素子を用いた撮像装置において、高画質な映像を得るためには、撮像素子が得た映像信号を、位相、周波数特性等においてなるべく忠実に伝送することが重要となってくる。

ところが、近年では撮像装置に対する高精細化・小型化要求の高まりを受けて、信号処理回路系で扱うクロック周波数が高周波化してきており、位相のずれや周波数特性の劣化等が信号の品質に与える影響は大きくなっている。このため、位相のずれや周波数特性の劣化を防ぐための様々な手法が考案されている。

特許文献１には、撮像素子を備えた内視鏡において、ノイズの影響のないシールド性を備えたフレキシブルプリント基板で信号を伝送することについての開示がある。
特開平７−３１３４５３号公報

ところで、例えば撮像素子の配置位置と、撮像素子で得られた映像信号をデジタル信号に変換するアナログ・デジタル変換部（以下、Ａ／Ｄ変換部と称する）の配置位置とが離れていて、アナログ信号が伝送される距離が長い場合には、周辺の他の回路から出力される信号が、ノイズとなってアナログの映像信号に乗る確率が高くなってしまう。

アナログ信号の伝送経路が長い場合には、さらに、信号が伝送される過程で位相や周波数特性が劣化してしまうことが多く、解像度が落ちてしまう等の問題があった。特に、撮像素子としてＣＣＤを使用している場合で、３板式の撮像方式を採用している場合には、アナログ信号の位相や周波数特性が劣化することで、３つのＣＣＤの電気的な固着精度が落ちてしまうという問題があった。

また、撮像装置に対する小型化の要求を満たす手法の１つとして、回路基板の面積の縮小が考えられるが、撮像素子を搭載した回路基板上にＡ／Ｄ変換部等の他の回路も配置する場合には、回路基板が大型化してしまうという問題があった。

本発明はかかる点に鑑みてなされたものであり、小型かつ、映像信号の劣化を防止できる撮像ブロック及び撮像装置を提供することを目的とする。

本発明は、レンズを通して入射した光を少なくとも２色に分解して出力するプリズムと、プリズムで分解・出力された光を光電変換して映像信号を生成する第１及び第２の撮像素子と、第１及び第２の撮像素子から出力された映像信号をデジタル信号に変換するアナログ・デジタル変換部と、撮像素子及びアナログ・デジタル変換部を駆動するための映像信号処理用クロックを生成するタイミング発生部とを備えた。そして、第１の撮像素子を搭載した第１の回路基板と、アナログ・デジタル変換部及びタイミング発生部を搭載した第２の回路基板と、第２の撮像素子を搭載し、第１の回路基板と第２の回路基板の双方と電気的に接続された第３の回路基板とを備えた。その上で、第２の回路基板をその面が第１の回路基板及び第３の回路基板の面と垂直となるように配置し、第１の回路基板及び第３の回路基板が配置された側の面の反対側の面に、アナログ・デジタル変換部及びタイミング発生部を搭載するようにしたものである。

このようにしたことで、アナログ・デジタル変換部及びタイミング発生部が、撮像素子を搭載した第１の回路基板及び第２の回路基板に対して垂直に配置された第３の回路基板上に配置されるようになる。そして、その配置位置は、第１の回路基板及び第２の回路基板が配置された側に対して裏側になる。

本発明によると、プリズムに固着される第１の回路基板及び第３の回路基板にはアナログ・デジタル変換部が配置されないため、回路基板の面積を抑えることができるようになる。また、タイミング発生部と撮像素子とが互いに相反する面上に配置されるようになるため、撮像素子で得られる映像信号に、タイミング発生部からの信号がノイズとして乗ってしまうことを防ぐことができる。

以下、本発明の一実施の形態を、添付図面を参照して説明する。

図１は、本実施の形態による撮像装置の構成例を示す。本実施の形態の撮像装置１００は、例えば医療用の内視鏡などの各種用途に使用される撮像装置に適用可能である。図１に示された撮像装置１００は、３板式の撮像方式を採用したものであり、図示せぬレンズを通り、色分解プリズム（図示略）により分解されたＧ（緑），Ｒ（赤），Ｂ（青）の各光線を光電変換して、電気信号を生成するＣＣＤ撮像素子（以下ＣＣＤ、あるいは単に撮像素子と称する）１１Ｇ、１１Ｒ、１１Ｂの３つの撮像素子を備える。また、各ＣＣＤ１１で光電変換され、蓄積された信号電荷を垂直転送させるための垂直転送ドライバ（以下Ｖドライバと称する）２０と、Ｖドライバ２０により垂直転送された信号電荷を水平転送するための水平転送ドライバ（以下Ｈドライバと称する）１４Ｇ，１４Ｒ，１４Ｂを備える。

Ｖドライバ２０は、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに垂直転送パルスＶφ１〜Ｖφ４を供給し、Ｈドライバ１４Ｇ，１４Ｒ，１４Ｂは、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに水平転送パルスＨ１とＨ２を供給する。またＨドライバ１４Ｇ，１４Ｒ，１４Ｂは、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに蓄積された信号電荷をリセットするためのリセットパルスＲＧも供給する。ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに印加されるこれらのパルスは、タイミング発生部１９により供給される映像同期クロック（ＣＡＭ＿ＣＬＫ）に同期して生成される。

タイミング発生部１９は、撮像装置１００の各部を制御する第１の制御部１７から供給される基準クロック（ＨＣＬＫ）を元に、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂ、Ｖドライバ２０、Ｈドライバ１４Ｇ，１４Ｒ，１４Ｂ、後述するＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｇ、アナログ・デジタル変換部（Ａ／Ｄ変換部）１５Ｇ，１５Ｒ，１５Ｂを駆動するための映像同期クロック（ＣＡＭ＿ＣＬＫ）を生成し、各部に供給する。映像同期クロックは、映像信号の水平周波数や垂直周波数に同期した、映像信号処理用の周波数のクロックである。

ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂで得られた信号電荷は、上述したＶドライバ２０及びＨドライバ１４Ｇ，１４Ｒ，１４Ｂにより読み出され、図示せぬ出力回路で信号電荷に相当する電圧に変換された後、それぞれＣＤＳ（Correlated Double Sampling）回路１３Ｇ，１３Ｒ，１３Ｂに供給される。

ＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｂは、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂから得られた出力信号をサンプリングし、信号に含まれるリセットノイズを低減する回路である。ＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｂから出力された映像信号は、図示せぬＡＧＣ（Automatic Gain Control）回路で一定の信号レベルに調整された後に、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される。Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂでは、アナログ信号である映像信号を、デジタル信号に変換する。

上述した光学系及びＣＣＤ１１Ｇ，１１Ｒ，１１Ｂと、ＣＤＳ１３Ｇ，１３Ｒ，１３ＢやＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂ等の回路が搭載されたブロック（以降、カメラブロック５０と称する）と、このブロックから出力された映像信号を画像処理する映像処理部１６とは、距離が少し離れた別の基板上に設置してある。カメラブロック５０と、映像処理部１６が搭載されたブロックとは、カメラブロック５０側のコネクタ２ａと、映像処理部１６側のコネクタ２ｂに接続されたケーブル１を介して接続してある。映像処理部１６は、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂから供給されたデジタルの映像信号の、黒レベルＯＢ（オプティカルブラック）を一定基準値に固定するフィーダバッククランプ処理や、映像信号のあるレベル以上を圧縮するニー補正、映像信号のレベルを設定されたγカーブに従って補正するγ補正、白バランスをとるためのホワイトクリップ処理等を行う。

カメラブロック５０側のコネクタ２ａには、撮像装置１００の各部を制御するための第１の制御部１７も接続されている。第１の制御部１７はマイコン等で構成される。本実施の形態では、第１の制御部１７からカメラブロック５０の各部に送信される信号の量を削減するため、カメラブロック５０内に第２の制御部１８を設けてある。第２の制御部１８は、第１の制御部１７から送信される指令のうち、カメラブロック５０内の各部に対する設定指示用の指令を翻訳して、カメラブロック５０内の各部に伝送する。

第２の制御部１８が行う制御としては、例えばタイミング発生部１９に対してはシャッタスピードの可変制御、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに対してはゲインの制御の他、映像レート（５０ｉ／６０ｉ等）の切り換え指示も行う。また、撮像装置１００の消費電力を抑えるため、カメラブロック５０の各部をそれぞれ独立してスタンバイモードに切り替える制御や、周期的に各部の設定を初期化する制御も行う。

次に、図２を参照して、色分解プリズム３０と撮像素子１１Ｇ，１１Ｒ，１１Ｂ等で構成される撮像ブロック２００の構成例について説明する。図２は、入射側の面から撮像ブロック２００を見た場合の図である。撮像ブロック２００は、図２において破線で示されたレンズブロック２と、レンズ取り付け用ベース１０を介して接続してある。レンズ取り付け用ベース１０には位置決め用孔１０ａを設けてあり、この孔にネジを差し込むことで、レンズユニット２と撮像ブロック２００とが精度良く固定される。

レンズ取り付け用ベース１０には、レンズユニット２のレンズ２ａを通った被写体光が入射する入射窓３１を設けてある。被写体光の進む方向でありレンズ取り付け用ベース１０の裏面には、入射窓３１から入射した被写体光をＲ，Ｇ，Ｂの３色に分解する色分解プリズム３０を固着してある。

色分解プリズム３０は、入射光のうちＢ光線を透過するブロックと、Ｒ光線を透過するブロックと、Ｇ光線を透過するブロックの３つのブロックにより構成される。そして、Ｒ，Ｇ，Ｂに分光されたそれぞれの光が出射される３つの出射面上には、Ｂ光線を光電変換する撮像素子１１Ｂと、Ｇ光線を光電変換する撮像素子１１Ｇと、Ｒ光線を光電変換する撮像素子１１Ｒとを固着してある。図２においては、撮像素子１１Ｂのみを図示してあり、撮像素子１１Ｒ及び１１Ｇは図示を省略している。

上述した各回路基板４０Ｂ，４０Ｇ，４０Ｒと垂直の角度を成す位置には、回路基板４０Ａ（第２の回路基板）を配置してある。回路基板４０Ａ上には、電源用のデカップリングコンデンサ６０を配置してあり、裏面にはＡ／Ｄ変換部１５Ｂ，１５Ｇ，１５Ｂや第２の制御部１８、タイミング生成部１９等を配置してある。回路基板４０Ａの裏面における各部の配置については後述する。

図３は、入射窓３１を下にした場合の撮像ブロック２００の構成例を示す図である。図３（ａ）は、回路基板４０Ａのデカップリングコンデンサ６０配置面を、前面に向けた場合の斜視図であり、図３（ｂ）は、回路基板４０Ａを背面から見た場合の斜視図である。

色分解プリズム３０の３つの出射面に固着された撮像素子１１Ｂ，１１Ｇ，１１Ｒは、それぞれ、回路基板４０Ｂ（第１の回路基板），４０Ｇ（第３の回路基板），４０Ｒ（第１の回路基板）に接続してあり、その接続は、各撮像素子の端子を回路基板４０Ｂ，４０Ｇ，４０Ｒの裏面に半田付けすることにより行ってある。

回路基板４０Ｂ，４０Ｇ，４０Ｒの、撮像素子１１Ｂ，１１Ｇ，１１Ｒが接続されていない面には、ＣＤＳ回路１３Ｂ，１３Ｇ，１３Ｒを配置してある。また、各回路基板４０は、可撓性を有する回路基板であるフレキシブルケーブル４１を介して互いに電気的に接続してある。

フレキシブルケーブル４１には、接地用基板７０Ｂ，７０Ｇ，７０Ｒも接続させてあり、接地用基板７０Ｂ，７０Ｇ，７０Ｒは、銅箔等で構成された導電板９０と接触させてある。そして、接地用基板７０Ｂ，７０Ｇ，７０Ｒと導電板９０とをネジ８０Ｂ，８０Ｇ，８０Ｒによってネジ止めしてある。

次に、図３（ｂ）を参照して、回路基板４０Ａの裏面側における各部の配置について説明する。図３（ｂ）において、回路基板４０Ａには、左上よりタイミング発生部１９、第２の制御部１８、Ａ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂを配置してある。そして、放熱対策として、Ａ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂに放熱板４５を接触させてある。Ａ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂは、図３（ｂ）に示したように回路基板４０Ａの端部付近に配置してあり、回路基板４０Ａの端部に接続されたフレキシブルケーブル４１は、撮像素子１１Ｇ及びＣＤＳ回路１３Ｇが搭載された回路基板４０Ｇに接続してある。このように配置することで、ＣＤＳ回路１３Ｒ，１３Ｇ，１３Ｂからの出力信号が、Ａ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂに伝送されるまでの経路を短くすることができる。

次に、図４（ａ）及び（ｂ）を参照して、各回路基板４０の配置の例について説明する。図４（ａ）は、図２、図３において色分解プリズム３０に固着されていた各回路基板４０を展開して、同一の平面上に並べた状態を示している。図４（ａ）に示した各回路基板４０の配置は、図４（ｂ）に示された、展開前の状態における各回路基板４０の配置に対応しているものであり、図４（ｂ）中に矢印Ａ１で示された方向に各回路基板４０を展開することにより、図４（ａ）に示された状態となる。図４（ｂ）においては、説明を分かりやすくするため、色分解プリズム３０や導電板９０等の図示は省略してある。

図４（ａ）において、撮像素子１１Ｒを搭載した回路基板４０Ｒ、撮像素子１１Ｇを搭載した回路基板４０Ｇ、撮像素子１１Ｂを搭載した回路基板４０Ｂは、フレキシブルケーブル４１を介して互いに接続させてあり、回路基板４０Ｇを中心に回路基板４０Ｒ，４０Ｇ，４０Ｂが一列になるように配置してある。そして、中央に配置された回路基板４０Ｇには、フレキシブルケーブル４１を介して回路基板４０Ａを接続してある。回路基板４０Ａは、回路基板４０Ｒ，４０Ｇ，４０Ｂの一列の並びに対して直角の角度を成すようにして、回路基板４０Ｇに接続してある。つまり、回路基板４０Ｒ，４０Ｇ，４０Ｂの一列の並びと、回路基板４０ＡとでＴ字型を形成するようにしてある。

回路基板４０Ｒ，４０Ｇ，４０Ｂの、撮像素子１１Ｒ，１１Ｇ，１１Ｂが配置されていない側の面には、ＣＤＳ回路１３Ｒ，１３Ｇ，１３Ｂを配置してある。そして、ＣＤＳ回路１３Ｒ及びＣＤＳ回路１３Ｂから出力された信号は、中央に配置された回路基板４０Ｇを中継して、回路基板４０Ａ上のＡ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂに伝送される構成としてある。

図４（ａ）及び（ｂ）の中で矢印Ａ２として示された長さは、色分解プリズム３０（図３参照）の色分解された光の出射面の高さに対応しており、設計的な制約が厳しいのに対して、図４（ａ）中に矢印Ａ３として示した長さにおける制約は緩いため、回路基板の面積を大きくしやすい。これを利用して、回路基板４０Ｇで回路基板４０Ｒ及び４０Ｂからの信号を一度集めてから回路基板４０Ａに伝送する構成としたことにより、回路基板４０Ａの外形寸法も小さく抑えることが可能となった。

なお、図５（ａ）に示したように、Ａ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂを搭載した回路基板４０Ａを、一列に並べて配置した回路基板４０Ｒ，４０Ｇ，４０Ｂの一番端に位置する回路基板（図５（ａ）においては４０Ｒ）に接続させて、くの字型に配置した場合には、回路基板４０Ａとの伝送経路が各回路基板間で異なってしまうことになる。図５（ａ）においては、回路基板４０Ｂと回路基板４０Ａとの距離は長く、回路基板４０Ｒと回路基板４０Ａとの距離は短くなる。このため、各回路基板４０Ｒ，４０Ｇ，４０Ｂから伝送される信号における位相特性や周波数特性が異なってしまうという問題が生じてしまう。

また、図５（ａ）に図示されたような配置の各回路基板４０を組み立てるとなると、回路基板４０Ｒと回路基板４０Ａとを接続するフレキシブルケーブル４１′の曲げ方が難しくなり、回路基板４０Ｒや４０Ａにかかるストレスが大きくなることによって、アライメントにずれが生じてしまうという問題も生ずる。

また、図５（ｂ）に示したように、回路基板４０Ｒ，４０Ｇ，４０Ｂのそれぞれを、フレキシブルケーブル４１′′を介して回路基板４０Ａと接続させる構成とした場合には、回路基板４０Ｒ，４０Ｇ，４０Ｂに供給する電源を共通化することができなくなる。つまり、回路基板４０Ａから回路基板４０Ｒ，４０Ｇ，４０Ｂのそれぞれに対して個別に電源を供給する必要が生ずるため、それに伴って各フレキシブルケーブル４１′′の幅を広く取らなければならなくなる。またこれにより、回路基板４０Ａの基板面積が大きくなってしまうという問題がある。さらに、図５（ａ）に示した場合と同様にフレキシブルケーブル４１′′の曲げも難しくなり、各回路基板４０にかかるストレスも大きくなってしまうという問題も生ずる。

つまり、回路基板４０Ａから伝送する電源を、一旦回路基板４０Ｇに供給し、回路基板４０Ｇから回路基板４０Ｒや回路基板４０Ｂに分配する構成としたため、回路基板４０Ｇと回路基板４０Ａとをつなぐフレキシブルケーブル４１の幅を短く抑えることが可能となり、その結果、回路基板４０Ａの面積を小さくすることが可能となる。

また、各回路基板４０を、図４（ａ）に示したような本発明の配置とすることで、ＣＤＳ回路１３Ｒ，１３Ｇ，１３ＢからＡ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂまでの伝送距離を短くできる。よって、アナログ映像信号の位相特性や周波数特性の劣化を防ぐことができるようになる。

また、Ａ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂや、第２の制御部１８、タイミング発生部１９等を、色分解プリズム３０の色分解された光の出射面の高さに対する制限の無い回路基板４０Ａに配置したことにより、撮像装置１００全体を小型化することができる。

さらに本発明では、アナログ伝送系の回路が搭載された面の裏側にグランド層を配置することにより、アナログ映像信号に対するノイズの飛び込み対策をさらに強固に行える構成としてある。図６は、図４（ａ）に示したような各回路基板４０が展開された状態において、さらに回路基板４０やフレキシブルケーブル４１の各層を分解して示した図である。

本実施の形態においては、フレキシブルケーブル４１を、グランド層４１ａ及び信号層４１ｂの２層からなる一枚の板で構成してあり、グランド層４１ａと信号層４１ｂのそれぞれの層の表面に、回路基板４０Ｒ，４０Ｇ，４０Ｂを接続してある。グランド層４１ａ上に配置される回路基板４０Ｒ，４０Ｇ，４０Ｂは、それぞれ信号層４０Ｒａと４０Ｒｂ，信号層４０Ｇａと４０Ｇｂ，信号層４０Ｂａと４０Ｂｂの２層で構成してあり、信号層４１ｂ上に配置される回路基板４０Ｒ，４０Ｇ，４０Ｂは、それぞれ信号層４０Ｒｃと４０Ｒｄ，信号層４０Ｇｃと４０Ｇｄ、信号層４０Ｂｃと４０Ｂｄの２層で構成してある。

フレキシブルケーブル４１のグランド層４１ａ側には、撮像素子１１Ｒ，１１Ｇ，１１ＢやＡ／Ｄ変換部１５Ｒ，１５Ｇ，１５Ｂ等のアナログ信号伝送系の回路を配置する構成としてある。そして、フレキシブルケーブル４１の信号層４１ｂ側には、ＣＤＳ回路１３Ｒ，１３Ｇ，１３Ｂと、電源用のデカップリングコンデンサ６０が配置される構成としてある。

このように構成することで、アナログ信号伝送系の回路がグランド層４１ａによってシールドされるようになり、アナログ映像信号に対するノイズの飛び込みや、アナログ映像信号における周波数特性や位相特性の劣化を防ぐことができる。

また、各回路を、図６に示したような配置でフレキシブルケーブル４１の両面に搭載したことにより、図４（ｂ）のように組み立てた状態では、第２の制御部１８やタイミング発生部１９等のデジタル系の回路は、撮像素子１１Ｒ，１１Ｇ，１１Ｂが配置された回路基板４０Ｒ，４０Ｇ，４０Ｂの側面裏側に配置されるようになる。このため、撮像素子１１Ｒ，１１Ｇ，１１Ｂに、デジタル系回路からのノイズが到来する可能性が低くなり、撮像素子１１Ｒ，１１Ｇ，１１Ｂの出力信号がノイズの影響の少ない良好な特性のものとなる。

なお、上述した実施の形態では、ＣＤＳ回路１３Ｒ，１３Ｇ，１３Ｂを撮像素子１１Ｒ，１１Ｇ，１１Ｂが配置される面とは反対の面に設ける構成としたが、撮像素子１１Ｒ，１１Ｇ，１１Ｂと同一の面上に配置するようにしてもよい。

また、上述した実施の形態では、３つの撮像素子を備えた撮像装置に適用した場合を説明したが、撮像素子に限らず、複数のセンサ系の素子を備えた装置であり、回路間を伝送される信号の位相特性や周波数特性の劣化軽減を課題として有する装置であれば、他の装置にも適用が可能である。

本発明の一実施の形態による撮像装置の内部構成例を示すブロック図である。 本発明の一実施の形態による撮像ブロックの構成例を示す斜視図である。 本発明の一実施の形態による撮像ブロックの構成例を示す図であり、（ａ）と（ｂ）はそれぞれ異なる方向から見た斜視図である。 本発明の一実施の形態による回路基板の配置の例を示す図であり、（ａ）は回路基板を展開した状態の斜視図、（ｂ）は回路基板を折り曲げた状態の斜視図である。 本発明の他の実施の形態による回路基板の配置例を示す説明図である。 本発明の一実施の形態による回路基板の各層の構成例を示す分解斜視図である。

符号の説明

１…ケーブル、１０…レンズ取り付け用ベース、１１Ｇ，１１Ｒ，１１Ｂ…ＣＣＤ（撮像素子）、１３Ｇ，１３Ｒ，１３Ｂ…ＣＤＳ回路、１４Ｇ，１４Ｒ，１４Ｂ…Ｈドライバ、１５Ｇ，１５Ｒ，１５Ｂ…Ａ／Ｄ変換部、１６…映像処理部、１７…第１の制御部、１８…第２の制御部、１９…タイミング発生部、２０…Ｖドライバ、３０…色分解プリズム、４０…回路基板、４１…フレキシブルケーブル、４１ａ…グランド層、４１ｂ…信号層、４５…放熱板、５０…カメラブロック、６０…デカップリングコンデンサ、１００…撮像装置、２００…撮像ブロック

Claims (8)

1. レンズを通して入射した光を少なくとも２色に分解して出力するプリズムと、
   前記プリズムで分解・出力された光を光電変換して映像信号を生成する第１及び第２の撮像素子と、
   前記第１及び第２の撮像素子から出力された映像信号をデジタル信号に変換するアナログ・デジタル変換部と、
   前記第１及び第２の撮像素子及び前記アナログ・デジタル変換部を駆動するための映像信号処理用クロックを生成するタイミング発生部と、
   前記第１の撮像素子を搭載した第１の回路基板と、
   前記アナログ・デジタル変換部及び前記タイミング発生部を搭載した第２の回路基板と、
   前記第２の撮像素子を搭載し、前記第１の回路基板と前記第２の回路基板の双方と電気的に接続された第３の回路基板とを備え、
   前記第１の回路基板に搭載された前記第１の撮像素子と、前記第３の回路基板に搭載された前記第２の撮像素子は、前記プリズムの出射面に固着されており、
   前記第２の回路基板は、その面が前記第１の回路基板及び前記第３の回路基板の面とほぼ垂直となるように配置し、前記第１の回路基板及び前記第３の回路基板が配置された側の面の反対側の面に、前記アナログ・デジタル変換部及び前記タイミング発生部を搭載したことを特徴とする
   撮像ブロック。
2. 請求項１記載の撮像ブロックにおいて、
   前記第１の回路基板、前記第２の回路基板、前記第３の回路基板は互いにフレキシブルケーブルを介して接続してあり、
   前記第１の回路基板と前記第２の回路基板とは、前記第１の回路基板と前記第２の回路基板が前記プリズムに固着されていない状態で前記第３の回路基板を中心として互いにほぼ直角の角度を成すようにして接続したことを特徴とする
   撮像ブロック。
3. 請求項２記載の撮像ブロックにおいて、
   前記第３の回路基板の短手方向の長さは、前記第１の回路基板の短手方向の長さと比べて短いことを特徴とする
   撮像ブロック。
4. 請求項２記載の撮像ブロックにおいて、
   前記アナログ・デジタル変換部は、前記第２の回路基板上の、前記第３の回路基板との接続用の前記フレキシブルケーブルが配線された側の端部に配置したことを特徴とする
   撮像ブロック。
5. 請求項２記載の撮像ブロックにおいて、
   前記フレキシブルケーブルは、グランド層及び信号層の２層で構成され、
   前記第１の回路基板、前記第２の回路基板、前記第３の回路基板は、前記グランド層及び前記信号層の両面に配置したことを特徴とする
   撮像ブロック。
6. 請求項５記載の撮像ブロックにおいて、
   前記第２の回路基板に搭載されたアナログ・デジタル変換部及び前記タイミング発生部は、前記フレキシブルケーブルの前記グランド層側に配置したことを特徴とする
   撮像ブロック。
7. 請求項６記載の撮像ブロックにおいて、
   前記フレキシブルケーブルの前記信号層側に配置される前記第２の回路基板上には、電源用のデカップリング回路を配置したことを特徴とする
   撮像ブロック。
8. レンズを通して入射した光を少なくとも２色に分解して出力するプリズムと、
   前記プリズムで分解・出力された光を光電変換して映像信号を生成する第１及び第２の撮像素子と、
   前記第１及び第２の撮像素子から出力された映像信号をデジタル信号に変換するアナログ・デジタル変換部と、
   前記第１及び第２の撮像素子及び前記アナログ・デジタル変換部を駆動するための映像信号処理用クロックを生成するタイミング発生部と、
   前記第１の撮像素子を搭載した第１の回路基板と、
   前記アナログ・デジタル変換部及び前記タイミング発生部を搭載した第２の回路基板と、
   前記第２の撮像素子を搭載し、前記第１の回路基板と前記第２の回路基板の双方と電気的に接続された第３の回路基板とを備え、
   前記第１の回路基板に搭載された前記第１の撮像素子と、前記第３の回路基板に搭載された前記第２の撮像素子とは、前記プリズムの出射面に固着されており、
   前記第２の回路基板は、その面が前記第１の回路基板及び前記第３の回路基板の面とほぼ垂直となるように配置され、前記第１の回路基板及び前記第３の回路基板が配置された側の面の反対側の面に、前記アナログ・デジタル変換部及び前記タイミング発生部を搭載したことを特徴とする
   撮像装置。

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