JPH06197359A - ディジタルフィルタ装置 - Google Patents
ディジタルフィルタ装置Info
- Publication number
- JPH06197359A JPH06197359A JP43A JP35763592A JPH06197359A JP H06197359 A JPH06197359 A JP H06197359A JP 43 A JP43 A JP 43A JP 35763592 A JP35763592 A JP 35763592A JP H06197359 A JPH06197359 A JP H06197359A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- delay circuit
- output
- signal
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 複数の信号を処理する回路規模の小さいディ
ジタルフィルタ装置を得る。 【構成】 ３つの信号ＹL 、ＣR 、ＣB を１クロック遅
延回路４０３〜４０５、セレクタ４０６〜４０８により
各信号がずれた３つの時分割信号に変換して、それぞれ
３つの遅延回路列に加える。各遅延回路列の所定個所の
信号を乗算器４２７〜４３３に加えて係数ｋ1 〜ｋ7 と
乗算し、各乗算出力をサメンション回路４４１に加えて
フィルタリングされた信号ＹL 、ＣR 、ＣB を得る。 【効果】 乗算器、係数器の必要数が削減でき、回路規
模を縮小できる。
ジタルフィルタ装置を得る。 【構成】 ３つの信号ＹL 、ＣR 、ＣB を１クロック遅
延回路４０３〜４０５、セレクタ４０６〜４０８により
各信号がずれた３つの時分割信号に変換して、それぞれ
３つの遅延回路列に加える。各遅延回路列の所定個所の
信号を乗算器４２７〜４３３に加えて係数ｋ1 〜ｋ7 と
乗算し、各乗算出力をサメンション回路４４１に加えて
フィルタリングされた信号ＹL 、ＣR 、ＣB を得る。 【効果】 乗算器、係数器の必要数が削減でき、回路規
模を縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子から得ら
れる信号をディジタル処理するようにしたビデオカメラ
等の撮像装置等に用いられるディジタルフィルタ装置に
関するものである。
れる信号をディジタル処理するようにしたビデオカメラ
等の撮像装置等に用いられるディジタルフィルタ装置に
関するものである。
【０００２】
【従来の技術】従来より、微小色分解フィルタから成る
色フィルタを撮像面に配した２次元ＣＣＤ等の固体撮像
素子から得られる信号をＡ／Ｄ変換し、そのディジタル
データを処理して色信号と輝度信号とを出力するように
した撮像装置が提案されている。
色フィルタを撮像面に配した２次元ＣＣＤ等の固体撮像
素子から得られる信号をＡ／Ｄ変換し、そのディジタル
データを処理して色信号と輝度信号とを出力するように
した撮像装置が提案されている。
【０００３】このような撮像装置においては、撮像素子
から得られる撮像信号をＡ／Ｄ変換器でディジタル信号
に変換し、このディジタル信号を色分解回路に加えた
後、後述する種々の処理を施すことにより、最終的に搬
送色信号及び輝度信号を得るようにしている。この処理
途中で得られる後述するＹL 、ＣR 、ＣB で表される３
つの信号をそれぞれディジタルローパスフィルタ（以下
ディジタルＬＰＦと言う）に加えてサンプリング周波数
の折り返しノイズを除去するようにしている。このため
に同一構成の３個のディジタルＬＰＦが設けられてい
る。
から得られる撮像信号をＡ／Ｄ変換器でディジタル信号
に変換し、このディジタル信号を色分解回路に加えた
後、後述する種々の処理を施すことにより、最終的に搬
送色信号及び輝度信号を得るようにしている。この処理
途中で得られる後述するＹL 、ＣR 、ＣB で表される３
つの信号をそれぞれディジタルローパスフィルタ（以下
ディジタルＬＰＦと言う）に加えてサンプリング周波数
の折り返しノイズを除去するようにしている。このため
に同一構成の３個のディジタルＬＰＦが設けられてい
る。
【０００４】
【発明が解決しようとする課題】ディジタルフィルタは
多数の直列接続された遅延回路の各々の出力に対してフ
ィルタ特性に応じた係数を乗算し、各乗算出力を加算す
るように構成されている。従って、上記のように同じ構
成のディジタルＬＰＦを３個設けると、遅延回路、係数
器、乗算器等の個数が非常に多くなり、回路規模が大き
くなるという問題があった。
多数の直列接続された遅延回路の各々の出力に対してフ
ィルタ特性に応じた係数を乗算し、各乗算出力を加算す
るように構成されている。従って、上記のように同じ構
成のディジタルＬＰＦを３個設けると、遅延回路、係数
器、乗算器等の個数が非常に多くなり、回路規模が大き
くなるという問題があった。
【０００５】本発明は上記のような問題を解決するため
になされたもので、複数の信号に対して、同一のフィル
タ特性を得る場合に回路規模を小さくすることのできる
ディジタルフィルタ装置を提供することを目的としてい
る。
になされたもので、複数の信号に対して、同一のフィル
タ特性を得る場合に回路規模を小さくすることのできる
ディジタルフィルタ装置を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】本発明においては、並列
に入力される複数の信号をそれぞれ各信号が互いにずれ
たタイミングで出力される複数の時分割信号に変換する
変換手段と、上記複数の時分割信号の各々が供給されそ
れぞれ直列接続された複数の遅延回路から成る複数の遅
延回路列と、上記各遅延回路列における同一信号が得ら
れる所定の複数個所の信号と所定の係数とを乗算する複
数の係数乗算手段と、上記複数の係数乗算手段の各乗算
出力を上記複数の信号の各々について加算する加算手段
とを設けている。
に入力される複数の信号をそれぞれ各信号が互いにずれ
たタイミングで出力される複数の時分割信号に変換する
変換手段と、上記複数の時分割信号の各々が供給されそ
れぞれ直列接続された複数の遅延回路から成る複数の遅
延回路列と、上記各遅延回路列における同一信号が得ら
れる所定の複数個所の信号と所定の係数とを乗算する複
数の係数乗算手段と、上記複数の係数乗算手段の各乗算
出力を上記複数の信号の各々について加算する加算手段
とを設けている。
【０００７】
【作用】本発明によれば、各遅延回路列における各信号
に対する係数器と乗算器が共用されるので、係数器と乗
算器の個数を大巾に削減できる。
に対する係数器と乗算器が共用されるので、係数器と乗
算器の個数を大巾に削減できる。
【０００８】
【実施例】以下、本発明の実施例を図について説明す
る。
る。
【０００９】図３は本発明を適用した撮像装置を示すブ
ロック図である。
ロック図である。
【００１０】図３において、撮像素子としてのＣＣＤ１
は、撮像面の各画素に対してマゼンタ、シアン、イエロ
ー等の色フィルタが所定の配列で設けられている。この
ＣＣＤ１から得られる撮像信号はＡ／Ｄ変換器２により
サンプリングされディジタル信号に変換されて色分離回
路（ＣＤＥＴ）３とＬＰＦ１６とに加えられる。
は、撮像面の各画素に対してマゼンタ、シアン、イエロ
ー等の色フィルタが所定の配列で設けられている。この
ＣＣＤ１から得られる撮像信号はＡ／Ｄ変換器２により
サンプリングされディジタル信号に変換されて色分離回
路（ＣＤＥＴ）３とＬＰＦ１６とに加えられる。
【００１１】ＣＤＥＴ３は注目画素に対して上下、左
右、及び斜めの各画素の和、差等を求め、３つの信号Ｙ
L 、ＣR 、ＣB を出力する。これらの信号ＹL 、ＣR 、
ＣB はサンプリング周波数による折り返しノイズを除去
するための本発明によるディジタルＬＰＦ（以下、ＬＰ
Ｆと言う）４に加えられる。ＬＰＦ４からは信号ＹL1、
ＣR1、ＣB1が得られ、信号ＣB1、ＣR1は係数器１０、１
１から得られる所定の係数Ａ、Ｂと乗算器１２、１３で
乗算される。各乗算出力は信号ＹL1と共にサメンション
回路５に加えれることにより、Ｒ、Ｇ、Ｂ信号が時分割
で得られる。
右、及び斜めの各画素の和、差等を求め、３つの信号Ｙ
L 、ＣR 、ＣB を出力する。これらの信号ＹL 、ＣR 、
ＣB はサンプリング周波数による折り返しノイズを除去
するための本発明によるディジタルＬＰＦ（以下、ＬＰ
Ｆと言う）４に加えられる。ＬＰＦ４からは信号ＹL1、
ＣR1、ＣB1が得られ、信号ＣB1、ＣR1は係数器１０、１
１から得られる所定の係数Ａ、Ｂと乗算器１２、１３で
乗算される。各乗算出力は信号ＹL1と共にサメンション
回路５に加えれることにより、Ｒ、Ｇ、Ｂ信号が時分割
で得られる。
【００１２】このＲ、Ｇ、Ｂ信号は乗算器１４において
係数器１５から得られるホワイトバランス係数ＷＢと乗
算されてホワイトバランスがとられる。次にガンマ補正
回路６でガンマ補正が成された後、変換回路７により並
列の信号Ｒ、Ｇ、Ｂに変換されてマトリクス回路８に加
えられる。そのマトリクス演算によりＲ−Ｙ、Ｂ−Ｙの
色差信号が得られ、この色差信号は変調回路９で平衡変
調されることにより、搬送色信号Ｃが得られる。
係数器１５から得られるホワイトバランス係数ＷＢと乗
算されてホワイトバランスがとられる。次にガンマ補正
回路６でガンマ補正が成された後、変換回路７により並
列の信号Ｒ、Ｇ、Ｂに変換されてマトリクス回路８に加
えられる。そのマトリクス演算によりＲ−Ｙ、Ｂ−Ｙの
色差信号が得られ、この色差信号は変調回路９で平衡変
調されることにより、搬送色信号Ｃが得られる。
【００１３】一方、Ａ／Ｄ変換器２からＬＰＦ１６に加
えられた信号は帯域制限を受けて輝度信号となり、さら
にガンマ補正回路１８でガンマ補正されて輝度信号Ｙが
出力される。
えられた信号は帯域制限を受けて輝度信号となり、さら
にガンマ補正回路１８でガンマ補正されて輝度信号Ｙが
出力される。
【００１４】図４は図３における各部の周波数特性を示
したものである。図においてｆs はサンプリング周波数
を示す。
したものである。図においてｆs はサンプリング周波数
を示す。
【００１５】図４（Ａ）はＣＣＤ１の出力、（Ｂ）はＣ
ＤＥＴ３の出力、（Ｃ）はＬＰＦ４のフィルタ特性、
（Ｄ）はサメンション回路５の出力である。サメンショ
ン回路５のＲ、Ｇ、Ｂの各信号はサンプリング周波数が
１／３になるので、ＬＰＦ４を用いて折り返し歪みを除
去している。
ＤＥＴ３の出力、（Ｃ）はＬＰＦ４のフィルタ特性、
（Ｄ）はサメンション回路５の出力である。サメンショ
ン回路５のＲ、Ｇ、Ｂの各信号はサンプリング周波数が
１／３になるので、ＬＰＦ４を用いて折り返し歪みを除
去している。
【００１６】図１はＬＰＦ４の実施例を示す構成図であ
る。
る。
【００１７】図１において、４０１、４０２はインバー
タ、４０３、４０４、４０５は１クロック遅延回路、４
０６、４０７、４０８はセレクタ、４０９〜４２６は１
クロック遅延回路、４２７〜４３３は乗算器、４３４〜
４４０はＬＰＦの係数Ｋ1 〜Ｋ7 を発生させる係数器、
４４１はサメンション回路、４４２、４４３、４４４は
１クロック遅延回路、４４５、４４６はインバータ、４
４７、４４８、４４９はセレクタ、４５０、４５１、４
５２は１クロック遅延回路である。
タ、４０３、４０４、４０５は１クロック遅延回路、４
０６、４０７、４０８はセレクタ、４０９〜４２６は１
クロック遅延回路、４２７〜４３３は乗算器、４３４〜
４４０はＬＰＦの係数Ｋ1 〜Ｋ7 を発生させる係数器、
４４１はサメンション回路、４４２、４４３、４４４は
１クロック遅延回路、４４５、４４６はインバータ、４
４７、４４８、４４９はセレクタ、４５０、４５１、４
５２は１クロック遅延回路である。
【００１８】次に動作について説明する。図１におい
て、ＣＤＥＴ３から同一画素の信号ＹL 、ＣR 、ＣB が
パラレルに入力されると、ＣR 、ＣB はそのＭＳＢがイ
ンバータ４０１、４０２によって反転され、２の補数コ
ードからオフセットバイナリコードに変換される。これ
はＹL が正の値のみであるので、それに合わせるために
行われる処置である。次に遅延回路４０３、４０４、４
０５によりＣR 、ＣB がＹL に対して順次１クロックづ
つずらされる。セレクタ４０６、４０７、４０８は接点
０→１→２→０→・・・とセレクトすることにより、Ｙ
L 、ＣR 、ＣB の順に時分割で出力され、遅延回路の各
列に加えられる。そして、遅延回路４０９、４１３、４
１７、４１８、４２２、４２５、４２６の出力に対して
係数器４３４〜４４０の係数ｋ1 〜ｋ7 を乗算器４２７
〜４３３により乗算し、各乗算出力をサメンション回路
４４１に加えることにより、ＹL 、ＣR 、ＣB の順で出
力する。
て、ＣＤＥＴ３から同一画素の信号ＹL 、ＣR 、ＣB が
パラレルに入力されると、ＣR 、ＣB はそのＭＳＢがイ
ンバータ４０１、４０２によって反転され、２の補数コ
ードからオフセットバイナリコードに変換される。これ
はＹL が正の値のみであるので、それに合わせるために
行われる処置である。次に遅延回路４０３、４０４、４
０５によりＣR 、ＣB がＹL に対して順次１クロックづ
つずらされる。セレクタ４０６、４０７、４０８は接点
０→１→２→０→・・・とセレクトすることにより、Ｙ
L 、ＣR 、ＣB の順に時分割で出力され、遅延回路の各
列に加えられる。そして、遅延回路４０９、４１３、４
１７、４１８、４２２、４２５、４２６の出力に対して
係数器４３４〜４４０の係数ｋ1 〜ｋ7 を乗算器４２７
〜４３３により乗算し、各乗算出力をサメンション回路
４４１に加えることにより、ＹL 、ＣR 、ＣB の順で出
力する。
【００１９】次に元のパラレル出力に変換するために、
先ずＹL を遅延回路４４２、４４３に通過させ、ＣR を
遅延回路４４４に通過させて元のタイミングに戻す。そ
の際、ＣR 、ＣB をオフセットバイナリコードから２の
補数コードに戻すために、ＭＳＢをインバータ４４５、
４４６で反転させる。次に遅延回路４４３の出力がＹL
となったときにセレクタ４４７、４４８、４４９が接点
１をセレクトするように同期させて接点０→０→１→０
とセレクトする。遅延回路４５０、４５１、４５２はそ
の出力を接点０に加えているので、上記のようにセレク
トすることによって、結局この遅延回路４５０、４５
１、４５２よりＹL1、ＣR1、ＣB1が得られる。
先ずＹL を遅延回路４４２、４４３に通過させ、ＣR を
遅延回路４４４に通過させて元のタイミングに戻す。そ
の際、ＣR 、ＣB をオフセットバイナリコードから２の
補数コードに戻すために、ＭＳＢをインバータ４４５、
４４６で反転させる。次に遅延回路４４３の出力がＹL
となったときにセレクタ４４７、４４８、４４９が接点
１をセレクトするように同期させて接点０→０→１→０
とセレクトする。遅延回路４５０、４５１、４５２はそ
の出力を接点０に加えているので、上記のようにセレク
トすることによって、結局この遅延回路４５０、４５
１、４５２よりＹL1、ＣR1、ＣB1が得られる。
【００２０】図２は遅延回路４０９〜４２６で構成され
る３つの遅延回路列における信号ＹL 、ＣR 、ＣB のタ
イミングを示すもので、ＹL 、ＣR 、ＣB に付いている
カッコ内の数字は時間を示している。また点線の枠で囲
まれた１クロック遅延回路２０１、２０２、２０３はＹ
L 、ＣR 、ＣB に対して同じ構成の３つのＬＰＦを用い
た場合に必要となる遅延回路を示している。
る３つの遅延回路列における信号ＹL 、ＣR 、ＣB のタ
イミングを示すもので、ＹL 、ＣR 、ＣB に付いている
カッコ内の数字は時間を示している。また点線の枠で囲
まれた１クロック遅延回路２０１、２０２、２０３はＹ
L 、ＣR 、ＣB に対して同じ構成の３つのＬＰＦを用い
た場合に必要となる遅延回路を示している。
【００２１】図２に示すように、３つの遅延回路列には
信号ＹL 、ＣR 、ＣB が各列でずらされながら順次伝送
されている。そして太枠で示す遅延回路４０９、４１
３、４１７、４１８、４２２、４２５、４２６には常に
同じ信号（図示ではＹL ）がある。この同じ信号の遅延
回路の出力を図１の乗算器４２７〜４３３に加えて係数
ｋ1 〜ｋ7 と乗算する。図示ではＹL が乗算されている
が、この１クロック後ではＣR が乗算され、次の１クロ
ック後ではＣB が乗算される。
信号ＹL 、ＣR 、ＣB が各列でずらされながら順次伝送
されている。そして太枠で示す遅延回路４０９、４１
３、４１７、４１８、４２２、４２５、４２６には常に
同じ信号（図示ではＹL ）がある。この同じ信号の遅延
回路の出力を図１の乗算器４２７〜４３３に加えて係数
ｋ1 〜ｋ7 と乗算する。図示ではＹL が乗算されている
が、この１クロック後ではＣR が乗算され、次の１クロ
ック後ではＣB が乗算される。
【００２２】以上のように本実施例によれば、３つの信
号ＹL 、ＣR 、ＣB に対してそれぞれ同一構成された３
つのＬＰＦを用いる場合に比べて、図２の遅延回路２０
１〜２０３が省略されると共に、係数器、乗算器が各信
号で共用されるので、これらの係数器、乗算器の個数を
大巾に削減することができる。
号ＹL 、ＣR 、ＣB に対してそれぞれ同一構成された３
つのＬＰＦを用いる場合に比べて、図２の遅延回路２０
１〜２０３が省略されると共に、係数器、乗算器が各信
号で共用されるので、これらの係数器、乗算器の個数を
大巾に削減することができる。
【００２３】図５は本発明の他の実施例を示すもので、
ＣＤＥＴ３とＬＰＦ４とを結合した場合の構成図であ
る。
ＣＤＥＴ３とＬＰＦ４とを結合した場合の構成図であ
る。
【００２４】図５において、３０１、３０２は１Ｈディ
レイ、３０３は加算器、３０４、３０５はセレクタ、３
０６〜３０９は１クロック遅延回路、３１２〜３１５は
減算器、３１６〜３１９はインバータ、３２０、３２１
は加算器、３２２〜３２４はセレクタである。ＬＰＦ４
は図１のセレクタ４０６〜４０８を除いた部分と同一構
成されている。また、セレクタ３０４、３０５は水平周
波数の１／２の周波数のセレクト信号Ｓ1 で切換えられ
る。セレクタ３２２〜３２４は水平周波数の１／３の周
波数を持つ信号と上記信号Ｓ1 とから作られるセレクト
信号Ｓ2 で切換えられる。
レイ、３０３は加算器、３０４、３０５はセレクタ、３
０６〜３０９は１クロック遅延回路、３１２〜３１５は
減算器、３１６〜３１９はインバータ、３２０、３２１
は加算器、３２２〜３２４はセレクタである。ＬＰＦ４
は図１のセレクタ４０６〜４０８を除いた部分と同一構
成されている。また、セレクタ３０４、３０５は水平周
波数の１／２の周波数のセレクト信号Ｓ1 で切換えられ
る。セレクタ３２２〜３２４は水平周波数の１／３の周
波数を持つ信号と上記信号Ｓ1 とから作られるセレクト
信号Ｓ2 で切換えられる。
【００２５】次に動作について説明する。ＣＣＤ出力は
１Ｈディレイ３０１、３０２及び遅延回路３０６〜３０
９及び加算器３０３、３１０、３１１を用いて注目画素
に対して上下画素の和、左右画素の和及び斜めの方向の
画素の和をそれぞれ取り出す。その際各ラインごとにそ
の特性が交互になっているのでセレクタ３０４、３０５
を使用して加算器３１０の出力の特性と加算器３１１の
出力の特性とを一定にする。また、セレクタ３０４、３
０５により、注目画素の出力は遅延回路３０６の出力又
は遅延回路３０７の出力となるので、加算器３２０、３
２１を用いて注目画素とその左右の画素との和を演算す
る。次いで、注目画素とその左右の画素の差及び注目画
素の上下の画素の和と、斜め方向の画素の和との差を減
算器３１２〜３１５を用いて演算する。その出力はＭＳ
Ｂをインバータ３１６〜３１９を用いて反転し、２の補
数コードからオフセットバイナリコードに変換される。
１Ｈディレイ３０１、３０２及び遅延回路３０６〜３０
９及び加算器３０３、３１０、３１１を用いて注目画素
に対して上下画素の和、左右画素の和及び斜めの方向の
画素の和をそれぞれ取り出す。その際各ラインごとにそ
の特性が交互になっているのでセレクタ３０４、３０５
を使用して加算器３１０の出力の特性と加算器３１１の
出力の特性とを一定にする。また、セレクタ３０４、３
０５により、注目画素の出力は遅延回路３０６の出力又
は遅延回路３０７の出力となるので、加算器３２０、３
２１を用いて注目画素とその左右の画素との和を演算す
る。次いで、注目画素とその左右の画素の差及び注目画
素の上下の画素の和と、斜め方向の画素の和との差を減
算器３１２〜３１５を用いて演算する。その出力はＭＳ
Ｂをインバータ３１６〜３１９を用いて反転し、２の補
数コードからオフセットバイナリコードに変換される。
【００２６】こうして得られる２つの加算器３２０、３
２１及び４つの減算器３１２〜３１５の６出力の内何れ
かの３つの出力が常にＹL 、ＣR 、ＣB となっているは
ずなので、セレクタ３２２〜３２４によりＹL 、ＣR 、
ＣB を選択する。以降のＬＰＦ４の動作は、図１と同じ
である。
２１及び４つの減算器３１２〜３１５の６出力の内何れ
かの３つの出力が常にＹL 、ＣR 、ＣB となっているは
ずなので、セレクタ３２２〜３２４によりＹL 、ＣR 、
ＣB を選択する。以降のＬＰＦ４の動作は、図１と同じ
である。
【００２７】このように、ＣＤＥＴ３とＬＰＦ４とをつ
なぐことにより、セレクタの数を減少させることが可能
となり、動作時間を短くできる。
なぐことにより、セレクタの数を減少させることが可能
となり、動作時間を短くできる。
【００２８】上述した各実施例では、本発明を撮像装置
に適用した場合について述べたが、本発明は一般的に
は、並列に入力される複数の信号に対して同じフィルタ
特性を得る場合のディジタルフィルタ装置として用いる
ことができる。
に適用した場合について述べたが、本発明は一般的に
は、並列に入力される複数の信号に対して同じフィルタ
特性を得る場合のディジタルフィルタ装置として用いる
ことができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
並列に入力される複数の信号をそれぞれ各信号が互いに
ずれたタイミングで出力される複数の時分割信号に変換
し、これらの時分割信号をそれぞれ遅延回路列に加える
ようにしたことにより、各信号に対して同じディジタル
フィルタを用いる場合に比べて、係数器や乗算器の個数
を大巾に削減することができ、回路規模を縮小すること
ができる効果がある。
並列に入力される複数の信号をそれぞれ各信号が互いに
ずれたタイミングで出力される複数の時分割信号に変換
し、これらの時分割信号をそれぞれ遅延回路列に加える
ようにしたことにより、各信号に対して同じディジタル
フィルタを用いる場合に比べて、係数器や乗算器の個数
を大巾に削減することができ、回路規模を縮小すること
ができる効果がある。
【図１】本発明の実施例を示す構成図である。
【図２】図１の各遅延回路列の信号タイミングを示すブ
ロック図である。
ロック図である。
【図３】本発明を適用した撮像装置を示すブロック図で
ある。
ある。
【図４】図３の各部の周波数特性を示す特性図である。
【図５】本発明の他の実施例を示す構成図である。
４ ディジタルＬＰＦ ４０３〜４０５ 遅延回路 ４０６〜４０８ セレクタ ４０９〜４２６ 遅延回路 ４２７〜４３３ 乗算器 ４３４〜４４０ 係数器 ４４１ サメンション回路
Claims (1)
- 【請求項１】 並列に入力される複数の信号をそれぞれ
各信号が互いにずれたタイミングで出力される複数の時
分割信号に変換する変換手段と、 上記複数の時分割信号の各々が供給されそれぞれ直列接
続された複数の遅延回路から成る複数の遅延回路列と、 上記各遅延回路列において同一信号が得られる所定の複
数個所の信号と所定の係数とを乗算する複数の係数乗算
手段と、 上記複数の係数乗算手段の各乗算出力を上記複数の信号
の各々について加算する加算手段とを設けたことを特徴
とするディジタルフィルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06197359A (ja) | 1992-12-24 | 1992-12-24 | ディジタルフィルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06197359A (ja) | 1992-12-24 | 1992-12-24 | ディジタルフィルタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197359A true JPH06197359A (ja) | 1994-07-15 |
Family
ID=18455130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06197359A (ja) | 1992-12-24 | 1992-12-24 | ディジタルフィルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300591A (ja) * | 2001-03-30 | 2002-10-11 | Hitachi Ltd | 半導体集積回路および撮像システム |
| JP2009038559A (ja) * | 2007-08-01 | 2009-02-19 | Panasonic Corp | 半導体集積回路、撮像システムおよび信号変換方法 |
-
1992
- 1992-12-24 JP JP43A patent/JPH06197359A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300591A (ja) * | 2001-03-30 | 2002-10-11 | Hitachi Ltd | 半導体集積回路および撮像システム |
| JP4574045B2 (ja) * | 2001-03-30 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路および撮像システム |
| JP2009038559A (ja) * | 2007-08-01 | 2009-02-19 | Panasonic Corp | 半導体集積回路、撮像システムおよび信号変換方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3615778B2 (ja) | カラー撮像装置 | |
| JPH0614190A (ja) | 色分離及び輪郭補正回路 | |
| US6690418B1 (en) | Image sensing apparatus image signal controller and method | |
| JPH11262022A (ja) | 単板式カラーカメラ | |
| JPH06197359A (ja) | ディジタルフィルタ装置 | |
| JP3576600B2 (ja) | カラー撮像装置 | |
| JP3612891B2 (ja) | 固体撮像素子の撮像出力の輪郭強調方法 | |
| JPH0470828B2 (ja) | ||
| JP3647052B2 (ja) | 撮像装置 | |
| JP2744260B2 (ja) | カラー信号処理装置 | |
| JP3562275B2 (ja) | 撮像装置における輝度信号処理回路 | |
| JP3832689B2 (ja) | 映像信号処理方法及び映像信号処理装置 | |
| JPH09252472A (ja) | 固体撮像装置 | |
| JPH05304679A (ja) | カラーカメラの信号処理回路におけるレベルバランス回路 | |
| JP4033641B2 (ja) | 固体撮像装置 | |
| JP3408169B2 (ja) | 画像データの処理方法及び画像データ処理装置 | |
| JP3422027B2 (ja) | カラーカメラ及びその信号処理回路における輝度バランス回路 | |
| JP2585015B2 (ja) | カラ−撮像装置 | |
| JPH0323035B2 (ja) | ||
| JP2965624B2 (ja) | ビデオ信号をデイジタル形式で濾波するための方法および回路装置 | |
| JP3791044B2 (ja) | 映像信号処理回路およびそれを有するビデオカメラ | |
| JP4536762B2 (ja) | 固体撮像装置 | |
| JP2000184392A (ja) | 画像データの処理方法及び画像データ処理装置 | |
| JPH0474916B2 (ja) | ||
| JPH0420311B2 (ja) |