KR100753232B1

KR100753232B1 - 이미지센서를 위한 전위신호를 처리하는 방법 및 장치

Info

Publication number: KR100753232B1
Application number: KR1020027008503A
Authority: KR
Inventors: 쇼조 닛타; 겐지 다나카; 다츠오 이스미; 아키라 모리가와; 교지 마츠사코; 숀 츄앙; 마이크 코엔
Original assignee: 니혼 텍사스 인스트루먼츠 가부시키가이샤; 소니 가부시키가이샤
Priority date: 1999-12-28
Filing date: 2000-12-20
Publication date: 2007-08-30
Also published as: US7081921B2; ES2237494T3; EP1252760A2; JP2001189892A; DE60018114T2; WO2001049020A3; WO2001049020A2; JP4454750B2; EP1252760B1; DE60018114D1; KR20030005163A; US20020047934A1

Abstract

이미지센서로부터의 신호를 처리하는 전위신호처리방법 및 장치는 블랙레벨을 쉽게 클램핑하고, 제조수율을 증가시키고, 전력소모를 감소시키기 위하여 제공된다. 루미넌스 검출기/디지타이저는 이미지센서로부터 센서출력신호를 받아들이고, 센서출력신호에 포함된 루미넌스정보를 검출하고, 검출된 루미넌스정보를 나타내는 디지털루미넌스신호를 생성한다. 디지털처리기는 디지털루미넌스신호를 받아들이고, 전위처리된 신호출력으로서 곱셈결과를 생성하도록 상기 디지털루미넌스신호에 사전 설정된 이득코드를 곱셈한다. 광학블랙클램프는 루미넌스신호 검출기/디지타이저로부터 디지털루미넌스신호를 받아들이고, 루미넌스신호의 블랙레벨을 일정한 값으로 클램핑하기 위하여, 상기 디지털루미넌스신호로부터 산출된 피드백신호를 상기 루미넌스신호 검출기/디지타이저로 공급한다.

Description

이미지센서를 위한 전위신호를 처리하는 방법 및 장치{METHOD AND APPARATUS FOR PROCESSING FRONT END SIGNAL FOR IMAGE SENSOR}

본 발명은 CCD(Charge Coupled Device:전하결합소자) 이미지센서와 같은 이미지센서의 변화로부터의 신호를 처리하는 전위신호 처리방법 및 처리장치(front end signal processing method and apparatus)에 관한 것이다.

종래에는, 도 6에 예시된 바와 같은 회로구성을 갖는 전위신호처리기가 CCD 이미지센서와 같은 이미지센서로부터의 루미넌스(luminance)신호를 처리하는데 사용되어 왔다. 특별하게는, 예시된 바와 같이, 종래의 전위신호처리기는 CCD 이미지센서로부터의 입력(CCD 입력)을 수신하기 위하여 결합된 CDS(correlated double sampler:상관이중샘플러); 아날로그의 PGA(programmable gain amplifier:프로그램가능한 이득 증폭기); 및 ADC(analog-to-digital(A/D) converter:아날로그/디지털 변환기)를 포함한다. 이상에서 알 수 있는 바와 같이, 아날로그의 프로그램가능한 이득 증폭기(PGA)는 상관이중샘플러(CDS)와 A/D 변환기(ADC) 사이에 위치하여 아날로그 형식으로 샘플링된 신호를 증폭시키고 이 증폭된 신호를 A/D 변환기(ADC)에 입력시키도록 한다. 몇몇 아날로그의 프로그램가능한 이득 증폭기(gain amplifier)는 상관이중샘플러로부터의 신호를 증폭(또는 감쇠)시키는, dB로 표시되는 이득제 어신호에 대한 선형의 이득 곡선을 나타내는 이득특성을 갖는 로그증폭기(logarithmic amplifier)(또는 로그감쇠기)를 포함할 수 있다. 상기 이득곡선은 통상적으로 밝기에 대한 인간의 시각의 특성으로 인하여 로그스케일(logarithmic scale)로 도표화된다. 이 경우에 있어서, 프로그램가능한 이득 증폭기는 제어신호에 대한 이득특성에 로그특성을 부과하는 특정 증폭기나 감쇠기를 포함한다(PGACONT). 또한, 종래의 전위신호처리기는 이미지센서로부터 루미넌스(luminance)신호의 블랙레벨을 클램핑하기 위하여 블랙레벨을 저장하는 캐패시터(CAP) 및 광학적 블랙(optical black:OB) 클램프회로(OBCLAMP)를 포함하는 피드백루프를 포함한다. 예시된 바와 같이, 피드백루프는 A/D 변환기의 입력 또는 출력(도 6에는 입력만 나타나 있음)이 (각각, 실선 및 점선으로 표시된)상관이중샘플러(CDS) 또는 프로그램가능한 이득증폭기(PGA)로 다시 들어가도록 형성되기 때문에, 프로그램가능한 이득증폭기(PGA)와 같은 이득스테이지가 피드백루프내에 흔히 포함된다.

상술된 바와 같이 구성된 종래의 전위신호처리기는 아날로그의 프로그램가능한 이득증폭기에 배치되는 로그증폭기(또는 로그감쇠기)의 성능을 개선하는데 있어서의 어려움, 즉, 로그증폭기에서 요구되는 dB로 표시되는 선형이득곡선을 제공하는데 있어서의 어려움과 마주치게 된다. 또한, 로그증폭기에 의하여 나타나는 이득곡선은 제조과정에서 도입되는 장치의 변화에 따라 좌우되며, 때로는 직선과의 큰 편차가 나타난다. 이는 전체 전위신호처리기의 수율(yield)을 줄이는 주원인이다. 또한, 프로그램가능한 이득증폭기 블록은 로그증폭기에 대한 선형성 및 충분한 노 이즈 성능(noise performance)을 확보하기 위하여 상당한 전력을 소모한다.

더구나, 상술된 종래의 신호처리기는 광학적 블랙 클램프 피드백루프내의 로그증폭기와 같은 증폭기를 포함하는 아날로그의 프로그램가능한 이득증폭기를 포함하기 때문에, 루프의 수렴 시간상수(convergence time constant)는 증폭기의 이득에 따라 크게 변화한다. 이득의 변화에 대한 보정은 상기 시간상수를 정하기 위하여 프로그램가능한 이득증폭기내의 증폭기의 이득과 역으로 된 이득을 갖는 증폭기를 피드백루프내로 삽입시키는 것과 같은 복잡한 아날로그 처리를 포함한다.

상술된 이유때문에, 종래의 전위신호처리기는, 일반적으로 150mW 내지 200mW 범위의 높은 전력소모를 필요로하며, 100mW보다 낮게 전력을 소모하는 것은 거의 없다.

따라서, 본 발명의 목적은 낮은 전력소모를 필요로 하는 전위신호처리방법 및 장치를 제공하는 것이다.

본 발명의 다른 목적은 센서의 출력을 증폭시키는 이득곡선의 선형성을 향상시킬 수 있는 전위신호처리방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 블랙레벨클램핑을 향상시킬 수 있는 전위신호처리방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 제조수율을 증가시킬 수 있는 전위신호처리방법 및 장치를 제공하는 것이다.

상기 목적을 실현시키기 위하여, 본 발명은 아날로그/디지털 변환후의 신호 증폭을 수행하고, 광학적 블랙을 클램핑하기 위하여 신호증폭 이전의 신호를 사용하는 이미지센서로부터의 신호를 디지털방식으로 증폭시키는 것을 특징으로 한다.

특별하게는, 본 발명의 제1형태에 따르면, 이미지센서로부터 신호를 처리하는 전위신호처리방법은, 이미지센서로부터 센서출력신호에 포함된 루미넌스정보를 검출하여 상기 검출된 루미넌스정보를 나타내는 디지털루미넌스신호를 생성시키는 단계, 디지털 루미넌스신호를 기초로 한 상수값에 루미넌스신호의 블랙레벨을 클램핑시키는 단계, 디지털의 루미넌스신호에 소정의 이득코드를 디지털방식으로 곱하여 전위처리신호출력을 생성시키는 단계를 포함한다.

본 발명에 따르면, 루미넌스정보를 검출하고 디지털 루미넌스신호를 생성시키는 단계는 이미지센서출력을 수신하고, 센서출력신호에 포함된 루미넌스정보를 검출하여 검출된 루미넌스정보를 나타내는 아날로그 루미넌스신호를 생성시키는 단계, 및 디지털화된 출력을 생성하기 위하여 아날로그 루미넌스신호를 디지털 형태로 변환시키는 단계를 포함할 수 있다. 또한, 루미넌스정보를 검출하고 디지털 루미넌스신호를 생성시키는 단계는 전위처리신호출력보다 더 높은 분해능(resolution)을 가지는 디지털화된 출력을 생성시킬 수 있다. 또한, 루미넌스정보를 검출하고 디지털 루미넌스신호를 생성시키는 단계는 이미지센서를 위한 기준블랙레벨값(reference black level value)을 생성시키는 단계 및 디지털화된 출력으로부터 상기 기준블랙레벨값을 감산하여 디지털 루미넌스신호로서 감산결과를 생성하는 단계를 더욱 포함할 수 있다. 상기 기준블랙레벨값은 가변적일 수 있다.

또한, 본 발명에 따르면, 디지털방식으로 곱셈하는 단계는 디지털 프로그램가능한 이득증폭기를 포함할 수 있다. 이 경우에, 디지털방식으로 곱셈하는 단계는 소정의 이득코드를 생성시키는 단계, 디지털 루미넌스신호와 이득코드를 디지털방식으로 곱셈하여 증폭된 디지털 루미넌스신호를 생성시키는 단계, 페데스탈 레벨(pedestal level)을 나타내는 페데스탈 코드를 생성시키는 단계 및 증폭된 디지털 루미넌스신호에 상기 페데스탈코드를 가산시켜 전위처리신호출력으로서 가산결과를 생성하는 단계를 포함할 수 있다. 상기 페데스탈코드는 가변적일 수 있다.

본 발명의 제2형태에 따르면, 이미지센서로부터의 신호를 처리하는 전위신호처리장치는 루미넌스정보를 나타내는 디지털 루미넌스신호를 생성하기 위하여 센서출력신호에 포함되는 루미넌스정보를 검출하는 이미지센서로부터 센서출력신호를 수신하기 위하여 결합된 루미넌스 검출/디지털화 회로, 전위처리신호출력으로서 곱셈결과를 생성시키기 위하여 디지털 루미넌스신호를 수신하여 상기 디지털 루미넌스신호와 소정의 이득코드를 곱하기 위하여 결합된 디지털처리회로 및 루미넌스신호의 블랙레벨을 상수값으로 클램핑시키기 위하여 디지털 루미넌스신호를 수신하여 디지털 루미넌스신호로부터 발생된 피드백신호를 루미넌스 검출/디지털화 회로로 공급하기 위하여 결합된 클램핑회로를 포함한다.

본 발명에 따르면, 루미넌스 검출/디지털화 회로는 이미지센서출력을 수신하여 센서출력신호에 포함된 루미넌스정보를 검출하고 상기 검출된 루미넌스정보를 나타내는 아날로그 루미넌스신호를 생성시키도록 결합된 상관이중샘플러 및 디지털화된 출력을 생성시키기 위해서 상기 아날로그 루미넌스신호를 수신하여 상기 아날 로그 루미넌스신호를 디지털형태로 변환시키기 위하여 결합되어 있는 A/D 변환기를 포함할 수 있다. A/D 변환기는 전위처리신호출력보다 더 높은 분해능을 갖는 디지털화된 출력을 생성시킬 수 있다. 이 경우에, A/D 변환기는 상기 A/D 변환기로의 입력이 감소함에 따라 선형성이 향상되도록 구성되며, 예를 들어, 파이프라인 A/D 변환기에 의하여 구현될 수도 있다. 루미넌스검출/디지털화 회로는 이미지센서를 위한 기준블랙레벨값을 생성시키는 기준블랙레벨값 생성용회로 및 루미넌스검출/디지털화 회로의 디지털 루미넌스신호로서 감산결과를 생성시키기 위하여 A/D 변환기의 출력부와 블랙레벨값 생성회로에 연결되어 디지털화된 출력으로부터 기준블랙레벨값을 감산하는 감산기를 더욱 포함할 수 있다. 기준블랙레벨값 생성회로는 가변 기준블랙레벨값을 생성할 수 있다. 디지털처리회로는 디지털의 프로그램가능한 이득증폭기를 포함할 수 있다. 이 경우에, 디지털처리회로는 소정의 이득코드를 생성시키는 이득코드생성회로, 증폭된 디지털 루미넌스신호를 생성시키기 위하여 디지털 루미넌스신호와 상기 이득코드를 곱하는 곱셈회로, 페데스탈레벨을 나타내는 페데스탈코드를 생성하는 페데스탈코드생성회로 및 전위처리신호출력으로서 가산결과를 생성시키기 위하여 증폭된 디지털 루미넌스신호에 페데스탈코드를 가산시키는 가산기를 포함한다. 상기 페데스탈코드발생회로는 가변적 페데스탈코드를 생성시킬 수 있다.

본 발명에 따르면, 클램핑회로는 상관이중샘플러의 기준 전압단자 또는 A/D 변환기의 기준 전압단자로 피드백신호를 공급할 수 있다.

도 1은 본 발명의 제1실시예에 따른 전위신호처리기를 예시하고 있는 블록도,

도 2a는 CCD 센서(1)의 구성을 예시하고 있는 개략도,

도 2b는 CCD 센서(1)의 일부를 형성하는 픽셀로부터의 출력신호의 파형을 예시하고 있는 도면,

도 2c는 클램프 타이밍신호(CLPOB)를 예시하고 있는 도면,

도 3은 도 1에 예시된 구성의 더욱 상세한 형태를 예시하고 있는, 본 발명의 다른 실시예에 따른 전위신호처리기의 블록도,

도 4는 도 3에 나타낸 디지털 프로그램가능한 이득증폭기내의 곱셈기에 의하여 실현되는 로그증폭특성을 예시하고 있는 그래프,

도 5는 도 3의 A/D 변환기로서 사용될 수 있는, 본 발명의 또다른 실시예에 따른 A/D 변환기를 예시하고 있는 블록도, 및

도 6은 CCD 이미지 센서에 대한 종래의 전위신호처리기를 예시하고 있는 블록도이다.

이후부터, 본 발명은 그것의 바람직한 실시예와 관련하여 첨부도면을 참조해가며 상세하게 기술될 것이다.

도 1은 본 발명의 제1실시예에 따른 전위신호처리기(A)의 기본구성을 예시하고 있는 블록도이다. 이 예시된 전위신호처리기(A)는 이미지센서(1); 루미넌스신호 검출기/디지타이저(digitizer)(3); 디지털처리유닛(5); 및 광학적 블랙 클램프(optical black clamp)(7)를 포함한다. 본 실시예에서는 이미지센서(1)가 CCD 이미지센서에 의하여 구현되지만, CMOS 이미지센서, 라인센서(line sensor) 등을 포함하는 어떠한 임의의 이미지센서도 대신 사용될 수도 있다는 점에 유의해야 한다.

도 2a는 CCD 센서(1)의 구성을 예시하고 있으며, 도 2b는 센서(1)의 픽셀로부터의 출력신호의 파형을 예시하고 있다. 예시된 바와 같이, 센서(1)는 매트릭스 형태로 배치되는 다수의 픽셀(10)(그 중 일부만 예시됨)을 포함하고 있는 직사각형 영역(12)을 갖는다. 상기 직사각형 영역(12)은 그 중앙에 상기 영역(12)보다 더 작은 직사각형 액티브영역(active area)(14) 및 상기 작동영역(14)을 둘러싸고 있는 광학적 블랙(OB) 영역(16)을 포함한다. 이 직사각형 영역(12)은 빛이 작동영역(14)상에는 입사되지만 OB 영역(16)에 의하여 완전히 차단되도록 구성된다. 도 2b는 OB 영역(16)내의 단일의 OB 픽셀(100)로부터의 출력신호의 파형 및 작동영역(14)내의 단일 액티브픽셀(102)로부터 출력신호의 파형을 예시하고 있다. 각각의 픽셀로부터의 출력파형은 동일한 주기를 가질뿐 아니라, 기준레벨(RL)을 한정하는 기준구간(RL1) 및 루미넌스 성분요소를 한정하는 구간(ICI)을 갖는다. 루미넌스성분요소의 구간(ICI)은 통상적으로 OB 픽셀(100)을 위한 기준레벨(RL)보다 약간 더 낮은 레벨을 갖는 블랙레벨섹션(OBL) 및 액티브픽셀(102)을 위한 블랙레벨과 같거나 더 낮은 루미넌스성분요소 레벨(IL)을 갖는다. 루미넌스성분요소 레벨(IL)은 루미넌스성분요소 레벨 그 자체와 OB 픽셀(100)에서 검출된 블랙레벨(OBL)간의 차이가 루미넌스를 나타내도록 되어 있다. 이와 같이, 블랙레벨(OBL)을 포함하는 루미 넌스 레벨을 검출하기 위해서는, 이중 샘플링, 즉, 기준구간(RL1)에서 한 번, 그리고 루미넌스성분요소 구간(ICI)에서 한 번의 샘플링을 수행하여 그들간의 차를 검출할 필요가 있다. 한편, 루미넌스신호(IS)의 검출은 루미넌스성분요소 레벨(IL)과 블랙레벨(OBL) 사이의 차를 검출하는 것을 포함한다. 블랙레벨(OBL)은 이미지센서(1)로서 사용될 수 있는 하나의 CCD 센서로부터 또 하나의 CCD 센서로 변화한다는 점에 유의해야 한다.

도 2c는 OB 영역(16)내의 OB 픽셀(100)로부터의 블랙레벨(OBL) 출력을 검출하는 클램프 타이밍 신호(CLPOB)를 예시하고 있다. 예시된 바와 같이, 클램프 타이밍 신호(CLPOB)는 작동영역(14)내의 액티브픽셀(102) 구간에서는 낮게 되어 있고 OB 영역(16)에 대응하는 블랭킹 주기에서는 높은(액티브) 전이부로 되어 있다.

CCD 센서(1)의 출력부에 접속된 입력부를 갖는 루미넌스신호 검출기/디지타이저(3)는 상술된 바와 같이 수신된 이미지센서 출력신호에 포함되는 루미넌스신호(IS)를 검출하며 그것의 출력부에 검출된 루미넌스신호(IS)를 나타내는 디지털의 루미넌스신호를 생성한다. 이어지는 디지털 처리유닛(5)은 루미넌스신호 검출기/디지타이저(3)의 출력부에 접속된 입력부를 가지고, 수신된 디지털 루미넌스신호에 디지털 곱셈처리 수행하며, 이에 의하여 그것의 출력부에서 전위처리신호출력을 생성시킨다. 또한, OB 클램프(7)는 그로부터 디지털 루미넌스신호를 수신하는 루미넌스신호 검출기/디지타이저(3)의 출력부에 접속되는 입력부를 갖는다. 그다음, 상기 OB 클램프(7)는 이미지센서(1)로부터 검출된 루미넌스신호의 블랙레벨(OBL)에서의 변화(variation) 또는 불안정(fluctuation)을 보상하는 루미넌스신 호 검출기/디지타이저(3)에 접속되는 출력부를 갖는다. OB 클램프(7)는 이미지센서(1)가 OB 픽셀(100)과 같은 OB 픽셀로부터 출력을 생성시키고 그 값을 저장하는 주기동안 디지털 루미넌스신호값이 고정된 값, 즉, ("OB 클램프레벨"로도 칭하는) 기준블랙레벨값으로 유지되도록 블랙레벨(OBL)에서의 변화를 보상하기 위한 피드백제어를 수행한다. 그렇지 않으면, 이미지센서(1)가 액티브픽셀(102)과 같은 액티브픽셀로부터 출력을 생성하는 주기동안, OB 클램프(7)가 그 저장된 값을 계속 공급하도록 한다.

도 3은 도 1에 예시된 구성의 보다 구체적인 형태인 전위신호처리기(B)를 블록도 형태로 예시하고 있다. 예시된 전위신호처리기(B)는 도 1에서 각각 구성요소 3, 5, 7에 대응하는 루미넌스신호 검출기/디지타이저(3B); 디지털 처리기(5B); 및 광학적 블랙(OB) 클램프(7B)를 포함한다. 루미넌스신호 검출기/디지타이저(3B)는 CCD 센서(1)로부터의 출력신호를 수신하는 입력터미널(CCDIN)을 갖는 상관이중샘플러(CDS) 및 OB 클램프(7B)로부터의 피드백신호를 수신하는 입력부; 상기 상관이중샘플러(30B)의 출력부에 접속된 입력부를 갖는 아날로그/디지털(A/D) 변환기; 및 A/D 변환기(32B)의 출력부에 접속된 입력부를 갖는 감산기(34B)를 포함한다. 상기 상관이중샘플러(30B)는 루미넌스정보를 검출하기 위하여 도 2에서 참조로 이미 논의된 이중 샘플링을 수행하고, 아날로그 신호를 출력한다. 아날로그 루미넌스신호를 수신하는 A/D 변환기(32B)는 수신된 아날로그 루미넌스신호를 디지털 루미넌스신호(ADCOUT)로 변환시키고 그에 따른 디지털 루미넌스신호(ADCOUT)을 출력하는 14bit A/D 변환기이다. A/D 변환기(32B)의 출력은 무부호(unsigned) 14bit 신호(US14)이다. 감산기(34B)는 하나의 입력부에서의 디지털 루미넌스신호(ADCOUT) 및 다른 입력부에서의 14bit 기준블랙레벨코드(BLCODE)를 수신한다. 이 기준블랙레벨코드는 CCD 센서(1)로부터의 블랙레벨의 변화를 보상하는데 사용하기 위하여 예시된 블랙레벨코드 생성기(36B)에 의하여 전달된다. 감산기(34B)는 부호(signed) 15bit(SI5) 신호의 형태로, 보상된 블랙레벨에서의 변화를 갖는 디지털 루미넌스신호(ADCOUTC)를 생성하기 위하여 디지털신호(ADCOUT)로부터 블랙레벨코드(BLCODE)를 감산한다. 상기 보상작업은 "풀 블랙(full black)"이 CCD 센서(1)로부터 입력되는 경우 제로값과 동일한 디지털 루미넌스신호(ADCOUTC)를 가져온다.

디지털처리유닛(5B)은 디지털프로그램가능한이득증폭기(50B); 이득코드제너레이터(52B); 및 페데스탈코드제너레이터(54B)를 포함한다. 디지털프로그램가능한 이득증폭기(50B)는 디지털 곱셈을 수행하는 곱셈기(500B); 및 가산기(502B)를 차례로 포함한다. 더 상세하게, 곱셈기(500B)는 하나의 입력부에서 루미넌스신호 검출기/디지타이저(3B)로부터의 출력인 디지털루미넌스신호(ADCOUTC)를 받아들이고, 또 다른 입력부에서 이득코드제너레이터(52B)로부터 이득코드를 받아들인다. 이득코드로 표현되는 이득(GAIN)은 이전과 같이 로그증폭(logarithmic amplification)을 수행하는 이득코드제너레이터(52B)에 의하여 받아들여진 입력부(도시되지 않음)의 크기에 따라 좌우되는 로그유형(logarithmis fashion)으로 변화하는 값을 갖는다. 예를 들어, 로그이득은 전용 선형 LOG 변환표를 사용하여 디지털로 구현될 수 있다. 이렇게, 구성된 곱셈기(500B)는 디지털루미넌스신호(ADCOUTC)에 이득(GAIN)을 곱하고, 결과물을 11비트신호의 형태로 출력한다. 뒤이은 가산기(502B)는 하나의 입력 부에서 곱셈기(500B)로부터의 출력을 받아들이고, 또 다른 입력부에서 10비트의 페데스탈코드(PCODE)를 받아들인다. 페데스탈코드(PCODE)는 양(+)의 방향을 향하여 곱해진 디지털루미넌스신호를 오프셋(offset)시키기 위한 페데스탈코드제너레이터(54B)에 의하여 생성된다. 가산기(502B)는 10비트의 전위처리신호출력(OUT)으로서 결과를 발생시키기 위하여 2개 모두의 입력을 가산한다. 출력은 아래의 방정식으로 표현된다:

OUT = GAIN (ADCOUT - BLCODE) + PCODE

상기의 방정식에서 알 수 있는 바와 같이, ADCOUT는 CCD센서(1)로부터 풀 블랙(full black)이 입력되면 BLCODE와 같아져서, 출력(OUT)이 페데스탈코드(PCODE)와 일치한다. 그런 다음, 빛이 CCD센서(1)에 입사함에 따라, 출력(OUT)은 풀 블랙용 보다 긴 코드를 나타낸다. 이러한 방식으로, 이득코드제너레이터(52B)는 이득(GAIN)을 디지털로 발생시키기 때문에, 로그곡선과 같은 소정의 임의의 이득특성은 동일한 목적을 위하여 사용되던 종래의 아날로그 로그증폭기와 비교할 때, 쉽게 구현될 수 있다. 또한, 이득이 디지털형태로 생성되기 때문에, 이상적인 이득특성으로부터의 어떤 편차(any deviation)를 완전히 예상할 수 있다. 디지털계 이득코드제너레이터(52B)는 또한 제조과정에 도입된 장치들의 변화로 인한 이득곡선의 편차를 없애고, 수율을 현저하게 향상시키는 이점이 있다.

다음으로, OB클램프(7B)의 설명을 살펴보면, OB클램프(7B)는 디지털/아날로그(D/A) 컨버터(70B); 전송게이트(T-G)(72B); 캐패시터(CAP1)(74B); 및 버퍼(76B)를 포함한다. D/A 컨버터(70B)는 감산기(34B)의 출력인 디지털루미넌스신호(ADCOUTC)를 입력부에서 받아들이고, 받아들여진 디지털루미넌스신호의 아날로그버전을 출력부에서 발생시킨다. 하나의 단자에서 아날로그출력을 받아들이는 게이트(72B)는 이미 도 2c에 예시된 타이밍신호(CLPOB)를 수신하기 위한 제어입력부를 가지고 있어서, 타이밍신호(CLPOB)가 하이(high)일 때만, D/A 컨버터(70B)로부터의 아날로그출력이 또 다른 단자로 간다. 게이트(72B)의 또 다른 단자는 캐패시터(74B)를 통하여 접지에 접속되어, 게이트(72B)로부터의 아날로그출력은 캐패시터(74B)상의 블랙레벨보상을 위하여 피드백전압을 저장하도록 통합된다. 게이트(72B)는 캐패시터에 대하여 회로를 개방 및 폐쇄시키는 스위치로서 작용한다. 캐패시터(74B)는 버퍼(76B)를 통하여 상관이중샘플러(30B)(correlated double sampler)의 기준전압단자에 접속된 상부단자를 가짐에 따라, 피드백전압을 기준전압단자로 공급한다. 그런 다음, 상관이중샘플러(30B)는 아날로그루미넌스신호의 블랙레벨(OBL)이 디지털루미넌스신호(ADCOUTC)에서 제로레벨로 설정되도록 생성된 아날로그루미넌스신호를 오프셋시킨다. 이러한 방식으로, 네거티브 피드백제어가 구현된다. 더 상세하게, 상관이중샘플러(30B)에 의하여 제공된 오프셋은 신호(ADCOUT)와 블랙레벨코드(BLCODE)간의 차이가 양(+)이면, 신호(ADCOUT)를 감소시키고, 신호(ADCOUT)와 블랙레벨코드(BLCODE)간의 차이가 음(-)이면, 신호(ADCOUT)를 증가시키도록 조정된다.

다음은, OB클램프(7B)의 동작이 기술된다. OB클램프(7B)를 포함하는 클램프 루프는 풀 블랙신호가 OB픽셀로부터 수신되는 기간에(실제로, 타이밍신호(CLPOB)의 "하이" 기간 동안에)는 폐쇄되어, 상기 기간 동안에 디지털루미넌스신호(ADCOUTC) 를 일정하게 유지하기 위하여 피드백전압을 캐패시터(74B)에 축적시키며, 이에 따라 블랙레벨보상을 위한 전압을 준비시킨다. 타이밍신호(CLPOB)가 로우인 유지기간에는, 캐패시터(74B)에 축적된 피드백전압이 상관이중샘플러(30B)에 공급되어, 블랙레벨을 보상한다. 이러한 피드백루프는 종래의 기술에서와 같은 가변 이득스테이지를 포함하지 않기 때문에, 시간상수가 실질적으로 일정하다. 이것은 이득이 변화될 때, 시간상수를 안정시키기 위하여, 종래의 기술에서 필요로 하던 복잡한 아날로그처리를 제거한다.

그 다음으로, 로그이득(GAIN)을 발생시키는 이득코드제너레이터(52B)의 동작이 도 4를 참조하여 기술된다. 도 4에서, 수평축은 이득코드제너레이터(52B)로의 입력을 나타내고, 수직축은 이득코드제너레이터(52B)의 출력인 이득(GAIN)을 로그스케일로 나타낸다. 예시되는 바와 같이, 본 실시예는 실질적으로 (실선으로 표시되는 바와 같이)선형이득특성을 제공하는 반면, 직선으로부터 최대 6dB크기의 편차를 나타내는 종래의 로그증폭기는 (점선으로 표시되는 바와 같이)선형특성을 제공하지 못한다. 본 발명에 따른 전위신호처리기는 로그이득특성을 쉽게 생성할 수 있다. 또한, 디지털적으로 생성된 이득은 이상적인 이득특성으로부터의 어떤 편차를 완벽히 예상할 수 있기 때문에, 본 발명의 전위신호처리기는 제조과정에 도입된 장치내의 변화로 인한 이득곡선의 편차를 없애고, 수율을 현저하게 증가시킨다. 또한, 디지털적으로 이득을 생성시키는 능력은, 로그특성으로 한정되지 않는 기타 임의의 특성이 쉽게 산출될 수 있도록 하는 장점을 갖는다.

다음은 A/D 컨버터(32B)의 분해능이 전체 전위신호처리기의 분해능보다 높게 선택되는 이유가 설명된다. 이전 실시예에서, A/D 컨버터(32B)는 10비트의 분해능을 갖는 전위신호처리기출력 보다 4비트 만큼 높은 14비트의 분해능을 갖는다. 이는 A/D 컨버터(32B)가 디지털프로그램가능한이득증폭기(50B)에서 실행되는 디지털 곱셈으로 잃어버릴 수 있는 최대 분해능에 대한 여분의 마진(extra margin)을 가져야만 하기 때문이다. 더 상세하게, 디지털 곱셈에서, 신호에 디지털방식으로 2가 곱해지면(즉, 데이터코드가 1비트 만큼 왼쪽으로 시프트되면), 정보의 가장 오른쪽에 있는 1비트는 잃어버리게 되어, 분해능이 1비트 만큼 감소된다. 따라서, 이득이 높아지더라도, 전체 신호처리기로서 일정한 분해능을 유지시키기 위하여, 디지털 곱셈시에 잃어버릴 수 있는 부분에 대한 잉여 분해능을 가진 A/D 컨버터(32B)를 사전에 제공하는 것이 필요하다. 예를 들어, 최대 이득이 64(=2⁶)배이고, 최대 이득이 사용될 때 신호처리기에 필요한 분해능이 8비트라고 가정하면, A/D 컨버터(32B)는 (8+6=14)14비트의 분해능이 필요하다. 이러한 이유로, A/D 컨버터(32B)에는 신호처리출력(OUT)의 분해능보다 높은 분해능이 주어진다.

다음에, A/D 컨버터(32B)의 더 상세한 실시예(32C)가 도 5를 참조하여 기술된다. 예시된 A/D 컨버터(32C)는 신호처리기보다 높은 분해능을 갖는 14비트 파이프라인 A/D 컨버터로 구현된다. 14비트 파이프라인 A/D 컨버터는 A/D 컨버터가 풀스케일(full scale)일 때, 즉 풀 입력신호를 가질 때, 14비트 선형성을 가질 필요가 없다는 사실을 이용하다. 상기 예시의 또 따른 방법에서, A/D 컨버터는 이득이 최대일 때만, 즉 (6비트 만큼 왼쪽으로 시프트된 것에 해당하는)64배일 때만, 14비 트 선형성을 필요로 하고, 이득이 최대값으로부터 감소됨에 따라, A/D 컨버터는 보다 낮은 선형성을 가질 수도 있다. 또한, CCD카메라의 대상물이 과도하게 어두운 경우에, CCD카메라로부터의 출력레벨도 작고, 일반적으로, 최대 이득이 사용되므로, A/D 컨버터로의 입력신호가 상응하여 매우 작아진다. 이러한 이유로, A/D 컨버터는 마이너스(-) 풀스케일 근처의 매우 작은 신호에 대해서만 높은 선형성을 갖는 것이 요구된다. 반대로, A/D 컨버터로의 입력신호가 충분히 크면, 낮은 이득만 필요하여, A/D 컨버터는 보다 낮은 선형성을 가질 수도 있다. A/D 컨버터는 이러한 요건을 만족시키기 때문에, 본 실시예에서는 선형성과 같지 않은 분해능을 갖는 파이프라인 A/D 컨버터를 채택한다.

도 5에 예시되는 바와 같이, 파이프라인 A/D 컨버터(32C)는 파이프라인 연결 스테이지에 배열된 13개의 플래시 A/D 컨버터 소자(1 내지 13)를 포함하고, 여기서, 각각의 스테이지내의 플래시 A/D 컨버터 소자는 1비트 내지 2비트(도시된 예에서는 2비트)의 낮은 분해능을 갖는다. 각 스테이지는 2비트 플래시 A/D 컨버터 소자(320-1 내지 320-13); 2비트 플래시 A/D 컨버터 소자의 출력부에 접속된 입력부를 구비한 2비트 D/A 컨버터(322-1 내지 322-12)(마지막 스테이지에는 제공되지 않음); 및 플래시 A/D 컨버터 소자(320-1 내지 320-13)의 출력부에 접속된 입력부를 구비한 디지털딜레이(324-1 내지 324-13)를 포함한다. 제1스테이지는 A/D 컨버터(32C)로 입력신호를 수신하고, 플래시 A/D 컨버터 소자(320-1)로의 입력부에 접속된 출력부를 갖는 샘플홀드회로(326)를 포함한다. 이것은 실제로 상관이중샘플러에 의하여 수행되므로, 샘플홀드회로의 기능이 필요하지 않음을 유의해야 한다. 각 스테이지 사이에는, 가산기(327-1 내지 327-12) 및 이중 증폭기(328-1 내지 328-12)가 배치된다. 각각의 가산기(327)는 샘플홀드회로(326)의 출력 또는 이전 스테이지에서의 이중증폭기(328)의 출력으로부터 이전 스테이지에서의 D/A 컨버터의 출력을 감산한다. 각 스테이지에서의 디지털딜레이(324-1 내지 324-13)의 출력은 디지털딜레이의 출력에서의 가능한 에러를 보정하는 디지털에러보정회로(329)로 공급된 후, 14비트 출력 단자(D0 내지 D13)에서 A/D 변환된 출력을 발생시킨다.

다음에는, A/D 컨버터(32C)의 동작이 설명된다. 우선, 입력아날로그신호는 스테이지(1)에서 2비트 코드를 출력하는 낮은 분해능(2비트) 플래시 A/D 컨버터 소자(320-1)에 의하여 디지털화된다. 2비트 코드는 다시 2비트 D/A 컨버터(322-1)에 의하여 아날로그 값으로 변환되고, 가산기(327-1)는 입력신호로부터 변환된 아날로그 값을 뺀다. 결과 잔여 신호는 이중이득증폭기(328-1)에 의하여 증폭된 후, 다음 스테이지로 간다. 그 다음에, 개별 결과신호는 스테이지(13)에 도달할 때까지 다음 스테이지로 가기 때문에, 상기의 동작이 반복된다. 이러한 방식으로, 디지털 출력데이터의 총 26비트, 즉 각각의 스테이지로부터 2비트가 제공되고, 결국에는 14비트만 출력하도록 여분 비트를 떨어뜨리도록 디지털에러보정회로를 통과한다. 스테이지(1)는 소정의 픽셀의 신호를 샘플링하는 때에, 스테이지(2)는 이전 픽셀의 신호를 홀딩하는 한편, 스테이지(3)는 홀드된 신호를 샘플링한다. 이러한 방식으로, 각 스테이지들의 동작은 동시에 진행되어, 상당히 높은 스루풋이 성취될 수 있다. 스테이지(1 내지 13)에서의 디지털출력들은 스테이지(13)에서의 디지털출력과 보조를 맞출 때까지 적절하게 개별적으로 딜레이된다. 결국, 14비트가 동시에 출력된 다. 동시출력의 타이밍은 스테이지(1)가 입력신호를 샘플링하는 시간으로부터 대략 7클럭만큼 딜레이된다(파이프라인 딜레이).

상술된 바와 같은 구성의 파이프라인 A/D 컨버터(32C)는 스테이지(1)에서 플래시 A/D 컨버터 소자(320-1)의 문턱레벨 근처에서 정확성이 크게 감소되는 특성을 나타내지만, A/D 컨버터로의 입력신호가 작아짐에 따라 선형성이 향상된다. 따라서, 이 효과는 각각의 A/D 컨버터가 낮은 분해능을 갖게 됨에 따라 더욱 두드러지게 된다. 예를 들어, 플래시 A/D 컨버터 소자가 1비트의 분해능을 갖는다고 가정하면, 문턱레벨이 풀스케일 입력(FS)의 도중에 위치되기 때문에, A/D 컨버터로의 입력신호가 문턱레벨보다 낮아지면, 풀스케일보다 대략 1비트 만큼 정확성이 높아진다. 그 다음에, 입력신호가 FS/4 보다 작으면, 정확성이 1비트 만큼 더 증가되고, FS/8 보다 작으면, 또 1비트 만큼 더 증가되는 등이다. 따라서, 파이프라인 A/D 컨버터는 입력신호가 작아질수록 선형성이 점차적으로 향상되는 특성을 갖는다.

파이프라인 A/D 컨버터의 분해능이 크게 증가하여, 많은 스테이지 및 큰 파이프라인 딜레이가 발생하는 동안에는, 파이프라인 딜레이가 대부분의 응용예에 중대한 문제를 일으키지 않을 것이다. 이러한 파이프라인 A/D 컨버터의 사용은 10비트 이상의 영상속도를 갖는 A/D 컨버터 구현용으로 쉽게 찾아볼 수가 있다. 본 발명은 특히, 각각의 스테이지에서 1비트 또는 2비트 만큼 낮은 분해능을 갖는 플래시 A/D 컨버터 소자로 구성된 파이프라인 A/D 컨버터를 채택하여, 입력신호레벨이 낮아짐에 따라, 선형성이 현저하게 향상되도록 한다. 이러한 방식으로, A/D 컨버터로 풀스케일의 14비트의 정확성을 요구하지 않고도 본 발명의 목적이 달성될 수 있 고, 이에 따라 높은 분해능을 갖는 A/D 컨버터를 채택하여, 전력소모의 증가를 최소화 할 수 있다.

사용시, 본 발명의 상기 실시예에 따른 A/D 컨버터(32C)는 도 3에 예시된 A/D 컨버터(32B)의 경우에서와 같이, 입력신호의 풀다이나믹범위(full dynamic range)에 대하여 14비트 만큼 높은 선형성을 갖지 않고도, 신호처리기의 10비트의 선형성과 충분한 호환성을 나타낸다. 중요한 특징으로서, A/D 컨버터(32C)는 그것의 구현에 있어서, 마이너스(-) 풀스케일 근처에서만 높은 선형성을 나타내는 A/D 컨버터 소자만을 필요로 한다. 따라서, 저전력소모형의 소자를 구비한 A/D 컨버터를 구현하는 것이 가능하다.

본 발명의 몇몇 실시예가 상술되었지만, 아래의 수정이 이들 실시예에서 이루어질 수 있다. 우선, 도 3의 블랙레벨코드발생기(36B)에는 블랙레벨코드가 직렬통신과 같은 적절한 회로를 통하여 외부적으로 설정될 수 있도록, 블랙레벨코드를 외부적으로 변화시키기 위한 전용 레지스터가 제공될 수도 있다. 페데스탈코드발생기(54B)에도 동일하게 적용되어, 페데스탈코드가 직렬통신회로와 같은 회로를 통하여 외부적으로 변화되도록 전용 레지스터가 제공될 수도 있다. 두번째로, 도 3의 이득코드발생기(52B)는 감산기(34B)의 출력 또는 가산기(502B)의 출력인 신호처리기의 출력을 기초로 발생된 이득코드, 또는 또 다른 위치로부터 제공될 수도 있는 신호를 설정할 수도 있다. 또한, 이득코드발생기(52B)는 요구되는 바와 같이 로그증폭과는 다른 어떤 임의의 특성을 실현시키기 위한 이득(GAIN)을 발생시키기 위하여 수정될 수도 있다. 세번째로, 도 3에 예시된 실시예에서, 버퍼(76B)의 출력이 상관이중샘플러(30B)의 기준전압단자로 피드백되는 동안에, 버퍼(76B)의 출력이 A/D 컨버터(32B)의 기준전압단자로 피드백될 수도 있다.

상세히 상술된 본 발명에 따른 전위신호처리방법 및 장치는 로그동작을 수행하는 디지털처리에 의존하여, 복잡한 아날로그 로그증폭기가 제거될 수 있음에 따라, 전력소모가 현저하게 감소된다. 또한, 이득 곱셈 이전에 디지털신호가 블랙레벨을 클램핑하는데 사용되어, 피드백루프의 외부에서 이득이 변화됨에 따라, 변화된 이득으로 인한 시간상수의 불안정(fluctuation)을 피할 수 있다. 이는 이러한 불안정한 시간상수를 보상하기 위한 복잡한 아날로그처리회로를 또한 제거할 수 있게 하여, 전력소모를 더욱 감소시킨다. 더욱이, 로그작동이 디지털처리로 구현될 수 있기 때문에, 종래의 기술과 비교하여, 이득곡선의 선형성이 향상될 수 있다. 따라서, 상술된 효과가 조합되어, 제조 수율을 증가시키고 전위신호처리기의 비용을 감소시킬 수 있다.

Claims

이미지센서로부터의 신호를 처리하기 위한 전위신호처리방법에 있어서,

상기 이미지센서로부터의 센서출력신호에 포함된 루미넌스정보를 검출하고, 검출된 상기 루미넌스정보를 나타내는 아날로그루미넌스신호를 생성하며, 디지털루미넌스신호를 생성하기 위하여 상기 아날로그루미넌스신호를 디지털 형태로 변환시키는 단계;

상기 아날로그루미넌스신호의 블랙레벨을, 상기 디지털루미넌스신호를 기초로 일정한 값으로 클램핑하는 단계; 및

전위처리된 신호출력을 생성하기 위하여, 상기 디지털루미넌스신호에 사전 설정된 이득코드를 디지털방식으로 곱셈하는 단계를 포함하는 것을 특징으로 하는 전위신호처리방법.
제1항에 있어서,

상기 루미넌스신호를 검출하고 디지털루미넌스신호를 생성하는 단계는,

상기 이미지센서출력신호를 수신하고, 상기 센서출력신호에 포함된 루미넌스정보를 검출하며, 검출된 루미넌스정보를 나타내는 아날로그루미넌스신호를 생성하는 단계; 및

디지털화된 출력을 생성하도록 상기 아날로그루미넌스신호를 디지털형식으로 변환하는 단계를 포함하는 것을 특징으로 하는 전위신호처리방법.
제2항에 있어서,

상기 루미넌스정보를 검출하고 디지털루미넌스신호를 생성하는 단계에서는 상기 전위처리된 신호출력보다 높은 분해능을 갖는 상기 디지털화된 출력을 생성하는 것을 특징으로 하는 전위신호처리방법.
제2항에 있어서,

상기 루미넌스정보를 검출하고 디지털루미넌스신호를 생성하는 단계는,

상기 이미지센서에 대한 기준블랙레벨을 발생시키는 단계; 및

상기 디지털루미넌스신호로서 감산결과를 발생시키기 위하여, 상기 디지털화된 출력으로부터 상기 기준블랙레벨값을 감산하는 단계를 더욱 포함하는 것을 특징으로 하는 전위신호처리방법.
제4항에 있어서,

상기 기준블랙레벨값은 가변적인 것을 특징으로 하는 전위신호처리방법.
제1항에 있어서,

상기 디지털방식으로 곱셈하는 단계는 디지털 프로그램 가능한 이득증폭기를 사용하는 단계를 포함하는 것을 특징으로 하는 전위신호처리방법.
제1항에 있어서,

상기 디지털방식으로 곱셈하는 단계는,

사전 설정된 이득코드를 생성하는 단계;

증폭된 디지털루미넌스신호를 발생시키기 위하여, 상기 디지털루미넌스신호에 상기 이득코드를 디지털방식으로 곱셈하는 단계;

페데스탈레벨을 나타내는 페데스탈코드를 생성하는 단계; 및

상기 전위처리된 신호출력으로서 가산결과를 발생시키기 위하여, 상기 페데스탈코드를 상기 증폭된 디지털루미넌스신호에 가산하는 단계를 포함하는 것을 특징으로 하는 전위신호처리방법.
제7항에 있어서,

상기 페데스탈코드는 가변적인 것을 특징으로 하는 전위신호처리방법.
이미지센서로부터의 신호를 처리하기 위한 전위신호처리장치에 있어서,

상기 이미지센서로부터의 센서출력신호에 포함된 루미넌스정보를 검출하고, 검출된 상기 루미넌스정보를 나타내는 아날로그루미넌스신호를 생성하며, 디지털루미넌스신호를 생성하기 위하여 상기 아날로그루미넌스신호를 디지털 변환시키는 루미넌스 검출/디지털화 회로;

전위처리신호출력으로서 곱셈결과를 생성하도록, 상기 디지털루미넌스신호에 사전 설정된 이득코드를 곱셈하기 위하여 상기 디지털루미넌스신호를 수신하도록 결합된 디지털처리회로; 및

상기 아날로그루미넌스신호의 블랙레벨을 일정한 값으로 클램핑하도록, 상기 디지털루미넌스신호로부터 산출된 피드백신호를 상기 루미넌스 검출/디지털화 회로에 공급하기 위하여, 상기 디지털 루미넌스 신호를 수신하도록 결합된 클램핑 회로를 포함하는 것을 특징으로 하는 전위신호처리장치.
제9항에 있어서,

상기 루미넌스 검출/디지털화 회로는,

검출된 루미넌스정보를 나타내는 아날로그 루미넌스신호를 생성하도록 상기 센서출력신호에 포함된 루미넌스정보를 검출하기 위하여, 상기 이미지센서출력을 수신하도록 상관이중샘플러; 및

디지털화된 출력을 생성하도록 상기 아날로그루미넌스신호를 디지털형식으로 변환하기 위하여, 상기 아날로그 루미넌스 신호를 수신하도록 결합된 A/D 컨버터를 포함하는 것을 특징으로 하는 전위신호처리장치.
제10항에 있어서,

상기 A/D 컨버터는 상기 전위처리된 신호출력보다 더 높은 분해능을 갖는 상기 디지털화된 출력을 생성하는 것을 특징으로 하는 전위신호처리장치.
제10항에 있어서,

상기 A/D 컨버터는 상기 A/D 컨버터로의 입력이 감소됨에 따라, 선형성이 증가하도록 구성되는 것을 특징으로 하는 전위신호처리장치.
제11항에 있어서,

상기 A/D 컨버터는 파이프라인 A/D 컨버터인 것을 특징으로 하는 전위신호처리장치.
제10항에 있어서,

상기 루미넌스 검출/디지털화 회로는,

상기 이미지센서에 대한 기준블랙레벨값을 생성하는 기준 블랙레벨값 생성회로; 및

상기 A/D 컨버터의 출력부 및 상기 블랙레벨값생성회로에 접속되고, 상기 루미넌스 검출/디지털화 회로의 상기 디지털루미넌스신호로서 감산결과를 생성하기 위하여 상기 디지털화된 출력으로부터 상기 기준블랙레벨값을 감산하는 상기 감산기를 더욱 포함하는 것을 특징으로 하는 전위신호처리장치.
제14항에 있어서,

상기 기준블랙레벨값생성회로는 가변적인 기준블랙레벨값을 생성하는 것을 특징으로 하는 전위신호처리장치.
제9항에 있어서,

상기 디지털처리회로는 디지털 프로그램 가능한 이득증폭기를 포함하는 것을 특징으로 하는 전위신호처리장치.
제9항에 있어서,

상기 디지털처리회로는,

사전 설정된 이득코드를 발생시키는 이득코드발생회로;

증폭된 디지털루미넌스신호를 생성하기 위하여 상기 디지털루미넌스신호에 상기 이득코드를 디지털방식으로 곱셈하는 곱셈회로;

페데스탈레벨을 나타내는 페데스탈코드를 생성하는 페데스탈코드생성회로; 및

상기 전위처리된 신호출력으로서 가산결과를 생성하기 위하여 상기 페데스탈코드를 상기 증폭된 디지털루미넌스신호에 가산하는 가산기를 포함하는 것을 특징으로 하는 전위신호처리장치.
제17항에 있어서,

상기 페데스털코드생성회로는 가변적인 페데스탈코드를 생성하는 것을 특징으로 하는 전위신호처리장치.
제10항에 있어서,

상기 클램핑회로는 상기 상관이중샘플러의 기준전압단자에 상기 피드백신호를 공급하는 것을 특징으로 하는 전위신호처리장치.
제10항에 있어서,

상기 클램핑회로는 상기 A/D 컨버터의 기준전압단자에 상기 피드백신호를 공급하는 것을 특징으로 하는 전위신호처리장치.