JPH07184110A - Ａｇｃ出力オフセット調節回路 - Google Patents
Ａｇｃ出力オフセット調節回路Info
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- JPH07184110A JPH07184110A JP5324450A JP32445093A JPH07184110A JP H07184110 A JPH07184110 A JP H07184110A JP 5324450 A JP5324450 A JP 5324450A JP 32445093 A JP32445093 A JP 32445093A JP H07184110 A JPH07184110 A JP H07184110A
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- 238000011105 stabilization Methods 0.000 claims description 19
- 238000007781 pre-processing Methods 0.000 claims description 12
- 238000003384 imaging method Methods 0.000 claims 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 abstract description 57
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
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- 230000002596 correlated effect Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
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Landscapes
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 フィールド毎或いはフレーム毎にＡＧＣ回路
の利得を変化させても、フリッカの原因となるＡＧＣ回
路の出力ペデスタルレベルの変動をなくす。 【構成】 撮像装置の内部にＡＧＣ回路２と加算器３と
を有し、ＡＧＣ回路２の出力ペデスタルレベルにディジ
タル制御回路７で求められた制御量を加算して、ＡＧＣ
回路２の直流特性交点と設定ペデスタルレベルをフィー
ドバック制御により一致させる。 【効果】 ＡＧＣ回路２の利得をフィールド毎或いはフ
レーム毎に変化しても、その出力端子には、ペデスタル
レベルの変動によるフリッカが発生しない。
の利得を変化させても、フリッカの原因となるＡＧＣ回
路の出力ペデスタルレベルの変動をなくす。 【構成】 撮像装置の内部にＡＧＣ回路２と加算器３と
を有し、ＡＧＣ回路２の出力ペデスタルレベルにディジ
タル制御回路７で求められた制御量を加算して、ＡＧＣ
回路２の直流特性交点と設定ペデスタルレベルをフィー
ドバック制御により一致させる。 【効果】 ＡＧＣ回路２の利得をフィールド毎或いはフ
レーム毎に変化しても、その出力端子には、ペデスタル
レベルの変動によるフリッカが発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオカメラ装置など
に用いられるＡＧＣ出力オフセット調節回路に係り、特
に、自動利得制御回路（以下、ＡＧＣ回路という）の利
得変動に伴う信号のフリッカの発生を防止するＡＧＣ出
力オフセット調節回路に関する。
に用いられるＡＧＣ出力オフセット調節回路に係り、特
に、自動利得制御回路（以下、ＡＧＣ回路という）の利
得変動に伴う信号のフリッカの発生を防止するＡＧＣ出
力オフセット調節回路に関する。
【０００２】
【従来の技術】従来のＡＧＣ出力オフセット調節回路
は、特開平２−１７９１７４号公報に記載されるよう
に、レンズフレア量に従ってＡＧＣ回路の出力のペデス
タルレベルの変動量を調節し、ＡＧＣ回路の出力に制御
量を加算してペデスタルレベルを一定量にするものであ
る。
は、特開平２−１７９１７４号公報に記載されるよう
に、レンズフレア量に従ってＡＧＣ回路の出力のペデス
タルレベルの変動量を調節し、ＡＧＣ回路の出力に制御
量を加算してペデスタルレベルを一定量にするものであ
る。
【０００３】また、図９に示すように、一般に使用され
ているＡＧＣ回路２の出力オフセット調節は、ＡＧＣ回
路２の利得が変動した場合の出力ペデスタルレベルを一
定にするために、フィードバック制御によりＡＧＣ回路
２の入力に変動を補正する分を加算するようになってい
る。例えば、ＡＧＣ回路２の前段に設けた相関２重サン
プリング回路８の入力画素信号のクランプレベルを発生
するコンデンサに、ＡＧＣ回路２の出力と設定ペデスタ
ルレベルを比較するコンパレータ４の出力からの充放電
電流を流してクランプレベルを制御している。
ているＡＧＣ回路２の出力オフセット調節は、ＡＧＣ回
路２の利得が変動した場合の出力ペデスタルレベルを一
定にするために、フィードバック制御によりＡＧＣ回路
２の入力に変動を補正する分を加算するようになってい
る。例えば、ＡＧＣ回路２の前段に設けた相関２重サン
プリング回路８の入力画素信号のクランプレベルを発生
するコンデンサに、ＡＧＣ回路２の出力と設定ペデスタ
ルレベルを比較するコンパレータ４の出力からの充放電
電流を流してクランプレベルを制御している。
【０００４】
【発明が解決しようとする課題】上記の特開平２−１７
９１７４号公報に記載のものは、ＡＧＣ回路の利得が変
動したときに発生するペデスタルレベルの変動を考慮し
ていない。
９１７４号公報に記載のものは、ＡＧＣ回路の利得が変
動したときに発生するペデスタルレベルの変動を考慮し
ていない。
【０００５】また、図９に示した従来のフィードバック
によるＡＧＣ回路２の利得変化によるペデスタルレベル
の変動の抑圧に関しては、相関２重サンプリング回路８
のクランプレベルを発生するコンデンサに、制御のたび
に、充放電をしなければならないため、このコンデンサ
の容量値が大きくなると、レベルが安定するまでに時間
がかかることになる。このコンデンサの容量値は、一般
に、電位のホールドの良さを狙うために、大きめの値を
取ることにしている。
によるＡＧＣ回路２の利得変化によるペデスタルレベル
の変動の抑圧に関しては、相関２重サンプリング回路８
のクランプレベルを発生するコンデンサに、制御のたび
に、充放電をしなければならないため、このコンデンサ
の容量値が大きくなると、レベルが安定するまでに時間
がかかることになる。このコンデンサの容量値は、一般
に、電位のホールドの良さを狙うために、大きめの値を
取ることにしている。
【０００６】例えば、その安定にかかる時間は、充放電
電流が３００μＡでコンデンサの容量値が１０μＦ程
度、安定までの電位が数十ｍＶとすると、１．６７ｍｓ
ｅｃかかることになる。従って、ＡＧＣ回路２の利得の
変動によるペデスタルレベルの変動の抑圧のために、Ａ
ＧＣ回路２の入力クランプレベルをフィードバック制御
を用いて安定化すると、ＡＧＣ回路２の利得を各フィー
ルド毎或いは各フレーム毎に変化させなければならない
ときに、制御速度が追いつかず、ＡＧＣ回路２の出力で
ペデスタルレベルが変動してフリッカが発生することに
なる。
電流が３００μＡでコンデンサの容量値が１０μＦ程
度、安定までの電位が数十ｍＶとすると、１．６７ｍｓ
ｅｃかかることになる。従って、ＡＧＣ回路２の利得の
変動によるペデスタルレベルの変動の抑圧のために、Ａ
ＧＣ回路２の入力クランプレベルをフィードバック制御
を用いて安定化すると、ＡＧＣ回路２の利得を各フィー
ルド毎或いは各フレーム毎に変化させなければならない
ときに、制御速度が追いつかず、ＡＧＣ回路２の出力で
ペデスタルレベルが変動してフリッカが発生することに
なる。
【０００７】本発明の目的は、かかる問題を解消し、Ａ
ＧＣ回路の利得をフィールドあるいはフレーム毎に変化
させても、ＡＧＣ回路の出力ペデスタルレベルの変動が
生じないようにすることができるようにしたＡＧＣ出力
オフセット調節回路を提供することにある。
ＧＣ回路の利得をフィールドあるいはフレーム毎に変化
させても、ＡＧＣ回路の出力ペデスタルレベルの変動が
生じないようにすることができるようにしたＡＧＣ出力
オフセット調節回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、次のように構成する。
に、本発明は、次のように構成する。
【０００９】光電素子がアレイ状に配置された固体撮像
素子からの信号を前処理回路でクランプ、ホールド及び
増幅する。この前処理回路でクランプ、ホールドされた
信号をＡＧＣ回路で増幅する。このＡＧＣ回路の出力の
ペデスタルレベルを設定ペデスタルレベルにするため
に、ＡＧＣ回路の入力のクランプレベルをフィードバッ
ク制御により調節する。ＡＧＣ回路の出力のペデスタル
レベルに対する変動分から求められたデータからディジ
タル制御回路で制御データが計算され、この制御データ
をディジタル・アナログ変換器（以下、ＤＡＣという）
でアナログ制御量に変換し、ＡＧＣ回路の出力に加算す
る。このようにして、フィードバック制御を行なう。
素子からの信号を前処理回路でクランプ、ホールド及び
増幅する。この前処理回路でクランプ、ホールドされた
信号をＡＧＣ回路で増幅する。このＡＧＣ回路の出力の
ペデスタルレベルを設定ペデスタルレベルにするため
に、ＡＧＣ回路の入力のクランプレベルをフィードバッ
ク制御により調節する。ＡＧＣ回路の出力のペデスタル
レベルに対する変動分から求められたデータからディジ
タル制御回路で制御データが計算され、この制御データ
をディジタル・アナログ変換器（以下、ＤＡＣという）
でアナログ制御量に変換し、ＡＧＣ回路の出力に加算す
る。このようにして、フィードバック制御を行なう。
【００１０】
【作用】ＡＧＣ回路の直流特性は、図１０に示すよう
に、設定ペデスタルレベルと交差点が一致していなくて
交差点が設定ペデスタルレベルよりも下にある状態で
は、利得がＧ1からＧ2に変化した場合、ＡＧＣ回路の出
力のペデスタルレベルは△2だけ増加する。その後、Ａ
ＧＣ回路の出力ペデスタルレベル安定化制御により、Ａ
ＧＣ回路の入力レベルが変動してＡＧＣ回路出力のペデ
スタルレベルは設定ペデスタルレベルに安定する。逆
に、利得をＧ2からＧ1に変化した場合、同様にして、Ａ
ＧＣ回路の出力のペデスタルレベルは△1だけ減少す
る。その後、ＡＧＣ回路の入力レベルが変動し、ＡＧＣ
回路出力のペデスタルレベルは設定ペデスタルレベルに
安定する。また、設定ペデスタルレベルと交差点が一致
せずに交差点が設定ペデスタルレベルよりも上にある
と、利得がＧ1からＧ2になった時にＡＧＣ回路の出力の
ペデスタルレベルは△2だけ減少する。ペデスタルレベ
ルの安定化制御によりＡＧＣ回路の入力レベルを変動
し、ペデスタルレベルを設定ペデスタルレベルに安定さ
せる。その後、利得をＧ2からＧ1にすると、ＡＧＣ回路
の出力のペデスタルレベルは△1 だけ増加する。
に、設定ペデスタルレベルと交差点が一致していなくて
交差点が設定ペデスタルレベルよりも下にある状態で
は、利得がＧ1からＧ2に変化した場合、ＡＧＣ回路の出
力のペデスタルレベルは△2だけ増加する。その後、Ａ
ＧＣ回路の出力ペデスタルレベル安定化制御により、Ａ
ＧＣ回路の入力レベルが変動してＡＧＣ回路出力のペデ
スタルレベルは設定ペデスタルレベルに安定する。逆
に、利得をＧ2からＧ1に変化した場合、同様にして、Ａ
ＧＣ回路の出力のペデスタルレベルは△1だけ減少す
る。その後、ＡＧＣ回路の入力レベルが変動し、ＡＧＣ
回路出力のペデスタルレベルは設定ペデスタルレベルに
安定する。また、設定ペデスタルレベルと交差点が一致
せずに交差点が設定ペデスタルレベルよりも上にある
と、利得がＧ1からＧ2になった時にＡＧＣ回路の出力の
ペデスタルレベルは△2だけ減少する。ペデスタルレベ
ルの安定化制御によりＡＧＣ回路の入力レベルを変動
し、ペデスタルレベルを設定ペデスタルレベルに安定さ
せる。その後、利得をＧ2からＧ1にすると、ＡＧＣ回路
の出力のペデスタルレベルは△1 だけ増加する。
【００１１】このようなＧ1，Ｇ2，△1，△2の関係か
ら、交差点と設定ペデスタルレベルが一致するための制
御量△は、次の数１，数２，数３により求めることがで
きる。
ら、交差点と設定ペデスタルレベルが一致するための制
御量△は、次の数１，数２，数３により求めることがで
きる。
【００１２】
【数１】
【００１３】
【数２】
【００１４】
【数３】
【００１５】即ち、ディジタル制御回路で制御データを
計算する場合、前処理回路中に存在するフィードバック
回路でのＡＧＣ回路の出力ペデスタルレベルの安定化制
御をオンにした状態で、利得Ｇ1から利得Ｇ2に変動した
ときに安定化制御の安定する以前に発生するＡＧＣ回路
出力電位変動△2、或いは利得Ｇ2から利得Ｇ1に変動し
たときに安定化制御の安定するする以前に発生するにＡ
ＧＣ回路の出力電位変動△1 からＡＧＣオフセットデー
タ△を上記数１〜数３より算出する。
計算する場合、前処理回路中に存在するフィードバック
回路でのＡＧＣ回路の出力ペデスタルレベルの安定化制
御をオンにした状態で、利得Ｇ1から利得Ｇ2に変動した
ときに安定化制御の安定する以前に発生するＡＧＣ回路
出力電位変動△2、或いは利得Ｇ2から利得Ｇ1に変動し
たときに安定化制御の安定するする以前に発生するにＡ
ＧＣ回路の出力電位変動△1 からＡＧＣオフセットデー
タ△を上記数１〜数３より算出する。
【００１６】また、ディジタル制御回路で制御データを
計算する場合、フィードバック回路でのＡＧＣ回路の出
力ペデスタルレベルの安定化制御をしている状態で、利
得をＧ1或いはＧ2に設定してＡＧＣ回路の出力電位Ｖ1
を測定し、その後、ＡＧＣ回路の出力の安定化制御をオ
フにした状態で、利得Ｇ1或いはＧ2に設定してＡＧＣ回
路の出力電位Ｖ2 を測定し、それらＶ1,Ｖ2からＡＧＣ
回路オフセットデータ△を次の数４，数５より算出す
る。
計算する場合、フィードバック回路でのＡＧＣ回路の出
力ペデスタルレベルの安定化制御をしている状態で、利
得をＧ1或いはＧ2に設定してＡＧＣ回路の出力電位Ｖ1
を測定し、その後、ＡＧＣ回路の出力の安定化制御をオ
フにした状態で、利得Ｇ1或いはＧ2に設定してＡＧＣ回
路の出力電位Ｖ2 を測定し、それらＶ1,Ｖ2からＡＧＣ
回路オフセットデータ△を次の数４，数５より算出す
る。
【００１７】Ｇ2に設定後Ｇ1に変化した場合には、
【００１８】
【数４】
【００１９】Ｇ1に設定後Ｇ2に変化した場合には、
【００２０】
【数５】
【００２１】この制御量△をＡＧＣ回路の出力に加算す
ることにより、交差点と設定ペデスタルレベルは一致し
て、利得がＧ1，Ｇ2と変化しても、ＡＧＣ回路の出力ペ
デスタルレベルは変化しない。従って、ＡＧＣ回路の利
得を変化した場合に、ＡＧＣ回路の出力レベルの安定化
制御をしなくともよいため、フィールド或いはフレーム
毎にＡＧＣ回路の利得を変化しても、ペデスタルレベル
の変化をなくすことができ、画面に発生するペデスタル
レベル変動によるフリッカを抑えることができる。
ることにより、交差点と設定ペデスタルレベルは一致し
て、利得がＧ1，Ｇ2と変化しても、ＡＧＣ回路の出力ペ
デスタルレベルは変化しない。従って、ＡＧＣ回路の利
得を変化した場合に、ＡＧＣ回路の出力レベルの安定化
制御をしなくともよいため、フィールド或いはフレーム
毎にＡＧＣ回路の利得を変化しても、ペデスタルレベル
の変化をなくすことができ、画面に発生するペデスタル
レベル変動によるフリッカを抑えることができる。
【００２２】
【実施例】以下、本発明の実施例を図面により説明す
る。図１は本発明によるＡＧＣ出力オフセット調節回路
の第１の実施例を示すブロック図であって、１は前処理
回路、２はＡＧＣ回路、３は加算器、４は比較器、５は
加算器、６はＤＡＣ、７はディジタル制御回路である。
る。図１は本発明によるＡＧＣ出力オフセット調節回路
の第１の実施例を示すブロック図であって、１は前処理
回路、２はＡＧＣ回路、３は加算器、４は比較器、５は
加算器、６はＤＡＣ、７はディジタル制御回路である。
【００２３】同図において、前処理回路１は図示しない
撮像装置用ＡＤＣ（アナログ・ディジタル変換器）の直
前に配置され、光電素子がアレイ状に配置された図示し
ない固体撮像素子で発生するアナログ画素信号をクラン
プし、サンプリングホールドし、増幅する。この前処理
回路１内に設けられたＡＧＣ回路２は、画素信号をディ
ジタル制御に基づいた値で増幅する。加算器５と比較器
４で構成されるクランプレベルのフィードバック制御を
行なうことにより、前処理回路１の出力レベルが設定ペ
デスタルレベルになるようにＡＧＣ回路２の入力レベル
を変化させる。ＤＡＣ６とディジタル制御回路７は、前
処理回路１の出力をディジタル化したデータから制御デ
ータを求めてアナログ化する。このアナログ制御データ
がＡＧＣ回路２の出力に加算器３で加算され、ＡＧＣ回
路２の出力のオフセットを調節する。
撮像装置用ＡＤＣ（アナログ・ディジタル変換器）の直
前に配置され、光電素子がアレイ状に配置された図示し
ない固体撮像素子で発生するアナログ画素信号をクラン
プし、サンプリングホールドし、増幅する。この前処理
回路１内に設けられたＡＧＣ回路２は、画素信号をディ
ジタル制御に基づいた値で増幅する。加算器５と比較器
４で構成されるクランプレベルのフィードバック制御を
行なうことにより、前処理回路１の出力レベルが設定ペ
デスタルレベルになるようにＡＧＣ回路２の入力レベル
を変化させる。ＤＡＣ６とディジタル制御回路７は、前
処理回路１の出力をディジタル化したデータから制御デ
ータを求めてアナログ化する。このアナログ制御データ
がＡＧＣ回路２の出力に加算器３で加算され、ＡＧＣ回
路２の出力のオフセットを調節する。
【００２４】図２は本発明によるＡＧＣ出力オフセット
調節回路の第２の実施例を示すブロック図であって、８
はＣＤＳ（相関２重サンプリング）回路、９はゲインセ
レクト回路、１０はサンプル・ホールド（Ｓ／Ｈ）回路
であり、図１に対応する部分には同一符号を付けてい
る。
調節回路の第２の実施例を示すブロック図であって、８
はＣＤＳ（相関２重サンプリング）回路、９はゲインセ
レクト回路、１０はサンプル・ホールド（Ｓ／Ｈ）回路
であり、図１に対応する部分には同一符号を付けてい
る。
【００２５】同図において、図示しない固体撮像素子か
らの信号は、ＣＤＳ回路８でクランプされてサンプリン
グ・ホールドされる。このクランプ処理においては、Ｓ
／Ｈ回路１０の出力ペデスタルレベルと設定ペデスタル
レベルとを比較器４で比較して補正分を求め、この補正
分に応じてクランプ用コンデンサの充放電を行なう。
らの信号は、ＣＤＳ回路８でクランプされてサンプリン
グ・ホールドされる。このクランプ処理においては、Ｓ
／Ｈ回路１０の出力ペデスタルレベルと設定ペデスタル
レベルとを比較器４で比較して補正分を求め、この補正
分に応じてクランプ用コンデンサの充放電を行なう。
【００２６】ゲインセレクト回路９は、固体撮像素子の
種類に応じたバラツキやと量産時のバラツキを吸収す
る。ＡＧＣ回路２では、例えばディジタル制御回路７で
設定された制御量により利得が変化する。ディジタル制
御回路７により求められた制御データをＤＡＣ６で制御
量に変換し、加算器３でＡＧＣ回路２の出力信号に加算
する。この加算は、アナログ回路の加算であるため、増
幅回路の出力レベルの変動により実行することになる。
種類に応じたバラツキやと量産時のバラツキを吸収す
る。ＡＧＣ回路２では、例えばディジタル制御回路７で
設定された制御量により利得が変化する。ディジタル制
御回路７により求められた制御データをＤＡＣ６で制御
量に変換し、加算器３でＡＧＣ回路２の出力信号に加算
する。この加算は、アナログ回路の加算であるため、増
幅回路の出力レベルの変動により実行することになる。
【００２７】例えば、かかるＡＧＣ回路出力オフセット
回路の一具体例を図３に示すが、この具体例において
は、ディジタル制御回路７により発生した制御データに
よりＤＡＣ６の内部にあるスイッチ回路６ａが動作し、
このスイッチ回路６ａはラダー抵抗６ｂを操作してディ
ジタルデータをアナログ量に変換する。ラダー抵抗６ｂ
とスイッチ回路６ａは実質的にＤＡＣそのものを構成す
る。ラダー抵抗６ｂの出力を制御電流に変換し、この制
御電流によってＡＧＣ回路２の直流バイアスを制御す
る。ＡＧＣ回路２の直流バイアスを変化させるには、図
３のＡＧＣ回路２の構成から明らかなように、電流制御
により行なうことができる。このようなＡＧＣ回路にお
いては、特開平２−１００４０６号公報に示されてい
る。
回路の一具体例を図３に示すが、この具体例において
は、ディジタル制御回路７により発生した制御データに
よりＤＡＣ６の内部にあるスイッチ回路６ａが動作し、
このスイッチ回路６ａはラダー抵抗６ｂを操作してディ
ジタルデータをアナログ量に変換する。ラダー抵抗６ｂ
とスイッチ回路６ａは実質的にＤＡＣそのものを構成す
る。ラダー抵抗６ｂの出力を制御電流に変換し、この制
御電流によってＡＧＣ回路２の直流バイアスを制御す
る。ＡＧＣ回路２の直流バイアスを変化させるには、図
３のＡＧＣ回路２の構成から明らかなように、電流制御
により行なうことができる。このようなＡＧＣ回路にお
いては、特開平２−１００４０６号公報に示されてい
る。
【００２８】図４は図１，図２におけるディジタル制御
回路７の一具体例を示すブロック図であって、７ａはＤ
ＳＰ回路、７ｂ，７ｃはラッチ、７ｄは減算回路、７ｅ
は演算器、７ｆはラッチ、７ｇは利得制御回路、１１は
ＡＮＤ回路、１２はＡ／Ｄ変換器であり、図１，図２に
対応する部分には同一符号を付けている。
回路７の一具体例を示すブロック図であって、７ａはＤ
ＳＰ回路、７ｂ，７ｃはラッチ、７ｄは減算回路、７ｅ
は演算器、７ｆはラッチ、７ｇは利得制御回路、１１は
ＡＮＤ回路、１２はＡ／Ｄ変換器であり、図１，図２に
対応する部分には同一符号を付けている。
【００２９】以下、この具体例の動作を図５を用いて説
明するが、この具体例は、ブランキング期間或いはビデ
オカメラの初期設定中に動作することを想定している。
明するが、この具体例は、ブランキング期間或いはビデ
オカメラの初期設定中に動作することを想定している。
【００３０】前処理回路１中のＡＧＣ回路２の出力ペデ
スタルレベルの安定化制御に関しては、ＯＢＰパルスが
“Ｈ”（高レベル）の期間に、図２に示す比較器４の動
作をオン状態にして制御を行なう。従って、ペデスタル
レベルの安定化制御をオフにするためには、ＯＢＰパル
スを“Ｌ”（低レベル）状態にすることにより実現す
る。図４においては、ＯＢＰオンオフパルスをＯＢＰパ
ルスとともにＡＮＤ回路１１に供給することにより、Ｏ
ＢＰパルスのオン，オフ、即ちペデスタルレベルの安定
化制御のオン，オフを行なう。
スタルレベルの安定化制御に関しては、ＯＢＰパルスが
“Ｈ”（高レベル）の期間に、図２に示す比較器４の動
作をオン状態にして制御を行なう。従って、ペデスタル
レベルの安定化制御をオフにするためには、ＯＢＰパル
スを“Ｌ”（低レベル）状態にすることにより実現す
る。図４においては、ＯＢＰオンオフパルスをＯＢＰパ
ルスとともにＡＮＤ回路１１に供給することにより、Ｏ
ＢＰパルスのオン，オフ、即ちペデスタルレベルの安定
化制御のオン，オフを行なう。
【００３１】次に、図４のディジタル制御回路７につい
て説明する。
て説明する。
【００３２】前処理回路１の出力をＡ／Ｄ変換器１２で
ディジタルデータに変換した後、図５に示すタイミング
の読込みパルスに従って、ＡＧＣ回路２のペデスタルレ
ベルを読み取ってラッチ７ｂ，７ｃにラッチする。読み
取るべき値は、ペデスタルレベルの安定化制御がオンし
ている状態における利得Ｇ1のペデスタルレベル、即
ち、設定ペデスタルレベルＶ1と、ペデスタルレベルの
安定化制御をオフにしている状態における利得Ｇ2のペ
デスタルレベルＶ2であり、夫々を別々にラッチ７ｂ，
７ｃにラッチする。それらの値を読み取った後、ペデス
タルレベルＶ1，Ｖ2の差分値を減算器７ｄで求め、上記
数５に従って、制御データをディジタル制御回路７中の
演算器７ｅにより求める。これによって求められた制御
量は図５に示す読込みパルスのタイミングでラッチ７ｆ
にラッチされる。このラッチ７ｆにラッチされたデータ
はＤＡＣ６によってアナログ制御量に変換され、加算器
３でＡＧＣ回路２の出力に加算される。この加算につい
ては、図３で説明した通りである。
ディジタルデータに変換した後、図５に示すタイミング
の読込みパルスに従って、ＡＧＣ回路２のペデスタルレ
ベルを読み取ってラッチ７ｂ，７ｃにラッチする。読み
取るべき値は、ペデスタルレベルの安定化制御がオンし
ている状態における利得Ｇ1のペデスタルレベル、即
ち、設定ペデスタルレベルＶ1と、ペデスタルレベルの
安定化制御をオフにしている状態における利得Ｇ2のペ
デスタルレベルＶ2であり、夫々を別々にラッチ７ｂ，
７ｃにラッチする。それらの値を読み取った後、ペデス
タルレベルＶ1，Ｖ2の差分値を減算器７ｄで求め、上記
数５に従って、制御データをディジタル制御回路７中の
演算器７ｅにより求める。これによって求められた制御
量は図５に示す読込みパルスのタイミングでラッチ７ｆ
にラッチされる。このラッチ７ｆにラッチされたデータ
はＤＡＣ６によってアナログ制御量に変換され、加算器
３でＡＧＣ回路２の出力に加算される。この加算につい
ては、図３で説明した通りである。
【００３３】以上の制御アルゴリズムを図６により説明
する。
する。
【００３４】ビデオカメラの立上げ初期設定中であるこ
とを確認して、ＯＢＰオンオフパルスをオンにする。ペ
デスタルレベルの安定化制御を行なっている期間内にＡ
ＧＣ回路２の利得をＧ1に設定する。ペデスタルレベル
が安定した後、ＡＧＣ回路２の出力電圧Ｖ1を読み取
る。この安定の確認については、安定化制御の時定数が
設計段階でわかるため、その分だけ時間遅れを行なうと
よい。ＡＧＣ回路２の出力電圧Ｖ1の読取りにおいて
は、ＡＤＣ１２でディジタル変換後にデータとして読み
取る。
とを確認して、ＯＢＰオンオフパルスをオンにする。ペ
デスタルレベルの安定化制御を行なっている期間内にＡ
ＧＣ回路２の利得をＧ1に設定する。ペデスタルレベル
が安定した後、ＡＧＣ回路２の出力電圧Ｖ1を読み取
る。この安定の確認については、安定化制御の時定数が
設計段階でわかるため、その分だけ時間遅れを行なうと
よい。ＡＧＣ回路２の出力電圧Ｖ1の読取りにおいて
は、ＡＤＣ１２でディジタル変換後にデータとして読み
取る。
【００３５】次に、ＯＢＰオンオフパルスをオフにす
る。ペデスタルレベルの安定化制御をオフにした後、Ａ
ＧＣ回路２の利得をＧ2に設定する。この設定後、ＡＧ
Ｃ回路２の出力電圧Ｖ2 を読み取る。これら電圧Ｖ1，
Ｖ2を測定した後、これらの差分を求め、上記数５によ
り制御データを求める。
る。ペデスタルレベルの安定化制御をオフにした後、Ａ
ＧＣ回路２の利得をＧ2に設定する。この設定後、ＡＧ
Ｃ回路２の出力電圧Ｖ2 を読み取る。これら電圧Ｖ1，
Ｖ2を測定した後、これらの差分を求め、上記数５によ
り制御データを求める。
【００３６】また、この制御では、ＯＢＰオンオフパル
スをわざわざオフにしなくても、ＡＧＣ回路２の利得を
Ｇ2 に変化した直後の出力電圧の変動を求め、これをＶ
2とすることにより制御データを求めることができる。
スをわざわざオフにしなくても、ＡＧＣ回路２の利得を
Ｇ2 に変化した直後の出力電圧の変動を求め、これをＶ
2とすることにより制御データを求めることができる。
【００３７】図７に示すタイミングでは、設定ペデスタ
ルレベルをディジタル制御回路７中でデータとして持ち
ブランキング期間中にＡＧＣ回路２の利得を変化させ
て、その直後の電位の変動を読み取ることにより、制御
データを求めることができるようにしたものである。こ
の状態では、上記数１に従って制御データを求める。
ルレベルをディジタル制御回路７中でデータとして持ち
ブランキング期間中にＡＧＣ回路２の利得を変化させ
て、その直後の電位の変動を読み取ることにより、制御
データを求めることができるようにしたものである。こ
の状態では、上記数１に従って制御データを求める。
【００３８】また、図８に示す制御アルゴリズムは図７
のタイミングに従ったものである。
のタイミングに従ったものである。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
フィールド毎或いはフレーム毎にＡＧＣ回路利得を制御
しても、ペデスタルレベルの変動がなく、フリッカが発
生することがない。
フィールド毎或いはフレーム毎にＡＧＣ回路利得を制御
しても、ペデスタルレベルの変動がなく、フリッカが発
生することがない。
【図１】本発明によるＡＧＣ出力オフセット調節回路の
第１の実施例を示すブロック図である。
第１の実施例を示すブロック図である。
【図２】本発明によるＡＧＣ出力オフセット調節回路の
第２の実施例を示すブロック図である。
第２の実施例を示すブロック図である。
【図３】図１，図２におけるＡＧＣ回路，ディジタル・
アナログ変換器の一部具体的回路構成を示す図である。
アナログ変換器の一部具体的回路構成を示す図である。
【図４】図１，図２におけるディジタル制御回路の一具
体例を示すブロック図である。
体例を示すブロック図である。
【図５】図４の各部の信号を示すタイミングチャートで
ある。
ある。
【図６】図４に示した具体例の制御アルゴリズムを示す
フローチャートである。
フローチャートである。
【図７】図４の各部の信号の他の例を示すタイミングチ
ャートである。
ャートである。
【図８】図７に示したタイミングチャートに従う図４に
示した具体例の制御アルゴリズムを示すフローチャート
である。
示した具体例の制御アルゴリズムを示すフローチャート
である。
【図９】従来のＡＧＣ出力オフセット調節回路の一例を
示すブロック図である。
示すブロック図である。
【図１０】ＡＧＣ回路の直流特性を示す特性図である。
１ 前処理回路 ２ 自動利得制御回路 ３ 加算器 ４ 比較器 ５ 加算器 ６ ディジタル・アナログ変換器 ７ ディジタル制御回路 ８ 相関２重サイプリング回路 ９ ゲイン・セレクト回路 １０ サンプル・ホールド回路
Claims (4)
- 【請求項１】 自動利得制御回路と、ディジタル制御デ
ータをアナログ補正量に変換するディジタル・アナログ
変換器とを備え、 該ディジタル・アナログ変換器の出力であるアナログ補
正量を該自動利得制御回路の出力信号に加算することを
特徴とするＡＧＣ出力オフセット調節回路。 - 【請求項２】 光電素子がアレイ状に配置された固体撮
像素子からの信号をクランプし、サンプルホールドし、
増幅し、かつ自動利得制御回路を備えた前処理回路と、 該自動利得制御回路の出力に補正量を加算する加算器
と、 該加算器の出力から制御データを算出するディジタル制
御回路と、 該制御データをアナログデータに変換し、該補正量とす
るディジタル・アナログ変換器と、 該自動利得制御回路の出力後の値をもとにフィードバッ
ク制御により該自動利得制御回路の入力以前の画素信号
のクランプレベルを調節するクランプ回路とを有し、フ
ィードバック制御を行なうことを特徴とするＡＧＣ出力
オフセット調節回路。 - 【請求項３】 請求項２において、 前記ディジタル制御回路が、 前記自動利得制御回路の出力レベルの安定化制御を行な
っている状態で、前記前記自動利得制御回路の利得をＧ
1に設定してその出力電位を測定し、その後、前記自動
利得制御回路の利得をＧ2に設定して前記自動利得制御
回路の出力電位変動を測定し、それらの値から変動△2
を求め、或いは前記自動利得制御回路の利得をＧ2に設
定してその出力電位を測定し、その後、前記自動利得制
御回路の利得をＧ1に設定して前記自動利得制御回路の
出力電位変動を測定し、それらの値から変動△1を求め
て、それら△1，△2から前記自動利得制御回路のオフセ
ットデータ△を算出して前記制御データとすることを特
徴とするＡＧＣ出力オフセット調節回路。 - 【請求項４】 請求項２において、 前記ディジタル制御回路が、 前記自動利得制御回路の出力レベルの安定化制御を行な
っている状態で、前記自動利得制御回路の出力電位Ｖ1
を測定し、その後、前記自動利得制御回路の出力レベル
の安定化制御をオフにした状態で、利得Ｇ1或いはＧ2に
設定して前記自動利得制御回路の出力電位Ｖ2を測定
し、これらＶ1，Ｖ2からＡＧＣ回路オフセットデータ△
を算出して前記制御データとすることを特徴とするＡＧ
Ｃ出力オフセット調節回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324450A JPH07184110A (ja) | 1993-12-22 | 1993-12-22 | Ａｇｃ出力オフセット調節回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324450A JPH07184110A (ja) | 1993-12-22 | 1993-12-22 | Ａｇｃ出力オフセット調節回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07184110A true JPH07184110A (ja) | 1995-07-21 |
Family
ID=18165952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324450A Pending JPH07184110A (ja) | 1993-12-22 | 1993-12-22 | Ａｇｃ出力オフセット調節回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07184110A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0843466A2 (en) * | 1996-11-13 | 1998-05-20 | Nec Corporation | Imaging device |
| JP2007282204A (ja) * | 2006-03-16 | 2007-10-25 | Matsushita Electric Ind Co Ltd | フロントエンド信号処理回路及び撮像装置 |
-
1993
- 1993-12-22 JP JP5324450A patent/JPH07184110A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0843466A2 (en) * | 1996-11-13 | 1998-05-20 | Nec Corporation | Imaging device |
| EP0843466A3 (en) * | 1996-11-13 | 2000-05-03 | Nec Corporation | Imaging device |
| US6154252A (en) * | 1996-11-13 | 2000-11-28 | Nec Corporation | Imaging device for use as radiation detector |
| JP2007282204A (ja) * | 2006-03-16 | 2007-10-25 | Matsushita Electric Ind Co Ltd | フロントエンド信号処理回路及び撮像装置 |
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