ES2237494T3 - Procedimiento y aparato de tratamiento de señal frontal para sensor de imagen. - Google Patents
Procedimiento y aparato de tratamiento de señal frontal para sensor de imagen.Info
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Abstract
Un método de procesado de señal frontal para procesar una señal procedente de un sensor de imagen incluyendo los pasos de: (i) detectar información de luminancia analógica incluida en una señal de salida de sensor de dicho sensor de imagen y generar una señal de luminancia digital representativa de la información de luminancia detectada; (ii) fijar un nivel de negro de dicha señal de luminancia analógica a un valor constante en base a dicha señal de luminancia digital; y (iii) multiplicar digitalmente (500B) dicha señal de luminancia digital con un código de ganancia digital (GANANCIA) para generar una señal de luminancia digital amplificada de forma controlable como una salida de señal frontal procesada, dependiendo linealmente el logaritmo de dicho código de ganancia digital (figura 4) de una señal de entrada de control de ganancia recibida por un generador de código de ganancia (52B).
Description
Procedimiento y aparato de tratamiento de señal
frontal para sensor de imagen.
La presente invención se refiere a un método y
aparato de procesado de señal frontal para procesar señales de
varios sensores de imagen tal como un sensor de imagen CCD
(Dispositivo de Acoplamiento de Carga).
Convencionalmente, se ha utilizado un procesador
de señal frontal que tiene una configuración de circuito como la
ilustrada en la figura 6 para procesar señales de un sensor de
imagen tal como un sensor de imagen CCD. Específicamente, como se
ilustra, el procesador de señal frontal convencional incluye un
muestreador doble correlacionado CDS acoplado para recibir una
entrada (entrada CCD) de un sensor de imagen CCD; un amplificador
de ganancia programable analógico PGA; y un convertidor analógico a
digital (A/D) ADC. Como se puede ver, el amplificador de ganancia
programable analógico PGA está situado entre el muestreador doble
correlacionado CDS y el convertidor A/D ADC para amplificar señales
muestreadas en forma analógica e introducir las señales
amplificadas en el convertidor A/D ADC. Algunos amplificadores de
ganancia programables analógicos pueden incluir un amplificador
logarítmico (o un atenuador logarítmico) que tiene una
característica de ganancia que exhibe una curva de ganancia lineal
para una señal de control de ganancia, cuando se representa en dB,
para amplificar (o atenuar) señales de un muestreador doble
correlacionado. La curva de ganancia se representa típicamente en
escala logarítmica a causa de la característica de sentido visual
humano al brillo. En este caso, el amplificador de ganancia
programable contiene un amplificador o atenuador especial para
imponer la característica logarítmica en la característica de
ganancia con respecto a una señal de control (PGACONT). Además, el
procesador de señal frontal convencional incluye un bucle de
realimentación incluyendo un circuito de fijación de negro óptico
(OB) OBCLAMP y un condensador CAP para almacenar un nivel de negro
para fijar el nivel de negro de una señal de luminancia procedente
de un sensor de imagen. Como se ilustra, dado que el bucle de
realimentación se forma de tal manera que la entrada o salida del
convertidor A/D (solamente se representa la entrada en la figura 6)
sea realimentada al muestreador doble correlacionado CDS o el
amplificador de ganancia programable PGA (indicado por una línea
continua y una línea de trazos, respectivamente), con frecuencia se
contiene en el bucle de realimentación una etapa de ganancia, tal
como el amplificador de ganancia programable PGA.
El procesador de señal frontal convencional
configurado como se ha descrito anteriormente (véase también
WO-A-9907138) tiene dificultades al
mejorar el rendimiento del amplificador logarítmico (o atenuador
logarítmico) dispuesto en el amplificador de ganancia programable
analógico y por lo tanto dificultades al proporcionar una curva de
ganancia lineal, representada en dB, que se requiere para el
amplificador logarítmico. Además, la curva de ganancia presentada
por el amplificador logarítmico depende en gran medida de las
variaciones de los dispositivos introducidas en el transcurso de la
fabricación, y a veces puede experimentar una mayor desviación de
una línea recta. Ésta es la causa principal de la reducción del
rendimiento de todo el procesador de señal frontal. Además, el
bloque amplificador de ganancia programable consume una cantidad
significativa de potencia para garantizar la linealidad y un
rendimiento de ruido suficiente para el amplificador
logarítmico.
Además, puesto que el procesador de señal
convencional descrito anteriormente contiene el amplificador de
ganancia programable analógico que incluye un amplificador tal como
un amplificador logarítmico dentro del bucle de realimentación de
fijación de negro óptico, el tiempo de convergencia constante del
bucle varía en gran parte dependiendo de la ganancia del
amplificador. Una corrección de las variaciones en la ganancia
implica procesado analógico complicado tal como introducción de un
amplificador que tiene una ganancia inversa a la ganancia del
amplificador dentro del amplificador de ganancia programable en el
bucle de realimentación para fijar la constante de tiempo.
Por la razón expuesta anteriormente, los
procesadores de señal frontal convencionales requieren en general
alto consumo de energía en un rango de 150 a 200 mW, y muy pocos
requieren un consumo de potencia inferior a 100 mW.
Por lo tanto, un objeto de la presente invención
es proporcionar un método y aparato de procesado de señal frontal
que requieren bajo consumo de potencia.
Otro objeto de la presente invención es
proporcionar un método y aparato de procesado de señal frontal que
son capaces de mejorar el ajuste de la curva de ganancia para
amplificar la salida de un sensor como se expone en las
reivindicaciones anexas.
La figura 1 es un diagrama de bloques que ilustra
un procesador de señal frontal según una realización de la presente
invención.
La figura 2A es un diagrama esquemático que
ilustra la configuración de un sensor CCD 1.
La figura 2B ilustra las formas de onda de
señales de salida de pixels que forman parte del sensor CCD 1.
La figura 2C ilustra una señal de tiempo de
fijación CLPOB.
La figura 3 es un diagrama de bloques de un
procesador de señal frontal según otra realización de la presente
invención, que ilustra una versión más específica de la
configuración ilustrada en la figura 1.
La figura 4 es un gráfico que ilustra una
característica de amplificación logarítmica realizada por un
multiplicador en un amplificador digital de ganancia programable
representado en la figura 3.
La figura 5 es un diagrama de bloques que ilustra
un convertidor A/D según otra realización de la presente invención,
que se puede usar como el convertidor A/D de la figura 3.
Y la figura 6 es un diagrama de bloques que
ilustra un procesador de señal frontal convencional para un sensor
de imagen CCD.
La presente invención se describirá con detalle a
continuación en unión con sus realizaciones preferidas con
referencia a los dibujos anexos.
La figura 1 es un diagrama de bloques que ilustra
la configuración básica de un procesador de señal frontal A según
una primera realización de la presente invención. El procesador
frontal ilustrado A incluye un sensor de imagen 1; un
detector/digitalizador de señal de luminancia 3; una unidad de
procesado digital 5; y un dispositivo de fijación de negro óptico
7. Se deberá observar que aunque el sensor de imagen 1 se
implementa por un sensor de imagen CCD en esta realización, se
puede usar en su lugar cualquier sensor de imagen arbitrario,
incluyendo un sensor de imagen CMOS, un sensor de línea, etc.
La figura 2A ilustra la configuración del sensor
CCD 1, y la figura 2B ilustra las formas de onda de señales de
salida de pixels del sensor 1. Como se ilustra, el sensor 1 tiene
un área rectangular 12 compuesta de gran número de pixels 10
dispuestos en forma de matriz (de la que solamente se ilustra una
porción). El área rectangular 12 incluye una zona activa
rectangular 14 en el centro menor que el área 12, y un área de
negro óptico (OB) 16 que rodea el área activa 14. El área
rectangular 12 está configurada de tal manera que la luz incida en
el área activa 14, pero sea bloqueada completamente por el área OB
16. La figura 2B ilustra la forma de onda de una señal de salida de
un solo pixel OB 100 dentro del área OB 16; y la forma de onda de
una señal de salida de un solo pixel activo 102 dentro del área
activa 14. La forma de onda de salida de cada pixel tiene el mismo
período, así como un intervalo de referencia RL1 para definir un
nivel de referencia RL y un intervalo ICI para definir un componente
de luminancia. El intervalo de componentes de luminancia ICI tiene
una sección de nivel de negro OBL que tiene normalmente un nivel
ligeramente inferior al nivel de referencia RL para el pixel OB
100, y un nivel de componentes de luminancia IL igual o menor que el
nivel de negro para el pixel activo 102. El nivel de componentes de
luminancia IL es tal que la diferencia entre el nivel de
componentes de luminancia propiamente dicho y el nivel de negro OBL
detectado en el pixel OB 100 representa la luminancia. Así, para
detectar un nivel de luminancia incluyendo el nivel de negro OBL,
hay que efectuar muestreo doble, es decir, una vez en el intervalo
de referencia RL1 y una vez en el intervalo de componentes de
luminancia ICI para detectar la diferencia entre ellos. Por otra
parte, la detección de una señal de luminancia IS implica detectar
la diferencia entre el nivel de componentes de luminancia IL y el
nivel de negro OBL. Se deberá observar que el nivel de negro OBL
varía en gran parte de un sensor CCD a otro, que se puede usar como
los sensores de imagen 1.
La figura 2C ilustra una señal de tiempo de
fijación CLPOB para detectar un nivel de negro OBL salido de un
pixel OB 100 en el área OB 16. Como se ilustra, la señal de tiempo
de fijación CLPOB es baja durante un pixel activo 102 en el área
activa 14, y pasa a alta (activa) durante un período de borrado
correspondiente al área OB 16.
El detector/digitalizador de señal de luminancia
3 que tiene una entrada conectada a la salida del sensor CCD 1
detecta la señal de luminancia IS incluida en una señal recibida
salida del sensor de imagen como se ha descrito anteriormente, y
genera una señal de luminancia digital representativa de la señal
de luminancia IS detectada en su salida. La unidad de procesado
digital siguiente 5 tiene una entrada conectada a la salida del
detector/digitalizador de señal de luminancia 3, y realiza
procesado de multiplicación digital en una señal de luminancia
digital recibida, generando por ello en su salida una salida de
señal frontal procesada. El dispositivo de fijación OB 7 también
tiene una entrada conectada a la salida del detector/digitalizador
de señal de luminancia 3 para recibir de él la señal digital de
luminancia. Después, el dispositivo de fijación OB 7 tiene una
salida conectada al detector/digitalizador de señal de luminancia 3
para compensar las variaciones o fluctuaciones en el nivel de negro
OBL de la señal de luminancia detectada procedente del sensor de
imagen 1. El dispositivo de fijación OB 7 realiza el control con
realimentación para compensar las variaciones en el nivel de negro
OBL de tal manera que el valor de la señal digital de luminancia
permanezca a un valor fijo, es decir, un valor de nivel de negro de
referencia (también denominado el "nivel de fijación OB")
durante un período en el que el sensor de imagen 1 está generando
salidas de pixels OB tal como el pixel OB 100, y guarda el valor. De
otro modo, durante un período en el que el sensor de imagen 1 está
generando salidas de pixels activos tal como el pixel activo 102,
el dispositivo de fijación OB 7 sigue suministrando el valor
almacenado.
almacenado.
La figura 3 ilustra en forma de diagrama de
bloques un procesador de señal frontal B que es una versión más
específica de la configuración ilustrada en la figura 1. El
procesador de señal frontal ilustrado B incluye un
detector/digitalizador de señal de luminancia 3B; un procesador
digital 5B; y un dispositivo de fijación de negro óptico (OB) 7B,
correspondiente a los componentes respectivos 3, 5, 7 en la figura
1. El detector/digitalizador de señal de luminancia 3B incluye un
muestreador doble correlacionado (CDS) 30B que tiene un terminal de
entrada CCDIN para recibir una señal de salida de un sensor CCD 1,
y una entrada para recibir una señal de realimentación de el
dispositivo de fijación OB 7B; un convertidor analógico a digital
(ND) 32B que tiene una entrada conectada a la salida del muestreador
doble correlacionado 30B; y un sustractor 34B que tiene una entrada
conectada a la salida del convertidor A/D 32B. El muestreador doble
correlacionado 30B realiza el muestreo doble como se ha explicado
previamente con referencia a la figura 2 para detectar información
de luminancia, y envía una señal de luminancia analógica. El
convertidor A/D 32B, que recibe la señal de luminancia analógica,
es un convertidor A/D de 14 bits que convierte la señal de
luminancia analógica recibida en una señal de luminancia digital
ADCOUT, y envía la señal de luminancia digital resultante ADCOUT.
La salida del convertidor A/D 32B es una señal de 14 bits no firmada
(US14). El sustractor 34B recibe la señal digital de luminancia
ADCOUT en una entrada y un código de nivel de negro de referencia
de 14 bits BLCODE en la otra entrada. El código de nivel de negro
de referencia es suministrado por un generador de código de nivel
de negro ilustrado 36B para uso en la compensación de las
variaciones del nivel de negro del sensor CCD 1. El sustractor 34B
resta el código de nivel de negro BLCODE de la señal digital ADCOUT
para generar una señal de luminancia digital ADCOUTC, que tiene
variaciones del nivel de negro compensadas, en forma de una señal
de 15 bits firmada (S15). La compensación da lugar a que la señal
digital de luminancia ADCOUTC sea igual a un valor cero cuando se
introduce "negro total" del sensor CCD 1.
La unidad de procesado digital 5B incluye un
amplificador digital de ganancia programable 50B; un generador de
código de ganancia 52B; y un generador de código de pedestal 54B.
El amplificador digital de ganancia programable 50B incluye a su
vez un multiplicador 500B que realiza multiplicación digital; y un
sumador 502B. Más específicamente, el multiplicador 500B recibe la
señal digital de luminancia ADCOUTC, que es la salida del
detector/digitalizador de señal de luminancia 3B, en una entrada, y
un código de ganancia del generador de código de ganancia 52B en la
otra entrada. Una ganancia GANANCIA representada por el código de
ganancia tiene un valor que varía de forma logarítmica dependiendo
de la magnitud de una entrada (no representada) recibida por el
generador de código de ganancia 52B para llevar a cabo la
amplificación logarítmica como antes. La ganancia logarítmica puede
ser implementada digitalmente, por ejemplo, mediante el uso de una
tabla de conversión LOG lineal adecuada. El multiplicador 500B, así
configurado, multiplica la señal digital de luminancia ADCOUTC por
la ganancia GANANCIA, y envía el producto resultante en forma de
una señal de 11 bits. El sumador siguiente 502B recibe la salida
del multiplicador 500B en una entrada y un código de pedestal de 10
bits PCODE en la otra entrada. El código de pedestal PCODE es
generado por el generador de código de pedestal 54B para desviar la
señal de luminancia digital multiplicada hacia el lado positivo
(más). El sumador 502B añade ambas entradas para generar el
resultado como una salida de señal frontal procesada de 10 bits
OUT. La salida está representada por la ecuación siguiente:
OUT = GANANCIA
(ADCOUT - BLCODE) +
PCODE
Como se puede ver por la ecuación anterior,
ADCOUT es igual a BLCODE cuando se introduce negro total desde el
sensor CCD 1, de manera que la salida OUT es coincidente con el
código de pedestal PCODE. Después, cuando la luz incide en el
sensor CCD 1, la salida OUT presenta un código más grande que para
el negro total. De esta forma, puesto que el generador de código de
ganancia 52B genera digitalmente la ganancia GANANCIA, una
característica de ganancia arbitraria deseada, tal como una curva
logarítmica, puede ser implementada fácilmente en comparación con
un amplificador logarítmico analógico convencional que se ha usado
para la misma finalidad. Además, puesto que la ganancia se produce
en forma digital, es posible predecir completamente cualquier
desviación de una característica de ganancia ideal. El generador de
código de ganancia de base digital 52B también es ventajoso al
eliminar desviaciones de una curva de ganancia debido a variaciones
en dispositivos introducidas en el transcurso de la fabricación, y
mejorar considerablemente el rendimiento.
Pasando a continuación a describir el dispositivo
de fijación OB 7B, el dispositivo de fijación OB 7B incluye un
convertidor digital a analógico (D/A) 70B; una puerta de
transmisión (T-G) 72B; un condensador (CAP1) 74B; y
una memoria intermedia 76B. El convertidor D/A 70B recibe la señal
digital de luminancia ADCOUTC, que es la salida del sustractor 34B,
en una entrada, y genera una versión analógica de la señal de
luminancia digital recibida en una salida. La puerta 72B, que
recibe la salida analógica en un terminal, tiene una entrada de
control para recibir una señal de temporización CLPOB previamente
ilustrada en la figura 2C, de tal manera que la salida analógica del
convertidor D/A 70B se pase a otro terminal solamente cuando la
señal de temporización CLPOB sea alta. El otro terminal de la
puerta 72B está conectado a una tierra mediante el condensador 74B,
de manera que la salida analógica de la puerta 72B se integre para
almacenar un voltaje de realimentación para compensación de nivel
de negro en el condensador 74B. La puerta 72B hace de un conmutador
para abrir y cerrar el circuito al condensador 74B. El condensador
74B tiene un terminal superior conectado a un terminal de voltaje
de referencia del muestreador doble correlacionado 30B mediante la
memoria intermedia 76B, suministrando por lo tanto el voltaje de
realimentación al terminal de voltaje de referencia. Después, el
muestreador doble correlacionado 30B compensa la señal de luminancia
analógica generada de tal manera que el nivel de negro OBL de la
señal de luminancia analógica se ponga a un nivel cero en la señal
digital de luminancia ADCOUTC. De esta forma, se implementa un
control de realimentación negativo. Más específicamente, la
desviación proporcionada por el muestreador doble correlacionado
30B se regula para disminuir la señal ADCOUT cuando la diferencia
entre la señal ADCOUT y el código de nivel de negro BLCODE es
positiva, y para incrementar la señal ADCOUT cuando la diferencia
entre la señal ADCOUT y el código de nivel de negro BLCODE es
negativa.
A continuación, se describirá la operación de el
dispositivo de fijación OB 7B. Un bucle de fijación incluyendo el
dispositivo de fijación OB 7B se cierra en un período en el que una
señal de negro total se está recibiendo de un pixel OB (realmente
durante un período "alto" de la señal de temporización CLPOB)
para acumular un voltaje de realimentación en el condensador 74B
para mantener constante la señal digital de luminancia ADCOUTC
durante este período, preparando por ello un voltaje para la
compensación de nivel de negro. En el período restante, en el que
la señal de temporización CLPOB es baja, el voltaje de
realimentación acumulado en el condensador 74B se suministra al
muestreador doble correlacionado 30B para compensar el nivel de
negro. Puesto que este bucle de realimentación no incluye una etapa
de ganancia variable como la técnica anterior, la constante de
tiempo es sustancialmente constante. Esto elimina el procesado
analógico complicado, que era preciso en la técnica anterior, para
estabilizar la constante de tiempo cuando se cambia la ganancia.
A continuación, se describirá la operación del
generador de código de ganancia 52B para generar la ganancia
logarítmica GANANCIA con referencia a la figura 4. En la figura 4,
el eje horizontal representa la entrada al generador de código de
ganancia 52B, y el eje vertical representa la ganancia GANANCIA en
escala logarítmica que es la salida del generador de código de
ganancia 52B. Como se ilustra, esta realización proporciona
sustancialmente una característica de ganancia lineal (como se
indica con una línea continua), mientras que un amplificador
logarítmico convencional no proporciona una característica lineal
(como se indica con una línea de trazos) que exhibe una desviación
de la línea recta que es de hasta 6 dB como máximo. El procesador
de señal frontal según la presente invención puede crear fácilmente
una característica de ganancia logarítmica. Además, puesto que la
ganancia creada digitalmente permite predecir perfectamente
cualquier desviación de una característica de ganancia ideal, el
procesador de señal frontal de la presente invención elimina una
curva de ganancia desviada debido a variaciones en los dispositivos
introducidas en transcurso de la fabricación, y mejora
considerablemente el rendimiento. También ventajosamente, la
capacidad de crear digitalmente la ganancia permite reproducir
fácilmente otras características arbitrarias, sin limitar la
característica logarítmica.
A continuación se explicará por qué la resolución
del convertidor A/D 32B se elige de manera que sea más alta que la
resolución de todo el procesador de señal frontal. En la
realización anterior, el convertidor A/D 32B tiene la resolución de
14 bits que es cuatro bits mayor que la salida de procesado de
señal frontal que tiene la resolución de diez bits. Esto es debido a
que el convertidor A/D 32B debe tener un margen extra para una
resolución máxima que se podría perder por la multiplicación
digital realizada en el amplificador digital de ganancia programable
50B. Más específicamente, en la multiplicación digital, cuando una
señal es multiplicada digitalmente por dos (es decir, un código de
datos se desplaza un bit a la izquierda), el bit de información
derecho se pierde de manera que la resolución se reduce un bit. Por
lo tanto, hay que proporcionar previamente al convertidor A/D 32B
una resolución adicional para una porción que se podría perder
durante la multiplicación digital para mantener una resolución
constante como todo el procesador de señales incluso cuando la
ganancia se hace más alta. Por ejemplo, suponiendo que una ganancia
máxima es 64 (=2^{6}) veces y la resolución requerida para el
procesador de señales es ocho bits cuando se utiliza la ganancia
máxima, el convertidor A/D 32B necesita 14 bits de resolución
(8+6=14). Por esta razón, el convertidor A/D 32B recibe una
resolución más alta que la de la salida de procesado de señal
OUT.
A continuación, se describirá una realización más
específica 32C del convertidor A/D 32B con referencia a la figura 5.
El convertidor ilustrado A/D 32C se implementa por un convertidor
A/D de conducto de 14 bits que tiene la resolución más alta que la
del procesador de señales. El convertidor A/D de conducto de 14
bits utiliza el hecho de que un convertidor A/D no tiene que tener
una linealidad de 14 bits cuando está a escala natural, es decir,
cuando tiene una señal de entrada completa. Expresado de otra
forma, en el ejemplo anterior, el convertidor A/D necesita la
linealidad de 14 bits solamente cuando la ganancia está al máximo,
es decir, 64 veces (correspondiente a un desplazamiento de seis bits
a la izquierda), y cuando la ganancia se reduce a partir del valor
máximo, el convertidor A/D también puede tener una linealidad más
baja. Además, la ganancia máxima se utiliza normalmente cuando un
objeto de una cámara CCD es excesivamente oscuro, en cuyo caso un
nivel de salida de la cámara CCD también es muy pequeño, y por lo
tanto una señal de entrada al convertidor A/D es
correspondientemente bastante pequeña. Por esta razón, el
convertidor A/D tiene que tener una linealidad alta solamente para
una señal muy pequeña cerca de la escala natural menos. A la
inversa, cuando una señal de entrada al convertidor A/D es
suficientemente grande de manera que solamente se requiera una
ganancia baja, el convertidor A/D puede tener una linealidad más
baja. Como un convertidor A/D que cumple tales requisitos, esta
realización emplea un convertidor A/D de conducto que tiene la
resolución no igual a la linealidad.
Como se ilustra en la figura 5, el convertidor
A/D de conducto 32C incluye 13 elementos convertidores A/D flash
1-13 dispuestos en etapas conectadas por conducto,
donde el elemento convertidor A/D flash en cada una de las etapas
tiene una resolución baja de un bit a dos bits (dos bits en el
ejemplo ilustrado). Cada etapa incluye un elemento convertidor A/D
flash de 2 bits 320-1-13; un
convertidor D/A de 2 bits 322-1-12
(no dispuesto en la última etapa) que tiene una entrada conectada a
la salida del elemento convertidor A/D flash de 2 bits; y un
retardo digital 324-1-13 que tiene
una entrada conectada a la salida del elemento convertidor A/D
flash 320-1-13. La primera etapa
incluye un circuito de muestreo y retención 326 que recibe una
señal de entrada al convertidor A/D 32C y tiene una salida conectada
a la entrada al elemento convertidor A/D flash
320-1. Se deberá observar que la función del
circuito de muestreo y retención no se requiere porque la realiza
realmente el muestreador doble correlacionado. Los sumadores
327-1-12 y amplificadores dobles
328-1-12 están dispuestos entre las
etapas respectivas. Cada sumador 327 resta la salida del
convertidor D/A en la etapa previa de la salida del circuito de
muestreo y retención 326 o la salida del amplificador doble 328 en
la etapa previa. La salida del retardo digital
324-1-13 en cada etapa se suministra
a un circuito digital de corrección de errores 329 que corrige
posibles errores en la salida del retardo digital, y genera después
una salida de convertidor A/D en los terminales de salida
D0-D13 de 14 bits.
A continuación, se describirá la operación del
convertidor A/D 32C. En primer lugar, una señal analógica de entrada
es digitalizada por el elemento convertidor A/D flash de resolución
baja (2 bits) 320-1 en la Etapa 1 que envía un
código de 2 bits. El código de 2 bits es convertido de nuevo a un
valor analógico por el convertidor D/A de 2 bits
322-1, y el sumador 327-1 resta el
valor analógico convertido de la señal de entrada. La señal residual
resultante es amplificada por el amplificador de ganancia doble
328-1 y después se pasa a la etapa siguiente. A
continuación, se repite la operación anterior cuando la respectiva
señal resultante se pasa a la etapa siguiente hasta que se llega a
la Etapa 13. De esta forma, se obtiene un total de 26 bits, es
decir, 2 bits de cada etapa, de datos digitales de salida, y se
pasa mediante un circuito digital de corrección de errores para
disminuir los bits de redundancia para enviar eventualmente
solamente 14 bits. Cuando la Etapa 1 está muestreando una señal de
un cierto pixel, la Etapa 2 mantiene una señal del pixel previo,
mientras que la Etapa 3 está muestreando la señal retenida. De esta
forma, las operaciones de las etapas respectivas avanzan
simultáneamente, de manera que se puede realizar una producción
considerablemente alta. Las salidas digitales en las Etapas
1-13 son retardadas respectivamente según sea
apropiado hasta que sigan el ritmo de la salida digital en la Etapa
13. Eventualmente, se envían simultáneamente 14 bits. La
temporización de la salida simultánea se retarda aproximadamente
siete impulsos de reloj desde el tiempo en que la Etapa 1 ha
muestreado la señal de entrada (retardo de conducto).
El convertidor A/D de conducto 32C configurado
como se ha descrito anteriormente tiene unas características tales
que exhibe una exactitud en gran parte reducida cerca de un nivel
umbral del elemento convertidor A/D flash 320-1 en
la Etapa 1, pero mejora la linealidad cuando una señal de entrada
al convertidor A/D es menor. Por lo tanto, este efecto resulta más
prominente cuando cada convertidor A/D tiene una menor resolución.
Por ejemplo, suponiendo que el elemento convertidor A/D flash tiene
una resolución de un bit, puesto que el nivel umbral está colocado
a mitad de camino de la entrada a escala natural (FS), la exactitud
resulta aproximadamente un bit más alta que una entrada a escala
natural cuando una señal de entrada al convertidor A/D es menor que
el nivel umbral. Después, la exactitud se incrementa un bit más si
una señal de entrada es menor que FS/4, y de nuevo un bit más si es
menor que FS/8, y así sucesivamente. Así, la característica del
convertidor A/D de conducto es tal que la linealidad se mejora
gradualmente a medida que la señal de entrada es menor.
Mientras que un mayor aumento de la resolución
del convertidor A/D de conducto da lugar a un número mayor de etapas
y un mayor retardo de conducto, el retardo de conducto no producirá
graves problemas en la mayoría de las aplicaciones. Tales
convertidores A/D de conducto se utilizan generalmente para realizar
un convertidor A/D que tiene diez bits o más a una tasa vídeo. La
presente invención emplea, entre otros, un convertidor A/D de
conducto compuesto de elementos convertidores A/D flash en las
etapas respectivas que tienen la resolución de sólo un bit o dos
bits, de tal manera que la linealidad es considerablemente mejor
cuando el nivel de señal de entrada es menor. De esta forma, los
objetos de la presente invención se logran incluso sin precisar la
exactitud de 14 bits en el convertidor A/D a escala natural,
haciendo posible por lo tanto minimizar un aumento de consumo de
potencia que resulta del empleo de un convertidor A/D que tiene una
mayor resolución.
El convertidor A/D 32C según esta realización de
la presente invención, cuando se utiliza, exhibe una compatibilidad
suficiente con la linealidad de 10 bits del procesador de señales
incluso sin tener una linealidad de hasta 14 bits para el rango
dinámico completo de una señal de entrada, como es el caso del
convertidor A/D 32B ilustrado en la figura 3. Como una
característica significativa, el convertidor A/D 32C sólo requiere
elementos convertidores A/D que exhiben una linealidad alta
solamente cerca de la escala natural menos para su implementación.
Por lo tanto, es posible implementar el convertidor A/D con los del
tipo de bajo consumo de potencia.
Aunque se han descrito anteriormente varias
realizaciones de la presente invención, se puede hacer las
modificaciones siguientes en estas realizaciones. En primer lugar,
el generador de código de nivel de negro 36B en la figura 3 puede
estar provisto de un registro dedicado para cambiar externamente el
código de nivel de negro de tal manera que el código de nivel de
negro se pueda establecer externamente mediante un circuito
apropiado tal como comunicaciones serie. Lo mismo se aplica al
generador de código de pedestal 54B que puede estar provisto de un
registro dedicado para poder cambiar externamente el código de
pedestal mediante un circuito tal como un circuito de comunicaciones
serie. En segundo término, el generador de código de ganancia 52B
en la figura 3 puede establecer un código de ganancia generado en
base a la salida del sustractor 34B, o la salida del procesador de
señales que es la salida del sumador 502B, o una señal que se puede
obtener de otra posición. Además, el generador de código de ganancia
52B se puede modificar para generar la ganancia GANANCIA para
realizar características arbitrarias distintas de la amplificación
logarítmica según sea preciso. En tercer lugar, aunque en la
realización ilustrada en la figura 3, la salida de la memoria
intermedia 76B es realimentada al terminal de voltaje de referencia
del muestreador doble correlacionado 30B, la salida de la memoria
intermedia 76B se puede alimentar de nuevo al terminal de voltaje
de referencia del convertidor A/D 32B.
Puesto que el método y aparato de procesado de
señal frontal según la presente invención descritos anteriormente
con detalle se basan en el tratamiento digital para llevar a cabo
la operación logarítmica, se puede eliminar un amplificador
logarítmico analógico complicado, dando lugar por ello a una
reducción considerable del consumo de potencia. Además, se utiliza
una señal digital antes de la multiplicación de ganancia para fijar
el nivel de negro, la ganancia se cambia fuera del bucle de
realimentación, haciendo posible por lo tanto evitar fluctuaciones
en la constante de tiempo debido a una ganancia cambiada. Esto da
lugar a una eliminación adicional de un circuito de procesado
analógico complicado para compensar dicha constante de tiempo
fluctuada, reduciendo así más el consumo de potencia. Además,
puesto que la operación logarítmica se implementa por tratamiento
digital, la linealidad de la curva de ganancia se puede mejorar en
comparación con la técnica anterior. En consecuencia, los efectos
anteriores se combinan para mejorar el rendimiento de fabricación y
reducir el costo del procesador de señal frontal.
Claims (20)
1. Un método de procesado de señal frontal para
procesar una señal procedente de un sensor de imagen incluyendo los
pasos de:
- (i)
- detectar información de luminancia analógica incluida en una señal de salida de sensor de dicho sensor de imagen y generar una señal de luminancia digital representativa de la información de luminancia detectada;
- (ii)
- fijar un nivel de negro de dicha señal de luminancia analógica a un valor constante en base a dicha señal de luminancia digital; y
- (iii)
- multiplicar digitalmente (500B) dicha señal de luminancia digital con un código de ganancia digital (GANANCIA) para generar una señal de luminancia digital amplificada de forma controlable como una salida de señal frontal procesada, dependiendo linealmente el logaritmo de dicho código de ganancia digital (figura 4) de una señal de entrada de control de ganancia recibida por un generador de código de ganancia (52B).
2. Un método de procesado de señal frontal según
la reivindicación 1, donde dicho paso de detectar información de
luminancia analógica y generar una señal de luminancia digital
incluye los pasos de:
- -
- recibir dicha señal de salida de sensor de imagen, detectar información de luminancia analógica incluida en dicha señal de salida de sensor, y
- -
- generar una señal de luminancia analógica representativa de la información de luminancia detectada; y
- -
- convertir dicha señal de luminancia analógica a una forma digital para generar una salida digitalizada.
3. Un método de procesado de señal frontal según
la reivindicación 2, donde dicho paso de detectar información de
luminancia analógica y generar una señal de luminancia digital
genera dicha salida digitalizada con una mayor resolución que dicha
salida de señal frontal procesada.
4. Un método de procesado de señal frontal según
la reivindicación 2, donde dicho paso de detectar información de
luminancia analógica y generar una señal de luminancia digital
incluye además los pasos de:
- -
- generar un valor de nivel de negro de referencia para dicho sensor de imagen; y
- -
- restar dicho valor de nivel de negro de referencia de dicha salida digitalizada para generar el resultado de resta como dicha señal de luminancia digital.
5. Un método de procesado de señal frontal según
la reivindicación 4, donde dicho valor de nivel de negro de
referencia es variable.
6. Un método de procesado de señal frontal según
la reivindicación 1, donde dicho paso de multiplicar digitalmente
incluye usar un amplificador digital de ganancia programable
(50B).
7. Un método de procesado de señal frontal según
la reivindicación 1, donde dicho paso de multiplicar digitalmente
incluye los pasos de:
- -
- generar (52B) el código de ganancia digital;
- -
- multiplicar digitalmente (500B) dicha señal de luminancia digital con dicho código de ganancia para generar dicha señal de luminancia digital amplificada;
- -
- generar (54B) un código de pedestal representativo de un nivel de pedestal; y
- -
- sumar dicho código de pedestal a dicha señal de luminancia digital amplificada para generar el resultado de la suma como dicha salida de señal frontal procesada.
8. Un método de procesado de señal frontal según
la reivindicación 7, donde dicho código de pedestal es
variable.
9. Un aparato de procesado de señal frontal para
procesar una señal de un sensor de imagen incluyendo:
- (a)
- un circuito de detección/digitalización de luminancia acoplado para recibir una señal de salida de sensor de dicho sensor de imagen para detectar información de luminancia analógica incluida en dicha señal de salida de sensor y generar una señal de luminancia digital representativa de la información de luminancia detectada;
\global\parskip0.900000\baselineskip
- (b)
- un circuito de procesado digital (5B) acoplado para recibir dicha señal de luminancia digital para multiplicar dicha señal de luminancia digital con un código de ganancia digital (GANANCIA) para generar una señal de luminancia digital amplificada de forma controlable como una salida de señal frontal procesada, dependiendo linealmente el logaritmo de dicho código de ganancia digital (figura 4) de una señal de entrada de control de ganancia recibida por un generador de código de ganancia (52B); y
- (c)
- un circuito de fijación (7B) acoplado para recibir dicha señal de luminancia digital para suministrar una señal de realimentación producida desde dicha señal de luminancia digital a dicho circuito de detección/digitalización de luminancia para fijar un nivel de negro de dicha señal de luminancia analógica a un valor constante.
10. Un aparato de procesado de señal frontal
según la reivindicación 9, donde dicho circuito de
detección/digitaliza-
ción de luminancia incluye:
ción de luminancia incluye:
- -
- un muestreador doble correlacionado acoplado para recibir dicha imagen salida de sensor para detectar información de luminancia analógica incluida en dicha señal de salida de sensor para generar una señal de luminancia analógica representativa de la información de luminancia detectada; y
- -
- un convertidor A/D acoplado para recibir dicha señal de luminancia analógica para convertir dicha señal de luminancia analógica a una forma digital para generar una salida digitalizada.
11. Un aparato de procesado de señal frontal
según la reivindicación 10, donde dicho convertidor A/D genera dicha
salida digitalizada con una mayor resolución que dicha salida de
señal frontal procesada.
12. Un aparato de procesado de señal frontal
según la reivindicación 10, donde dicho convertidor A/D está
configurado de tal manera que una linealidad se incremente cuando
se reduzca una entrada a dicho convertidor A/D.
13. Un aparato de procesado de señal frontal
según la reivindicación 11, donde dicho convertidor A/D es un
convertidor A/D de conducto.
14. Un aparato de procesado de señal frontal
según la reivindicación 10, donde dicho circuito de
detección/digitali-
zación de luminancia incluye además:
zación de luminancia incluye además:
- -
- un circuito generador de valor de nivel de negro de referencia para generar un valor de nivel de negro de referencia para dicho sensor de imagen; y
- -
- un sustractor conectado a una salida de dicho convertidor A/D y a dicho circuito generador de valor de nivel de negro, restando dicho sustractor dicho valor de nivel de negro de referencia de dicha salida digitalizada para generar el resultado de resta como dicha señal de luminancia digital de dicho circuito de detección/digitalización de luminancia.
15. Un aparato de procesado de señal frontal
según la reivindicación 14, donde dicho circuito generador de valor
de nivel de negro de referencia genera un valor de nivel de negro
de referencia variable.
16. Un aparato de procesado de señal frontal
según la reivindicación 9, donde dicho circuito de procesado
digital (5B) incluye un amplificador digital de ganancia
programable (50B).
17. Un aparato de procesado de señal frontal
según la reivindicación 9, donde dicho circuito de procesado
digital incluye:
- -
- un circuito generador de código de ganancia (52B) como dichos medios digitales de conversión para generar el código de ganancia digital;
- -
- un circuito multiplicador (50B) para multiplicar digitalmente dicha señal de luminancia digital en base a dicho código de ganancia para generar dicha señal de luminancia digital amplificada;
- -
- un circuito generador de código de pedestal (54B) para generar un código de pedestal representativo de un nivel de pedestal; y
- -
- un sumador para sumar dicho código de pedestal a dicha señal de luminancia digital amplificada para generar el resultado de suma como dicha salida de señal frontal procesada.
18. Un aparato de procesado de señal frontal
según la reivindicación 17, donde dicho circuito generador de código
de pedestal genera un código de pedestal variable.
19. Un aparato de procesado de señal frontal
según la reivindicación 10, donde dicho circuito de fijación
suministra dicha señal de realimentación a un terminal de voltaje
de referencia de dicho muestreador doble correlacionado.
20. Un aparato de procesado de señal frontal
según la reivindicación 10, donde dicho circuito de fijación
suministra dicha señal de realimentación a un terminal de voltaje
de referencia de dicho convertidor A/D.
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