JP2012523750A - 列ごとのイメージセンサａｄｃおよびｃｄｓ - Google Patents

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Abstract

固体撮像装置がアナログ画素値をデジタルへと変換する。NビットDAC（20）に結合されたカウンタ（16）が、カウンタの内容に対応するアナログの傾斜を生成する。リップルカウンタ（90、92）が各々の列に関連している。アナログの傾斜が画素値と等しいときに、列比較器（22）がカウンタ素子をゲート制御する。カウンタの内容は、デジタル映像信号を生成するために映像出力バスにフィードされる。付加的な黒レベル読み出しカウンタ素子（26）は、固定パターンノイズの低減のための黒レベル値を作成し格納できる。付加的なバッファカウンタ/ラッチを採用できる。リップルカウンタは、デジタル映像レベルを得るためのカウンタとして、その後、映像レベルを出力バスへクロックアウトするためのシフトレジスタとして構成できる。DACカウンタとリップルカウンタのためのクロックは、同じかまたは異なるレートとすることができる。

Description

本発明は、固体撮像デバイスに関し、より具体的には、著しく縮小された回路類によって、配列を基準として、アナログ画素値を対応するデジタル値に変換する撮像装置、および、タイミング制約を最小にするための回路類を対象とする。本発明は、画素フォトセンサエリアにまたは画素アンプに起因するオフセット誤差の補正と同様に、変換中に存在する誤差の補償（compensation）にも関係する。
先行技術の説明
ここで使用される「配列（array）」という語句は、任意の種類の繰り返し可能な回路を指し、例えば、エリア（二次元）センサ中の列（column）ごとの回路もしくは行（row）ごとの回路、または、リニアセンサ中の1つのラインすべて（理論的には、1画素／N画素エリアセンサ）を包含する。あるいは、「配列」という語句は、イメージセンサ中のすべての画素を包含しうる。
集積回路設計における支配的な要因は、与えられた回路実装のために利用されるシリコンの面積であり、したがって、よい回路デザインは、任意の回路のサイズをできるだけ最小化することを必要とする。任意の種類の配列された回路は、シリコンの面積を全体的に利用することへの主要な寄与であり、そのため、大規模な配列にとって、配列された回路の量を減らすことは有益である。少ない電力消費、増加した読み出し速度、より小さなライン間隔、画素アンプ中のより高い感度、より低いFPN（固定パターンノイズ（fixed pattern noise））、より高い信号対ノイズ比（SNR）、および、より高密度の画素の（したがって、配列の）ピッチを備える固体撮像装置への、継続的な、より高い需要がある。
現代のイメージセンサ設計の多くは、超大規模配列に格納された信号を順次にスキャンするために1つ以上のアナログバス（analog bus）を採用している。ワイドバスのアナログ多重化は、例えば、高度に容量性の負荷、長い整定時間（settling time）、バス全域における電圧降下、および隣接する回路からのノイズクロスカップリングによって生じる、重大な問題を有する。同時に、高度に容量性のバスは、新たに選択された画素へのバス上の電圧を変える間におけるアナログ電流の突然のサージの影響を受けるであろうアナログ給電を備える回路によって駆動される。アナログ電流中のサージは、高度に鋭敏な画素サイトまたは画素アンプ電圧蓄積ノード（pixel amplifier voltage storage node）へ、重大な量のノイズを注入しうる。最後に、配列されたアナログバッファが容量性バス（適度な速度であったとしても）を駆動できなければならないとすると、それは、出力段階においてより高い静的電源電流（quiescent supply current）を必要とし、その電流は、配列された素子の数によって乗算され、配列全体に、好ましくないとても高い電力消費をもたらす。
配列された回路ごとにA／Dコンバータデジタル化を実装することができるとすると、映像バスの多重化は、アナログバスと比較して大きく改善されたノイズ余裕度を備えるデジタル領域の中で行うことができる。アナログ映像マルチプレクサに対してのデジタル映像マルチプレクサには、本来的な他の多くの利点がある。例えば、デジタル論理は、静的電力消費のない、著しくより小さなトランジスタを有する。追加の固定パターンノイズ（FPN）をもたらすかもしれないミスマッチの問題は存在しない。また、デジタル回路は、優れた容量性の駆動能力、および、増加した速度のためのパイプライン化を行うという追加の能力を提供する。
アナログ配列された回路の重大な問題は、デバイス間のミスマッチが、固定パターンノイズ（すなわち、配列中の1つの回路から次の回路へのオフセット変動）として現われるであろうということである。配列中の任意の非対称性がFPNとして現われるだろうから、画素ピッチが減少すると、同様にアナログ配列ピッチも減少する。アナログ配列のピッチが減少すると、従属しているデバイスの電気的なパラメーターを同様のものにするために、大規模なデバイスを作製したり、それらを近くに置いたり、ダミーデバイスを利用したりするための一般的な技術によって適切なデバイスマッチングを行うことは困難または不可能になる。しかし、この問題は、デジタル実装では存在しないだろう。
CMOSおよび他のアナログ固体撮像デバイスにおけるゲイン変動は、アクティブコラムセンサ（ACS）アプローチ（米国特許第6,084,229号明細書、2000年7月4日参照（特許文献1））を使用して、実質的に除去される。サンプリングされた映像電圧から画素リセット（黒レベル電圧）が引かれる相関二重サンプリング（CDS）技術を使用して、配列されたデバイスからオフセット誤差が打ち消される。配列された回路内に存在する任意の同相誤差（common-mode error）は、このようにして補償される。従来のCMOS撮像装置は真のCDS、その場合にはリセット電圧が露光前にサンプリングされて露光後にサンプリングされた映像信号から引かれる、を使用していない。代わりに、DS（二重サンプリング）が使用され、その場合には、露光後に映像信号がサンプリングされ、画素がリセットされ、その後、リセット電圧がサンプリングされ、サンプリングされた映像信号から引かれる。真のCDSは、画素のリセットから発生する熱的または時間的な（kTC）ノイズを除去し、アンプと画素中のオフセット誤差も除去する。DSはオフセット誤差を除去するが、しかし、２の平方根（rms）倍多いkTCノイズをもたらす。ランダム化されたkTCノイズよりも、FPNとして現れるオフセット誤差の方が、スキャンされたイメージの認識に対してより劣化させるものであるため、直接的DSは、実際の実装で、しばしば経済的に正当化される。
従来の配列されたADコンバータは、典型的には、デジタル画素値を得るために2分探索法（bisectional search algorithm）を使用する継続的近似化レジスタ（SAR（Successive Approximation Register））技術を採用している（例えば、米国特許第4,978,958号明細書（特許文献2））。NビットSARアナログ−デジタルコンバータ（ADC）は、例えば、Nビットアナログ−デジタルコンバータ（DAC）または同様のデバイス、比較器、コントローラ、および配列された素子ごとの1つ以上のNビットレジスタで構成される。したがって、SAR ADCは、サイズ、精度および電力消費に関して、欠点を有する。NビットSAR ADCは、1つまたは少数のクロックサイクルの信号をデジタル化するNビットフラッシュまたはパイプライン化されたフラッシュと比較して、2Nクロックサイクルのアナログ信号をデジタル化できる。読み出しの前に信号をデジタル化するときには、これらのクロックサイクルは、ライン時間に付加される。
例えば米国特許第3,683,369号明細書（特許文献3）のADCに対する、本発明の目的の1つは、必要とされる配列されたアナログデバイスの数を最小化することによって、配列されたADコンバータに対する特別な利益を達成することである。さらに、アナログで生成された傾斜（ramp）の開始から傾斜がアナログ入力電圧を経過するまでの時間に依存する、より正確ではない方法ではなく、本発明におけるアナログの傾斜は、DACへの入力がデジタルカウントである状態で、配列されていないDACによって生成される。
従来のSARに対する、配列されたADCの電力およびサイズを最小化する試みは、米国特許第5,880,691号明細書（特許文献4）に記載されており、その中で、DACは、様々なサイズのコンデンサから作られ、電力消費の著しい減少を達成するように意図されている。しかしながら、これはまだSARの設計であり、利用可能なデバイス面積の多くを消費する。
米国特許第3,961,325号明細書（特許文献5）は、単一の比較器の配列にフィードするための傾斜を使用することによる、配列されたADコンバータの利点について論じているが、しかし、それが2進カウンタと同期するようにアナログで生成された傾斜をコントロールする手段を対象としている。本発明とは異なり、従来の特許のADCは、単一のカウンタから傾斜を生成するように単一のDACに依存することができず、デジタル化された値としてすべての配列回路にわたってラッチされた全く同じカウンタ値を有することができない。この同期は重大な問題であるが、適切な同期が、本発明で与えられる。さらに、従来のADC回路は、オフセット誤差またはFPNの問題に取り組んでいなかった。従来の技術で、デジタル化回路類のアナログ部分のサイズを縮小するのは難しい。しかし、本発明では、配列された回路のアナログ部分は、より高いオフセット誤差変動（offset error variation）を許容しながら、できるだけ小さくすることができ、また、適切にマッチしたアナログデバイスが配列中にないことは問題とはならなくなる。
米国特許第6,084,229号明細書 米国特許第4,978,958号明細書 米国特許第3,683,369号明細書 米国特許第5,880,691号明細書 米国特許第3,961,325号明細書
発明の目的と概要
従って、本発明の目的の1つは、固体撮像デバイスからの映像画素信号をデジタル映像信号に変換するための直接的な技術を提供すること、および、利用可能な面積の消費を最小にし、従来技術の欠点を避ける配列で、同様の効果をオンチップで達成することである。
別の目的は、配列されたADCの機能性を備え、また、オフセットを補償しFPNを除去するか減少させる固体撮像装置を提供することである。
別の目的は、列の画素値に対応するデジタル値を発生させ蓄積するために、それぞれの列に対して単純なカウンタを使用して、信号をオーバーサンプリングするための単純な手段を提供することによって、サンプリングされた信号の信号対ノイズ比（SNR）を改善することである。
本発明の好ましい態様によれば、ADC配置は、画素の配列からのアナログ画素値をデジタル映像信号に変換する。配列は、例えば、複数の列および少なくとも1つの行で形成され、それぞれの列は少なくとも1つの画素を有し、そして、それぞれの列は、各々の画素値を与える列アンプを有する。ADC配置には、Nビットカウンタがあり、NビットDACは、カウンタ出力、または所定のカウントシーケンスの発生器に接続されている。DACは、カウンタ上に存在するカウントに比例するかまたはカウント入力に比例する信号、すなわち電圧レベル、を与える傾斜出力を有する。いくつかの態様では、カウントに対する出力電圧レベルの関係は非線形であってもよい。複数の単純なカウンタ、すなわち非同期カウンタ（asynchronous counter）またはリップルカウンタ、はそれぞれ、各々の列に関連している。複数の比較器はそれぞれ、列アンプのうちの各々の1つに関連しており、各々の列アンプに接続された1つの入力、Nビットカウンタの傾斜出力に接続された別の入力、および比較器出力を有する。比較器出力とクロック信号とは、論理素子、例えばNORやNAND、の入力に適用され、また、これは、各々のリップルカウンタのクロック入力端子にクロック信号を与える。リップルカウンタは、傾斜電圧が列アンプの映像レベルと等しいことを比較器が検知するまで、カウントアップ（またはダウン）し続ける。映像読み出しバスがこれらのリップルカウンタ／ラッチ素子に続き、デジタル映像信号を生成するために、スイッチ配列または他の等価な手段は、リップルカウンタの内容を映像出力バスに選択的に転送する。本発明では、配列中の信号のそれぞれは、共通の傾斜と比較され、比較器出力は、その列の映像信号と等しいときのその傾斜レベルに相当するデジタルカウント値でカウンタを止めるために使用される。映像の読み出しをデジタル領域へもたらすことは、より速い速度、より低いノイズおよびより低い電力などの、無数の利点を与える。本発明は、また、配列におけるオフセット変動を補償するためのデジタル領域中のDSおよび真のCDSさえも行う手段および異なる速度／サイズのトレードオフを伴う様々なデジタル読み出しスキームを与える。オフセット誤差に対する補償は、画素アンプ間のオフセットに加えて変換から発生する誤差を含めて、容易に達成できる。
ADC配置は、FPNを補償できる。この目的のために、複数の黒レベル（black-level）の読み出し列カウンタ／ラッチ素子はそれぞれ、列のうちの各々の1つに関連している。黒レベル読み出しカウンタ／ラッチ素子のそれぞれは、各々の比較器出力に接続されたクロック入力端子を有してもよい。この黒レベル列カウンタ／ラッチ素子におけるカウントは、黒レベル読み出しバスに適用されてもよく、関連している回路類は、映像読み出しバスへの最初に述べたカウンタの内容の転送と同時に、黒レベル読み出しバスに各々の黒レベルカウンタ／ラッチ素子の内容を転送する。映像読み出しバスおよび黒レベル読み出しバスに接続された減算素子は、次に、列アンプ間におけるようにオフセットを除去するために、黒レベル値を引く。好ましいモードにおいて、カウンタ／ラッチ素子は、それぞれ、比較器に接続された入力を有する第1のカウンタ配置、各々の第1のカウンタ配置の出力に接続された入力を備える第2のバッファカウンタ配置、ゲート端子、および、映像読み出しバスに接続された出力を含んでもよい。この場合、バッファカウンタは、デジタル映像出力を転送するために、カウンタからラッチに電子工学的に再構成される。あるいは、カウンタ配置は、ある列から他の列への黒オフセットの任意の変動を自動的に補償するように、黒オフセット値に対応する値に達するように一方向にカウントし、その後、列の映像レベルに対応する値に達するように他方の方向にカウントするように構成されてもよい。列ごとのカウンタ構成は、選択可能なアップ／ダウンカウンタを含んでもよい。別の好ましい態様は、黒オフセット値に対応する値に達するように一方向にカウントするようにカウンタ配置を構成することを含んでもよい。その後、この値は補数演算される（すなわち、「0」を「1」に変え、同様に逆に変える）。2進法における「1」がこの値に加えられ、オリジナルの黒オフセット値の2の補数を作成できる。その後、画素レベルか映像レベルをデジタル化するために、同じ方向にカウントが継続される。カウンタに蓄積する結合されたカウントは、2の補数演算を使用して、オリジナルの黒オフセット値によってオフセットされた列映像レベルに対応する値に達する。これは、あるカラムから次のものまでの黒オフセット値の差を自動的に補償する。これは、一方向のみにカウントするためにカウンタが単純化されるという長所を有する。「1」の値は、各列の等しいオフセットを表わすだろうから、2進法の「1」を付加するステップは省略できる。
列カウンタは、映像の読み出しフェーズ中におけるイメージを再サンプリングまたはオーバーサンプリングすることに使用できる。カウンタのそれぞれは、オーバーサンプリングの数の対数（底2）と等しい追加のビット数を必要とするだろう。すなわち、1列あたり12ビットのサンプリングのためには、各信号が映像の読み出しあたり2回サンプリングされる場合にはカウンタは13ビットの容量を必要とし、4回のオーバーサンプリングにはカウンタは14ビットの容量を必要とする、といったことになるだろう。例えば、サンプリングがそれぞれ0から4095までの値を有することができ、カウンタが、可能な値である4096までを2回カウントアップするために使用される場合には、合計で8191までを格納する必要がある。カウンタは、2つのサンプリング値の合計を保持してもよく、格納された値をゲインまたはノイズ低減として使用する選択がなされうる。その値を、非同期カウンタは2進法の値として格納し、完全な2進法のオーバーサンプリングが使用される場合には、それぞれの列がサンプリングされる回数は2、4、8、16などとなるだろうから、12ビットレベルまでカウントを分割するためにそれ以上数学的な演算をすることは必要とされない。上位の12ビットだけが使用され、また、最低位の２ビットは読み出されない。要するにこれは、2による除算（または4による除算など）の演算である。あるいは、低い光源レベルでの演算にゲインを与えるために、12の最下位のビットが、オーバーサンプリングに続いて読み取られてもよい。
選択された行の各画素のゲインまたはノイズ低減のためのオーバーサンプリングは、また、同じカウンタ上で2つ以上の行のために行うことができ、それによって、2つの異なる行の映像レベルを加算できる。これは、2つ以上の異なる行の中の画素のデジタル加算を可能にし、また、オーバーサンプリングを伴うゲインおよびノイズ低減を可能にする。画素が2つの行の加算間の読み出しではない場合、低解像度の点でトレードオフがあるが、しかし、これは、利用者の利益、すなわちより大きなダイナミックレンジ、の点でしばしばより重要となる。撮像装置の解像度がユーザーに利用可能なディスプレイの能力を超えるようないくつかの用途では、表示された解像度および拡大されたダイナミックレンジの損失はないだろうし、視野は、撮像装置全体のそれのままだろう。ディスプレイの能力にあうように望まれない画素が削除されるので、これは多くの用途において有益である。画素を加算するこの能力によって、ディスプレイにあわせるために削除される画素は、わずかか、またはない。撮像装置の異なる行を加算する能力、および、任意のシーケンスで画素にアドレスしてリセットするCMOS／MOS撮像装置の能力によって、ダイナミックレンジをさらに一層拡大する能力を与えるとともに、選択された様々な行に、非常に異なる積分時間を適用できる。例えば、自動車のヘッドライトのような非常に明るい領域があるシーンの中で、画素のうちのいくつかは早期に飽和し、ディテールが失われうる。2つの異なる行、通常は隣接した行に、異なる積分時間が与えられる場合、すなわち1つの行が非常に短い積分時間を有し別の行が典型的な積分時間を有する場合、2つの行は、加算され、画素の飽和で失われていたであろうディテールを依然として有することができる。ここで使用されるように、「隣接した」という語句は、用途および採用されたカラーフィルタの配置の種類に依存しうる。ベイヤーカラー配置（Bayer color arrangement）においては、赤フィルタを備える画素に対する隣接画素は、例えば、同じ列に対して実際には2行離れている。ストライプ状のカラーフィルタ配置においては、隣接画素は、通常、物理的に互いと接触する。実際に、DAC出力傾斜の傾きは、傾きが画素の異なる行に対して異なるようにプログラムできる。あるいは、出力傾斜は、同じ列の異なる画素に対して異ならせることができる。
また、デジタル−アナログコンバータ、すなわちDAC、は多くの場合プログラム可能であるため、ユーザーは、低いおよび高い光源レベルイメージに対してDAC傾斜レンジを拡大するかまたは色感度をマッチさせるために、同じ行の読み取りの間または異なる行の間の傾斜ゲインを変えることができる。撮像装置は、1つの傾斜または並列に2つ以上の傾斜を生成できる。これは、複数のDACまたは単一のプログラム可能なDACを使用できる。例えば異なるカラーフィルタの画素のための傾斜ゲイン調整などの用途によって複数の傾斜が必要とされる場合であって、用途のサイズおよび電力の制限が単一のDACだけを許容するような場合には、DAC傾斜出力は、2つ以上の傾斜へ並列に分割できる。これは、必要があれば別々にプログラム可能となりえる異なるゲインを備える傾斜信号をバッファリングすることを含むことができる。バッファリングは、単純なプログラム可能なソースフォロワ回路（source follower circuit）またはプログラム可能なオペアンプで遂行できる。
別の態様では、カウンタ構造は、画素サンプリング中においてフリップフロップの配列、すなわちDFF配列、をリップルカウンタとして許容し、次に、格納されたデータを連続的にクロックアウトするためのシフトレジスタとして、すなわち、順次のデジタル出力バスとして許容する。
リップルカウンタとして構成されたフリップフロップの使用は、デジタル撮像装置の処理回路類が、最低限の能動素子および最低限の金属化された導体によってできるだけ単純に構成されること、および、その結果、半導体のできるだけ小さな面積を占めることを可能にする。
本発明の、上記および他の多くの目的、特徴および利点は、添付の図面に関連して読まれる、選択された好ましい態様についての以下の記載についての考察で達成され明らかにされるだろう。
本発明の1つの好ましい態様による、配列されたADCを採用した固体撮像装置の模式的な回路図である。 この態様の操作について説明するための信号チャートである。 本発明の別の態様の模式的な回路図である。 この態様の操作について説明するための信号チャートである。 本発明の別の態様の模式的な回路図である。 この態様の操作について説明するための信号チャートである。 別の態様の回路図である。 この態様の一次元撮像装置の線図である。 別の態様の線図である。 カウンタ／ラッチ素子の操作について説明するための模式的な図である。 カウンタ／ラッチ素子の操作について説明するための模式的な図である。 図9C-1〜図9C-10は、図9Aおよび9Bに示されるカウンタ／ラッチ素子の操作について説明するための、信号図である。 本発明の非線形の実装について説明するためのチャートである。 本発明の非線形の実装について説明するためのチャートである。 能動的列センサが比較器として再構成される本発明の一態様を示す。 サンプリングの数を超えるカウントの捕獲を示す信号図である。
好ましい態様の詳細な説明
図面、まず図1を参照すると、アナログの傾斜を生成するためにNビットカウンタおよびDACを採用するNビットADC変換機構を組み込んだ配列された固体撮像装置10が示されている。カウンタは、ストレートなクロックパルス（straight clocking pulse）を受け取ることができるか、または所定のシーケンスで与えられる一連のカウントを受け取ることができる。
この撮像装置10には複数の列が存在し、そのそれぞれは、1つ以上の画素12を含んでいる。この場合、画素12は1つまたは同じ列の複数の画素を表わし、画素12のそれぞれは、列アンプ14の入力に接続されている。また、画素リセット線が、列アンプ14のそれぞれのリセット入力に接続されている。Nビットカウンタ16は、クロックパルス発生器17から供給されるクロック信号をカウントアップし、カウンタ16は、DAC、すなわちデジタル−アナログコンバータ素子20、の入力を供給するカウンタ出力バス18上にデジタルカウント値を供給する。単純化のために、同じクロックパルス発生器17が、カウンタ／ラッチ24およびDAC 20の両方に使用される。ユーザーは、柔軟性を加えるために、異なるクロックパルス発生器を採用してもよい。クロック発生器は、異なる周波数を有してもよいが、同時に操作可能でなければならない。この態様では、低いカウント値は、暗いかまたは黒の値の映像に対応し、高いカウント値は、白に対応する。DAC 20は、各カウントで漸増的にステップアップする傾斜電圧出力を作成し、その後、繰り返すか、またはリセットして別の傾斜を生成する。単純化のため、ラッチ／カウンタ素子へのリセット信号は示さない。列のそれぞれは、比較器22を有し、比較器22のそれぞれは、DACから傾斜信号AnalogRampを受け取る1つの入力と、関連している画素アンプ14からアナログ画素値を受け取る別の入力とを有する。傾斜信号レベルが、関連している画素アンプ14からの画素電圧と等しくなるかまたはそれを超えるとすぐに、比較器22は、例えば「0」から「1」のように、状態を変更する。列のそれぞれについて、比較器22からフィードされる1つの入力と、クロック発生器17からのクロックパルスを受け取る1つの入力とを備えるロジックゲート23がある。列のそれぞれは、また、ロジックゲート23の出力に結合されたクロック入力とともに単純なリップルカウンタか非同期カウンタで構成できる列カウンタ／ラッチ回路24を有する。列カウンタ／ラッチ回路24は、それぞれ、比較器22から入力されるロジックゲート23が状態を変更するまでカウントアップし、ここで、その状態変更の後では、クロック信号が、ロジックゲートによってブロックされ、列カウンタは、傾斜電圧が画素電圧と等しいときのNビットカウンタ16上のカウントに対応する値を保持する。その後、各列のカウントは、列ごとに、デジタル画素値として映像読み出しバスに転送される。列選択スイッチ30は、各々の列選択信号に応じて一度に1つだけ開閉され、その結果、読み出しバス28に現われるデジタル信号が、各々の画素によって与えられる映像のアナログ値に対応する。このデジタル映像信号は、アナログ映像処理に対する、上述したような多数の長所を有する。
アナログの傾斜は、カウンタ16およびNビットDAC 20によって生成され、配列の全体にわたって画素アンプからの映像電圧と比較される。アナログの傾斜電圧が画素アンプ信号よりも低い場合には、比較器22のそれぞれは、関連している列カウンタ／ラッチ24を透過的にし、その結果、アナログの傾斜が特定の画素アンプ電圧を過ぎたときには、対応する列カウンタ／ラッチ24は、傾斜電圧がアンプ電圧と等しかったときに存在したカウント値を保持する。このデジタル化スキームでは、SAR-DACにおけるNサイクルと比較して、2Nサイクルの変換時間が必要とされる。グリッチ（glitch）の除去（カウンタが変わっているときにラッチすることを防止すること）は、この線図には示されてない。
比較器22は、単純な開ループオペアンプ（open loop operational amplifier）としうるが、好ましくは、誤変換を引き起こすかもしれないカウンタ遷移中に列カウンタ／ラッチ24を偶然にラッチするかもしれない出力におけるノイズジッタを回避するために、登録された構造（registered structure）またはヒステリシスを有してもよい。あるいは、比較器の機能は、ACSバッファ、または他のアンプ構造に対する変形によって行なうことができる。比較器オフセット誤差（負および正の入力間の固定電圧差における出力遷移）を最小化するか、または、出力ジッタ（一時的またはシステムのノイズのために入力が安定しているときの比較器出力遷移）を避ける最新の比較器構造を与えることは、本発明の範囲外である。この文脈では、比較器は、制御信号を生成するために2つの電圧を比較する任意の手段としてもよい。画素または列アンプ14は、露光時間中の入射光の量に対応する1つの電圧または電圧シーケンスを与える、任意の単一画素または画素の列を参照するように意図されている。
上述したように、配列中の画素12は、物理的に、画素からの信号を電圧に変換する、関連している列アンプ14にフィードする1つの画素または画素の列としうる。アンプ14（あるいは画素12）は、黒レベルにリセットされ、入射光と無関係の一定の出力電圧を維持するためにサンプルホールドされうる。比較器20は、保持された電圧を、アナログの傾斜電圧と比較し、それらの出力は、デジタルカウンタ／ラッチ24の各々の1つをコントロールする。比較器の出力は、ラッチ可能LEとして適用される。LEが低い場合、カウンタ／ラッチ24は、上記の実装によって透過的（transparent）となる。カウンタ／ラッチ24は、補正シーケンス中のCol_Select信号のパルス化によって、デジタル映像バスで変換が終わった後に、順次に読み取ることができる。
ソース回路19は、単純に単一ビットのインクリメントでカウンタ16をカウントアップするのではなく、所定のシーケンスでカウンタ16へ供給されてもよいNビットカウントを生成する。これは、後により詳細に論じられるように、非線形のレートで映像信号がデジタル化されることを可能にする。カウントソース19は、ルックアップテーブルの参照によってまたは外部のソース入力から、組み込みプログラムに基づいてNビットカウントシーケンスを生成してもよい。
この配置の操作は、図2A、2B、2Cおよび2Dで説明できる。これらのチャートは、模式的に且つ小さいスケールで、撮像装置10の操作を示し、波形図は、３つのアンプ電圧「PixAmp」が定電圧を維持するようにサンプルホールドされる3ビットのADCの一例を示す。サンプルホールド信号（sample-and-hold signal）（図2A）は、画素アンプ14に適用される。配列全体にわたるすべての画素アンプ14は、そのパルスの時間の間に、それらの新しい画素値に変化する。アンプ電圧が一旦保持されると、カウンタは、0〜2N-1までカウントし始め、その結果生じる傾斜電圧（AnalogRamp、 図2C）は、カウンタ値をラッチするために、配列の全体にわたって保持された電圧と比較される。上記の例において、図2Cに示されるように、３つのアンプは各々のピクセル電圧、すなわちPixAmp1、PixAmp2およびPixAmp3、を出力し、また、これらはそれぞれ、PixAmp1は「5」にデジタル化し、PixAmp2は「2」に、PixAmp3「4」に、といったようにデジタル化する。図4Dに示すように、「LE」の外部ゲーティング（またはタイミング）は、傾斜が通過する前または後のカウンタ値がロックされるべきであるかどうかを決定し、同時に、変化の過程（図示せず）にあるカウントをグリッチが歪ませることを防止する。一旦、AD変換のすべての2Nサイクルが完了すると、カウンタ／ラッチの内容は、結果として生じた映像バスにおいて順次に読み出すことができる（図4Bにおいて、Readout_Clockと示される）。
イメージセンサにおける主要な問題の1つは、固定パターンノイズ、すなわちFPN、であり、これは固定オフセット変動による。本発明の別の局面によれば、FPNを減少させるか除去するスキームがここで与えられ、それは、それらのオフセット変動の補償のための回路の全く同じ部分を再利用する。アンプ電圧は、映像信号、黒レベルおよびFPNの和と見なすことができる。映像信号が画素上の光にのみ依存する場合、黒レベルは配列の全体にわたって一定であり、また、FPNは配列全体にわたるオフセットにおける変動である。画素がリセットされるときには、映像信号は画素出力を構成する上記の和から削除される。リセットのときのオフセットと黒レベルとの和は、オフセットを補償するため、そしてFPNを削除するために、各々の画素出力から引くことができる。これは、画素出力のデジタル値を取りオフセットのデジタル値を引くことによって、デジタルに実行できる。FPNは、映像信号よりはるかに小さなダイナミックレンジであるため、画素またはアンプがリセットされた後にAD変換が再び行われる場合には、FPNは、別々にラッチし、読み出しの際にデジタル化された映像から引くことができる。FPNのデジタル化は、著しく少ない数のクロックサイクルで行なわれてもよい。FPNのより低いダイナミックレンジによる主な利点は、カウンタは、黒−FPN／2から黒＋FPN／2までの傾斜を作りさえすればよく、そのため、Nビットのごく一部分、すなわちM<<Nである「M」、を使用することである。
図3に示されるように、撮像装置10'の1つの態様は、固定パターンノイズ、すなわちFPN、の補償に適しており、先の態様と同様に、関連している画素アンプ14を備える列に配置された画素12の配列と、クロックパルス発生器17、Nビットカウンタ16、カウンタ出力バス18、Nビットカウントソース19、アナログの傾斜を出力するNビットDAC 20、列比較器22、ロジックゲート23、および、図1の態様に関して述べたように機能する映像カウンタ／ラッチ素子24を採用する。さらに、カウンタ／ラッチ素子124の別のセット、および、ロジックゲート123第2のセットがある。第2のカウンタ／ラッチ素子は、リセット中にNビットカウンタ16の内容に相当する値をカウントし保持する。この値は、列画素および画素アンプオフセットのデジタル表現である。この目的のために、各列の比較器22とロジックゲート23および123の入力との間に位置するデマルチプレクサ（de-multiplexer）122があり、ロジックゲート23および123は、Nビットラッチである関連する映像カウンタ／ラッチ素子24と、より少ないMビットラッチである関連するオフセットカウンタ／ラッチ素子124とに、クロックパルスを供給する。カウンタ／ラッチ24の出力は、映像読み出しバス28に順次にフィードされ、また、カウンタ／ラッチ124のそれらは、黒読み出しバス128にフィードされる。これらは両方とも、オフセット補正後の映像またはCDSデジタル映像信号を出力する、デジタル減算素子32にもたらされる。単純化のために、ラッチ／カウンタ素子へのリセット信号は図示しない。
このCDSスキームを採用するこの態様は、3ビットの映像デジタル化（図4C）に続いて2ビットのFPNデジタル化がなされる、図4A〜4Gの波形図の中で説明されてもよい。第1の態様に関して述べられたように、サンプルホールド（Sample-and-hold）信号（図4A）および読み出しクロック（Readout_Clock）信号（図4B）が、示された時刻に生じる。映像出力は、クロックトカウンタ出力（clocked counter output）COUNTER（図4E）に従い、デジタル値ADC_Col1、ADC_Col2およびADC_Col3として示されるように、ゲートオンまたはオフとされる。一旦、映像デジタル化が完了すると、画素12（および／または、画素アンプ14、および／または、ラッチ／カウンタ24）は、［黒レベル（black level）＋FPN］（図4C）およびAnalogRamp電圧と比較される電圧にリセットされ（図4D）、また、デジタル値Blk_Col1、Blk_Col2およびBlk_Col3（図4F）として示されるように、デジタル化されて各々のカウンタ／ラッチ素子124に送られる。ADC_ColxおよびBlk_Colxは同時に読み出され、映像信号（video_signal）＋黒レベル（black_level）＋FPNから黒レベル＋FPNを取り除くために、デジタル減算素子32にフィードされ、そして、純粋な映像信号だけを出力する。減少したビットの数だけが黒デジタル化に必要とされるので、FPNの削減を達成するためにトータルのライン時間に加えられるクロックサイクルはほとんどない。
説明されたCDSは真のCDSではなくDSである。真のCDSは、黒レベルが画素露光の前にデジタル化され、後にデジタル化された映像信号から減算するために使用されるまで格納されることを必要とする。デジタルのラッチは、ノイズフリーで事実上電力を消費せず、優れたメモリセルを構成し、黒レベルをデジタル化して格納する間に画素をリセットするリニアセンサの方法を提供する。その後、画素の露光は、アンプ出力を保持して行なうことができる。アンプ出力は、続いてデジタル化され、先に格納された黒値（black value）と結合される。これは、対応するデジタル化された映像レベルのそれぞれからから黒レベルおよびオフセットを引き、真のCDSの解を生成する。従来のエリアセンサでは、黒レベルは、一度にラインではなく配列全体にわたって格納されなければならなかった。しかし、ここでは、黒レベルが既にデジタル形式となっているため、真のCDSは、画素リセット中に画素あたりMビットだけを格納するためのメモリ配列を使用して実装できる。
別の態様が図5に示され、その態様では、ラッチングの第2の階層は、2Nのクロックサイクルの変換時間を覆い隠す。ここにおよび先の態様に存在する同じ素子は同じ参照番号で特定され、それらの素子の説明は省略されうる。ここでは、変換サイクルの最後に、映像レベルのカウンタ／ラッチ24をパイプライン化するために、第2レベルのカウンタ／ラッチ26のセットが導入される。ここで、第2のカウンタ／ラッチ26は、転送更新信号Transferに応じてラッチされる。換言すれば、上記の変換時間（2Nクロックサイクル）中に、前の行かライン、すなわち第2レベルのカウンタ／ラッチ26、からの変換された映像レベルの読み出しが読み出されると同時に、第1の階層のデジタル映像カウンタ／ラッチ24は、映像レベルを変換できる。これによって、読み出しの間、2Nのクロックサイクルの変換時間を覆い隠すことができ、ラインのオーバーヘッド時間（すなわち、1つの行の最後の画素から次の行の最初の画素の読み出しの間のタイムスロット（time slot））は、大きく最小化できるか、または無視できる。
この態様では、サンプルホールド（Sample-and-Hold）信号（図6A）、読み出し_クロック（Readout_Clock）（図6B）、画素アンプ（PixelAmp）1、-2、-3、およびアナログ傾斜（AnalogRamp）信号（図6C）、カウンタ（Counter）およびADC_列（ADC_Col）1、-2、および-3（図6D）が、図1および図2の態様と同様に見られる。映像の最初の変換ラインまたはフィールドが変換された後に、転送信号（Transfer：図6E）が、カウンタ／ラッチ26を始動させるために生じて、カウンタ／ラッチ26に映像レベルカウンタ／ラッチ24の内容を転送する。その内容のすべては、すべての画素12または列アンプ14に対応するA／D変換されたデジタルレベルを含む。第2レベルのカウンタ／ラッチ26は、次の映像ラインまたはフィールドが変換される（図6C）のと同時に、順次に選択されて映像レベルバス28上にのせられる。すなわち、画素12の次の列または列アンプ14の電圧が変換されている間に、デジタル値ADC_Store1、ADC_Store2、ADC_Store3の先のラインはVideo_Bus（図6F）に転送される。
NビットDACが傾斜生成器として使用される場合には、関連するカウンタを2Yのインクリメントで動作させ、クロックサイクルで変換するNビットADCを得ることが可能である。例えば、16ビットのDACが傾斜生成器として使用される場合、64Kのクロックサイクル中におけるすべての画素の16ビットのデジタル化は、1のインクリメントでカウントすることによって行われる。カウンタが28（0、256、512...）でインクリメントする場合、256のクロックサイクル中におけるすべての画素の8ビットのデジタル化は、同じハードウェアで行うことができる。24（0、16、32...）のインクリメントでカウントすることは、4Kのクロックサイクル中における12ビットのデジタル化を達成するだろう。このスキームは、低解像度で速く、高解像度で遅くデジタル化するのに充分なほど、1つのデバイスをフレキシブルにする。
ほとんどのカウンタと同じく、直前に述べたように、カウントインクリメントは変わることができ、または、カウントはあらかじめロードすることができ、または、カウンタは、所定のシーケンスのカウントを読み込むためにラッチと全く同じように使用できる。カウントシーケンスは、予め決められてチップ上のメモリに格納されてもよいし、チップ上にはないメモリ、すなわちカメラまたは他のデバイス上に設置されたメモリ、からもたらされてもよいし、または、フィールドプログラマブルゲートアレイ（FPGA）またはコントローラーによって生成されたカウントからもたらされてもよい。
図13は、DACの傾斜およびサンプリングされた映像レベル信号のオーバーレイを示すチャートであり、同じ映像の次に続くサンプリング期間の累積的に取り込まれたカウントの効果、すなわちオーバーサンプリング、について示すために図示されている。この例では、同じ映像値、すなわち画素値、は4回サンプリングされる。先に述べたように、DAC 20から生成された傾斜は、ここで水平な線として表されている映像信号のレベルと傾斜とが交差するごとにカウンタ／ラッチ24でカウントを生成する。カウンタ／ラッチはリセットされないが、累積的なカウントを生じさせるために毎回再開する。示されているように、最初のサンプリングでは、この映像レベルは、サンプリング1のための3240のカウントを生じさせ、それから、サンプリング2、3および4では、累積的なカウントは6483、9727および12968である。ここで、カウンタ24は14ビットのリップルカウンタであり、2つの最下位のビットを落とし上位の12ビットだけを採用することによって、3242のカウントとして値が直接読み取られる（すなわち、事実上、4による除算の演算である）。一方、非常に低い光源レベルの演算には、4つのサンプリングの累計は、より低位の12ビットを使用し、上位の2つを無視することによって読み出すことができる。
図7は、エリアセンサのための本発明による好ましい態様であり、それには、図3および図5の態様の両方の特徴が組み込まれている。先の態様と共通する素子は、同じ参照番号で特定され、それらの素子の詳細な説明は省略される。第2レベルのカウンタ／ラッチ26aおよび26bと同様に、映像レベルカウンタ／ラッチ24aおよび黒レベルカウンタ／ラッチ24bの両方があり、それらは、変換ステージをパイプライン化し、先の行から黒および映像レベルを読み出している間に、一時的なオフセット補償変換を可能にする。この好ましい態様のための変換時間は2N＋2Mクロックサイクルであるが、この時間は、第2レベルのカウンタ／ラッチに覆い隠され、読み出し時間と同時である。ここでは、単純化のために、この図は、カウンタ24a、24b、26aまたは26bを構成するかもしれないフリップフロップの全セットを代表するように、単一のDFFを示す。ここで、各列には、連続している異なる行に存在する画素12a、12b、・・・12nがある。ラッチ／カウンタ24aおよび24bは、異なる行の中の画素値の加算と同様に、同じ行の中の複数のサンプリングを加算することができる。
図7のカウンタ26a、26bを、同じ行または異なる行の複数のサンプリングを加算するために採用できる。これは、現在選択された行、例えば画素12aを備える行、からのカウンタ値を維持し、次の行、例えば画素12bを備える行、を選択し、その後、再サンプリングすることによって遂行される。
図8は、リニアセンサのために示された、本発明による別の態様であり、ここでは、画素12aから12nまでの選択された行のセンスノード（sense node）は、比較器22の入力に直接適用される（すなわち、その入力は比較器入力信号と同一である）。この構成は、回路類と電力消費の量を減らす。この態様には、列アンプ14は存在しない。他の素子は、先の態様で特定された通りである。
図9は、デジタル読み出し構造の別の実装であり、ここでは、順次の選択信号は省略され、切換スイッチ41をコントロールする更新信号Transferに類似する列ワイド信号（column-wide-signal）に置き換えられる。黒および／または映像レベルのリップルカウンタラッチ（いずれも、単一のカウンタ／ラッチ42によって表わされている）は、静的または動的に、1セットのDQフリップフロップ43に読み込まれ、黒／映像レベルは、読み出しクロック信号44を用いて、1つのDQFF43から次のものにシフトされる。この技術の利点は、多重化するためのワイドなデジタルバスがないということであり、したがって、読み出し速度をはるかに高くできる。
注目されている画像エリアにおけるより高ビットの解像度、および、注目されていないエリアにおけるより低い解像度を達成するために、デジタルの後処理アルゴリズム（post-processing algorithm）を採用できる。この同じ利益は、本発明の回路類で達成でき、その場合には、カウンタは、所定のカウント値の一定の範囲内で一度に1ステップ1ずつインクリメントし、カウントインクリメントは、カウント値の別の範囲において2倍にされ、そのインクリメントは、カウント値の他の一定の範囲において再び2倍にされ、さらに同様にされる、といったことがされる。これは、例えば、黒の近傍で16ビット、暗色で15ビット、グレーで12ビットおよび白で8ビットの解像度をデジタル化された値に与え、それによってもたらされる変換時間は、64Kのクロックサイクルよりもはるかに低い。高いNおよびM値については、変換時間は長くなりうる。この時間は、イメージのうちの、高解像度が重要ではない部分に対する解像度を減らすことによって、大きく減らすことが可能である。より高解像度のエリアは、特定の用途に応じて、グレーエリア、暗いエリアまたは明るいエリアとすることができる。
図9Aは、Dフリップフロップ配列を、画素サンプリングフェーズ中に使用されるリップルカウンタ24として構成し、次に、順に格納された記憶データをクロックアウトするためのシフトレジスタとして電子的に再構成するための構造を示す。また、シフトレジスタとして使用される1つのDFFカウンタラッチビットの詳細を示す図9Bを参照し、また、最初にカウンタとして使用され、次にシフトレジスタとして再構成されるカウンタ／ラッチのタイミングについて説明するために、図9D-1〜9D-9からなる図9Dを参照する。
図9Aでは、Dフリップフロップ64は、2進カウンタ、すなわちリップルカウンタ、に使用されるために接続されている。ここで、カウンタ24は、図示するために4ビットのカウンタとして示されているが、実際の態様では、これらは、任意の所望のビット数とすることが可能である。ここでは、2つの列回路、列90と列92、とが示されている。図示されない他の列は、同様の構造としてもよい。ここではまた、任意である、追加のラッチ94のセットが示されており、これは、用途に応じて含まれてもよいし省略されてもよい。すべてのカウンタ／ラッチは、D型のフリップフロップからなり、同じ回路ローディング（circuit loading）を有する。カウンタで採用されたビットの数、カウンタの構成、および制御論理は、必要に応じて変えることができ、それらのための技術およびオプションは、当業者に利用可能であろう。カウンタ24は、傾斜期間サンプリング時間の間、クロックパルスをカウントする。図9Bをさらに参照して、Dフリップフロップ64は、カウンタビットとして使用されるときには、
Figure 2012523750
、すなわちqインバース、の出力70からD入力までのフィードバック接続（feedback connection）を有し、図9Aおよび9Bに示されるように、入力クロックノード68（すなわちDACカウンタクロックまたは先のビットqの出力からのもの）を有する。図9Bに示されるようなカウンタビットノードとして構成されるために、ノード68および70は、連続性を提供できるようにラッチ制御信号62を使用可能にし、リード信号（Read signal）60を使用不能にする。Dフリップフロップ64が、ラッチされたカウント値をクロックアウトするためのシフトレジスタに構成されるときには、ラッチ信号62は使用不能であり、リード信号60は使用可能である。これによって、それぞれのビットレベルに沿って隣接する列が接続される。
図9Bに見られるように、ノード72上の隣接する列のビットは、例えば、n-1列からのカウントでラッチし、n列のレジスタにフィードする。次に、n＋1列は、シフトレジスタとして使用されたときに、ノード72をn＋2列まで動かす。Dフリップフロップ64は、新しいサイクルを始めるためにリセットされる、または、リセット制御ノード74を使用して、ラッチされた値を適切な時に消去する。
図9C-1〜9C-10は、図9Aの配置のタイミングを示す。まず、カウンタ／ラッチ回路24のタイミングが図9C-1および9C-2で説明され、それは、比較器22出力のタイミングを示し、第1および第2の列が状態を変化するために比較器がいつ出力するかを表している。図9C-3は、列カウンタ／ラッチ素子90および92がそれらのカウント値を蓄積した後に状態を変えるラッチ制御信号LATCHを示す。図9C-4は、クロック信号COUNTER_CLKのクロックパルスのタイミングを示し、また、図9C-5および9C-6は、列カウンタ／ラッチ素子90および92中のカウントの蓄積を示す。図9C-7は、読み出しクロックパルス信号READ_OUT_CLKのタイミングを示す。図9C-8は、読み出し制御信号READのタイミングを示す。また、図9C-9は、カウンタ／ラッチ24がシフトレジスタとして使用されるときの、列90および列92の画素値の転送のタイミングを示す。最後に、図9C-10は、リセット信号RESETのタイミングを示す。
ここに示されるような例では、タイミングは、リセット信号RESETが低になるときには、カウンタラッチをリセットすることによって開始する。カウントアップするために、ラッチ信号LATCHが高であり、また、リード信号READは低である。その後、列カウンタ／ラッチは、DACカウンタクロック信号COUNTER_CLKをカウントし、また、比較器信号が高になるとき（図9C-2および9C-3）には、各列についてカウントが取り込まれる。第1の列90は、最後のカウント03（16進）をラッチし、第2の列92は、最後のカウントA（16進）をラッチする。カウンタ／ラッチは読み出し制御信号READを使用可能にするとともにラッチ制御信号LATCHを使用不能にすることによって、シフトレジスタとして再構成される。その後、次の読み出しクロック信号READ_OUT_CLKは、レジスタ出力バス98の出力へのラインに、列90および92のカウントをシフトする。最初に、値03がシフトされ、次の読み出しクロックパルスREAD_OUT_CLKは、値Aを出力バス98へシフトする。
図10は、変換時間を短くするための技術を図示し、この場合、カウンタ16を、インクリメントされたステップでカウントするようにでき、それによって、ビット解像度を、黒の近傍で最も高くし（例えば16ビット）変換された画素が明るくなるにつれて減少させる（例えば10ビット）。変換はリニアであるが、結果は、より明るい画素において故意に失われたコードを備えるデジタル映像である。この態様は、映像が、次のゲインステージ（ホワイトバランス、色コンボリューション（color convolution）、または他のもの）またはガンマルックアップテーブル（CDSのための任意の黒レベルサンプリングは示されていない）に従う場合には、好ましい。これは、図示されているデジタル化パターンに対応する所定のシーケンスでカウントソース19からのカウントを注入することによって遂行できる。
図11は、別の代替技術を図示し、カウンタ16が線形のカウントを与える一方でDAC 20が指数関数的な電圧出力を有するときの、列ごとのADCの出力を示す。その結果は、ガンマ補正されたデジタル映像出力である。また、非線形のカウンタとDACとの関係を備える他の態様も、本発明において可能である。これは、カウントソース19からのカウントのシーケンスをDAC 20に供給することによって遂行されてもよい。
図12を参照して、別の特定の態様は、基準レベルソース101に関して比較器として機能するように再構成される能動的列センサデバイス100（詳細は特許第6,084,229号明細書）を採用する。この態様では、能動的列センサ（例えば米国特許第6,084,229号明細書の図2に関して説明されている）用のフィードバック経路が除去され、基準信号または基準レベルソース101は関連するオペアンプ105の入力103のうちの1つに結合されている。オペアンプ105の出力は、関連するラッチ／カウンタ24を制御する。アンプ105および画素107の内部の部品および演算のように、能動的列センサ100の残りの部分は、一例では、米国特許第6,084,229号明細書で説明されているものと同じである。米国特許第6,084,229号明細書はここに参照として組み込まれ、ここでは説明する必要がない。入力または収集された信号が画素107から受け取られるときには、能動的列センサは、基準レベルソース101によって与えられる基準信号と比較されるために再構成される。2つの入力信号間の差はアンプ105の開ループゲインによって増幅され、それは、アンプ105の最もプラスまたは最もマイナスの限度に出力がそれることをもたらす。比較器は、しばしば、アナログ−デジタル変換器構造の中の最初のステージとして使用される。特定の態様では、出力の再構成回路は、基準レベルソース101であるが、他のタイプの出力再構成回路、一例では積分器回路またはゲインを備える回路のような回路、が使用されてもよい。DAC 20からの傾斜AnalogRampは、基準レベルソース101のための基準レベルとして機能するだろう。
多くのタイプのデジタルの後処理アルゴリズム（例えばデジタルゲインおよびガンマ補正）で、黒の近傍で高ビット解像度を有し、白の近傍で低ビット解像度を有することは有益である。これは、先の段落で説明されたのと同じハードウェアで遂行でき、その場合には、あるカウント値までカウンタが「1」ずつインクリメントし、次のカウントまでカウントインクリメントが2倍にされ、インクリメントが再び2倍にされ、さらに同様にされる。これは、デジタル化された値が、例えば、黒の近傍で16ビット、暗部で15ビット、グレーで12ビットおよび白で8ビットの解像度を有するようにし、それによってもたらされる変換時間は、64Kのクロックサイクルよりもはるかに低い。
本発明の技術は、所望のディテールを与える必要に応じて、非常に暗いエリア、非常に明るいエリア、または中間のグレーエリアにおいて、より小さなカウントインクリメントを使用することによって、シーン内のダイナミックレンジの拡大のために採用できる。これは、全体の画質の損失なしで、また、電力消費や回路の複雑さやコストの増加なしで、通常の露光技術を超える品質の強化を提供する。この種の拡大されたダイナミックレンジの技術は、2重の傾きまたは対数画素（logarithmic pixel）を必要とせず、外部処理も必要としない。この特徴は、セキュリティーカメラのための大きな利点になりえ、例えば、カメラが深い影を注視してイメージのディテールを拾い上げることを可能にする。
読み出し速度を上げる他の方法は、複数の並列の映像バスを採用することができる。すなわち、ある実装は、1つのデジタル映像バスをすべての奇数の画素に使用し、もう1つをすべての偶数の画素に使用しうる。別の実装は、1つのバスを画素1〜Yに使用し、もう1つを画素Y＋1〜2＊Yに使用し、などといったように使用しうる。その後、デジタル値は、チップからそれを送りだす直前に単一の映像ストリーム上に多重化できる。
デジタル形式の映像信号を備える動作の重要な利点は、映像信号をパイプライン化するためにラッチまたはフリップフロップによってバスを分離でき、それによって、バスの1つのレベルのみをチャージするのに必要な時間にまで読み出し時間を減少できる、ということである。
選ばれた好ましい態様に関して本発明を説明したが、本発明がそれらの態様のみに限定されず、多くの変形および等価物が当業者にもたらされることは明白である。
本発明の、上記および他の多くの目的、特徴および利点は、添付の図面に関連して読まれる、選択された好ましい態様についての以下の記載についての考察で達成され明らかにされるだろう。
[本発明1001]
画素の配列からのアナログ画素値をデジタル映像信号に変換するための配置であって、前記配列は、複数の列、および少なくとも1つの行から形成され、各列は少なくとも1つの画素（12）を有し、各列は各々の画素値を与え；クロック信号のソース（17）は所定のレートでクロック信号を与え；カウントのソース（19）は、所定のシーケンスで一連のカウント値を与え；Nビットカウンタ（16）は、前記クロック信号のソース（17）に結合されたクロック入力を有し；前記Nビットカウンタに接続されたNビットDAC（20）は、前記カウンタに存在するカウントに対応するレベルを与える傾斜出力を有し；複数の比較器（22）はそれぞれ、前記列のうちの各々の1つに関連しているとともに、それぞれが、各々の画素値を受け取るように接続している1つの入力と前記NビットDAC（20）の傾斜出力を受け取る別の入力とを有し；複数のデジタルカウンタ配置（24）はそれぞれ、各々の画素値に対応する値までカウントするための、各々の列の比較器（22）に結合された入力を有し；かつ、映像出力バス（29）は前記デジタル出力映像信号を与え；かつ、
前記複数のデジタルカウンタ配置は、デジタル記憶素子（64）の配列として形成され、前記デジタル記憶素子（64）は、それぞれが前記列のうちの各々の1つに関連しているとともに、それぞれが前記クロック信号のソースに結合され、ここで、前記複数のデジタル記憶素子のそれぞれは、「ラッチ（LATCH）」信号および「読み出し（READ OUT）」信号をそれぞれ受け取るための制御入力を含み、前記「ラッチ」信号が適用されるときには、各々の列に整列した前記デジタル記憶素子は、前記各々の画素値に対応する値を格納するために前記クロック信号をカウントし、かつ、前記「読み出し」信号が適用されるときには、前記記憶素子の配列は、シフトレジスタとして構成され、前記デジタル映像信号を生成するために、ある列から別の列、および前記映像出力バスへ順次に前記記憶素子の内容を移す手段として機能する、ことを特徴とし、
また、前記「ラッチ」信号が適用されるときには、前記記憶素子（64）は、黒レベルのデジタル化中および映像レベルのデジタル化中に、それぞれ逆方向にカウントするか、黒レベルのデジタル化中に一方向にカウントし、次に、得られたカウントについて、その2の補数を得るために補数演算し、その後、映像レベルのデジタル化中において再度前記一方向において、それによって、2の補数計算によってもたらされる、前記画素のそれぞれの前記映像レベルと前記黒レベルとの間の差に相当するデジタル値を作成するように構成されるように適合していること、を特徴とする、配置。
[本発明1002]
前記記憶素子（64）のそれぞれは、リップルカウンタ（24）として配置されたデジタルカウンタ／ラッチ素子である、本発明1001の配置。
[本発明1003]
前記クロック信号のソースは、前記Nビットカウンタ（16）のために、および、前記デジタル記憶素子（64）のために、それぞれに、異なる周波数でクロック信号を与える、本発明1001の配置。
[本発明1004]
前記カウントのソース（19）は、1つの周波数で前記Nビットカウンタ（16）に前記カウントを与え、前記クロック信号のソース（17）は、異なる周波数で前記デジタル記憶素子（64）に前記クロック信号を与える、本発明1001の配置。
[本発明1005]
前記デジタル記憶素子は、同じ画素の多重デジタル化のためのカウントをともにラッチするのに適合している、本発明1001の配置。
[本発明1006]
前記同じ画素の前記多重デジタル化は、異なるアナログゲインを達成するために異なるカウントシーケンスを用いて遂行される、本発明の配置。
[本発明1007]
前記カウンタラッチ素子は、画素の2つの異なる行からの映像データを表わすカウントをともにラッチするのに適合している、本発明1001の配置。
[本発明1008]
前記画素の2つの異なる行は、2つの異なる積分時間を有する、本発明1007の配置。
[本発明1009]
前記NビットDAC（20）は、前記配列の画素の異なる行に異なる傾きの傾斜を与える、本発明1001の配置。
[本発明1010]
前記NビットDAC（20）は、前記配列の画素の異なる列に異なる傾きの傾斜を与える、本発明1001の配置。
[本発明1011]
前記画素の配列は、能動的列センサの形態であり、そこでは、前記列のそれぞれは、前記列の前記画素（107）に順に接続される1つの入力、および、基準レベル（101）として前記傾斜を与える前記NビットDAC（20）の前記傾斜出力に結合された別の入力とを備える前記各々の比較器（22）として機能するオペアンプ（105）を有する、本発明1001の配置。

Claims (11)

  1. 画素の配列からのアナログ画素値をデジタル映像信号に変換するための配置であって、前記配列は、複数の列、および少なくとも1つの行から形成され、各列は少なくとも1つの画素（12）を有し、各列は各々の画素値を与え；クロック信号のソース（17）は所定のレートでクロック信号を与え；カウントのソース（19）は、所定のシーケンスで一連のカウント値を与え；Nビットカウンタ（16）は、前記クロック信号のソース（17）に結合されたクロック入力を有し；前記Nビットカウンタに接続されたNビットDAC（20）は、前記カウンタに存在するカウントに対応するレベルを与える傾斜出力を有し；複数の比較器（22）はそれぞれ、前記列のうちの各々の1つに関連しているとともに、それぞれが、各々の画素値を受け取るように接続している1つの入力と前記NビットDAC（20）の傾斜出力を受け取る別の入力とを有し；複数のデジタルカウンタ配置（24）はそれぞれ、各々の画素値に対応する値までカウントするための、各々の列の比較器（22）に結合された入力を有し；かつ、映像出力バス（29）は前記デジタル出力映像信号を与え；かつ、
    前記複数のデジタルカウンタ配置は、デジタル記憶素子（64）の配列として形成され、前記デジタル記憶素子（64）は、それぞれが前記列のうちの各々の1つに関連しているとともに、それぞれが前記クロック信号のソースに結合され、ここで、前記複数のデジタル記憶素子のそれぞれは、「ラッチ（LATCH）」信号および「読み出し（READ OUT）」信号をそれぞれ受け取るための制御入力を含み、前記「ラッチ」信号が適用されるときには、各々の列に整列した前記デジタル記憶素子は、前記各々の画素値に対応する値を格納するために前記クロック信号をカウントし、かつ、前記「読み出し」信号が適用されるときには、前記記憶素子の配列は、シフトレジスタとして構成され、前記デジタル映像信号を生成するために、ある列から別の列、および前記映像出力バスへ順次に前記記憶素子の内容を移す手段として機能する、ことを特徴とし、
    また、前記「ラッチ」信号が適用されるときには、前記記憶素子（64）は、黒レベルのデジタル化中および映像レベルのデジタル化中に、それぞれ逆方向にカウントするか、黒レベルのデジタル化中に一方向にカウントし、次に、得られたカウントについて、その2の補数を得るために補数演算し、その後、映像レベルのデジタル化中において再度前記一方向において、それによって、2の補数計算によってもたらされる、前記画素のそれぞれの前記映像レベルと前記黒レベルとの間の差に相当するデジタル値を作成するように構成されるように適合していること、を特徴とする、配置。
  2. 前記記憶素子（64）のそれぞれは、リップルカウンタ（24）として配置されたデジタルカウンタ／ラッチ素子である、請求項1記載の配置。
  3. 前記クロック信号のソースは、前記Nビットカウンタ（16）のために、および、前記デジタル記憶素子（64）のために、それぞれに、異なる周波数でクロック信号を与える、請求項1記載の配置。
  4. 前記カウントのソース（19）は、1つの周波数で前記Nビットカウンタ（16）に前記カウントを与え、前記クロック信号のソース（17）は、異なる周波数で前記デジタル記憶素子（64）に前記クロック信号を与える、請求項1記載の配置。
  5. 前記デジタル記憶素子は、同じ画素の多重デジタル化のためのカウントをともにラッチするのに適合している、請求項1記載の配置。
  6. 前記同じ画素の前記多重デジタル化は、異なるアナログゲインを達成するために異なるカウントシーケンスを用いて遂行される、請求項記載の配置。
  7. 前記カウンタラッチ素子は、画素の2つの異なる行からの映像データを表わすカウントをともにラッチするのに適合している、請求項1記載の配置。
  8. 前記画素の2つの異なる行は、2つの異なる積分時間を有する、請求項7記載の配置。
  9. 前記NビットDAC（20）は、前記配列の画素の異なる行に異なる傾きの傾斜を与える、請求項1記載の配置。
  10. 前記NビットDAC（20）は、前記配列の画素の異なる列に異なる傾きの傾斜を与える、請求項1記載の配置。
  11. 前記画素の配列は、能動的列センサの形態であり、そこでは、前記列のそれぞれは、前記列の前記画素（107）に順に接続される1つの入力、および、基準レベル（101）として前記傾斜を与える前記NビットDAC（20）の前記傾斜出力に結合された別の入力とを備える前記各々の比較器（22）として機能するオペアンプ（105）を有する、請求項1記載の配置。
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