KR20110134941A - 컬럼 당 이미지 센서 ａｄｃ 및 ｃｄｓ - Google Patents

Abstract

고체 상태 이미저는 아날로그 픽셀 값을 디지털로 변환한다. N-비트 DAC(20)에 연결된 카운터(16)는, 카운터의 내용에 대응하는 아날로그 램프를 생성한다. 리플 카운터(90, 92)는 각각의 컬럼과 연계된다. 아날로그 램프가 픽셀 값과 동일할 때, 컬럼 비교기(22)는 카운터 요소를 게이트-제어한다. 카운터 내용이 비디오 출력 버스로 공급되어, 디지털 비디오 신호를 생성할 수 있다. 추가적인 블랙-레벨 판독 카운터 요소(26)가 블랙 레벨 값을 생성 및 저장하여, 고정 패턴 노이즈를 감소시킬 수 있다. 추가적인 버퍼 카운터/래치가 이용될 수 있다. 리플 카운터가 디지털 비디오 레벨을 캡처하기 위한 카운터로서 구성되고, 그 후, 출력 버스로 비디오 레벨을 클럭 아웃하기 위한 시프트 레지스터로서 구성된다. DAC 카운터와 리플 카운터에 대한 클럭이 동일한, 또는 상이한 레이트를 가질 수 있다.

Description

컬럼 당 이미지 센서 ＡＤＣ 및 ＣＤＳ{IMAGE SENSOR ADC AND CDS PER COLUMN}

본 발명은 고체 상태 이미징 장치에 관한 것이며, 더 구체적으로는 상당히 축소된 회로를 이용하여, 아날로그 픽셀 값을, 배열 단위로, 이에 대응하는 디지털 값으로 변환하는 이미저에 관한 것이며, 타이밍 제약(timing constraints)을 최소화하기 위한 회로에 관한 것이다. 본 발명은 또한, 변환 시 존재할 수 있는 에러의 보상, 그리고 픽셀 포토 센서 영역, 또는 픽셀 증폭기로 인한 오프셋 에러의 보정과 관련된다.

본원에서 용어 “배열(array)”는 임의의 종류의 반복될 수 있는 회로를 지칭하며, 예를 들어, 하나의 (2차원)에어리어 센서(area sensor)에서, 컬럼(column)당 하나의 회로, 또는 로우(row)당 하나의 회로를 커버하거나, 리니어 센서(linear sensor)(이론적으로 1-픽셀 × N-픽셀 에어리어 센서)에서, 하나의 라인 전체를 커버한다. 또는, 용어 “배열”은 하나의 이미지 센서 내의 모든 픽셀을 포함할 수 있다.

집적 회로 설계에서 지배적인 인자는, 특정 회로 구현예를 위해 사용되는 실리콘 영역이며, 따라서 바람직한 회로 설계는 임의의 회로의 크기를 가능한 많이 최소화할 것이 요구된다. 임의의 종류의 배열된 회로가, 이용되는 전체 실리콘 영역에 주요 기여자이며, 따라서 대형 배열에 있어서 배열된 회로의 크기를 감소시키는 것이 바람직하다. 감소된 전력 소모량, 증가된 읽기 속도, 더 작아진 라인 간격, 높아진 픽셀 증폭기 감도, 낮아진 FPN(고정 패턴 노이즈, fixed pattern noise), 높아진 SNR(신호 대 노이즈 비), 더 치밀해진 픽셀 피치(그리고 따라서 배열 피치)를 특징으로 하는 고체 상태 이미저에 대한 계속되는 요구가 있다.

현대 이미지 센서 설계의 대부분이 하나 이상의 아날로그 버스를 이용하여, 매우 큰 배열에 저장된 신호를 순차적으로 스캔할 수 있다. 와이드-버스 아날로그 멀티플렉싱은, 예컨대 높은 용량성 부하(capacitive load), 긴 정정 시간(settling time), 버스 양단의 전압 드룹(voltage droop), 이웃하는 회로로부터 노이즈 교차 결합으로 인해 상당한 문제를 가진다. 동시에, 버스에 걸린 전압을 새롭게 선택된 픽셀로 변경시키는 동안, 아날로그 전류의 갑작스러운 서지(surge)로 인해 고통 받을 아날로그 공급기가 구비된 회로에 의해 높은 용량성 버스가 구동된다. 아날로그 전류의 서지가, 고감도 픽셀 사이트 또는 픽셀 증폭기 전압 저장 노드에 상당한 크기의 노이즈를 삽입할 수 있다. 마지막으로, 배열된 아날로그 버퍼가 (적당한 속도에서도) 용량성 버스를 구동시킬 수 있어야 하는 경우, 출력 스테이지에서 더 높은 대기상태 공급 전류(quiescent supply current)를 필요로 할 것이며, 전류에, 배열된 요소의 개수가 곱해져서, 전체 배열에 대해 바람직하지 않은 매우 높은 전력이 소모된다.

배열된 회로마다 A/D 컨버터 디지털화가 구현될 수 있는 경우, 비디오 버스 멀티플렉싱이, 아날로그 버스에 비교할 때 선명하게 개선된 노이즈 면역(noise immunity)을 갖는 디지털 영역에서 이뤄질 수 있다. 아날로그 비디오 멀티플렉서에 비교할 때 디지털 비디오 멀티플렉서에는 내재된 그 밖의 다른 많은 이점이 있는데, 가령, 디지털 로직은 대기상태 전력 소모 없는 상당히 더 작은 트랜지스터를 가지며, 추가적인 고정 패턴 노이즈(FPN)를 초래할 수 있는 어떠한 오정합 문제도 없으며, 디지털 회로는 우수한 용량성 구동 기능을 제공하고, 속도 증가를 위해 파이프라이닝을 할 수 있다.

배열된 아날로그 회로의 심각한 문제는, 장치들 간 임의의 오정합이 고정 패턴 노이즈(즉, 배열 내 하나의 회로와 다음 번 회로 간의 오프셋 변동)로서 나타날 것이다. 픽셀 피치가 감소함에 따라, 아날로그 배열 피치도 감소하는데, 왜냐하면, 배열의 임의의 비대칭이 FPN으로서 나타날 것이기 때문이다. 아날로그 배열 피치가 감소할수록, 대형 장치를 제작하고, 이들을 근접하게 위치시키며, 더미 장치(dummy device)를 이용해 유사한 전기적 파라미터를 갖는 종속적 장치를 제작하는 보통의 기법에 의해, 적정한 장치 정합을 획득하는 것이 어렵거나 불가능해진다. 그러나 디지털 구현예에서는 이러한 문제가 없다.

CMOS 및 그 밖의 다른 고체 상태 아날로그 이미징 장치의 이득 변동은, ACS(Active Column Sensor) 방식을 이용해 사실상 제거된다(2000년07월04일자 US 특허 제6,084,229호 참조). 픽셀 리셋(블랙-레벨 전압)을 샘플링된 비디오 전압으로부터 빼는 상관 이중 샘플링(CDS: correlated double sampling) 기법을 이용해, 배열된 장치로부터의 오프셋 에러가 상쇄된다. 따라서 배열된 회로 내에 존재하는 임의의 공통-모드 에러가 보상된다. 노출 전에 리셋 전압이 샘플링되고, 노출 후에 샘플링된 비디오 신호로부터 빼지는 종래의 CMOS 이미저는 진정한 CDS를 사용하지 않는다. 노출 후에 비디오 신호가 샘플링되는 DS(이중 샘플링)이 사용되는 대신, 픽셀이 리셋되고, 그 후 리셋 전압이 샘플링되며, 샘플링된 비디오 신호로부터 때진다. 진정한 CDS는 픽셀의 리셋으로부터 발생하는 열적 또는 시간적(kTC) 노이즈를 제거하고, 증폭기와 픽셀에서 오프셋 에러도 제거한다. DS는 오프셋 에러를 제거하지만, 또한 2의 제곱근배 이상의 kTC 노이즈(rms)도 야기한다. 실제 구현에서, 종종 단순한 DS가 경제적으로 평가받는데, FPN으로 나타나는 오프셋 에러가, 랜덤화된 kTC 노이즈보다 스캐닝되는 이미지의 지각을 더 저하시키기 때문이다.

종래의 배열된 AD-컨버터는 디지털 픽셀 값을 찾기 위해 양분되는(bisectional) 검색 알고리즘(가령 특허 제4,978,958 참조)을 이용하는 SAR(Successive Approximation Register) 기법을 이용하는 것이 일반적이다. 예를 들어, N-비트 SAR 아날로그-디지털 컨버터(ADC)는, N-비트 아날로그-디지털 컨버터(DAC)(또는 이와 유사한 장치), 비교기, 제어기, 및 배열의 요소 당 하나 이상의 N-비트 레지스터로부터 구성된다. 따라서 SAR ADC는 크기, 정확도 및 소모 전력에 관한 결함을 가진다. 하나 또는 수 클록 사이클에서 신호를 디지털화하는 N-비트 플래시 또는 파이프라이닝된 플래시에 비교할 때, N-비트 SAR ADC는, 2^N 클록 사이클로 아날로그 신호를 디지털화될 수 있다. 읽기 전에 신호를 디지털화할 때 이러한 클록 사이클이 라인-주기(line-period)에 추가된다.

예를 들어, 미국 특허 제3,683,369호의 ADC에 비교되는 본 발명의 목적은 배열되는 아날로그 장치의 필요 개수를 최소화함으로써, 배열된 AD-컨버터에 비교되는 구체적 이점을 얻는 것이다. 또한 아날로그 생성 램프가 시작할 때에서부터 상기 램프가 아날로그 입력 전압을 통과할 때까지의 시간에 의존하는 덜 정확한 방법보다는, 본 발명에서는 DAC로의 입력을 갖는 비-배열된 DAC가 디지털 카운트가 되는 것에 의해, 아날로그 램프가 생성된다.

종래의 SAR에 비교되는 배열된 ADC의 파워와 크기를 최소화하려는 시도가 미국 특허 제5,880,691호에서 기재되어 있는데, 여기서, DAC가 다양한 크기의 커패시터로부터 만들어지고, 소모 전력의 상당한 감소가 얻어지는 것으로 의도된다. 그러나 이는 여전히 SAR 설계이며, 가용 장치 영역 중에서 많은 부분을 소비한다.

미국 특허 제3,961,325호는, 싱글 비교기의 배열에 급전하기 위해 램프(ramp)를 이용함으로써, 배열된 AD-컨버터의 이점을 제시하지만, 이진 카운터와 동기화하도록 아날로그 생성 램프를 제어하는 수단을 집중적으로 다룬다. 본 발명과 달리, 기존 특허의 ADC는 단일 DAC에 의존하여 단일 카운터로부터 램프를 발생할 수 없으며, 모든 배열 회로 전체에 래치(latch)되는, 디지털화된 값과 매우 동일한 카운터 값을 가질 수 없다. 이러한 동기화는 심각한 문제이며, 반면에, 본원에서는 적정한 동기화가 제공된다. 덧붙여, 기존의 ADC 회로는 오프셋 에러 또는 FPN의 문제를 해결할 수 없다. 기존의 기법을 이용할 때, 디지털화 회로(digitizing circuitry)의 아날로그 부분의 크기를 감소시키는 것이 어렵다. 그러나 본 발명에서, 더 큰 허용 오프셋 에러 변동을 가지면서, 배열된 회로의 아날로그 부분이 가능한 작게 만들어질 수 있으며, 배열에서 적정하게 정합되는 아날로그 장치의 부재가 문제가 되는 것을 중단한다.

따라서 본 발명의 목적은, 고체 상태 이미징 장치로부터의 비디오 픽셀 신호를 디지털 비디오 신호로 변환하기 위한 단순한 기법을 제공하는 것이며, 온 칩으로 가용 영역 중 최소한을 소비하는 배열을 이용해 동일한 효과를 얻기 위한 것이며, 종래 기술의 단점을 피하는 것이다.

본 발명의 또 다른 목적은 배열된 ADC 기능을 가지며, 오프셋을 보상하며, FPN을 제거하거나 감소시키는 고체 상태 이미저를 제공하는 것이다.

또 다른 목적은, 각각의 컬럼에 대해, 컬럼 픽셀 값에 대응하는 디지털 값을 전개 및 저장하기 위한 단순한 카운터를 이용하여 신호를 오버샘플링하기 위한 간단한 수단을 제공함으로써, 샘플링된 신호의 신호 대 노이즈 비(SNR)를 개선하는 것이다.

본 발명의 바람직한 실시예에 따르면, ADC 장치가 하나의 픽셀 배열(array)로부터의 아날로그 픽셀 값을 디지털 비디오 신호로 변환한다. 예를 들면, 배열은 복수의 컬럼(column)과 적어도 하나의 로우(row)로 구성되며, 각각의 컬럼은 적어도 하나의 픽셀을 가지며, 각각의 컬럼은 픽셀 값을 제공하는 하나씩의 컬럼 증폭기를 가진다. ADC 장치 내에, N-비트 카운터가 존재하며, N-비트 DAC는 카운터 출력으로, 또는 지정 카운트 시퀀스의 발생기로 연결된다. DAC는, 카운터의 카운트, 또는 카운터 입력에 비례하는 신호(즉, 전압 레벨)를 제공하는 램프(ramp) 출력을 가진다. 일부 실시예에서, 카운트에 대한 출력 전압 레벨의 관계는 비-선형적(non-linear)일 수 있다. 복수의 단순 카운터, 즉, 비동기 카운터나 리플 카운터(ripple counter) 각각은 하나씩의 컬럼과 연계된다. 복수의 비교기 각각이, 각각의 컬럼 증폭기와 연계되며, 각자의 컬럼 증폭기로 연결되는 하나의 입력과, N-비트 카운터의 램프 출력으로 연결되는 또 하나의 입력과, 비교기 출력을 가진다. 상기 비교기 출력과 클럭 신호가 로직 요소, 가령, NOR 또는 NAND의 입력으로 인가되며, 이는 각자의 리플 카운터의 클럭 입력 단자에게 클럭킹 신호를 제공한다. 램프 전압이 컬럼 증폭기의 비디오 레벨과 동일함을 비교기가 감지할 때까지, 상기 리플 카운터는 계속 카운팅-업(또는 카운팅-다운)을 한다. 비디오 판독 버스가 이들 리플 카운터/래치 요소를 뒤 따르고, 스위치 배열 또는 그 밖의 다른 이에 상응하는 수단이 리플 카운터의 내용을 비디오 출력 버스로 선택적으로 전송하여, 디지털 비디오 신호를 생성할 수 있다. 본 발명에서, 배열의 각각의 신호가 공통 램프와 비교되며, 비교기 출력은, 상기 컬럼의 비디오 신호와 동일해질 때의 램프 레벨에 대응하는 디지털 카운트 값에서 카운터를 중단시키도록 사용된다. 비디오 판독을 디지털 영역으로 가져옴으로써, 무수한 이점, 예를 들어, 높은 속도, 낮은 노이즈 및 낮은 전력이 제공된다. 또한 본 발명은 여러 다른 속도/크기 절충안을 포함하는 다양한 디지털 판독 방식을 제공하고, 배열의 오프셋 변동을 보상하기 위해 DS, 그리고 심지어 진정한 CDS를 디지털 영역에서 하기 위한 수단을 제공한다. 픽셀 증폭기 간 오프셋에 추가로 변환으로부터 야기되는 에러를 포함하여, 오프셋 에러의 보상이 쉽게 이뤄질 수 있다.

ADC 장치가 FPN을 보상할 수 있다. 이러한 목적으로, 복수의 블랙-레벨 판독 컬럼 카운터/래치 요소 각각이, 각자 하나씩의 컬럼과 연계된다. 각각의 블랙 레벨 판독 카운터/래치 요소는, 각각의 비교기 출력으로 연결되어 있는 클럭 입력 단자를 가질 수 있다. 이 블랙-레벨 컬럼 카운터/래치 요소에서의 카운트가 블랙-레벨 판독 버스로 인가될 수 있고, 처음에 언급된 카운터의 내용을 비디오 판독 버스로 전송하는 것과 동시에, 연계된 회로가 각각의 블랙-레벨 카운터/래치 요소의 내용을 블랙-레벨 판독 버스로 전송한다. 그 후, 비디오 판독 버스 및 블랙-레벨 판독 버스로 연결되어 있는 감산 요소가 블랙-레벨 값을 빼서, 컬럼 증폭기들 간의 오프셋을 제거할 수 있다. 바람직한 하나의 모드에서, 카운터/래치 요소 각각이, 비교기로 연결되는 입력을 갖는 제 1 카운터 장치를 포함할 수 있으며, 제 2 버퍼 카운터 장치를 포함할 수 있으며, 상기 제 2 버퍼 카운터 장치는, 각각의 제 1 카운터 장치의 출력으로 연결되어 있는 입력, 게이트 단자, 비디오 판독 버스로 연결되어 있는 출력을 가진다. 이 경우, 버퍼 카운터는 카운터에서 버퍼로 디지털 비디오 판독을 전송하도록 전자적으로 재설정된다. 또는, 카운터 장치는, 블랙 오프셋 값에 대응하는 값에 도달할 때까지 하나의 방향으로 카운팅하여, 그 후, 컬럼 비디오 레벨에 대응하는 값에 도달할 때까지 또 다른 방향으로 카운팅함으로써, 하나의 컬럼과 또 다른 컬럼 간의 블랙 오프셋의 임의의 변동을 자동으로 보상할 수 있다. 컬럼 당 카운터(counter per column) 구성은 선택 가능한 업/다운 카운터를 포함할 수 있다. 또 다른 바람직한 실시예는, 블랙 오프셋 값에 대응하는 값에 도달할 때까지 하나의 방향으로 카운팅하도록 카운터 장치를 구성하는 것을 포함할 수 있다. 그 후, 이 값은 보수화(즉, “0”이 “1”이 되거나, 그 반대가 된다)된다. 이 값에 2진 “1”이 더해져서, 본래의 블랙 오프셋 값의 2의 보수가 생성될 수 있다. 그 후, 카운트가 동일한 방향으로 계속 픽셀 레벨이나 비디오 레벨을 디지털화한다. 카운터에서 누적된 결합된 카운트가, 2의 보수 연산을 이용해 본래의 블랙 오프셋 값만큼 오프셋된, 컬럼 비디오 레벨에 대응하는 값에 도달한다. 이는 하나의 컬럼과 그 다음 번 컬럼 간의 블랙 오프셋 값의 차이를 자동으로 보상한다. 이는 단 하나의 방향으로만 카운팅하도록 카운터가 단순화된다는 이점을 가진다. “1” 값이 매 컬럼에 대해 동일한 오프셋을 나타날 것이기 때문에, 2진 “1”을 더하는 단계가 생략될 수 있다.

컬럼 카운터가, 비디오 판독 단계 동안 이미지의 리샘플링(re-sampling) 또는 오버샘플링(over-sampling)을 위해 사용될 수 있다. 각각의 카운터가 오버샘플링의 수의 로그(밑은 2)와 동일한 추가적인 비트 수를 필요로 할 것이다. 즉, 컬럼 당 12-비트 샘플에 대해, 각각의 신호가 비디오 판독 당 2회 샘플링되는 경우, 카운터는 13-비트 용량을 필요로 할 것이며, 가령, 4회 오버샘플링에 대해서는, 카운터가 14-비트 용량을 필요로 할 것이다. 예를 들어, 각각의 샘플링이 0 내지 4095의 값을 가질 수 있고, 카운터가 4096개의 가능한 값을 2회 카운팅-업하도록 사용되는 경우, 최대 총 8191까지 저장할 필요가 있다. 카운터는 총 2개의 샘플 값을 유지할 것이며, 저장된 값을 이득, 또는 노이즈 감소로서 사용하기 위한 선택이 이루어질 수 있다. 비동기 카운터가 값을 2진 값으로서 저장하며, 전체 2진 오버샘플링이 사용되는 경우, 각각의 컬럼마다 샘플링되는 횟수는 2, 4, 8, 16 등이며, 카운트를 다시 12-비트 레벨로 낮추기 위한 어떠한 추가적인 수학적 연산도 필요하지 않다. 상위 12비트만 사용되며, 최하위 2비트는 판독되지 않는다. 이는 실제로, 2분주 연산(또는 4분주 연산 등)이다. 또는, 낮은 빛 레벨 연산에 대한 이득을 제공하기 위해, 오버샘플링 후에, 하위 12비트가 판독될 수 있다.

또한 선택된 로우의 각각의 픽셀에 대한 이득, 또는 노이즈 감소를 위한 오버샘플링이, 동일한 카운터에서, 둘 이상의 로우에 대해 이뤄질 수 있으며, 이로써, 2개의 상이한 로우에 대한 비디오 레벨이 합산될 수 있다. 이로 인해서, 둘 이상의 상이한 로우의 픽셀의 디지털 합산이 가능해지고, 오버샘플링을 이용한 이득 및 노이즈 감소가 가능해진다. 2개의 로우의 합산 중에 픽셀이 판독되지 않는 경우, 낮은 해상도와 관련된 상충되는 점(trade-off)이 있지만, 사용자 이점이 더 크다, 즉, 다이내믹 레인지(dynamic range)가 더 크다. 일부 적용예에서, 예컨대, 이미저 해상도가 사용자에 의해 이용 가능한 디스플레이 성능을 초과하는 경우, 디스플레이되는 해상도와 개선된 다이내믹 레인지의 어떠한 손실도 없을 것이며, 시야가 전체 이미저의 해상도를 유지할 것이다. 디스플레이 성능을 맞추도록 원하지 않는 픽셀이 제거됨에 따라, 이는 많은 경우에서 바람직하다. 픽셀을 합산할 수 있음으로써, 디스플레이를 맞추기 위해 픽셀이 거의 또는 전혀 제거되지 않을 것이다. 이미저 상의 서로 다른 로우를 합산하는 능력과, 임의의 시퀀스로 픽셀을 어드레싱하고 리셋하는 CMOS/MOS 이미저의 능력을 이용해, 선택된 다양한 로우에 대해 확연히 상이한 적분 시간이 적용될 수 있으며, 이는 다이내믹 레인지의 추가적인 개선의 기능을 제공한다. 예를 들어, 매우 밝은 영역(가령, 자동차 헤드라이트)이 있는 장면(scene)에서, 픽셀들 중 일부는 빠르게 포화(saturate)되고, 디테일이 손실된다. 2개의 상이한 로우, 일반적으로 인접 로우에 상이한 적분 시간이 제공되는 경우, 즉, 하나의 로우는 매우 짧은 적분 시간을 갖고, 다른 로우는 전형적인 적분 시간을 가질 경우, 2개의 로우가 합산되고, 픽셀 포화의 경우에는 손실됐을 디테일을 여전히 가질 수 있다. 용어 “인접”은 본원에서 사용될 때, 적용예와 사용되는 컬러 필터 장치의 유형에 따라 달라질 수 있다. 베이어(Bayer) 컬러 장치에 있어서, 실은, 레드 필터(red filter)를 갖는 픽셀의 인접 픽셀들은, 동일한 컬럼에 대해 떨어져 있는 2개의 로우이다. 스트라이프 컬러 필터(striped color filter) 장치에 대해, 일반적으로 인접 픽셀들은 서로를 물리적으로 접촉할 것이다. 실제로, 상이한 픽셀 로우에 대해 기울기가 상이하도록 DAC 출력 램프의 기울기가 프로그래밍될 수 있다. 또는, 동일한 컬럼 내 상이한 픽셀에 대해 출력 램프가 상이할 수 있다.

또한, 디지털-아날로그 변환기, 즉, DAC는 종종, 프로그램밍 가능하기 때문에, 사용자는 동일한 로우의 판독과 판독 사이에, 또는 서로 다른 로우들 간에, 램프 이득을 변경하여, 낮은 빛 레벨 이미지와 높은 빛 레벨 이미지에 대해, 컬러 감도(color sensitivity)를 정합하거나 DAC 램프 범위(ramp range)를 개선할 수 있다. 이미저는 하나의 램프를 생성하거나 둘 이상의 램프를 병렬로 생성할 수 있다. 이는 복수의 DAC, 또는 단일 프로그램 가능한 DAC를 이용할 수 있다. 적용예에 따라 복수의 램프가 요구되는 경우, 가령, 상이한 컬러 필터의 픽셀에 대한 램프 이득 조정의 경우, 그러나 적용 크기와 전력 한계가 단일 DAC만 허용하는 경우, DAC 램프 출력이 병렬인 둘 이상의 램프로 쪼개질 수 있다. 이는 필요할 때 따로 따로 프로그래밍될 수 있는 상이한 이득을 갖고 램프 신호를 버퍼링하는 것을 포함할 수 있다. 버퍼링은, 단순한 프로그램 가능한 소스 폴로워 회로(source follower circuit), 또는 프로그램 가능한 연산 증폭기를 이용해, 이뤄질 수 있다.

또 다른 일 실시예에서, 카운터 아키텍처가 플립-플롭의 배열, 즉, DFF 배열을, 픽셀 샘플링 동안 리플 카운터로서 가능하게 하고, 그 후, 저장된 데이터를 순차적으로 클럭 아웃(clock out)하기 위한 시프트 레지스터(즉, 순차 디지털 출력 버스)로서 가능하게 한다.

리플 카운터로서 구성된 플립 플롭을 이용함으로써, 디지털 이미저의 프로세싱 회로가, 최소한의 능동 요소들과 최소한의 금속처리된 전도체들을 갖고(따라서 반도체 물질의 가능한 작은 면적을 차지하며) 가능한 단순하게 구성될 수 있다.

선택된 바람직한 실시예에 대한 다음의 기재를 고려하면, 앞서 언급된, 그리고 그 밖의 다른 많은 본 발명의 목적, 특징 및 이점이 얻어질 수 있고, 명백해질 것이다.

도 1은 본 발명의 바람직한 일 실시예에 따르는 배열된 ADC를 이용하는 고체 상태 이미저의 개략적인 회로도이다.
도 2A 내지 2D는 본 발명의 동작을 설명하기 위한 신호 도표이다.
도 3은 본 발명의 또 다른 일 실시예의 개략적 회로도이다.
도 4A 내지 4G는 본 발명의 동작을 설명하기 위한 신호 도표이다.
도 5는 본 발명의 또 다른 일 실시예의 개략적 회로도이다.
도 6A 내지 6F는 본 발명의 동작을 설명하기 위한 신호 도표이다.
도 7은 또 다른 일 실시예의 회로 도표이다.
도 8은 본 발명의 선형 이미저의 도표이다.
도 9는 또 다른 일 실시예의 도표이다.
도 9A 및 9B는 카운터/래치 요소의 동작을 설명하기 위한 개략도이다.
도 9C-1 내지 도 9C-10은, 도 9A 및 9B에 도시된 바와 같은 카운터/래치 요소의 동작을 설명하기 위한 신호 도표이다.
도 10 및 도 11은 본 발명의 비-선형 구현예를 설명하기 위한 도표이다.
도 12는 능동 컬럼 센서가 비교기로서 구성되는 본 발명의 일 실시예를 도시한다.
도 13은 샘플의 수에 대한 카운트의 캡처를 나타내는 신호 도표이다.

도 1을 참조하는 것을 시작으로 도면들을 참조하면, N-비트 카운터 및 DAC를 이용하여 아날로그 램프(analog ramp)를 발생하기 위한 N-비트 ADC 변환 기능을 포함하는, 배열된 고체 상태 이미저(10)가 도시되어 있다. 카운터는 스트레이트 클럭킹 펄스를 수신하거나, 지정 시퀀스로 제공되는 일련의 카운트를 수신할 수 있다.

이 이미저(10)에 복수의 컬럼이 존재하는데, 각각의 컬럼은 하나 이상의 픽셀(12)을 포함한다. 이 경우, 픽셀(12)은 하나의 동일한 컬럼 내의 하나 또는 복수의 픽셀을 나타내며, 각각의 픽셀(12)은 컬럼 증폭기(14)의 입력으로 연결된다. 또한 픽셀 리셋 라인이 컬럼 증폭기(14) 각각의 리셋 입력으로 연결된다. N-비트 카운터(16)가 클럭 펄스 발생기(17)로부터 제공되는 클럭 신호를 카운팅하고, 상기 카운터(16)는 디지털 카운트 값을 카운터 출력 버스(18)로 제공하며, 상기 카운터 출력 버스(18)는 DAC, 즉, 디지털-아날로그 컨버터 요소(20)로의 입력을 공급한다. 간단히 말하자면, 카운터/래치(24)와 DAC(20) 모두에 대해 동일한 클럭 펄스 발생기(17)가 사용된다. 사용자는 유연성을 더하기 위해 상이한 클럭 펄스 발생기를 채용할 수 있다. 클럭 발생기들은 상이한 주파수를 가질 수 있지만, 동시에 동작할 것이다. 이 실시예에서, 낮은 카운트 값은 비디오 다크, 즉 블랙 값에 대응하며, 높은 카운트 값은 화이트에 대응한다. DAC(20)는 카운트 각각에 따라 점진적으로 증가하는 램프 전압 출력을 생성하고, 그 후 사이클링 또는 리셋하고, 또 다른 램프를 발생한다. 단순하게 나타내기 위해, 래치/카운터 요소로의 리셋 신호는 도시되지 않았다. 각각의 컬럼은 하나씩의 비교기(22)를 가지며, 각각의 비교기(22)는 DAC로부터 램프 신호 AnalogRamp를 수신하는 하나의 입력과, 연계된 픽셀 증폭기(14)로부터 아날로그 픽셀 값을 수신하는 또 다른 입력을 가진다. 램프 신호 레벨이 연계된 픽셀 증폭기(14)로부터의 픽셀 전압과 동일해지거나 초과하자마자, 비교기(22)가 상태를 변경한다(즉, “0”에서 “1”로 변경한다). 각각의 컬럼에 대해, 비교기(22)에 의해 제공받는 하나의 입력과 클럭 발생기(17)로부터의 클럭 펄스를 수신하는 하나의 입력을 갖는 로직 게이트(23)가 하나씩 존재한다. 또한 각각의 컬럼은 컬럼 카운터/래치 회로(24)를 가지며, 이는 간단한 리플 카운터(ripple counter), 또는 비동기식 카운터를 구성할 수 있으며, 여기서 클럭 입력이 로직 게이트(23)의 출력으로 연결되어 있다. 로직 게이트(23)의 비교기(22)로부터의 입력이 상태를 변경할 때까지 컬럼 카운터/래치 회로(24) 각각은 카운팅하고, 상태가 변경된 후, 로직 게이트에 의해 클럭 신호가 차단되며, 컬럼 카운터는, 램프 전압이 픽셀 전압에 동일해지는 순간의 N-비트 카운터(16)의 카운트에 대응하는 값을 유지한다. 그 후, 각각의 컬럼에 대한 카운트가, 컬럼 단위로, 디지털 픽셀 값으로서 비디오 판독 버스(video readout bus)로 전송된다. 판독 버스(28) 상에서 나타나는 디지털 신호가, 각각의 픽셀에 의해 제공되는 비디오의 아날로그 값에 대응하도록, 각각의 컬럼 선택 신호에 응답하여, 컬럼 선택 스위치(30)는 한 번에 하나씩, 게이트-제어된다. 이 디지털 비디오 신호는, 앞서 언급된 바와 같이, 아날로그 비디오 처리에 비해 많은 이점을 가진다.

카운터(16) 및 N-비트 DAC(20)에 의해 아날로그 램프(analog ramp)가 발생되고, 전체 배열에 걸쳐 픽셀 증폭기로부터의 비디오 전압에 비교된다. 아날로그 램프 전압이 픽셀 증폭기 신호 이하인 경우, 각각의 비교기(22)에 의해, 연계된 컬럼 카운터/래치(24)가 투명(transparent)해져서, 아날로그 램프가 특정 픽셀 증폭기 전압을 통과했을 때, 해당 컬럼 카운터/래치(24)가, 램프 전압이 증폭기 값과 동일 할 때의 카운트 값을 유지한다. SAR-DAC에서의 N개의 사이클에 비교하면, 이러한 디지털화 방식(digitizing scheme)에서는 2^N 사이클의 변환 시간이 요구된다. (카운터가 변경 중일 때 래치(latch)를 방지하기 위한) 글리치 제거(Glitch removal)는 이 도표에서 도시되지 않는다.

비교기(22)는 단순한 개방 루프 연산 증폭기일 수 있지만, 바람직하게는 출력에서, 카운터 전이(transition) 중에 컬럼 카운터/래치(24)를 의도치 않게 래치할 수 있어서, 잘못된 변환을 초래할 수 있는 노이즈 지터(noise jitter)를 피하기 위해, 레지스터 구조 또는 히스테리시스를 가질 수 있다. 대안적으로, ACS 버퍼 또는 그 밖의 다른 증폭기 구조의 수정에 의해, 비교기 기능이 수행될 수 있다. 비교기 오프셋 에러(음의 입력과 양의 입력 간의 고정 전압차에서의 출력 전이)를 최소화하고, 출력 지터(시간 또는 시스템 노이즈로 인해 입력이 안정적일 때 비교기 출력 전이)를 피하는 현대 비교기 구조를 제공하는 것은 본 발명의 범위를 넘어서는 것이다. 이러한 맥락에서, 비교기는, 제어 신호를 생성하기 위해 2개의 전압을 비교하는 임의의 수단일 수 있다. 픽셀 또는 컬럼 증폭기(14)가, 노출 시간 동안 들어오는 빛의 양에 대응하는 전압 또는 전압 시퀀스를 제공하는 임의의 단일 픽셀 또는 픽셀 컬럼을 참조하도록 의도된다.

앞서 언급된 바와 같이, 배열된 픽셀(12)은 연계된 컬럼 증폭기(14)에게 공급하는 물리적으로 하나의 픽셀 또는 픽셀 컬럼일 수 있으며, 상기 연계된 컬럼 증폭기(14)는 신호를 픽셀에서 전압으로 변환한다. 증폭기(14)(또는 대안적으로 픽셀(12)은 블랙 레벨로 리셋될 수 있고, 샘플-앤-홀드(sample-and-hold)되어 들어오는 빛에 무관하게 일정한 출력 전압을 유지할 수 있다. 비교기(20)는 유지 전압을 아날로그 램프 전압에 비교하고, 그 출력이 디지털 카운터/래치(24) 중 각각의 하나를 제어한다. 비교기 출력은 래치-인에이블(LE)로서 적용된다. LE가 낮은 경우, Col_Select 신호를 올바른 시퀀스로 펄스화시킴으로써, 디지털 비디오 버스에서 변환이 완료된 후, 카운터/래치(24)가 순차적으로 판독될 수 있다.

단순하게, 카운터(16)가 1-비트씩 카운팅하게 하는 것보다, 소스 회로(19)가 N-비트 카운트를 생성하며, 상기 N-비트 카운트가 지정된 시퀀스로 카운터(16)에게 제공될 수 있다. 이로 인해서, 비디오 신호가 비-선형적으로(non-linear rate) 디지털화될 수 있는데, 이는 이하에서 더 상세히 설명될 것이다. 카운트 소스(19)는, 임베디드 프로그램을 기초로, 또는 룩-업 테이블(look-up table)을 참조하여, 또는 외부 소스 입력으로부터, N-비트 카운트 시퀀스를 발생할 수 있다.

이러한 배열의 동작은 도 2A, 2B, 2C 및 2D에서 설명될 것이다.

이들 차트는 이미저(10)의 동작을 개략적으로, 그리고 작은 규모로 도시하며, 파형 도표가 3개의 증폭기 전압“PixAmp”이 샘플-앤-홀드되어, 일정한 전압을 유지하는 3-비트 ADC의 일례를 보여준다. Sample-and-Hold 신호(도 2)가 픽셀 증폭기(14)로 인가된다. 배열 내 모든 픽셀 증폭기(14)가 펄스 시간 동안 다음 번 픽셀 값으로 변한다. 증폭기 전압이 유지되면, 카운터는 0에서 2^N-1까지 카운팅하기 시작하고, 배열 전체에서 최종 램프 전압(AnalogRamp - 도 2)이 유지 전압에 비교되어, 카운터 값이 래치된다. 이 예시에서, 도 2C에 도시된 바와 같이 증폭기들 중 3개의 증폭기가 각각의 픽셀 전압(즉, PixAmp1, PixAmp2, PixAmp3)을 출력하며, 이들은 각각 디지털화되는데, PixAmp1은 “5”로 디지털화되고, PixAmp2는 “2”로 디지털화되며, PixAmp3은 “4”로 디지털화된다. 도 4D에 도시된 바와 같이 “LE"의 외부 게이팅(또는 타이밍)이, 램프를 통과하기 전, 또는 후의 카운터 값이 고정되어야 하는지의 여부를 결정할 것이며, 동시에, 변경 프로세스 중인 카운트의 스큐잉(skewing)으로부터 글리치를 방지한다(도면 상 도시되지 않음). AD-변환의 모든 2^N 사이클이 완료되면, 최종 비디오 버스에서 카운터/래치의 내용이 순차적으로 판독될 수 있다(도 4B에서 Readout_Clock으로 도시됨).

이미지 센서에서의 주요 문제점들 중 하나가 고정 패턴 노이즈, 즉 FPN인데, 이는 고정 오프셋 변동으로 인한 것이다. 본 발명의 또 다른 양태에 따라, 본원에서, 오프셋 변동을 보상하기 위한 회로의 부분과 동일한 부분을 재사용하여 FPN을 감소 또는 제거하는 방식이 제공된다. 증폭기 전압이 비디오 신호, 블랙 레벨 및 FPN의 총합이라고 여겨질 수 있다. 비디오 신호가 픽셀 상의 빛에 따라서만 달라지는 경우, 블랙 레벨은 배열 전체에 걸쳐 일정하고, FPN은 배열에 걸친 오프셋 변동이다. 픽셀이 리셋될 때, 비디오 신호가, 픽셀 출력을 구성하는 총합으로부터 제거된다. 블랙 레벨에, 리셋 시점에서의 오프셋을 더한 값이, 각각의 픽셀 출력으로부터 빼져서, 오프셋이 보상되고, 따라서 FPN이 제거될 수 있다. 이는, 픽셀 출력의 디지털 값을 얻고, 오프셋의 디지털 값을 뺌으로써, 디지털 방식으로 수행될 수 있다. FPN은 비디오 신호보다 훨씬 더 작은 다이내믹 레인지(dynamic range)를 가지며, 따라서 픽셀 또는 증폭기가 리셋된 후 AD-변환이 다시 실행되는 경우, 판독 동안, FPN은 개별적으로 래치되고, 디지털화된 비디오로부터 디지털 방식으로 빼질 수 있다. 상당히 더 적은 횟수의 클럭 사이클로, FPN 디지털화가 수행될 수 있다. FPN의 더 낮은 다이내믹 레인지로 인한 중요한 이점은, 카운터는 블랙-FPN/2에서 블랙+FPN/2까지의 램프를 생성해야 하며, 따라서 N비트 중 작은 부분, 즉 “M"비트(M<<N)를 사용해야 한다는 것이다.

도 3에서 도시된 바와 같이, 이미저(10')의 일 실시예가 고정 패턴 노이즈, 즉, FPN을 보상하기에 적합하며, 이전 실시예의 경우와 같이, 픽셀 증폭기(14), 클럭 펄스 발생기(17), N-비트 카운터(16), 카운터 출력 버스(18), N-비트 카운트의 소스(19), 아날로그 램프를 출력하는 N-비트 DAC(20), 컬럼 비교기(22), 로직 게이트(23), 및 비디오 카운터/래치 요소(24)와 연계된 컬럼으로 배열된 픽셀(12)들의 배열을 이용하며, 도 1의 실시예와 관련하여 기재된 것과 같은 기능을 수행한다. 덧붙여, 카운터/래치 요소(124)의 또 다른 세트와, 로직 게이트(123)의 제 2 세트가 존재한다. 제 2 카운터/래치 요소가 카운팅하고, 리셋 동안 N-비트 카운터(16)의 내용에 대응하는 값을 유지한다. 이 값은 컬럼 픽셀 및 픽셀 증폭기 오프셋의 디지털 표현을 가진다. 이를 위해, 컬럼 각각의 비교기(22)와 로직 게이트(23 및 123)의 입력 사이에 디-멀티플렉서(122)가 위치하며, 상기 디-멀티플렉서(122)는 연계된 비디오 카운터/래치 요소(24)로, N-비트 래치인 클럭 펄스를 제공하고, 연계된 오프셋 카운터/래치 요소(124)로, 더 작은 M-비트 래치일 수 있는 클럭 펄스를 제공한다. 카운터/래치(24)의 출력이 비디오 판독 버스(28)로 순차적으로 공급되며, 카운터/래치(124)의 출력은 블랙 판독 버스(128)로 공급된다. 이들 모두 디지털 감산 요소(digital subtraction element, 32)에 도달하며, 상기 디지털 감산 요소(32)는 오프셋-보정(offset-correct)된 비디오, 즉, CDS 디지털 비디오 신호를 출력한다. 단순하게 나타내기 위해, 래치/카운터 요소로의 리셋 신호가 도시되지 않는다.

이러한 CDS 방식을 이용하는 이 실시예가 도 4A 내지 4G의 파형 도표에서 설명될 수 있으며, 3비트 비디오 디지털화(도 4C) 후에 2비트 FPN 디지털화가 뒤 따른다. 제 1 실시예와 관련하여 설명된 바와 같이, Sample-and-Hold 신호(도 4A)와 Readout_Clock 신호(도 4B)가 도면에 도시된 시점에서 발생한다. 비디오 출력이 클러킹된 카운터 출력 COUNTER에 영향을 받고(도 4E), 디지털 값 ADC_Col1, ADC_Col2, 및 ADC_Col3으로 지시되는 바와 같이, 게이트 온(on) 및 게이트 오프(off)된다. 비디오 디지털화가 완료되면, 픽셀(12)( 및/또는 픽셀 증폭기(14) 및/또는 래치/카운터(24))이 [블랙 레벨+FPN](도 4C)로 리셋되며(도 4D), 이들 전압이 AnalogRamp 전압에 비교되며, 디지털 값 Blk_Col1, Blk_Col2 및 Blk_Col3(도 4F)으로 지시되는 바와 같이 디지털화되어 각각의 카운터/래치 요소(124)로 제공된다. ADC_Colx 및 Blk_Colx가 동시에 판독되며, 디지털 감산 요소(32)로 공급되어, video_signal + black_level + FPN으로부터 black_level + FPN이 제거될 수 있고, 따라서 순수 비디오 신호만 출력된다. 블랙 디지털화(black digitizing)에서 적은 비트 수만 요구되기 때문에, 매우 적은 횟수의 클럭 사이클이 전체 라인 시간에 추가되어, FPN 감소가 이뤄질 수 있다.

기재된 CDS는 DS이며, 진정한 CDS가 아니다. 진정한 CDS는, 픽셀 노출 전에 블랙 레벨이 디지털화되고, 나중에 디지털화되는 비디오 신호로부터 빼지기 위해 사용 전까지 저장될 것을 요구한다. 무-노이즈 특성을 가지며 사실상 전력을 소모하지 않는 디지털 래치는 우수한 메모리 셀을 이루며, 블랙 레벨을 디지털화하고 저장하는 동안 픽셀을 재설정하는 리니어 센서 기법(linear sensor method)을 제공한다. 그 후, 픽셀 노출이 수행되며, 증폭기 출력을 유지할 수 있다. 그 후, 증폭기 출력이 디지털화되고, 이전에 저장된 블랙 값과 조합될 수 있다. 이는 블랙 레벨과 오프셋을, 각각의 대응하는 디지털화된 비디오 레벨에서 뺌으로써, 진정한 CDS 솔루션을 도출할 수 있다. 이전의 에어리어 센서에서, 블랙 레벨은, 한 번에 단 하나씩의 라인이 아니라, 전체 배열에 대해 저장되어야만 했다. 그러나 본원에서는, 블랙 레벨이 이미 디지털 폼이기 때문에, 픽셀 리셋 동안 픽셀당 단 M-비트만 저장하기 위한 메모리 배열을 이용해 진정한 CDS가 구현될 수 있다.

도 5에 또 다른 실시예가 도시되는데, 여기서, 제 2 래치 층이 2^N 클럭 사이클의 변환 시간을 숨긴다. 이 실시예와 이전 실시예에 존재하는 동일한 요소는 동일한 참조 번호로 식별되며, 상기 동일한 요소에 대한 설명은 생략될 수 있다. 이 실시예에서 제 2 레벨 카운터/래치(26)의 세트가 도입되어, 변환 사이클의 종료 부분에서, 비디오 레벨 카운터/래치(24)를 파이프라이닝할 수 있다. 이 실시예에서, 전송 업데이트 신호 Transfer에 응답하여, 제 2 카운터/래치(26)가 래치된다. 다시 말하자면, 앞서 언급된 변환 시간(2^N 클럭 사이클) 동안 제 1 층의 디지털 비디오 카운터/래치(24)는 비디오 레벨을 변환할 수 있으며, 동시에, 제 2 레벨 카운터/래치(26)로부터 이전 로우(row) 또는 라인에서 변환된 비디오 레벨의 판독이 이뤄진다. 이로 인해서, 판독 동안 2^N 클럭 사이클 변환 시간이 가려질 수 있고, 라인-오버헤드 시간(즉, 하나의 로우의 마지막 픽셀의 판독과, 다음 번 로우의 첫 번째 픽셀의 판독 사이의 타임 슬롯)이 크게 최소화되거나 심지어 무시할 만 해 질 수 있다.

이 실시예를 이용해, Sample-and-Hold 신호(도 6A), Readout_Clock(도 6B), PixelAmp1, PixelAmp2, PixelAmp3 및 AnalogRamp 신호(도 6C), Counter, 및 ADC_Col1, ADC_Col2, ADC_Col3(도 6D)이 도 1 및 2 실시예에서처럼 나타난다. 비디오의 제 1 변환 라인 또는 필드가 변환된 후, 전송 신호(도 6E에서 Transfer)가 발생하여, 카운터/래치(26)를 발동시키고, 카운터/래치(26)로 비디오 레벨 카운터/래치(24)의 내용을 전송하며, 상기 내용은 모든 픽셀(12) 또는 컬럼 증폭기(14)에 대응하는 A/D 변환된 디지털 레벨을 포함한다. 다음 번 비디오 라인 또는 필드가 변환되는 것과 동시에 비디오 레벨 버스(28)로의 제 2 레벨 카운터/래치(26)가 순차적으로 선택된다. 즉, 픽셀(12) 또는 컬럼 증폭기(14)의 다음 번 로우 동안, 전압이 변환되고, 이전 라인의 디지털 값 ADC_Store1, ADC_Store2, ADC_Store3이 Video_Bus로 전송된다(도 6F).

N-비트 DAC가 램프 발생기로서 사용되는 경우, 2Y의 증분(increment)으로, 연계된 카운터를 실행시키고, 클럭 사이클에서 변환하는 N-비트 ADC를 얻는 것이 가능할 것이다. 예를 들어, 16-비트 DAC가 램프 발생기로서 사용되는 경우, 증분 1씩 카운팅함으로써, 64K 클럭 사이클에서 모든 픽셀의 16-비트 디지털화가 이뤄진다. 카운터가 2⁸씩 증분하는 경우(0, 256, 512 ...), 동일한 하드웨어를 이용해, 256 클록 사이클에서 모든 픽셀의 8-비트 디지털화가 이뤄질 수 있다. 2⁴씩 증분되는 카운팅(0, 16, 32 ...)이 4K 클록 사이클에서 12-비트 디지털화를 이룰 것이다. 이 방식에 의해, 낮은 해상도에서 빠르게 디지털화하고, 높은 해상도에서 느리게 디지털화하기에 충분히 유연한 장치가 얻어진다.

대부분의 카운터의 경우처럼, 바로 이전에 설명된 바와 같이 카운터 증분은 변경되거나, 미리 로딩될 수 있으며, 또는 카운터가 단지, 지정 시퀀스로 카운트를 로딩하기 위한 래치로서 사용될 수 있다. 카운트 시퀀스는 지정되고, 온 칩 메모리에 저장된 것이거나, 또는 오프-칩일 수 있다. 즉, 카메라 또는 그 밖의 다른 장치 상의 로컬 메모리에 저장된 것이거나, 필드 프로그래머블 게이트 어레이(FPGA) 또는 제어기에 의해 발생된 카운트로부터 온 것일 수 있다.

도 13은 DAC 램프와 샘플링된 비디오 레벨 신호를 겹친 것을 보여주는 차트이며, 동일한 비디오 값의 연속되는 샘플 주기에 대한 누적 캡처되는 카운트(즉, 오버샘플링)의 효과를 보여주도록 도시되었다. 이 예에서, 동일한 비디오 값, 즉, 픽셀 값이 4회 샘플링된다. DAC(20)로부터 발생된 램프는, 앞서 설명한 바와 같이, 램프가 비디오 신호의 레벨(여기서, 수평선으로 나타남)을 교차할 때마다, 카운터/래치(24)에서 카운트를 발생시킨다. 카운터/래치는 리셋되지 않고, 매 번 누적 카운트를 발생시키는 것을 재개한다. 도시된 바와 같이, 첫 번째 샘플에서, 이 비디오 레벨은 샘플 1에 대해 3240의 카운트를 생성하며, 그 후, 샘플 2, 3 및 4에서, 누적 카운트는 6483, 9727 및 12968이다. 여기서, 카운터(24)는 14-비트 리플 카운터(fourteen-bit ripple counter)이며, 최하위 2 비트를 폐기하고, 상위 12 비트만 이용함으로써, 값은 3242의 카운트로서, 직접 판독된다, 즉, 사실상 4분주 연산(divide-by-four operation)이다. 다른 한편으로는, 매우 낮은 빛 레벨의 연산에 있어서, 하위 12비트를 이용하고 상위 2비트는 무시함으로써, 4개의 샘플이 누적 총계가 판독될 수 있다.

도 7은 본 발명에 따르는 에어리어 센서(area sensor)의 바람직한 하나의 실시예이며, 이 실시예에서, 도 3과 도 5 실시예 모두의 특징이 포함되어 있다. 이전 실시예들과 공통되는 요소들은 동일한 참조 번호로 식별되고, 이들 공통되는 요소에 대한 상세한 설명은 생략된다. 비디오 레벨 카운터/래치(24a)와 블랙 레벨 카운터/래치(24b) 모두뿐 아니라, 제 2 레벨 카운터/래치(26a 및 26b)까지 존재하여, 변환 스테이지를 파이프라이닝하여, 이전 로우에서 블랙 및 비디오 레벨을 판독하는 동안, 시간 및 오프셋 보상 변환 모두 가능해진다. 이러한 바람직한 실시예를 위한 변환 시간은 2^N+2^M 클럭 사이클이지만, 이 시간은 제 2 레벨 카운터/래치 뒤에 가려지고(hidden), 판독 시간과 동시에 존재한다. 이 실시예에서, 간단하게 나타내기 위해, 이 도면은 카운터(24a, 24b, 26a 또는 26b)를 구성할 플립-플롭의 전체 세트를 나타내기 위해 단일 DFF를 도시한다. 이 실시예에서, 각각의 컬럼에, 픽셀(12a, 12b, ... 12n)이 존재하며, 여기서 픽셀들은 서로 다른 연속되는 로우에 위치한다. 래치/카운터(24a 및 24b)는 하나의 동일한 로우 내 복수의 샘플을 합산할 수 있을 뿐 아니라, 서로 다른 로우에서 픽셀 값들을 합산할 수 있다.

도 7의 카운터(26a, 26b)가, 동일한 로우 또는 서로 다른 로우의 복수의 샘플들을 합산하기 위해 사용될 수 있다. 이는, 현재 선택된 로우(가령, 픽셀(12a)이 있는 로우)로부터의 카운터 값을 유지하고, 다음 번 로우(가령 픽셀(12b)이 있는 로우)를 선택하고, 리-샘플링함으로써, 이뤄진다.

도 8은 본 발명에 따르는 리니어 센서의 또 다른 실시예이며, 여기서, 픽셀(12a 내지 12n)의 선택된 로우로부터의 감지 노드가 비교기(22)의 입력으로 직접 인가된다, 즉, 입력이 비교기 입력 신호와 동일하다. 이 구성은 회로의 크기와 소모 전력을 감소시킨다. 이 실시예에서, 컬럼 증폭기(14)는 존재하지 않는다. 나머지 요소들은 이전 실시예에서 식별된 것과 동일하다.

도 9는 디지털 판독 구조의 대안적 구현예이며, 여기서, 순차적 선택 신호가 생략되고, 셀렉터 스위치(41)를 제어하는 업데이트 신호 Transfer와 유사한 컬럼-와이드-신호(column-wide-signal)로 대체된다. 블랙 및/또는 비디오 레벨 리플 카운터(둘 모두, 단일 카운터 래치(42)로 표현됨)가 판독되어, 스태틱 또는 다이내믹 DQ 플립-플롭(43)의 세트로 제공되며, 판독 클럭 신호(44)를 이용하여 블랙/비디오 레벨이 하나의 DQFF(43)로부터 다음 번 DQFF로 이동된다. 이 기법의 이점은, 멀티플렉싱을 위한 어떠한 와이드 디지털 버스도 존재하지 않는다는 것이며, 따라서 판독 속도가 훨씬 높아질 수 있다는 것이다.

일부 관심 화상 영역(picture area)에서 높은 비트 해상도를 얻고, 덜 관심 있는 영역에서는 낮은 해상도를 얻기 위해, 디지털 후-프로세싱 알고리즘(digital post-processing algorithm)이 사용될 수 있다. 카운터가 특정 카운트 값의 범위 내에서는 한 번에 1 단계씩 증분하고, 또 다른 카운트 값 범위 내에서는 카운터 증분이 2배가 되고, 또 다른 카운트 값 범위 내에서는 증분이 다시 2배가 되는 등의 본 발명의 회로를 이용하여, 이와 동일한 이점이 이뤄질 수 있다. 이는 디지털화된 값에, 예를 들어, 거의 블랙에서 16비트, 다크에서 15비트, 그레이에서 12비트, 화이트에서 8비트의 해상도를 제공하는데, 이때, 최종 변환 시간은 64K 클럭 사이클보다 훨씬 더 짧다. 높은 N 및 M에 대하여, 변환 시간이 길어질 수 있다. 높은 해상도가 중요하지 않는 이미지의 부분의 해상도를 낮춤으로써, 이 시간이 크게 감소될 수 있다. 더 높은 해상도 영역은, 구체적 적용예에 따라, 그레이 영역, 다크 영역, 또는 브라이트 영역일 수 있다.

도 9A는 D 플립-플롭 배열을, 픽셀 샘플링 단계 동안 사용될 리플 카운터(24)로서 구성하고, 그 후, 상기 D 플립-플롭 배열을 저장된 데이터를 시퀀스로 클로킹하기 위한 시프트-레지스터로서, 전자적으로 재구성하기 위한 아키텍처를 도시한다. 또한 시프트 레지스터로서 사용되는 하나의 DFF 카운터 래치 비트의 세부사항이 도시된 도 9B와, 초기에 카운터로서 사용되고, 그 후 시프트 레지스터로 재구성되는 카운터/래치의 타이밍을 설명하기 위한 도 9D(도 9D-1 내지 도 9D-9로 구성)를 참조한다.

도 9A에서, D 플립-플롭(64)이 2진 카운터, 즉, 리플 카운터용으로 사용되기 위해 연결된다. 여기서, 카운터(24)는, 예시로서, 4-비트 카운터로 나타나지만, 실제 구현에서, 임의의 원하는 비트 수를 가질 수 있다. 여기서 2 컬럼 회로(컬럼(90)과 컬럼(92))가 도시된다. 도시되지 않은 나머지 컬럼은 유사한 구성을 가질 것이다. 또한 이 실시예에서, 적용예에 따라 포함되거나 생략될 수 있는 선택사항인 외부 래치(94)의 세트가 도시된다. 모든 카운터/래치가 D형 플립 플롭으로 형성되며, 동일한 회로 로딩을 가진다. 카운터에서 사용되는 비트 수, 카운터 구성, 및 제어 로직은, 원하는 대로 변경될 수 있으며, 이를 위한 기법 및 옵션이 해당 업계 종사자에게 이용 가능할 것이다. 램프 주기 샘플 시간 동안 카운터(24)는 클럭 펄스를 카운팅한다. 도 9A와 도 9B에 도시된 바와 같이, D 플립 플롭(64)은, 카운터 비트로서 사용될 때, q, 즉, 역-q 출력(70)에서부터 D 입력으로의 피드백 연결과, DAC 카운터 클럭, 또는 이전 비트 q 출력으로부터의 입력 클럭 노드(68)를 가진다. 도 9B에서 나타난 바와 같이 카운터 비트 노드로서 구성되도록, 노드(68 및 70)는, 연속성을 제공하기 위해 래치 제어 신호(62)를 활성화(enable)되게 하고, 판독 신호(60)를 비활성화(disable)되게 한다. D 플립-플롭(64)이 래치된 카운터 값을 클럭킹하도록 시프트 레지스터로서 구성될 때, 래치 신호(62)가 비활성화되고, 읽기 신호(60)가 활성화된다. 이는 각각의 비트 레벨에 따라 인접한 컬럼들을 연결한다.

도 9B에 도시된 바와 같이, 예를 들어, 노드(72) 상의 인접 컬럼 비트가 컬럼 n-1로부터의 카운트를 래치하고, 컬럼 n의 레지스터로 공급한다. 그 후, 시프트 레지스터로 사용될 때, 컬럼 n+1은 노드(72)를 컬럼 n+2로 구동한다. D 플립 플롭(64)은 리셋 제어 노드(74)를 이용하여 리셋되어, 새로운 사이클을 시작하거나, 적정한 때에 래치된 값을 비운다.

도 9C-1 내지 9C-10은 도 9A의 배열의 타이밍을 도시한다. 카운터/래치 회로(24)의 타이밍이 도 9C-1 및 9C-2의 시작에서 설명되며, 비교기(22) 출력의 타이밍을 나타내는데, 이는 비교기가 제 1 및 제 2 컬럼 변경 상태에 대해 출력할 때를 나타낸다. 도 9C-3은 컬럼 카운터/래치 요소(90 및 92)가 그들의 카운트 값을 누적한 후 상태를 변경하는 래치 제어 신호 LATCH를 도시한다. 도9C-4는 클럭 신호 COUNTER_CLK의 클럭 펄스 타이밍을 도시하고, 도 9C-5 및 9C-6은 컬럼 카운터/래치 요소(90 및 92)에서의 카운트의 누적을 도시한다. 도 9C-7은 판독 클럭 펄스 신호 READ_OUT_CLK의 타이밍을 도시하며, 도 9C-8은 판독 제어 신호 READ의 타이밍을 도시하고, 도 9C-9는, 카운터/래치(24)가 시프트 레지스터로서 사용될 때 컬럼 90 및 92의 픽셀 값의 전송 타이밍을 도시한다. 마지막으로, 도 9C-10는 리셋 신호 RESET의 타이밍을 도시한다.

여기서 나타난 예시에서, 리셋 신호 RESET이 로우(low)일 때, 카운터 래치를 리셋함으로써, 타이밍은 시작된다. 카운팅하기 위해, 래치 신호 LATCH는 하이이고, 판독 신호 READ는 로우이다. 그 후, 컬럼 카운터/래치가 DAC 카운터 클럭 신호 COUNTER_CLK를 카운팅하고, 비교기 신호가 하이가 될 때(도 9C-2 및 9C-3), 매 컬럼에 대해 카운트가 캡처된다. 제 1 컬럼(90)이 최종 카운트 03(16진법 수)을 래치하고, 제 2 컬럼(92)이 최종 카운트 A(16진법 수)를 래치한다. 판독 제어 신호 READ를 활성화시키고, 래치 제어 신호 LATCH를 비활성화시킴으로써, 카운터/래치가 시프트 레지스터로서 재구성된다. 그 후, 다음 번 판독 클럭 신호 READ_OUT_CLK가 컬럼(90 및 92)의 카운트를, 레지스터 출력 버스(98)의 출력으로의 라인 아래로 시프트한다. 먼저, 값 03이 시프트(shift)되고, 뒤 이어 판독 클럭 펄스 READ_OUT_CLK가 값 A를 출력 버스(98)로 시프트한다.

도 10은 변환 시간을 단축하기 위한 기법을 도시하며, 여기서, 카운터(16)는. 비트 해상도가 블랙 근처에서 가장 높고(가령, 16-비트), 변환되는 픽셀이 밝아질수록 비트 해상도가 감소(가령, 10-비트)하도록 하는 증분 계단으로 카운팅하도록 만들어질 수 있다. 변환은 선형으로 이뤄지지만, 결과는, 밝은 픽셀에서 의도적으로 코드가 빠진 디지털 비디오이다. 이 실시예는 비디오가 뒤 이은 게인 스테이지(gain stage)(화이트 밸런스, 컬러 컨볼루션 등), 또는 감마 룩업 테이블(gamma lookup table)(CDS를 위한 선택적 블랙-레벨 샘플링이 도시되지 않음)의 대상이 되는 경우에 바람직하다. 이는, 카운트 소스(19)로부터의 카운트를 도시된 디지털화 패턴에 따라 지정 시퀀스로 삽입함으로써, 이뤄질 수 있다.

도 11은 또 다른 대안적 기법을 도시하며, 카운터(16)가 선형적(linear) 카운트를 제공하는 동안 DAC(20)가 기하급수적(exponential) 전압 출력을 가질 때, 컬럼 당 ADC의 출력을 나타낸다. 결과는 감마-보정(gamma-correct)된 디지털 비디오 출력이다. DAC에 대한 카운터의 관계가 비-선형인 또 다른 실시예가 본 발명에서 가능하다. 이는 DAC(20)에 카운트 소스(19)로부터의 카운트의 시퀀스를 제공함으로써 이뤄질 수 있다.

도 12를 참조하면, 또 다른 구체적 실시예가, 기준 레벨 소스(101)와 관련하여 비교기로서 기능하도록 재구성되는 능동 컬럼 센서 장치(100)(세부사항은 특허 제6,084,229호에 기재되어 있음)를 이용한다. 이 실시예에서, (예컨대, 미국 특허 제6,084,229호에서 도 2와 관련해 설명된 것과 같이) 능동 컬럼 센서를 위한 피드백 경로가 제거되어 있으며, 기준 신호 또는 기준 레벨 소스(101)가 연계된 연산 증폭기(105)의 입력(103) 중 하나로 연결된다. 연산 증폭기(105)의 출력은 연계된 래치/카운터(24)를 제어한다. 능동 컬럼 센서(100)의 나머지 부분, 가령, 내부 구성요소와 증폭기(105) 및 픽셀(107)의 동작은, 미국 특허 제6,084,228호에 기재된 것과 동일하다(상기 미국 특허의 전체 내용은 본원에서 참조로서 포함되며, 본원에서 상세히 기재될 필요는 없을 것이다). 입력된 또는 수집된 신호가 픽셀(107)로부터 수신될 때, 기준 레벨 소스(101)에 의해 제공되는 기준 신호에 비교되도록 능동 컬럼 센서가 재구성된다. 증폭기(105)의 개방 루프 이득에 의해, 2개의 입력 신호들 간 차이가 증폭되고, 이로써, 출력이 증폭기(105)의 최대 양의 한계 또는 최대 음의 한계로 슬루(slew)될 수 있다. 일부 아날로그-디지털 변환기 아키텍처에서 종종, 비교기가 제 1 스테이지로서 사용된다. 특정 실시예에서, 출력 재구성 회로가 기준 레벨 소스(101)일지라도, 그 밖의 다른 유형의 출력 재구성 회로가 또한 사용될 수 있는데, 가령, 적분기 회로, 또는 이득을 갖는 회로가 있다(그러나 이에 국한되지 않음). DAC(20)로부터의 램프 AnalogRamp가 기준 레벨 소스(101)를 위한 기준 레벨로서 기능할 것이다.

많은 유형의 디지털 후-프로세싱 알고리즘(가령, 디지털 이득 및 감마 보정)을 이용하여, 블랙 근처에서는 높은 비트 해상도를 갖고, 화이트 근처에서는 낮은 비트 해상도를 갖는 것이 바람직하다. 이는, 특정 카운트 값까지 카운터가 “1”씩 증분하고, 상기 특정 카운트 값에서, 다음 번 특정 카운트까지 카운트 증분값이 2배가 되며, 상기 다음 번 특정 카운트에서, 카운트 증분값이 다시 2배가 되는 등의, 이전 문단에서 기재된 것과 동일한 하드웨어를 이용해 이뤄질 수 있다. 이는 디지털화된 값이, 예를 들어, 블랙(black) 근방에서는 16비트, 다크(dark)에서는 15비트, 그레이(gray)에서는 12비트, 화이트(white)에서는 8비트의 해상도를 가지며, 최종 변환 시간이 64K 클록 사이클보다 훨씬 낮다.

본 발명의 기법은, 원하는 세부사항을 제공하기 위한 필요에 따라, 아주 어두운 영역에서, 또는 아주 밝은 영역에서, 또는 중-그레이(mid-gray) 영역에서 더 작은 카운팅 증분값을 이용함으로써, 인트라-신 다이내믹 레인지(intra-scene dynamic range) 개선을 위해 이용될 수 있다. 이는 전체 이미지 품질의 손실 없이, 그리고 소모 전력, 회로 복잡도, 비용의 증가가 전혀 없이, 보통의 노출 기법보다 우수한 품질 개선을 제공한다. 이러한 유형의 개선된 다이내믹 레인지 기법은 이중 기울기형(dual-slope), 또는 대수형(logarithmic) 픽셀을 필요로 하지 않고, 또한 외부 프로세싱도 필요로 하지 않는다. 이러한 특징은 보안 카메라에 대해 매우 유리한데, 가령, 이러한 특징에 의해, 카메라가 그림자진 지역을 찍고, 이미지 세부사항을 수집할 수 있다.

판독의 속도를 높이기 위한 또 다른 방식이 복수의 병렬 비디오 버스를 이용할 수 있다. 한 가지 구현예가 모든 홀수 픽셀에 대해 하나의 디지털 비디오 버스를 이용하고, 모든 짝수 픽셀에 대해 또 하나의 디지털 비디오 버스를 이용한다. 또 다른 구현예는 픽셀 1 내지 Y에 대해 하나의 버스를 이용하고, 픽셀 Y+1 내지 2*Y에 대해 또 하나의 버스를 이용하는 등의 방식을 이용할 수 있다. 그 후, 디지털 값이 칩 외부로 전송되기 바로 전에, 하나의 단일 비디오 스트림으로 멀티플렉싱될 수 있다.

디지털 형태로 된 비디오 신호를 이용하는 작업의 상당한 이점은, 버스가 래치 또는 플립/플롭에 의해 분리되어, 비디오 신호를 파이프라이닝하고, 따라서 판독 시간을, 단 하나의 버스 레벨을 차지하는 데 걸리는 시간까지로 감소시킬 수 있다는 것이다.

본 발명이 선택된 바람직한 실시예와 관련하여 기재되었지만, 본 발명이 이러한 실시예에 국한되는 것은 아님이 자명할 것이다. 많은 변형물과 동등물이 해당업계 종사자들에게 자명할 것이다.

Claims (11)

1. 픽셀들로 구성된 배열(array)로부터의 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치에 있어서, 상기 배열은 복수의 컬럼(column)과 적어도 하나의 로우(row)로 형성되며, 각각의 컬럼은 적어도 하나의 픽셀(12)을 가지며, 각각의 컬럼은 각자의 픽셀 값을 제공하며; 클럭 신호의 소스(17)가 클럭 신호를 지정 속도(rate)로 제공하며; 카운트의 소스(19)는 일련의 카운트 값을 지정된 시퀀스로 제공하며; N-비트 카운터(16)는 클럭 신호의 소스(17)로 연결되는 클럭 입력을 가지며; 상기 N-비트 카운터로 연결되는 N-비트 DAC(20)는, 상기 N-비트 카운터의 카운트에 대응하는 레벨을 제공하는 램프(ramp) 출력을 가지며; 복수의 비교기 각각이 하나씩의 컬럼과 연계되며, 복수의 비교기 각각은, 각각의 펄스 값을 수신하도록 연결된 하나의 입력과, 상기 N-비트 DAC(20)의 램프 출력을 수신하기 위한 하나의 입력을 가지고; 복수의 디지털 카운터 소자(24) 각각은, 각각의 컬럼의 비교기(22)로 연결되어 있는 입력을 가지며, 각자의 픽셀 값에 대응하는 값까지 카운팅-업(count up)하며; 비디오 출력 버스(29)가 디지털 출력 비디오 신호를 제공하고,
   상기 복수의 디지털 카운터 소자는 디지털 저장 요소(64)들로 구성된 배열로서 형성되며, 상기 디지털 저장 요소(64) 각각은, 하나씩의 컬럼과 연계되며, 상기 클럭 신호의 소스로도 연결되고; 복수의 디지털 저장 요소 각각은 LATCH 신호와 READ OUT 신호를 수신하기 위한 제어 입력을 포함하는데, 상기 LATCH 신호는 인가될 때, 각각의 컬럼에 할당된 디지털 저장 요소가 각자의 픽셀 값에 대응하는 값을 저장하기 위해 클럭 신호를 카운팅하며, 상기 READ OUT 신호는 인가될 때, 저장 요소의 배열이 시프트 레지스터(shift register)로서 설정되고, 한 컬럼에서 다른 한 컬럼 및 비디오 출력 버스로 상기 저장 요소의 내용(content)을 순차적으로 전송하는 수단으로서 기능함으로써, 상기 디지털 비디오 신호를 생성하며,
   디지털 저장 요소(64)는, 블랙 레벨 디지털화 동안과 비디오 레벨 디지털화 동안 서로 반대 방향으로 카운팅하거나, 블랙 레벨 디지털화 동안 하나의 방향으로 카운팅하고, 그 후 최종 카운트를 보수화하여, 최종 카운트의 2의 보수를 얻으며, 그 후, 비디오-레벨 디지털화 동안 다시 상기 하나의 방향으로 카운팅하여, 이에 따라, 2의 보수 연산으로부터 도출되는, 픽셀 각각에 대한 블랙 레벨과 비디오 레벨 간의 차이에 대응하는 디지털 값을 생성하는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
2. 제 1 항에 있어서, 디지털 저장 요소(64) 각각은, 리플 카운터(ripple counter)(24)로서 배열되는 디지털 카운터/래치 요소(digital counter/latch element)인 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
3. 제 1 항에 있어서, 상기 클록 신호의 소스가, N-비트 카운터(16)와 디지털 저장 요소(64) 각각에 대해 상이한 주파수로 클럭 신호를 제공하는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
4. 제 1 항에 있어서, 상기 카운트의 소스(19)가, 상기 N-비트 카운터(16)로 하나의 주파수로 카운트를 제공하며, 상기 디지털 저장 요소(64)로 상기 하나의 주파수와 상이한 주파수로 상기 클럭 신호를 제공하는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
5. 제 1 항에 있어서, 상기 디지털 저장 요소는, 동일한 픽셀의 복수의 디지털화에 대한 카운트를 다함께 래치(latch)하도록 구성되는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
6. 제 5 항에 있어서, 상이한 아날로그 이득을 얻기 위해 상이한 카운트 시퀀스를 이용하여 동일한 픽셀의 복수의 디지털화가 이뤄지는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
7. 제 1 항에 있어서, 상기 디지털 저장 요소(64)는 카운터/래치 요소이고, 2개의 상이한 픽셀 로우(row)로부터 비디오 데이터를 나타내는 카운트들을 다 함께 래치(latch)하도록 구성되는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
8. 제 7 항에 있어서, 상기 2개의 상이한 픽셀 로우가 2개의 상이한 적분 주기(integration period)를 갖는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
9. 제 1 항에 있어서, 상기 N-비트 DAC(20)가 배열의 상이한 픽셀 로우에 대해 상이한 기울기(slope)의 램프(ramp)를 제공하는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
10. 제 1 항에 있어서, 상기 N-비트 DAC(20)가 배열의 상이한 픽셀 컬럼에 대해 상이한 기울기(slope)의 램프(ramp)를 제공하는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.
11. 제 1 항에 있어서, 픽셀 배열은 능동 컬럼 센서(active column sensor)의 형태로 되어 있으며, 컬럼 각각은, 비교기(22)로서 기능하는 연산 증폭기(105)를 가지며, 상기 연산 증폭기(105)의 하나의 입력은 컬럼의 픽셀(107)과 연결되며, 상기 연산 증폭기(105)의 또 하나의 입력은 상기 N-비트 DAC(20)의 램프 출력으로 연결되며, 상기 램프 출력은 램프를 기준 레벨(101)로서 제공하는 것을 특징으로 하는 아날로그 픽셀 값을 디지털 비디오 신호로 변환하기 위한 장치.

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