CN102461158A - 每列图像传感器adc和cds - Google Patents

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Abstract

一种将模拟像素值住转换成数字的固态成像器。耦合到N位DAC（20）的计数器（16）产生与计数器的内容对应的模拟斜波。行波计数器（90，92）与每个相应列关联。列比较器（22）在模拟斜波等于像素值时门控计数器元件。计数器内容向视频输出总线馈送以产生数字视频信号。附加黑色电平读出计数器元件（26）可以产生和存储用于减少固定模式噪声的黑色电平值。可以采用附加缓冲计数器/锁存器。行波计数器可以被配置为用于捕获数字视频电平的计数器，并且然后配置为用于向输出总线钟控输出视频电平的移位寄存器。用于DAC计数器和行波计数器的时钟可以按照相同或者不同速率。

Description

每列图像传感器ADC和CDS
技术领域
本发明涉及固态成像设备，并且具体地涉及一种用显著减少的电路在阵列化基础上将模拟像素值转换成对应数字值的成像器，以及最小化定时约束的电路。本发明也涉及补偿可能在转换中存在的误差以及校正可归因于像素光传感器区域或者像素放大器的偏移误差。
背景技术
这里所用术语“阵列”指代任何种类的可重复电路并且例如覆盖区域（二维）传感器中的每列电路或者每行电路或者线性传感器（理论上为一个像素乘N个像素的区域传感器）中的整条线。替代地，术语“阵列”可以涵盖图像传感器中的每个像素。
集成电路设计中的主导因素是用于给定的电路实施的硅面积，因此良好电路设计要求尽可能使任何电路的大小最小。任何种类的阵列化电路是所用总硅面积的主要贡献者，因而对于大型阵列而言减少阵列化电路的量是有利的。存在对如下固态成像器的连续较高需求，该固态成像器具有减少的功耗、增加的读出速度、较小的线间隔、像素放大器中的较高灵敏度、较低FPN（固定模式噪声）、较高信噪比（SNR）以及较密的像素（并且因此阵列）间距（pitch）。
大多数当今的图像传感器设计采用一个或者多个模拟总线以便连续地扫描超大型阵列中存储的信号。宽总线模拟复用例如由于高电容性负载、长调稳时间（settling time）、跨总线的压降以及来自邻近电路的噪声交叉耦合而具有明显问题。同时，高电容性总线由具有如下模拟电源的电路驱动，该模拟电源将在改变总线上到新选像素的电压时受模拟电流中的骤然电涌（suffer）所困扰。模拟电流中的该电涌可能向高度灵敏的像素部位或者像素放大器电压存储节点注入大量噪声。最后，如果阵列化模拟缓冲器必须能够驱动电容总线（即使按照中等速度），它仍将需要输出级中的更高静默源电流并且该电流被乘以阵列化元件数量以产生整个阵列的所不希望的很高功耗。
如果可以每阵列化电路实施A-D转换器数字化，则可以在数字域中完成视频总线复用而抗噪声性如与模拟总线相比明显改进。如较模拟视频复用器而言，在数字视频复用器中存在很多固有的其他优点；例如数字逻辑具有明显更小的晶体管而无静默功耗；无可能导致增添固定模式噪声（FPN）的失配问题；并且数字电路提供优良电容驱动能力和用于实现流水线以便增加速度的附加能力。
模拟阵列化电路的严重问题在于在设备之间的任何失配将表现为固定模式噪声（即，从阵列中的一个电路到下一个的偏移变化）。随着像素间距减少，模拟阵列间距也减少，因为阵列中的任何不对称将显现为FPN。由于模拟阵列间距减少，所以变得难以或者不可能通过用于制成大型设备、邻近放置它们并且利用伪设备以便使附属设备在它们的电参数方面相似的通常技术来实现恰当的设备匹配。然而该问题将在数字实施中不存在。
使用有源列传感器（ACS）方式（参见2000年7月4日的美国专利6,084,229）来实质上消除CMOS和其他固态模拟成像设备中的增益变化。使用相关双采样（CDS）技术抵消来自阵列化设备的偏移误差，其中从采样的视频电压减去像素重置（黑色电平电压）。因此补偿存在于阵列化电路内的任何共模误差。常规CMOS成像器不使用如下真正的CDS，在该CDS中在曝光之前对重置电压采样并且从在曝光之后采样的视频信号减去重置电压。代之以使用DS（双采样），其中在曝光之后对视频信号采样、重置像素、然后对重置电压采样并且从采样的视频信号减去重置电压。真正的CDS消除由于重置像素而出现的热或者时间（kTC）噪声，并且也消除了放大器和像素中的偏移误差。DS消除偏移误差，但是也引入二的平方根倍之多的kTC噪声（rms）。简单（straightforward）的DS在实际实施中经常在经济上合理，因为表现为FPN的偏移误差比随机化kTC噪声更使得对扫描图像的感知降级。
现有的阵列化AD转换器通常采用逐次逼近寄存器（SAR）技术，该技术使用二分搜索算法来发现数字像素值（例如参见专利4,978,958）。N位SAR模数转换器（ADC）例如由N位模数转换器（DAC）或者相似设备、比较器、控制器和每阵列化元件的一个或者多个N位寄存器构成。因此SAR ADC受关于大小、准确性和功耗方面的缺陷所困扰。N位SAR ADC与在一个或者几个时钟周期内将信号数字化的N位Flash或者流水线Flash相比可以在2N个时钟周期内将模拟信号数字化。这些时钟周期在读出之前将信号数字化时增添线时段。
本发明例如较美国专利3,683,369的ADC而言的目的在于通过使所需阵列化模拟设备的数量最小来实现较阵列化AD转换器而言的特定益处。另外，本发明中的模拟斜波由非阵列化DAC生成，向该DAC的输入为数字计数而不是依赖于从模拟生成的斜波开始的时间并且直至斜波已经通过模拟输入电压的准确性较低的方法。
在第5,880,691号美国专利中讨论对使阵列化ADC的功率和大小较常规SAR而言最小化的尝试，其中DAC由各种大小的电容器制成并且旨在于实现功耗的明显减少。然而，这仍然是SAR设计并且消耗大量可用设备面积。
美国专利3,961,325通过使用斜波向单比较器的阵列馈送来讨论阵列化AD转换器的优点，但是着重于控制模拟生成的斜波使得它与二进制计数器同步的手段。不同于本发明，现有专利的ADC不能依赖于单个DAC以从单个计数器生成斜波，并且不能具有与数字化值完全相同的、遍及所有阵列电路中锁存的计数器值。该同步是严重问题，而在本发明中给出恰当同步。另外，现有ADC电路无法解决偏移误差或者FPN的问题。利用现有技术，难以减少数字化电路的模拟部分的大小。然而，在本发明中，可以使阵列化电路的模拟部分尽可能小而又允许更高偏移误差变化，并且阵列中缺乏恰当匹配的模拟设备不再是问题。
发明内容
因而本发明的目的在于提供一种用于将来自固态成像设备的视频像素信号转换成数字视频信号的简单技术，并且用消耗最小可用面积而且避免现有技术缺点的阵列实现片上相同效果。
本发明的另一目的在于提供一种具有阵列化ADC功能并且也补偿偏移而且消除或者减少FPN的固态成像器。
另一目的在于通过提供如下简单手段来改进采样信号的信噪比（SNR），该手段用于使用用于每列的简单计数器开发和存储与列像素值对应的数字值来过采样信号。
根据本发明的一个优选实施例，一种ADC装置将来自像素阵列的模拟像素值转换成数字视频信号。阵列例如由多列和至少一行形成，每列具有至少一个像素并且每列具有提供相应像素值的列放大器。在ADC装置中，存在N位计数器；N位DAC，连接到计数器输出或者预定计数序列的生成器。DAC具有斜波输出，该斜波输出提供与存在于计数器上的计数或者与计数输入成比例的信号、即电压电平。在一些实施例中，输出电压电平与计数的关系可以是非线性的。多个简单计数器（即异步计数器或者行波（ripple）计数器）中的每个与相应列关联。多个比较器中的每个与列放大器中的相应一个列放大器关联并且具有连接到相应列放大器的一个输入、连接至N位计数器的斜波输出另一输入和比较器输出。向逻辑元件（例如NOR或者NAND）的输入施加比较器输出和时钟信号，并且这向相应行波计数器的时钟输入端子供应钟控信号。行波计数器继续升（或者降）计数直至比较器感测到斜波电压等于列放大器的视频电平。视频读出总线跟随这些行波计数器/锁存器元件，并且开关阵列或者其他等效装置向视频输出总线选择性地传送行波计数器的内容以产生数字视频信号。在本发明中，比较阵列中的每个信号与共同斜波，并且比较器输出用来使计数器停止于与该斜波电平在它等于该列的视频信号时对应的数字计数值。将视频读出带入数字域中呈现诸多优点、诸如更高速度、更低噪声和更低功率。本发明也呈现各种数字读出方案，这些方案具有不同速度/大小折衷以及用于在数字域中完成DS以及甚至完成真正的CDS以补偿阵列中的偏移变化的手段。可以容易实现针对偏移误差（包括除了在像素放大器之间的偏移之外还由于转换出现的误差）的补偿。
ADC装置可以补偿FPN。为此，多个黑色电平读出列计数器/锁存器元件中的每个与列中的相应一列关联。每个黑色电平读出计数器/锁存器元件可以具有连接到相应比较器输出的时钟输入端子。可以向黑色电平读出总线施加该黑色电平列计数器/锁存器元件上的计数，并且关联电路与向视频读出总线传送先提到的计数器的内容同时地向黑色电平读出总线传送相应黑色电平计数器/锁存器元件的内容。减法元件连接到视频读出总线，并且黑色电平读出总线然后减去黑色电平值以消除如在列放大器之间的偏移。在一种优选模式中，计数器/锁存器元件中的每个可以包括：第一计数器装置，其具有连接到比较器的输入；以及第二缓冲计数器装置，其具有了解到相应第一计数器装置的输出的输入、门端子和连接到视频读出总线的输出。在该情况下，缓冲计数器从计数器到锁存器以电子方式重新配置以便传送数字视频输出。替代地，计数器装置可以被配置成在一个方向上计数以达到与黑色偏移值对应的值、然后在另一方向上计数以达到与列视频电平对应的值，从而自动补偿从一列到另一列的任何黑色偏移变化。每列计数器配置可以涉及可选择的升/降计数器。另一优选实施例可以是涉及配置计数器装置在一个方向上计数以达到与黑色偏移值对应的值。然后，将该值求补码（即将“0”改变成“1”以及相反）。可以将二进制一“1”与该值相加以产生原始黑色偏移值的二的补码。然后，计数在相同方向上继续以将像素电平或者视频电平数字化。在计数器上累积的组合计数达到使用二的补码算术按照原始黑色偏移值来偏移的与列视频电平对应的值。这自动补偿从一列到下一列的黑色偏移值差异。这具有简化计数器以仅在一个方向上计数的优点。可以省略添加二进制“1”的步骤，因为“1”值将表示用于每列的相等偏移。
列计数器可以用于图像在视频读出阶段期间的重新采样或者过采样。每个计数器将需要与过采样数量的对数（以2为底）相等的附加位数。也就是说，对于每列12位样本，如果每个视频读出将每个信号采样两次，则计数器将需要13位容量，对于四次过采样，计数器将需要14位容量，等等。例如，如果每个采样可以具有从零至4095的值，并且计数器用来两次计数直至4096个可能值，则存在存储直至共计8191的需要。计数器将保持共计两个样本值，并且可以进行选择以使用存储的值作为增益或者作为噪声减少。异步计数器将值存储为二进制值，并且如果使用全二进制过采样，则对每列采样的次数将是2、4、8、16等，并且无需进一步数学运算以划分计数回到下至12位水平。仅使用较高12位，并且不读出最低两位。这在效果上是除以二（或者除以四等）的运算。替代地，为了提供用于低光电平运算的增益，可以在过采样之后读出十二个最低有效位。
也可以在相同计数器上针对两行或者更多行完成针对所选行的每个像素的用于增益或者噪声减少的过采样，由此将用于两个不同行的视频电平求和。这允许两个或者更多不同行中的像素的数字求和并且允许用过采样的增益和噪声减少。如果在将两行求和之间未读出像素，则存在在更低分辨率方面的折衷，但是通常在用户益处（即更大的动态范围）方面比这更重要。在一些应用（诸如其中成像器分辨率超过对用户可用的显示能力的应用）中，将不存在显示的分辨率和增强的动态范围的损失，并且视场将保持整个成像器的视场。这在诸多应用中是有利的，因为移除非所需像素以与显示能力相适。利用该像素求和能力，将移除几个像素或者不移除像素以与显示相适。利用对成像器上的不同行求和的能力并且利用CMOS/MOS成像器在任何序列中对像素寻址和重置的能力，可以向所选各个行应用非常不同的积分时间，从而提供仍然进一步增强动态范围的能力。例如，在存在很亮区域（诸如汽车前灯）的场景中，一些像素可能快速变得饱和并且丢失细节。如果向两个不同行并且通常是相邻的行给予不同积分时间（即一行具有很短的积分时间而另一行具有典型积分时间），则两行可以被求并且仍然具有原本已经随着像素饱和而丢失的细节。如这里所用术语“相邻”可以依赖于应用和所用滤色器装置类型。对于Bayer颜色装置，例如用于具有红色滤波器的像素的相邻像素实际上是针对相同列的分开的两行。对于带状滤色器装置，相邻像素将通常在物理上相互接触。在效果上，DAC输出斜波的斜率可以被编程为使得斜率对于不同像素行而言不同。替代地，输出斜波可以对于相同列中的不同像素而言不同。
另外，由于数模转换器或者DAC常是可编程的，所以用户可以在同行的读取之间或者在不同行之间改变斜波增益以与颜色灵敏度匹配或者增强用于低和高光电平图像的DAC斜波范围。成像器可以生成一个斜波或者并行生成两个或更多斜波。这可以使用多个DAC或者单个可编程DAC。如果应用需要多个斜波（例如针对不同滤色器的像素的斜波增益调整），但是其中应用的大小和功率限制仅允许单个DAC，则DAC斜波输出可以并行分成两个或者更多斜波。这可以涉及具有不同缓冲增益的斜波信号，这些增益如果需要则可以是单独可编程的。可以用简单可编程源跟随器（follower）电路或者可编程运算放大器实现缓冲。
在另一实施例中，计数器架构允许触发器（flip-flop）阵列（即DFF阵列）在像素采样期间作为行波计数器，并且然后作为的用于依次钟控输出（clock out）存储数据的移位寄存器，即作为顺序数字输出总线。
使用配置为行波计数器的触发器允许用最小有源元件和最小金属化导体尽可能简单地构造数字成像器的处理电路，因此占用尽可能小的半导体材料面积。
通过考虑将结合附图阅读的对所选优选实施例的下文描述可以实现并且将清楚本发明的上述和诸多其他目的、特征和优点。
附图说明
图1是根据本发明一个优选实施例的采用阵列化ADC的固态成像器的示意电路图。
图2A至2D是用于说明该实施例的操作的信号图。
图3是本发明另一实施例的示意电路图。
图4A至4G是用于说明该实施例的操作的信号图。
图5是本发明另一实施例的示意电路图。
图6A至6F是用于说明该实施例的操作的信号图。
图7是另一实施例的电路图。
图8是该实施例的线性成像器的图。
图9是另一实施例的图。
图9A和9B是用于说明计数器/锁存器元件的操作的示意图。
图9C-1至图9C-10是用于说明如图9A和9B中所示计数器/锁存器元件的操作的信号图。
图10和图11是用于说明本发明的非线性实施的图。
图12图示了本发明的一个实施例，其中有源列传感器被重新配置为比较器。
图13是示出了捕获针对多个样本的计数的信号图。
具体实施方式
参照附图并且起初参照其图1，示出了阵列化固态成像器10，该成像器并入采用N位计数器和DAC来生成模拟斜波的N位ADC转换设施。计数器可以接收直接钟控脉冲或者可以接收依预定序列提供的连串计数。
在该成像器10中，存在每个都包括一个或者多个像素12的多个列。在该情况下，像素12表示相同列的一个或者多个像素，并且每个像素12与列放大器14的输入连接。像素重置线也连接到每个列放大器14的重置输入。N位计数器16对从时钟脉冲生成器17供应的时钟信号升计数，并且计数器16在计数器输出总线18上供应数字计数值，该计数器输出总线18供应DAC或者数模转换器元件20的输入。为求简化，相同的时钟脉冲生成器17用于计数器/锁存器24和DAC 20两者。用户可以采用不同时钟脉冲生成器来增添灵活性。时钟生成器可以具有不同频率，同时仍然是可操作的。在该实施例中，低计数值对应于视频暗或者黑色值，而高计数值对应于白色。DAC 20创建随着每个计数而递增逐步上升的斜波电压输出，并且然后循环或者重置并且生成另一斜波。为求简化而并未示出到锁存器/计数器元件的重置信号。每列具有比较器22，每个比较器22具有从DAC接收斜波信号AnalogRamp的一个输入和从关联的像素放大器14接收模拟像素值的另一输入。一旦斜波信号电平等于或者超过来自关联像素放大器14的像素电压，比较器22就将状态例如从“0”改变成“1”。对于每列，存在逻辑门23，该逻辑门23具有由比较器22馈送的一个输入和从时钟生成器17接收时钟脉冲的一个输入。每列也具有可以构成简单行波计数器或者异步计数器的列计数器/锁存器电路24，该电路的时钟输入耦合到逻辑门23的输出。列计数器/锁存器电路24中的每个升计数直至逻辑门23的来自比较器22的输入改变状态，此后时钟信号被逻辑门阻止并且列计数器保持与在斜波电压等于像素电压的时刻的N位计数器16上的计数对应的值。然后，向视频读出总线逐列地传送针对每列的计数作为数字像素值。响应于相应列选择信号，一次一个地门控列选择开关30，使得出现于读出总线28上的数字信号对应于相应像素提供的视频的模拟值。该数字视频信号具有较模拟视频处理而言的如前文提到的诸多优点。
模拟斜波由计数器16和N位DAC 20生成并且与来自遍及整个阵列的像素放大器的视频电压比较。如果模拟斜波电压低于像素放大器信号，则每个比较器22使关联列计数器/锁存器24透明，使得当模拟斜波已经通过特定像素放大器电压时，对应列计数器/锁存器24保持当斜波电压等于放大器电压时存在的计数值。在该数字化方案中，如与在SAR-DAC中的N个周期相比需要2N个周期的转换时间。在该图中未示出假信号（glitch）移除（以防在计数器改变时锁存）。
比较器22可以是简单开环运算放大器、但是优选地可以具有寄存式结构或者滞后以免输出上的噪声抖动，其可能在计数器转变期间意外地锁存列计数器/锁存器24，这可能引起错误转换。替代地，可以通过修改ACS缓冲器或者其他放大器结构来执行比较器功能。呈现使比较器偏移误差（在负与正输入之间的电压差固定时的输出转变）最小化或者避免输出抖动（当输入稳定时由于时间或者系统噪声所致的比较器输出转变）的现代比较器结构超出本发明的范围。在该背景中，比较器可以是比较两个电压以产生控制信号的任何装置。像素或者列放大器14旨在参考提供与在曝光时间期间的传入光量对应的电压或者电压序列的任何单个像素或者单列像素。
如前文提到的那样，在阵列中的像素12可以物理上是向关联列放大器14馈送的一个像素或者一列像素，该列放大器14将来自像素的信号转换成电压。放大器14（或者替代地是像素12）可以被重置为黑色电平，并且被采样和保持（sampled-and-held）以维持独立于传入光的恒定输出电压。比较器20比较保持的电压与模拟斜波电压以及输出控制数字计数器/锁存器24中的相应一个的它们的输出。比较器输出用作锁存器使能，LE。如果LE为低，则计数器/锁存器24根据上述实施为透明。可以通过在正确序列中用脉冲发送Col_Select信号在数字视频总线上已经完成转换之后依次读出计数器/锁存器24。
源电路19生成可以以预定序列供给计数器16的N位计数而不是让计数器16通过单位递增来简单地升计数。这允许如下文将更详细讨论的那样按照非线性速率将视频信号数字化。计数源19可以基于嵌入式程序、通过参考查找表或者根据外部源输入来生成N位计数序列。
可以在图2A、2B、2C和2D中说明该装置的操作。这些图示意地并且按照小比例示出了成像器10的操作，并且波形图示出了3位ADC的例子，其中三个放大器电压“PixAmp”被采样和保持以维持恒定电压。向像素放大器14施加采样和保持信号（图2A）。在跨阵列的所有像素放大器14在该脉冲的时间期间改变成它们的新像素值。一旦保持放大器电压，计数器就开始从0到2N-1计数，并且比较所得斜波电压（AnalogRamp-图2C）与遍及阵列的保持电压以锁存计数器值。在上例中，三个放大器输出如图2中所示的相应像素电压（即PixAmp1、PixAmp2和PixAmp3），并且这些分别将PixAmp1数字化为“5”、PixAmp2为“2”以及PixAmp3为“4”。“LE”的如图4D中所示外部门控（或者定时）将确定是应当锁定在斜波已经通过之前还是之后的计数器值并且同时防止假信号偏斜在改变过程中的计数（未示出）。一旦AD转换的所有2N个周期已经完成，就可以在所得视频总线上依次读出计数器/锁存器的内容（示出为Readout_clock-图4B）。
图像传感器中的主要问题之一在于由于固定偏移变化所致的固定模式噪声或者FPN。根据本发明的另一方面，这里呈现一种用于减少或者消除FPN的方案，该方案将电路的完全相同部分用于补偿那些偏移变化。放大器电压可以视为视频信号、黑色电平和FPN之和。当视频信号仅依赖于像素上的光时，黑色电平在整个阵列内恒定，并且FPN是跨阵列的偏移变化。当重置像素时，从构成像素输出的和中移除视频信号。可以从相应像素输出减去黑色电平加上在重置时的偏移以补偿偏移并且因此移除FPN。这可以通过取得像素输出的数字值并且减去偏移的数字值来以数字方式实现。FPN具有远比视频信号更小的动态范围，因此如果在已经重置像素或者放大器之后再次运行AD转换，则可以单独锁存FPN并且在读出期间从数字化视频以数字方式减去FPN。可以在明显更小数量的时钟周期内执行FPN数字化。FPN动态范围更低的主要益处在于计数器仅需产生从黑色-FPN/2到黑色+FPN/2的斜波并且因此使用N位的小部分，即“M”位，其中M<<N。
如图3中所示，成像器10’的一个实施例适于补偿固定模式噪声或FPN，并且与先前实施例一样采用如关于图1的实施例描述的那样工作的具有关联像素放大器14的成列布置的像素12的阵列、时钟脉冲生成器17、N位计数器16、计数器输出总线18、N位计数源19、输出模拟斜波的N位DAC 20、列比较器22、逻辑门23和视频计数器/锁存器元件24。此外还存在另一组计数器/锁存器元件124和第二组逻辑门123。第二组计数器/锁存器元件计数和保持与N位计数器16在重置期间的内容对应的值。该值是列像素和像素放大器偏移的数字表示。为此，存在处于每列的比较器22与向作为N位锁存器的关联视频计数器/锁存器元件24和可以是更小M位锁存器的关联偏移计数器/锁存器元件124供应时钟脉冲的逻辑门23和123的输入之间的解复用器122。向视频读出总线28依次馈送计数器/锁存器24的输出，并且向黑色读出总线128馈送计数器/锁存器124的输出。这两个导致数字减法元件32，该数字减法元件32输出偏移校正的视频或者CDS数字视频信号。为求简化而未示出到锁存器/计数器元件的重置信号。
可以在图4A至4G的波形图中说明采用该CDS方案的该实施例，其中在3位视频数字化（图4C）之后为2位FPN数字化。采样和保持信号（图4A）以及Readout_Clock信号（图4B）如结合第一实施例描述的那样出现于所示时间处。视频输出受制于钟控的计数器输出COUNTER（图4E）并且如指示为数字值ADC_Col1、ADC_Col2和ADC_Col3那样被门控接通和关断。一旦视频数字化已经完成，像素12（和/或像素放大器14和/或锁存器/计数器24）就重置（图4D）为[黑色电平+FPN]（图4C），以及与AnalogRamp电压比较的那些电压并且如指示为数字值Bk_Col1、Blk_Col2和Blk_Col3（图4F）那样数字化成相应计数器/锁存器元件124。同时读出并且向数字减法元件32馈送ADC_Colx和Blk_Colx以从video_signal+black_level+FPN移除black_level+FPN，并且因此仅输出纯视频信号。由于在黑色数字化中仅需减少的位数，所以向总体线时间增添很少时钟周期以实现FPN减少。
描述的CDS为DS而并非真正的CDS；真正的CDS要求黑色电平在像素曝光之前被数字化并且存储直至用于从以后数字化的视频信号中减去。无噪声并且实质上未消耗功率的数字锁存器构成优良存储器单元并且提供在数字化和存储黑色电平之时重置像素的线性传感器方法。然后可以执行像素曝光从而保持放大器输出。随后数字化放大器输出并且与先前存储的黑色值组合。这从每个对应数字化的视频电平减去黑色电平和偏移以产生真正的CDS解决方案。在先前的区域传感器中，必须为整个阵列而不是一次仅一条线存储黑色电平。但是这里由于黑色电平已经为数字形式，所以可以将存储器阵列用于在像素重置期间存储每像素仅M位来实施真正的CDS。
在图5中图示了另一实施例，其中第二层锁存隐藏2N个时钟周期的转换时间。这里和在先前实施例中呈现的相同元件用相同标号来标识，并且可以省略对那些元件的描述。这里引入一组第二电平计数器/锁存器26以在转换周期结束时将视频电平计数器/锁存器24流水线化。这里响应于传送更新信号Transfer来锁存第二计数器/锁存器26。换言之，第一层数字视频计数器/锁存器24可以在上述转换时间（2N个时钟周期）期间与从先前行或者线（即从第二电平计数器/锁存器26）读出转换的视频电平同时地转换视频电平。这使2N个时钟周期的转换时间能够在读出期间被隐藏，并且可以大量使线开销时间（即在读出一行中的最后像素与下一行中的第一像素之间的时隙）大大地最小化或者甚至可忽略不计。
就该实施例而言，采样和保持信号（图6A）、Readout_Clock（图6B）、PixelAmp1、-2、-3和AnalogRamp信号（图6C）、计数器和ADC_Col1、-2和-3（图6D）如在图1和图2的实施例中那样表现。在转换第一视频转换线或者场之后，传送信号（Transfer-图6E）出现以激励计数器/锁存器26并且向计数器/锁存器26传送视频电平计数器/锁存器24的如下内容，这些内容都包含与所有像素12或者列放大器14对应的A/D转换的数字电平。在与转换下一视频线或者场相同的时间期间将第二电平计数器/锁存器26依次选择到视频电平总线28上（图6C）。也就是说，在转换下一行像素12或者列放大器14的电压时，向Video_Bus传送先前线的数字值ADC_Store1、ADC_Store2、ADC_Store3（图6F）。
如果N位DAC用作斜波生成器，则将可能按照增量2Y运行关联计数器并且获得按照时钟周期转换的N位ADC。例如，如果16位DAC用作斜波生成器，则通过按照增量1进行计数来完成每个像素在64K个时钟周期内的16位数字化。如果计数器按照28（0，256，512……）递增，则可以用相同硬件完成每个像素在256个时钟周期内的8位数字化。按照增量24（0，16，32……）进行计数将在4K个时钟周期内实现12位数字化。该方案使一个设备灵活到足以用低分辨率快速数字化而用高分辨率慢速数字化。
关于大部分计数器，计数器增量可以如刚才描述的那样改变，或者可以预先加载计数，或者可以使用计数器仅作为用于以预定序列加载计数的锁存器。可以预先确定并且在片上的存储器中或者从片外（即在相机或者其他设备上的本地化存储器中）或者根据由现场可编程门诊类（FPGA）或者控制器生成的计数存储计数序列。
图13是示出了DAC斜波与采样的视频电平信号重叠的图，其中图示了该重叠以示出针对相同视频值的相继样本时段（即过采样）的累积捕获计数的效果。在该例子中，相同视频值（即像素值）被采样四次。如先前描述的那样从DAC 20生成的斜波在每次斜波穿越这里表示为水平线的视频信号电平时在计数器/锁存器24中生成计数。计数器/锁存器不重置，但是继续每次产生累积值。如图所示，在第一样本处，该视频电平针对样本1产生计数3240，并且然后在样本2、3和4处，累积计数为6483、9727和12968。这里，计数器24为十四位行波计数器，并且通过丢弃两个最低有效位而仅采用最高十二位来直接读出值为计数3242（即，实际上时除以四的运算）另一方面，对于极低的光电平运算，可以通过使用较低十二位而忽略较高两位来读出共计四个样本。
图7是用于区域传感器的根据本发明的一个优选实施例，其中并入图3和图5的实施例的特征。与先前实施例共同的元件用相同参考标号来标识，并且省略对那些元件的详细描述。存在视频电平计数器/锁存器24a和黑色电平计数器/锁存器24b以及第二电平计数器/锁存器26a和26b，用于将转换级流水线化并且在从先前行读出黑色和视频电平时允许时间和偏移补偿转换两者。该优选实施例的转换时间为2N+2M个时钟周期，但是该时间隐藏于第二电平计数器/锁存器后面并且与读出时间是同时的。这里为求简化，该视图示出了用于表示将构成计数器24a、24b、26a或者26b的整组触发器的单个DFF。这里，在每列中为像素12a、12b、*** 12n，像素在不同相继行中。锁存器/计数器24a和24b能够将相同行中的多个样本求和以及将不同行中的像素值求和。
图7的计数器26a、26b可以用来将相同行或者不同行的多个样本求和。这通过保持来自当前所选行（例如具有像素12a的行）的计数器值并且选择下一行（例如具有像素12b的行）、并且然后重新采样来实现。
图8是这里针对线性传感器示出的根据本发明的另一实施例，其中向比较器22的输入直接施加来自像素12a至12n的所选行的感测节点，即，输入与比较器输入信号相同。该配置减少电路的量和功耗。在该实施例中，列放大器14不存在。其余元件如在先前实施例中所示。
图9是数字读出结构的一种替选实施，其中依次选择信号被省略而替换为与控制选择器开关41的更新信号Transfer相似的列宽信号。将黑色和/或视频电平行波计数器锁存器（均由单个计数器/锁存器42表示）读入一组DQ触发器43（静态或者动态）中，并且使用读出时钟信号44将黑色/视频电平从一个DQFF 43向下一DQFF 43移位。该技术的优点在于不存在用于复用的宽数字总线，并且因此读出速度可以高得多。
数字后处理算法可以用来在感兴趣的一些图片区域中实现较高位分辨率并且在较少感兴趣的区域中实现较低分辨率。该相同益处可以用本发明的电路来实现，其中计数器在某些计数值的某些范围内一次按照一步递增，计数增量在另一计数值范围中加倍，并且增量在某些其他计数值范围中再次加倍，以此类推。这向数字化的值给予例如在黑色附近为16位、在暗处为15位、在灰色为12位而在白色为8位的分辨率，所得转换时间比64K个时钟周期低得多。对于高N和M值，转换时间可能变长。可以通过减少图像的如下部分的分辨率来大量减少该时间，高分辨率在这些部分并不重要。较高分辨率区域根据特定应用可以在灰色区域、暗区域或者亮区域中。
图9A图示了用于配置D触发器阵列作为在像素采样阶段期间使用的行波计数器24、并且然后重新电子配置它们作为用于依次钟控输出存储数据的移位寄存器的架构。也参照图9B（该图示出了用作移位寄存器的一个DFF计数器锁存器位的细节），并且参考由图9D-1至9D-9形成的图9D，该图用于说明起初用作计数器并且然后重新配置为移位寄存器的计数器/锁存器的定时。
在图9A中，D触发器64被连接用于二进制计数器，即行波计数器。这里出于示例的目的而将计数器24示出为四位计数器，但是在一个实际实施例中，这些可以具有任何所需位数。这里存在示出的两个列电路（列90和92）。未示出的其余列将为相似构造。这里也示出了根据应用可以包括或者省略的可选一组额外锁存器94。所有计数器/锁存器由D型触发器形成并且具有相同电路加载。可以随需变化计数器中所用位数、计数器配置和控制逻辑，并且用于这样的变化的技术和选项将对本领域技术人员可用。计数器24在斜波时段采样时间期间对时钟脉冲计数。进一步参照图9B，D触发器64在用作计数器位时具有如图9A和9B中所示从或者逆q输出70到D输入的反馈连接以及输入时钟节点68（也就是来自DAC计数器时钟或者先前位q输出）。为了配置为如图9B中所示计数器位节点，节点68和70让锁存控制信号62使能以提供连续性，并且让读取信号60禁用。当配置D触发器64为用于钟控输出锁存的计数值的移位寄存器时，将锁存信号62禁用并且将读取信号60使能。这连接沿着每个位电平的相邻列。
如图9B中所见，例如节点72上的相邻列位锁存输入来自列n-1的计数并且向列n的寄存器馈送。列n+1继而在用作移位寄存器时将节点72驱动至列n+2。使用重置控制节点74来重置D触发器64以开始新周期或者在适当时间清除锁存的值。
图9C-1至9C-10示出了图9A的装置的定时。从图9C-1和9C-2开始说明计数器/锁存器电路24的定时，这些图示出了比较器22的如下输出的定时，这些输出指示用于第一和第二列的比较器输出何时改变状态。图9C-3示出了在列计数器/锁存器元件90和92已经累积它们的计数值之后改变状态的锁存器控制信号LATCH。图9C-4示出了时钟信号COUNTER_CLK的时钟脉冲定时，并且图9C-5和9C-6示出了列计数器/锁存器元件90和92中的计数累积。图9C-7示出了读出时钟脉冲信号READ_OUT_CLK的定时；图9C-8示出了读取控制信号READ的定时；并且图9C-9示出了列90和92的像素值在计数器/锁存器24用作移位寄存器时的传送定时。最后，图9C-10示出了重置信号RESET的定时。
在如这里所示例子中，通过重置信号RESET变低时重置计数器锁存器来开始定时。为了升计数，锁存信号LATCH为高并且读取信号READ为低。然后，列计数器/锁存器对DAC计数器时钟信号COUNTER_CLK计数，并且当比较器信号变高时（图9C-2和9C-3）针对每列捕获计数。第一列90锁存最终计数03（十六进制），并且第二列92锁存最终计数A（十六进制）。通过将读取控制信号READ使能并且将锁存器控制信号LATCH禁用来重新配置计数器/锁存器作为移位寄存器。接下来的读取时钟信号READ_OUT_CLK然后沿着线将列90和92的计数向寄存器输出总线98的输出移位。首先将值03移位，并且后续读取时钟脉冲READ_OUT_CLK将值A向输出总线98移位。
图10图示了用于缩短转换时间的技术，其中可以使计数器16按照递增步进计数，这使得位分辨率在黑色附近最高（例如16位）并且随着转换的像素变得更亮而减少（例如10位）。转换是线性的，但是结果是在更亮像素处具有有意遗漏代码的数字视频。该实施例在视频受制于后续增益级（白平衡、色卷积或者其他）或者伽马查找表（未示出用于CDS的可选黑色电平采样）的情况下是优选的。这可以通过以与所示数字化模式对应的预定序列注入来自计数源19的计数来实现。
图11图示了另一替代技术并且示出了每列ADC在DAC 20具有指数电压输出而计数器16提供线性技术时的输出。结果是伽马校正的数字视频输出。计数器与DAC的关系非线性的其他实施例在本发明中也是可能的。这可以通过向DAC 20供应来自计数源19的计数序列来实现。
参照图12，另一特定实施例采用重新配置成以参考电平源101为参考作为比较器来工作的有源列传感器设备100（如第6,084,229号专利详述）。在该实施例中，移除用于有源列传感器的反馈路径（例如如关于第6,084,229号美国专利的图2说明的那样），并且参考信号或参考电平源101耦合到关联运算放大器105的输入103之一。运算放大器105的输出控制关联锁存器/计数器24。仅举例而言，有源列传感器100的其余方面（诸如放大器105和像素107的内部部件和操作）与如在通过引用结合于此而这里无需描述的第6,084,229号美国专利中所述相同。当从像素107接收输入或者收集的信号时，有源列传感器被重新配置成与参考电平源101提供的参考信号比较。两个输入信号之间的差由放大器105的开环增益放大，使得输出向放大器105的最大正（most positive）或者最大负（most negative）限制偏斜。比较器在一些模数转换器架构中常用作第一级。仅举例而言，尽管在特定实施例中，输出重新配置电路为参考电平源101，但是也可以使用其他类型的输出重新配置电路，诸如积分器电路或者具有增益的电路。来自DAC 20的斜波AnalogRamp将作为用于参考电平源101的参考电平来工作。
就诸多类型的数字后处理算法（例如数字增益和伽马校正）而言，在黑色附近具有较高位分辨率并且在白色附近具有较低位分辨率是有利的。这可以用与在先前段落中所述相同的硬件来实现，其中计数器按照“1”递增直至某个计数值，其中计数增量加倍直至下一计数，其中递增继而再次加倍，以此类推。这使数字化的值具有例如在黑色附近为16位、在暗处为15位、在灰色处为12位并且在白色处为8位的分辨率，所得转换时间比64K个时钟周期低得多。
可以通过如为了呈现所需细节而必需的那样在很暗区域中或者在很亮区域中或者在中间灰色区域中使用更小计数增量来将本发明的技术用于场景内动态范围增强。这提供较普通曝光技术而言的质量增强并且无损于总图像质量并且在功耗、电路复杂性或者成本方面没有任何增加。该类增强的动态范围技术无需双斜率或者对数像素、也无需外部处理。该特征例如对于安全相机而言可以是明显优点，因为它允许相机向深处阴影中探视并且拾取图像细节。
加速读出的其他方式可以采用多个并行视频总线：一种实施可以将一个数字视频总线用于所有奇数像素并且将一个数字视频总线用于所有偶数像素。另一实施可以将一个总线用于像素1至Y、一个总线用于Y+1至2*Y，以及以此类推。然后可以恰在片外发送一个单个视频流之前向该视频流上复用数字值。
用数字形式的视频信号进行工作的显著优点在于锁存器或者触发器可以分离总线以将视频信号流水线化并且因此将读出时间减少至为了对总线的仅一个电平充电所花费的时间。
尽管已经结合所选优选实施例描述了本发明，但是应当清楚本发明并不仅限于那些实施例而是诸多变化和等效实施例将向本领域技术人员呈现它们本身。

Claims (28)

1.一种用于将来自像素阵列的模拟像素值转换成数字视频信号的装置，所述阵列包括多个列和至少一行，每列中具有至少一个像素，并且每列提供相应像素值；所述装置包括：
时钟信号源；
以预定序列提供的直至N位计数的源；
N位计数器，具有耦合到所述时钟信号源的时钟输入并且具有计数输入；
用于向所述N位计数器的所述计数输入施加所述计数的装置；
N位DAC，其连接到所述计数器并且具有斜波输出，所述斜波输出提供与存在于所述计数器上的计数对应的电平；
多个数字计数器/锁存器元件，每个元件与所述列中的相应一列关联并且每个元件也耦合到所述时钟信号源；
多个比较器，每个比较器与所述列中的相应一列关联并且具有连接以接收相应列的像素值的一个输入、连接到所述N位计数器的斜波输出的另一输入以及连接到相应数字计数器/锁存器元件的门控端子的比较器输出；
视频读出总线；以及
选择性地向所述视频输出总线传送所述数字计数器/锁存器元件的内容以产生所述数字视频信号的装置。
2.根据权利要求1所述的装置，其中每个所述数字计数器/锁存器元件包括行波计数器。
3.根据权利要求2所述的装置，其中所述行波计数器适于被配置为在黑色电平数字化期间在一个方向上计数并且在视频电平数字化期间在相反方向上计数，由此产生与所述黑色电平和用于每个所述像素的所述视频电平之间的差对应的数字值。
4.根据权利要求2所述的装置，其中所述行波计数器适于被配置为在黑色电平数字化期间在一个方向上计数，然后将所得计数求补码以获得其二的补码，并且然后在视频电平数字化期间在所述一个方向上计数，由此产生源自二的补码算术的与所述黑色电平和用于每个所述像素的所述视频电平之间的差对应的数字值。
5.根据权利要求1所述的装置，其中所述数字计数器/锁存器元件中的每个包括：第一行波计数器构件，具有耦合到所述时钟信号源的输入元件并且具有所述比较器，以及缓冲锁存器/计数器构件，具有连接到相应的第一行波计数器构件的输出的输入、门端子和连接到所述视频读出总线的输出；以及向所述缓冲计数器/锁存器构件的所述门端子提供传送信号的装置。
6.根据权利要求1所述的装置，其中所述视频读出总线包括触发器序列。
7.根据权利要求1所述的装置，其中所述时钟信号源分别提供用于所述N位计数器和用于所述计数器/锁存器元件的不同频率的时钟信号。
8.根据权利要求1所述的装置，其中所述计数源向所述N位计数器提供一个频率的所述计数，并且所述时钟信号源向所述计数器/锁存器元件提供不同频率的所述时钟信号。
9.根据权利要求1所述的装置，其中所述计数器/锁存器元件适于将用于相同像素的多个数字化的计数一起锁存。
10.根据权利要求9所述的装置，其中使用不同计数序列来实现相同像素的所述多个数字化以实现不同的模拟增益。
11.根据权利要求1所述的装置，其中所述计数器锁存器元件适于将表示来自两个不同像素行的视频数据的计数一起锁存。
12.根据权利要求11所述的装置，其中所述两个不同像素行具有两个不同积分时段。
13.一种用于将来自像素阵列的模拟像素值转换成数字视频信号的装置，所述阵列包括多个列和至少一行，每列中具有至少一个像素，并且每列提供相应像素值；所述装置包括：N位计数器，具有时钟输入和计数输入；钟控脉冲源，其耦合到所述计数器的所述时钟输入；以预定序列提供的计数的源，施加给所述计数器的所述计数输入；N位DAC，其连接到所述计数器并且具有斜波输出，所述斜波输出提供与存在于所述计数器上的计数对应的电平；多个数字锁存器/计数器元件，每个元件与所述列中的相应一列关联；多个比较器，每个比较器与所述列中的相应一列关联，所述锁存器/计数器元件具有用于接收时钟脉冲的输入元件并且也耦合到关联的比较器；其中每个比较器由差分输入放大器制成，每个所述放大器具有：多个至少（一个或多个）第一输入晶体管，所述第一输入晶体管之一位于外围内的每个所述像素处，以及第二输入晶体管，位于所述阵列的外围以外并且耦合到所述第一输入晶体管和输出配置电路，并且具有连接以接收相应列像素值的一个输入、连接到所述N位DAC的所述斜波输出的另一输入以及连接到相应数字锁存器/计数器元件的门控端子的比较器输出；视频读出总线；以及向所述视频输出总线选择性地传送所述数字锁存器/计数器元件的内容以产生所述数字视频信号的装置。
14.根据权利要求13所述的装置，其中每个所述数字计数器/锁存器元件适于被配置为在黑色电平数字化期间在一个方向上计数并且在视频电平数字化期间在相反方向上计数，由此产生与所述黑色电平和所述视频电平之间的差对应的数字值。
15.根据权利要求13所述的装置，其中每个所述数字锁存器/计数器元件适于被配置为在黑色电平数字化期间在一个方向上计数、锁存在所述黑色电平的计数，然后对锁存的计数求补码以获得它的二的补码，并且在视频电平数字化期间在相同方向上计数，由此使用二的补码算术来产生与所述黑色电平和所述视频电平之间的差对应的数字值。
16.根据权利要求13所述的装置，其中所述数字存储元件中的每个包括：第一锁存器/计数器构件，具有时钟输入；以及缓冲锁存器/计数器构件，具有连接到相应第一锁存器/计数器构件的输出的输入、门端子和连接到所述视频读出总线的输出；以及向所述缓冲锁存器/计数器构件的所述门端子提供传送信号的装置。
17.根据权利要求13所述的装置，其中所述视频读出总线包括触发器序列。
18.根据权利要求13所述的装置，还包括向所述N位计数器和所述锁存器计数器元件提供不同的相应时钟频率的所述钟控脉冲的时钟生成器装置。
19.根据权利要求13所述的装置，其中所述计数源向所述N位计数器和所述锁存器计数器元件提供不同预定序列的所述计数。
20.一种用于将来自像素阵列的模拟像素值转换成数字视频信号的装置，所述阵列包括多个列和至少一行，每列中具有至少一个像素，并且每列提供相应像素值；所述装置包括：
时钟信号源；
以预定序列提供的计数的源；
N位计数器，具有耦合到所述时钟信号源的时钟输入和耦合到所述计数源的计数输入；
N位DAC，其连接到所述计数器并且具有斜波输出，所述斜波输出提供与存在于所述计数器上的计数对应的电平；
多个数字计数器/锁存器元件，每个元件与所述列中的相应一列关联，并且每个元件也耦合到所述时钟信号源；
多个比较器，每个比较器与所述列中的相应一列关联并且具有连接以接收相应列的像素值的一个输入、连接到所述N位计数器的所述斜波输出的另一输入以及连接到所述相应数字计数器/锁存器元件的门控端子的比较器输出；并且
其中每个所述数字计数器/锁存器元件由多个触发器形成，所述触发器包括用于分别接收LATCH信号和READ OUT信号的控制输入，使得当施加所述LATCH信号时，所述数字计数器/锁存器元件对所述时钟信号计数以存储与所述相应像素值对应的值，并且当施加所述READ OUT信号时，所述数字计数器/锁存器元件被配置为移位寄存器并且作为向视频输出总线依次传送所述数字计数器/锁存器元件的内容以产生所述数字视频信号的装置来工作。
21.根据权利要求20所述的装置，其中所述时钟信号源分别向所述N位计数器和所述计数器/锁存器元件提供不同频率的所述时钟信号。
22.根据权利要求20所述的装置，其中所述计数源分别向所述N位计数器和所述计数器/锁存器元件提供不同序列的所述计数。
23.根据权利要求20所述的装置，其中所述N位DAC为所述阵列的不同像素行提供不同斜率的斜波。
24.根据权利要求20所述的装置，其中所述N位DAC为所述阵列的不同像素列提供不同斜率的斜波。
25.根据权利要求20所述的装置，其中所述计数器/锁存器元件适于将用于相同像素的多个数字化的计数一起锁存。
26.根据权利要求25所述的装置，其中使用不同计数序列来实现相同像素的所述多个数字化以实现不同模拟增益。
27.根据权利要求20所述的装置，其中所述计数器锁存器元件适于将表示来自两个不同像素行的视频数据的计数一起锁存。
28.根据权利要求27所述的装置，其中所述两个不同像素行具有两个不同积分时段。
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