JP6728798B2 - 撮像素子、画像読取装置、画像形成装置及び撮像方法 - Google Patents

Description

本発明は、撮像素子、画像読取装置、画像形成装置及び撮像方法に関する。

ＣＭＯＳイメージセンサは、光を取り込んでアナログ信号へ変換し、さらにデジタル信号に変換して処理するように、アナログ信号処理とデジタル信号処理をチップ内で行うものが知られている。この場合、デジタル回路で発生するノイズがアナログ信号に重畳し、画像信号を劣化させてしまう場合がある。

また、特許文献１には、ラインメモリで蓄積された信号を水平走査期間内のノイズキャンセル動作期間外に出力回路で出力することで、デジタル信号処理回路のロジックノイズや出力端の出力ノイズが１水平のノイズキャンセル動作期間に発生しないようにラインメモリを制御する信号処理装置が開示されている。

しかしながら、従来の技術では、ノイズキャンセル動作期間外に出力回路で信号を出力することで、ノイズが信号に混入することを低減しているが、その他のタイミングで発生するノイズにより信号が劣化することは防止できないという問題があった。

本発明は、上記に鑑みてなされたものであって、信号を外部の後段に出力するタイミング以外のデジタル信号で発生するノイズがアナログ信号に混入することを防止することができる撮像素子、画像読取装置、画像形成装置及び撮像方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、光電変換を行う複数の受光素子を備える複数の画素部と、複数の前記受光素子が光電変換したアナログ信号を順次にデジタル信号に変換するように前記画素部毎に備えられた複数のＡ／Ｄ変換部と、複数の前記Ａ／Ｄ変換部が変換したデジタル信号を順次に保持するように前記画素毎に備えられた複数の第１保持部と、前記Ａ／Ｄ変換部がアナログ信号をデジタル信号に変換していない期間に、前記第１保持部が保持したデジタル信号をそれぞれ受入れて保持する複数の第２保持部と、を有し、前記第２保持部でデジタル信号を保持するタイミングの前に、ノイズが収束する期間を設ける。

本発明によれば、信号を外部の後段に出力するタイミング以外のデジタル信号で発生するノイズがアナログ信号に混入することを防止することができるという効果を奏する。

図１は、第１実施形態にかかる撮像素子の概要を示す図である。 図２は、撮像素子の比較例としての動作例を示すタイミングチャートである。 図３は、第２実施形態にかかる撮像素子の概要を示す図である。 図４は、図３に示した撮像素子の第１動作のタイミングを示すタイミングチャートである。 図５は、図３に示した撮像素子の第２動作のタイミングを示すタイミングチャートである。 図６は、第３実施形態にかかる撮像素子の概要を示す図である。 図７は、撮像素子の比較例としての動作例を示すタイミングチャートである。 図８は、図６に示した撮像素子の動作タイミングを示すタイミングチャートである。 図９は、撮像素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

以下に添付図面を参照して、第１実施形態にかかる撮像素子について説明する。図１は、第１実施形態にかかる撮像素子１０の概要を示す図である。撮像素子１０は、例えばそれぞれＮ個の画素部１２、ＡＤＣ部１４、メモリ部１６及びラッチ（Ｌａｔｃｈ）部１８と、これらの動作タイミングを制御するタイミング制御部（ＴＧ：制御部）２０とを有するＣＭＯＳリニアセンサである。

画素部１２は、例えばＲ，Ｇ，Ｂそれぞれ２個（２画素）ずつの光電変換を行う合計６個の受光素子（フォトダイオード：ＰＤ）を備えた画素群である。また、画素部１２は、受光素子それぞれに対して電荷を電圧信号に変換し、変換した電圧を保持するアナログメモリ、及びリセット回路などの画素回路も備えている。画素部１２は、タイミング制御部２０から入力される信号（ＰＩＸ＿ＥＮ［５：０］）に応じて、６個の受光素子それぞれが入射光量に応じて生成した電荷を６画素分のアナログ信号ＯＵＴ＿Ｐ［５：０］としてＡＤＣ部１４へ順次に出力する。また、画素部１２は、６個の受光素子それぞれの暗時の基準レベルを示すアナログ信号も６画素分の信号としてＡＤＣ部１４へ順次に出力することが可能にされている。

ＡＤＣ部１４は、タイミング制御部２０から入力される信号（ＡＤＣ＿ＥＮ）に応じて、画素部１２から入力された暗時の基準レベルを示すアナログ信号と、受光時の信号レベルを示すアナログ信号とを順次にデジタル信号に変換するＡ／Ｄ変換部である。ＡＤＣ部１４は、デジタル信号をＯＵＴ＿ＡＤ［１１：０］として出力する。

メモリ部１６は、ＡＤＣ部１４が出力するデジタル信号を順次に保持可能にされた第１保持部である。そして、メモリ部１６は、デジタル信号をＯＵＴ＿ＭＥＭ［１１：０］として出力する。

ラッチ部１８は、メモリ部１６が保持した複数のデジタル信号ＯＵＴ＿ＭＥＭ［１１：０］を受入れて保持する第２保持部である。ラッチ部１８は、後述するように、ＡＤＣ部１４が画素部１２毎にアナログ信号それぞれをデジタル信号に変換し終えた後に、メモリ部１６が保持した複数のデジタル信号を受入れて保持する。

ここで、撮像素子１０は、それぞれ１つの画素部１２、ＡＤＣ部１４、メモリ部１６及びラッチ部１８を１つのカラム１００としている。つまり、撮像素子１０は、Ｎ個（１〜Ｎ）のカラム１００を備えたカラム構成のＣＭＯＳリニアセンサである。Ｎの値は、例えば３７５０である。この場合、撮像素子１０は、Ｒ，Ｇ，Ｂそれぞれ７５００個ずつの受光素子を備えたＣＭＯＳリニアカラーイメージセンサであり、画像読取装置に適用される場合、例えばＡ３原稿サイズを読み取るために受光素子が色毎に主走査方向に配列される。

撮像素子１０は、ＡＤＣ部１４がアナログ信号をデジタル信号に変換していない期間に、メモリ部１６からラッチ部１８へのデジタル信号の転送を行うようにタイミング制御部２０が制御を行う。つまり、撮像素子１０は、アナログ信号処理をしている期間と、データ転送する期間とが重なっていない。

図２は、撮像素子１０の比較例としての動作例を示すタイミングチャートである。図２においては、１つのカラム１００が受光した場合の動作タイミングが示されている。つまり、撮像素子１０は、全体としては全てのカラム１００（例えば３７５０個のカラム）が一斉に動作することになる。

撮像素子１０は、基準クロック（ＣＬＫ）を基準としてタイミング制御部２０が各駆動信号を生成する。Ｌｓｙｎｃはライン同期信号であり、画像データの主走査方向１ライン分の周期を示す。画素部１２内の各受光素子（ＰＤ）は、入射光量の強さに応じて電荷を蓄積する。ここで、画素部１２は、タイミング制御部２０から入力されるＰＩＸ＿ＥＮ［５：０］の実行期間に電荷電圧変換された各アナログ信号を内部のアナログメモリに保持する。

ＡＤＣ部１４は、タイミング制御部２０から入力される信号（ＡＤＣ＿ＥＮ）の実行期間に、画素部１２が保持したＲＧＢそれぞれ２画素分のアナログ信号を順次に読み出してそれぞれＡ／Ｄ変換を行う。ＡＤＣ部１４は、Ａ／Ｄ変換により確定したデジタル信号を順次に例えば１ｂｉｔずつ（例えばサイクリックＡ／Ｄ変換の場合）出力する。

メモリ部１６は、ＡＤＣ部１４が出力するデジタル信号を順次に保持する。Ａ／Ｄ変換が完了すると、ＭＥＭ＿ＥＮの実行期間にメモリ部１６からラッチ部１８にデジタル信号が転送される。

メモリ部１６からラッチ部１８への転送データは１２ｂｉｔの画像データである。メモリ部１６からラッチ部１８への転送データが、各カラム１００（Ｎ＝３７５０）で一斉に行われるため、撮像素子１０内の処理は高負荷となっている。つまり、ＡＤＣ部１４からメモリ部１６へのデータ転送の負荷が１ｂｉｔずつであることに対し、メモリ部１６からラッチ部１８へのデータ転送の負荷が１２ｂｉｔ分であるため、負荷が１２倍になってしまう。

そのため、メモリ部１６からラッチ部１８へのデータ転送開始（ＭＥＭ＿ＥＮ）をトリガとして、メモリ部１６及びラッチ部１８へ給電しているデジタル電源が変動してしまう場合がある。デジタル電源が変動すると、その変動を抑制するためのデカップリングコンデンサを介してＧＮＤを変動させてしまうことがある。ＧＮＤが変動すると、ＧＮＤとアナログ電源間のデカップリングコンデンサを介して、電圧変動がアナログ電源へ回り込み、結果的にデジタル電源の変動がアナログ電源へ伝達してしまうことになる。

また、別の伝達経路として、撮像素子１０内でデジタル電源とアナログ電源を分割することは一般的であり、分割後の供給過程で寄生容量を介して変動が伝達してしまうこともある。従って、デジタル処理によって発生した変動、すなわちノイズ成分がアナログ電源に重畳することにより、アナログ電源から電圧を供給されて動作するアナログ処理回路の出力信号にもノイズ成分が重畳してしまう。

アナログ処理回路からの出力信号にノイズが重畳すると、撮像素子１０で読取った画像情報とは異なった成分も画像情報として後段へ伝送されてしまうので、結果的に画質の劣化となる。

ここでは、画素部１２が保持したアナログ信号をＡＤＣ部１４が読出してＡ／Ｄ変換し、メモリ部１６が保持するという一連の動作は、１画素分の動作が完了次第、順次処理される。つまり、信号ＭＥＭ＿ＥＮの実行タイミングにより、ラッチ部１８へのデータ転送動作とは独立した処理が可能となっている。

ラッチ部１８へのデータ転送タイミングと、並列処理しているＡＤＣ部１４のＡＤ変換のタイミングが重複してしまうと、上述したようにアナログ信号にデジタル信号で発生した変動ノイズが混入してしまうことになる。また、メモリ部１６からラッチ部１８へのデータ転送によるデジタル信号のノイズ（変動）は、発生してからある時間幅を持って収束する。しかし、図２に示した例のようにノイズが収束する前に次の画素のアナログ信号処理（Ａ／Ｄ変換）を開始してしまうと、アナログ信号にノイズが混入し、信号を劣化させてしまうことになる。

図３は、第２実施形態にかかる撮像素子１０ａの概要を示す図である。撮像素子１０ａは、それぞれＮ個（例えばＮ＝３７５０）の画素部１２、ＰＧＡ部１３、ＡＤＣ部１４、ＣＤＳ部１５及びラッチ（Ｌａｔｃｈ）部１８と、これらの動作タイミングを制御するタイミング制御部（ＴＧ：制御部）２０ａとを有するＣＭＯＳリニアセンサである。なお、上述した構成部分と実質的に同じものには、同一の符号が付してある。

ＰＧＡ部１３は、タイミング制御部２０ａから入力される信号ＰＧＡ＿ＥＮの実行期間に、画素部１２が出力したアナログ信号ＯＵＴ＿Ｐ［５：０］を順次にＡＤＣ部１４のダイナミックレンジに応じて増幅させる増幅部である。そして、ＰＧＡ部１３は、増幅させたアナログ信号をＯＵＴ＿ＰＧ［５：０］として、ＡＤＣ部１４に対して出力する。

ＣＤＳ部１５は、タイミング制御部２０ａから入力される信号ＣＤＳ＿ＥＮの実行期間に、画素部１２が備える６個の受光素子のそれぞれの暗時の基準レベルを示すデジタル信号と、受光時の信号レベルを示すデジタル信号とをそれぞれ保持し、受光素子毎に相関二重サンプリング（ＣＤＳ）を行う。また、ＣＤＳ部１５は、相関二重サンプリングを行った結果を複数のデジタル信号ＯＵＴ＿ＣＤ［１１：０］として前記第２保持部に出力する。

このように、ＣＤＳ部１５は、画素部１２がＡ／Ｄ変換したデジタル信号それぞれを、画素部１２毎に順次に保持する第１保持部としての機能を兼ね備えている。また、タイミング制御部２０ａが出力するＬａｔｃｈ＿ＥＮの実行タイミングでＣＤＳ部１５（第１保持部）からラッチ部１８（第２保持部）へデータ転送が行われる。なお、撮像素子１０ａは、それぞれ１つの画素部１２、ＰＧＡ部１３、ＡＤＣ部１４、ＣＤＳ部１５及びラッチ部１８を１つのカラム１００ａとしている。

まず、撮像素子１０ａの第１動作について説明する。図４は、図３に示した撮像素子１０ａの第１動作のタイミングを示すタイミングチャートである。第１動作において、撮像素子１０ａは、画素部１２の動作からＡＤＣ部１４の動作までを画素毎（画素部１２内の受光素子毎）に実施し、受光素子毎にＣＤＳ部１５からラッチ部１８へのデータ転送処理を実施する。

ここで、撮像素子１０ａは、アナログ信号処理状態の期間と、データ転送によりノイズが発生する期間とを受光素子毎に分けるので、デジタルノイズの混入を防止してアナログ信号処理（Ａ／Ｄ変換等）を行うことができる。

より詳細には、撮像素子１０ａは、アナログ信号処理を行っていない期間にデータ転送をしているだけでなく、次の受光素子のアナログ信号処理を開始するまでにＡ期間が設けられている。このＡ期間に、撮像素子１０ａは、前の画素信号（デジタル信号）のＣＤＳ部１５からラッチ部１８ａへの転送処理によって発生していたデジタルノイズが収束するのを待ち、デジタル信号処理によるノイズが次の受光素子のアナログ信号処理に影響を与えることを防止している。

次に、撮像素子１０ａの第２動作について説明する。図５は、図３に示した撮像素子１０ａの第２動作のタイミングを示すタイミングチャートである。第２動作において、撮像素子１０ａは、画素部１２の動作からＣＤＳ部１５の動作までをカラム１００ａ内の全６画素（画素部１２内の全受光素子）に対して実施し、それらが完了した後にＣＤＳ部１５からラッチ部１８へのデータ転送処理を順次実施する。

よって、撮像素子１０ａは、前の画素信号（デジタル信号）のＣＤＳ部１５からラッチ部１８ａへの転送処理によって発生していたデジタルノイズの収束を待つことなく、デジタルノイズの混入を防止して連続してアナログ信号処理（Ａ／Ｄ変換等）を行うことができる。さらに、撮像素子１０ａは、ＣＤＳ部１５からラッチ部１８へのデータ転送処理も、連続して順次に行うことができるので、ノイズ発生期間を短く抑えることができる。

従って、撮像素子１０ａは、１ライン分の画像を読取った後、次のラインの画像読取を開始する前にマージン期間（図５におけるＢ期間）が発生し、これを削減することでより短いライン周期で動作させることが可能となる。すなわち、高速化を犠牲にすることなく、１ライン中のアナログ処理期間に、デジタル信号処理によるノイズを発生させることを防止している。

図６は、第３実施形態にかかる撮像素子１０ｂの概要を示す図である。撮像素子１０ｂは、それぞれＮ個（例えばＮ＝３７５０）の画素部１２、ＰＧＡ部１３、ＡＤＣ部１４、ＣＤＳ部１５及びラッチ（Ｌａｔｃｈ）部１８と、デジタル信号処理を行うＤＳＰ部１９と、これらの動作タイミングを制御するタイミング制御部（ＴＧ：制御部）２０ｂとを有するＣＭＯＳリニアセンサである。なお、撮像素子１０ｂにおいては、それぞれ１つの画素部１２、ＰＧＡ部１３、ＡＤＣ部１４、ＣＤＳ部１５及びラッチ部１８を１つのカラム１００ｂとしている。

例えば、ＤＳＰ部１９は、複数のラッチ部１８が出力したパラレル信号をシリアル信号に変換する機能、撮像素子１０ｂが読取った画像信号の内の任意画素の信号のみを後段に出力する機能、画像信号を増幅する機能、及び画像信号を外部へ出力するためにＬＶＤＳ信号に変換する機能等のデジタル信号処理機能を備えている。ＤＳＰ部（デジタル信号処理部）１９は、タイミング制御部２０ｂから入力される信号ＤＳＰ＿ＣＮＴに応じて動作する。

図７は、撮像素子１０ｂの比較例としての動作例を示すタイミングチャートである。上述したように、ＤＳＰ部１９は、ラッチ部１８が出力した画像データ（デジタル信号）に対し、タイミング制御部２０ｂから入力されるＤＳＰ＿ＣＮＴに応じてデジタル信号処理を行う。

例えば、ＤＳＰ部１９は、各ラッチ部１８が出力したパラレル画像データをシリアル画像データに変換する。また、ＤＳＰ部１９は、同一ラインの画素データのなかで光学的に遮光／非遮光された画素データにおいて、非遮光データから遮光データを減算する処理を行ってもよい。また、ＤＳＰ部１９は、画像データに対してデジタルゲイン積算による増幅処理、増幅した画像データに対して所定のオフセットレベルを印加する処理、画像データとライン同期信号をパラレルデータに変換し、ＬＶＤＳ信号として出力する処理等を行う。

図７に示した撮像素子１０ｂの動作では、アナログ信号処理期間と、ＣＤＳ部１５が行う処理以降のデジタル信号処理とにおいて、ｎライン目の画素のデジタル信号処理期間が、（ｎ＋１）ライン目の画素のアナログ信号処理期間に重なっている（Ｃ期間）。

撮像素子１０ｂの画素は、テスト画素や光学的遮光画素、有効画素、無効画素からなる。図７中のデジタル信号処理期間として示した期間は、撮像素子１０ｂが読取った原稿画像のなかで、有効画素の画像データに対するデジタル処理期間であり、有効画素以外の画素の処理のために概ね一ライン期間中、デジタル信号処理が行われている。図７において、デジタル信号処理期間以外の期間（縦線のない期間）は、画像データに必要な処理が完了していて、デジタル信号処理を停止させている期間であり、デジタルノイズが発生しない。従って、この期間におけるデジタルノイズのアナログ信号への重畳はない。なお、図７に示したデジタル信号処理期間には、ラッチ部１８が動作する期間と、ＤＳＰ部１９が動作する期間とが含まれている。

図８は、図６に示した撮像素子１０ｂの動作タイミングを示すタイミングチャートである。撮像素子１０ｂは、全てのアナログ信号処理期間の完了後に、デジタル信号処理を開始する。つまり、撮像素子１０ｂは、アナログ信号処理期間とデジタル信号処理期間を完全に分離させ、アナログ信号にデジタル信号によるノイズが混入することを防止している。このように、撮像素子１０ｂは、ＤＳＰ部１９などのようにデータ転送以外のデジタル処理によるノイズが発生する場合であっても、アナログ信号処理期間とデジタル信号処理期間を完全に分離させ、アナログ信号にデジタル信号によるノイズが混入することを防止している。

次に、撮像素子１０（又は撮像素子１０ａ、撮像素子１０ｂ）を備えた画像読取装置及び画像形成装置について説明する。図９は、撮像素子１０（又は撮像素子１０ａ、撮像素子１０ｂ）を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば撮像素子１０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、例えばタイミング制御部（制御部）２０が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。撮像素子１０は、ライン同期信号などに同期して、原稿からの反射光を受光して複数の受光素子が電荷を発生させて蓄積を開始する。そして、撮像素子１０は、パラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ１１を有する。ＣＰＵ１１は、メモリなどに記憶されたプログラムを実行し、撮像素子１０などの画像形成装置５０を構成する各部を制御する。

撮像素子１０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

１０，１０ａ，１０ｂ 撮像素子
１１ ＣＰＵ
１２ 画素部
１３ ＰＧＡ部
１４ ＡＤＣ部
１５ ＣＤＳ部
１６ メモリ部
１８ ラッチ部
１９ ＤＳＰ部
２０，２０ａ，２０ｂ タイミング制御部
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
１００，１００ａ，１００ｂ カラム

特許第４４８１７５８号公報

Claims (9)

1. 光電変換を行う複数の受光素子を備える複数の画素部と、
   複数の前記受光素子が光電変換したアナログ信号を順次にデジタル信号に変換するように前記画素部毎に備えられた複数のＡ／Ｄ変換部と、
   複数の前記Ａ／Ｄ変換部が変換したデジタル信号を順次に保持するように前記画素部毎に備えられた複数の第１保持部と、
   前記Ａ／Ｄ変換部がアナログ信号をデジタル信号に変換していない期間に、前記第１保持部が保持したデジタル信号をそれぞれ受入れて保持する複数の第２保持部と、
   を有し、
   前記第２保持部でデジタル信号を保持するタイミングの前に、ノイズが収束する期間を設ける、
   ことを特徴とする撮像素子。
2. 複数の前記第２保持部は、
   複数の前記Ａ／Ｄ変換部それぞれが前記画素部毎にアナログ信号をデジタル信号に変換し終えた後に、複数の前記第１保持部が保持した複数のデジタル信号をそれぞれ受入れて保持すること
   を特徴とする請求項１に記載の撮像素子。
3. 前記Ａ／Ｄ変換部がアナログ信号をデジタル信号に変換し終えた後に、前記第１保持部が保持したデジタル信号を、複数の前記第２保持部に対してそれぞれ転送するように制御する制御部をさらに有すること
   を特徴とする請求項１又は２に記載の撮像素子。
4. 前記第１保持部それぞれは、
   前記画素部が備える複数の前記受光素子それぞれの暗時の基準レベルを示すデジタル信号と、受光時の信号レベルを示すデジタル信号とをそれぞれ保持し、前記受光素子毎に相関二重サンプリングを行った結果を、当該第１保持部が保持した複数のデジタル信号として前記第２保持部に出力すること
   を特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 複数の前記Ａ／Ｄ変換部が変換したデジタル信号それぞれを増幅させる複数の増幅部をさらに有し、
   複数の前記第１保持部は、
   複数の前記増幅部が増幅させた後のデジタル信号それぞれを、前記画素部毎に順次に保持すること
   を特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
6. 複数の前記第２保持部が保持した複数のデジタル信号を処理するデジタル信号処理部をさらに有し、
   複数の前記画素部は、
   複数の前記第２保持部が保持した複数のデジタル信号を前記デジタル信号処理部が処理し終えた後に、次の光電変換を行い、
   複数の前記Ａ／Ｄ変換部は、
   複数の前記第２保持部が保持した複数のデジタル信号を前記デジタル信号処理部が処理し終えた後に、次の変換を行うこと
   を特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
7. 請求項１乃至６のいずれか１項に記載の撮像素子を有すること
   を特徴とする画像読取装置。
8. 請求項７に記載の画像読取装置と、
   前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
   を有することを特徴とする画像形成装置。
9. 複数の受光素子が光電変換したアナログ信号それぞれを、予め定められた数の前記受光素子を備える画素部毎に順次にデジタル信号に変換する工程と、
   変換したデジタル信号それぞれを、前記画素部毎に複数の第１保持部に順次に保持する工程と、
   前記画素部毎にアナログ信号それぞれをデジタル信号に変換し終えた後に、複数の前記第１保持部それぞれが保持した複数のデジタル信号を、前記第１保持部毎に複数の第２保持部に転送する工程と、
   を含み、
   前記第２保持部でデジタル信号を保持するタイミングの前に、ノイズが収束する期間を設ける、
   撮像方法。

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