CN117544133B - 一种应用于低速δ-σadc的数字滤波方法、数字滤波器及δ-σadc - Google Patents

一种应用于低速δ-σadc的数字滤波方法、数字滤波器及δ-σadc Download PDF

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Abstract

本发明涉及一种应用于低速Δ‑ΣADC的数字滤波方法、数字滤波器及Δ‑ΣADC。数字滤波方法包括：根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值；根据所述时钟信号，获取时钟计数值；在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。数字滤波器包括时钟电路、第一计数器、第二计数器及锁存器。Δ‑ΣADC包括调制器及数字滤波器。相较于采用CIC数字抽取滤波器加高阶FIR梳状滤波器的现有方案，本发明在低速应用中通过两个简化的计数及锁存方案实现了高效的滤波和降采样，简化了整体设计，并有效降低了硬件成本。

Description

一种应用于低速Δ-ΣADC的数字滤波方法、数字滤波器及Δ- ΣADC
技术领域
本发明涉及数字滤波领域，具体涉及一种应用于低速Δ-ΣADC的数字滤波方法、数字滤波器及Δ-ΣADC。
背景技术
对于高精度ADC（Analog-to-digital converter模数转换器），Δ-ΣADC是一种常用的结构。Δ-ΣADC主要由Δ-Σ调制器和数字滤波器两部分组成。其中，Δ-Σ调制器是将输入模拟信号转化为采样频率为fS的1-bit码流，其输出占空比表征输入模拟信号的大小。数字滤波器是再将1-bit码流进行滤波和降采样，形成N-bit二进制输出。如图1所示，Δ-Σ调制器通过过采样、噪声整形等技术，将量化噪声调制到高频，减小模拟输入信号通带内的量化噪声。然后，数字滤波器用于滤除信号通带以外的高频量化噪声，并降采样至奈奎斯特频率输出。
常用的数字滤波器采用CIC（Cascaded Integrator-Comb）数字抽取滤波器加高阶FIR（Finite Impulse Response）梳状滤波器的结构。CIC数字抽取滤波器的主要作用是将1-bit高速低分辨率采样信号转换为奈奎斯特频率N-bit高分辨率二进制信号。由于CIC数字抽取滤波器频谱旁瓣较大，对高频相位噪声的衰减有限，因此需要使用高阶FIR梳状滤波器滤除高频相位噪声。虽然通过高阶FIR梳状滤波器可以获得较高的信噪比，但是高阶FIR梳状滤波器的硬件昂贵，并且其面积较大，如此，也增加了整个Δ-ΣADC的面积和成本。
然而，对于一些低速Δ-ΣADC应用，比如温度传感器，其输入模拟信号的变化很缓慢，对ADC带宽的要求很低，若采用上述现有的数字滤波方案，其结构较为复杂且成本过高。
发明内容
本发明所要解决的技术问题是针对现有技术的不足，提供一种应用于低速Δ-ΣADC的数字滤波方法、数字滤波器及Δ-ΣADC，通过两个简化的计数及锁存方案实现了在低速应用中的滤波和降采样，简化了整体设计，并有效降低了硬件成本。
本发明解决上述技术问题的技术方案如下：提供一种应用于低速Δ-ΣADC的数字滤波器，其中包括：
用于产生时钟信号的时钟电路；
第一计数器，连接用于产生码流信号的调制器和所述时钟电路，用于根据所述码流信号和所述时钟信号，在每预设时钟周期内获取高码流周期计数值；
第二计数器，连接所述时钟电路，用于根据所述时钟信号，获取时钟计数值；
锁存器，分别连接所述第一计数器、所述第二计数器，所述锁存器用于在所述时钟计数值每计满所述预设时钟周期时，锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出；
位与运算器，所述位与运算器连接于所述第二计数器和所述锁存器之间，且连接所述第一计数器，用于在所述时钟计数值每计满所述预设时钟周期时，产生锁存信号并输出至所述锁存器，以及用于在所述锁存器完成锁存后，产生清零信号并输出至所述第一计数器。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述第一计数器包括：
第一非门和第二非门，所述第一非门的输入端连接所述时钟电路，所述第一非门的输出端连接所述第二非门的输入端；
第一D触发器，所述第一D触发器的数据输入端连接用于产生码流信号的所述调制器，所述第一D触发器的时钟输入端连接所述第一非门的输出端；
与门，所述与门的一输入端连接所述第一D触发器的主输出端，所述与门的另一输入端连接所述第二非门的输出端；
N位级联的第二D触发器，其中首级所述第二D触发器的时钟输入端连接所述与门的输出端，各级所述第二D触发器的数据输入端对应与各级所述第二D触发器的补码输出端连接，上级所述第二D触发器的主输出端连接下级所述第二D触发器的时钟输入端；各级所述第二D触发器还包括清零输入端；
第三非门，所述第三非门的输入端连接所述位与运算器以接入所述清零信号，所述第三非门的输出端分别连接各级所述第二D触发器的清零输入端；
其中，N等于Δ-ΣADC的位数。
基于上述一种应用于低速Δ-ΣADC的数字滤波器，本发明还提供一种Δ-ΣADC，其中包括：
调制器，用于根据输入模拟信号，以输出码流信号；及
如上述所述的数字滤波器，所述数字滤波器连接所述调制器。
基于上述一种应用于低速Δ-ΣADC的数字滤波器，本发明还提供一种应用于低速Δ-ΣADC的数字滤波方法，其中包括:
根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值；
根据所述时钟信号，获取时钟计数值；
在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值中，具体包括：
根据所述时钟信号，获取所述预设时钟周期；
在每所述预设时钟周期内，根据为高电平的所述码流信号，获取所述高码流周期计数值。
进一步，根据所述时钟信号，获取时钟计数值中，具体包括：
根据所述时钟信号，获取时钟周期；
经过每个所述时钟周期后，获取的所述时钟计数值为前一个所述时钟计数值加1。
进一步，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出之后，还包括：
对已锁存的所述高码流周期计数值清零。
进一步，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出中，具体包括：
通过位与运算，确定所述时钟计数值已计满所述预设时钟周期，
根据所述时钟计数值已计满所述预设时钟周期，产生锁存信号；
根据所述锁存信号，锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。
进一步，当Δ-ΣADC的位数为N时，所述预设时钟周期为2的N次幂，则将所述高码流周期计数锁存值作为最终输出；或
当Δ-ΣADC的位数为N时，所述预设时钟周期为2的M次幂，且M>N，则截取所述高码流周期计数锁存值的高N位作为最终输出。
本发明的有益效果是：本发明通过在每预设时钟周期内获取高码流周期计数值，以及获取时钟计数值，进一步在时钟计数值每计满预设时钟周期时，通过锁存高码流周期计数值，以获取高码流周期计数锁存值并输出。相较于采用CIC数字抽取滤波器加高阶FIR梳状滤波器的现有方案，本发明在低速应用中通过两个简化的计数及锁存方案实现了滤波和降采样，简化了整体设计，并有效降低了硬件成本。
附图说明
图1为现有技术的Δ-ΣADC的结构示意图；
图2为本发明提供的一种实施例的应用于低速Δ-ΣADC的数字滤波方法的步骤图；
图3为图2所示的一种实施例的应用于低速Δ-ΣADC的数字滤波方法中的具体S1步骤图；
图4为图2所示的一种实施例的应用于低速Δ-ΣADC的数字滤波方法中的具体S2步骤图；
图5为图2所示的一种实施例的应用于低速Δ-ΣADC的数字滤波方法中的具体S3步骤图；
图6为本发明提供的一种实施例的Δ-ΣADC的结构框图；
图7为本发明提供的一种实施例的应用于低速Δ-ΣADC的数字滤波器与调制器连接的一种结构示意图；
图8为本发明提供的一种实施例的应用于低速Δ-ΣADC的数字滤波器与调制器连接的另一种结构示意图；
图9为图7所示的一种实施例的应用于低速Δ-ΣADC的数字滤波器中的第一计数器的结构示意图；
图10为图9所示的第一计数器中各节点的时序图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图2所示，一种应用于低速Δ-ΣADC的数字滤波方法，包括：
步骤S1、根据码流信号DIN和时钟信号CLK，在每预设时钟周期内获取高码流周期计数值CNTD；
步骤S2、根据所述时钟信号CLK，获取时钟计数值CNTT；
步骤S3、在所述时钟计数值CNTT每计满所述预设时钟周期时，通过锁存所述高码流周期计数值CNTD，以获取高码流周期计数锁存值DOUT并输出。
本发明的数字滤波方法，通过在每预设时钟周期内对码流信号DIN中的高码流信号进行计数，以及对时钟信号CLK进行计数，并在时钟计数值CNTT每满预设时钟周期时锁存当前的高码流周期计数值CNTD，这样可以计算每预设时钟周期内码流信号DIN的平均占空比，该平均占空比等于高码流周期计数值除以预设时钟周期，该平均占空比表征了输入模拟信号的大小。码流信号DIN由输入模拟信号通过过采样、噪声整形等技术转化而来，而高码流周期计数锁存值DOUT是对码流信号DIN中的高码流信号计数的一个值，因此高码流周期计数锁存值DOUT是对输入模拟信号进行数字滤波后的输出值。相较于采用CIC数字抽取滤波器加高阶FIR梳状滤波器的的现有方案，本发明在低速应用中通过两个简化的计数及锁存方案实现了低速采样信号的滤波和降采样，简化了整体设计，并有效降低了硬件成本。在一些实施例中，上述步骤S1与步骤S2可以互换，也可以同时进行，本发明不做限定。
在一些实施例中，根据码流信号DIN和时钟信号CLK，在每预设时钟周期内获取高码流周期计数值CNTD中，如图3所示，具体包括：
步骤S11、根据所述时钟信号CLK，获取所述预设时钟周期；
步骤S12、在每所述预设时钟周期内，根据为高电平的所述码流信号CNTD，获取所述高码流周期计数值CNTD。
其中，码流信号DIN具体为1-bit码流信号，它的每一位只有一位二进制数，即它的每一位码流要么为“0”，要么为“1”；当码流信号DIN中的码流为“0”时，即为低码流，则码流信号DIN为低电平；当码流信号DIN中的码流为“1”时，即为高码流，则码流信号DIN为高电平。因此，在预设时钟周期2N内，每当码流信号DIN中的高码流到来后，则高码流周期计数值CNTD加1，否则保持，因而可以获得高码流周期计数值CNTD。另外，高码流周期计数可采用二进制循环计数方法，该计数方法简单且易于实现，且实现的成本低。
在一些实施例中，根据所述时钟信号CLK，获取时钟计数值CNTT中，如图4所示，具体包括：
步骤S21、根据所述时钟信号CLK，获取时钟周期；
步骤S22、经过每个所述时钟周期后，获取的所述时钟计数值CNTT为前一个所述时钟计数值加1。
本实施例中，时钟信号CLK计数是连续的，每到来一个时钟周期，时钟计数值CNTT就会加1。另外，时钟计数也可采用二进制循环计数方法，该计数方法简单且易于实现，且实现的成本低。
如图2所示，在一些实施例中，在所述时钟计数值CNTT每计满所述预设时钟周期时，通过锁存所述高码流周期计数值CNTD，以获取高码流周期计数锁存值DOUT并输出之后，还包括：
步骤S4、对已锁存的所述高码流周期计数值CNTD清零。
其中，在时钟计数值CNTT每计满预设时钟周期时就会清零已锁存的所述高码流周期计数值CNTD，这样在下一个预设时钟周期开始时，使得高码流周期计数值CNTD从零开始计数，进而可以直观地获得预设时钟周期内的高码流周期计数值CNTD。
在一些实施例中，在所述时钟计数值CNTT每计满所述预设时钟周期时，通过锁存所述高码流周期计数值CNTD，以获取高码流周期计数锁存值并输出中，如图5所示，具体包括：
步骤S31、通过位与运算，确定所述时钟计数值CNTT已计满所述预设时钟周期；
步骤S32、根据所述时钟计数值已计满所述预设时钟周期，产生锁存信号；
步骤S33、根据所述锁存信号，锁存所述高码流周期计数值CNTT，以获取高码流周期计数锁存值DOUT并输出。
此实施例中，位与运算是基于预设时钟周期统计时钟计数值CNTT的过程，假设时钟计数值CNTT从零开始，通过位于运算输出电平信号，若输出的电平信号为高电平信号时，则代表已计满预设时钟周期，此时的高电平信号即为锁存信号，进而触发锁存当前的高码流周期计数值CNTT，以获取高码流周期计数锁存值DOUT并输出。
在一些实施例中，当Δ-ΣADC的位数为N时，所述预设时钟周期为2的N次幂，则将所述高码流周期计数锁存值DOUT作为最终输出。
具体的，当Δ-ΣADC的位数为N，所述预设时钟周期为2的N次幂时，则高码流周期计数锁存值DOUT的位数为N，刚好与Δ-ΣADC的位数相等，这时可以将所述高码流周期计数锁存值DOUT的所有位[N-1:0]作为最终输出。
在一些实施例中，当Δ-ΣADC的位数为N时，所述预设时钟周期为2的M次幂，且M>N，则截取所述高码流周期计数锁存值DOUT的高N位作为最终输出。
具体的，当Δ-ΣADC的位数为N，所述预设时钟周期为2的M次幂时，可令M>N，即计算2M个周期内码流信号DIN的占空比，则高码流周期计数锁存值DOUT的位数为M位，这时Δ-ΣADC若要输出N位，则可从高码流周期计数锁存值DOUT的所有位[M-1:0]中截取高N位[M-1:M-N] 作为最终输出。
如图6所示，本发明还提供一种Δ-ΣADC，该Δ-ΣADC包括调制器200和数字滤波器100。其中调制器200用于根据输入模拟信号，以输出码流信号DIN。数字滤波器100连接所述调制器200，用于对码流信号DIN滤波和降采样处理。
具体的，调制器200具体为Δ-Σ调制器，Δ-Σ调制器是将输入模拟信号转化为采样频率为fS的1-bit码流信号DIN，其输出占空比表征输入模拟信号的大小。通过过采样、噪声整形等技术，Δ-Σ调制器将量化噪声调制到高频，减小输入模拟信号通带内的量化噪声。数字滤波器100采用与调制器200采样频率同频的时钟信号CLK，并通过两个简单的N-bit的二进制循环计数器对1-bit的码流信号DIN进行滤波和降采样，形成N-bit二进制输出，用于滤除信号通带以外的高频量化噪声，并降采样至奈奎斯特频率输出。由于数字滤波器100基于两个简单的N-bit的二进制循环计数器实现，相对于现有的CIC数字抽取滤波器加高阶FIR梳状滤波器的结构，本发明的数字滤波器100的结构更为简单，硬件成本低，面积也有所减小，相应的也降低Δ-ΣADC的成本及减小Δ-ΣADC的面积。
本发明还提供一种应用于低速Δ-ΣADC的数字滤波器100，具体的，如图7所示，该数字滤波器100包括用于产生时钟信号CLK的时钟电路1、第一计数器2、第二计数器3、锁存器4。其中，第一计数器2连接用于产生码流信号DIN的调制器200和所述时钟电路1，用于根据所述码流信号DIN和所述时钟信号CLK，在每预设时钟周期内获取高码流周期计数值CNTD。第二计数器3连接所述时钟电路1，用于根据所述时钟信号CLK，获取时钟计数值CNTT。锁存器4分别连接所述第一计数器2、所述第二计数器3，所述锁存器4用于在所述时钟计数值CNTT每计满所述预设时钟周期时，锁存所述高码流周期计数值CNTD，以获取高码流周期计数锁存值DOUT并输出。
本发明中，采用两个计数器分别对码流信号DIN中的高码流进行计数以及对时钟信号CLK进行计数，并在时钟计数值CNTT每满预设时钟周期时，锁存当前的高码流周期计数值CNTD，这样可以计算每预设时钟周期内码流信号DIN的平均占空比，该平均占空比表征了输入模拟信号的大小。码流信号DIN由输入模拟信号通过调制器200处理而来，而高码流周期计数锁存值DOUT是对码流信号DIN中的高码流信号计数的一个值，因此高码流周期计数锁存值DOUT是对输入模拟信号进行数字滤波后的输出值。相较于采用CIC数字抽取滤波器加高阶FIR梳状滤波器的现有方案，本发明在低速应用中通过两个简化的计数及锁存方案实现了低速采样信号的滤波和降采样，简化了整体硬件结构的设计，并有效降低了硬件成本。
在一些实施例中，第一计数器2和第二计数器3均为N位二进制循环计数器。
如图8所示，在一些实施例中，数字滤波器100还包括位与运算器5，所述位与运算器5连接于所述第二计数器3和所述锁存器4之间，且连接所述第一计数器2，用于在所述时钟计数值CNTT每计满所述预设时钟周期时，产生锁存信号并输出至所述锁存器4，以及用于在所述锁存器4完成锁存后，产生清零信号并输出至所述第一计数器2。
具体的，位与运算器5为一个N输入与门，如果第二计数器3从零开始计数的话，位与运算器5 输出为高电平信号时，代表已经计满预设时钟周期。此时的高电平信号即为锁存信号，进而触发锁存器4锁存当前的高码流周期计数值CNTT，以获取高码流周期计数锁存值DOUT并输出。在锁存器4锁存完当前的高码流周期计数值CNTT时，位与运算器5还产生清零信号并输出至所述第一计数器2，以清零所述第一计数器2中的高码流周期计数值CNTD，这样在下一个预设时钟周期开始时，使得高码流周期计数值CNTD从零开始计数，进而可以直观地获得预设时钟周期内的高码流周期计数值CNTD。
在一些实施例中，如图9所示，所述第一计数器2包括第一非门N1、第二非门N2、第一D触发器DFF1、与门&、N位级联的第二D触发器DFF2及第三非门N3。其中，所述第一非门N1的输入端连接所述时钟电路1以接入时钟信号CLK，所述第一非门N1的输出端连接所述第二非门N2的输入端。
第一D触发器DFF1的数据输入端D连接所述调制器以接入所述码流信号DIN，第一D触发器DFF1的时钟输入端连接所述第一非门N1的输出端。与门&的一输入端连接所述第一D触发器DFF1的主输出端Q，与门&的另一输入端连接第二非门N2的输出端。
N位级联的第二D触发器DFF2，其中首级所述第二D触发器DFF2的时钟输入端连接所述与门&的输出端，各级所述第二D触发器DFF2的数据输入端D对应与各级所述第二D触发器DFF2的补码输出端连接，上级所述第二D触发器DFF2的主输出端Q连接下级所述第二D触发器DFF2的时钟输入端。各级所述第二D触发器还包括清零输入端/>。其中，N等于Δ-ΣADC的位数。
所述第三非门N3的输入端连接所述位与运算器5以接入所述清零信号，所述第三非门N3的输出端分别连接各级所述第二D触发器DFF2的清零输入端。
具体的，在所述第一计数器2中，时钟信号CLK经过第一非门N1输入第一D触发器DFF1，第一D触发器DFF1在反向时钟信号CLK的作用下对输入的码流信号DIN进行处理，以输出第一主输出信号;时钟信号CLK依次经过第一非门N1和第二非门N2后还是原来的时钟信号CLK,与门&对第一主输出信号/>和经过第一非门N1和第二非门N2后的时钟信号CLK进行与运算后生成第一时钟信号/>,进而向首级第二D触发器DFF2提供时钟信号。在N位级联的第二D触发器DFF2中，上级第二D触发器DFF2的主输出端的输出作为下级第二D触发器DFF2的时钟信号，每级第二D触发器DFF2的主输出端的输出对应高码流周期计数值CNTD的每一位。在位与运算器5产生的清零信号 输出至N位级联的第二D触发器DFF2的清零输入端时，各级第二D触发器DFF2的主输出端的输出清零。
图10为第一计数器2中各节点的时序图。从图10可以看出，第一主输出信号相对码流信号DIN延时半个时钟周期，第一时钟信号/>在时钟信号CLK和第一主输出信号同时为高时才为高。高码流周期计数值CNTD可认为是对第一时钟信号/>进行计数，当第一时钟信号/>的高电平到来时，高码流周期计数值CNTD加1。
本发明中的第一计数器2主要由非门、与门以及多个D触发器构成，其结构简单，计数结果可靠且成本低。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种应用于低速Δ-ΣADC的数字滤波器，其特征在于，包括：
用于产生时钟信号的时钟电路；
第一计数器，连接用于产生码流信号的调制器和所述时钟电路，用于根据所述码流信号和所述时钟信号，在每预设时钟周期内获取高码流周期计数值；
第二计数器，连接所述时钟电路，用于根据所述时钟信号，获取时钟计数值；
锁存器，分别连接所述第一计数器、所述第二计数器，所述锁存器用于在所述时钟计数值每计满所述预设时钟周期时，锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出；
位与运算器，所述位与运算器连接于所述第二计数器和所述锁存器之间，且连接所述第一计数器，用于在所述时钟计数值每计满所述预设时钟周期时，产生锁存信号并输出至所述锁存器，以及用于在所述锁存器完成锁存后，产生清零信号并输出至所述第一计数器。
2.根据权利要求1所述的应用于低速Δ-ΣADC的数字滤波器，其特征在于，所述第一计数器包括：
第一非门和第二非门，所述第一非门的输入端连接所述时钟电路，所述第一非门的输出端连接所述第二非门的输入端；
第一D触发器，所述第一D触发器的数据输入端连接用于产生码流信号的调制器，所述第一D触发器的时钟输入端连接所述第一非门的输出端；
与门，所述与门的一输入端连接所述第一D触发器的主输出端，所述与门的另一输入端连接所述第二非门的输出端；
N位级联的第二D触发器，其中首级所述第二D触发器的时钟输入端连接所述与门的输出端，各级所述第二D触发器的数据输入端对应与各级所述第二D触发器的补码输出端连接，上级所述第二D触发器的主输出端连接下级所述第二D触发器的时钟输入端；各级所述第二D触发器还包括清零输入端；
第三非门，所述第三非门的输入端连接所述位与运算器，所述第三非门的输出端分别连接各级所述第二D触发器的清零输入端；
其中，N等于Δ-ΣADC的位数。
3.一种Δ-ΣADC，其特征在于，包括：
调制器，用于根据输入模拟信号，以输出码流信号；及
如权利要求1或2所述的数字滤波器，所述数字滤波器连接所述调制器。
4.一种应用于低速Δ-ΣADC的数字滤波方法，其特征在于，应用于如权利要求1或2所述的数字滤波器，包括：
根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值；
根据所述时钟信号，获取时钟计数值；
在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。
5.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值中，具体包括：
根据所述时钟信号，获取所述预设时钟周期；
在每所述预设时钟周期内，根据为高电平的所述码流信号，获取所述高码流周期计数值。
6.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，根据所述时钟信号，获取时钟计数值中，具体包括：
根据所述时钟信号，获取时钟周期；
经过每个所述时钟周期后，获取的所述时钟计数值为前一个所述时钟计数值加1。
7.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出之后，还包括：
对已锁存的所述高码流周期计数值清零。
8.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出中，具体包括：
通过位与运算，确定所述时钟计数值已计满所述预设时钟周期，
根据所述时钟计数值已计满所述预设时钟周期，产生锁存信号；
根据所述锁存信号，锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。
9.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，当Δ-ΣADC的位数为N时，所述预设时钟周期为2的N次幂，则将所述高码流周期计数锁存值作为最终输出；或
当Δ-ΣADC的位数为N时，所述预设时钟周期为2的M次幂，且M>N，则截取所述高码流周期计数锁存值的高N位作为最终输出。
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