JP2003534679A - デルタシグマ変調器アナログデジタル変換器における過剰な遅延の補償 - Google Patents

Abstract

(57)【要約】 高性能のデルタシグマアナログデジタル変換器90である。高性能のデルタシグマアナログデジタル変換器90は入力アナログ信号26をデジタル出力信号44へ変換するための第１の機構12、52、38、16、92を含んでいる。第１の機構12、52、38、16、92は理想的な伝達関数に関して変更される伝達関数によって特徴付けされる。第２の機構86、88、92は１つの付加的なデジタルアナログ変換器88により伝達関数の変更を補償する。特別な実施形態では変更は第１の機構12、52、38、16、92のフィードバック遅延により導入される付加的なポールおよび付加的なゼロを含んでいる。フィードバック遅延は信号依存ジッタ遅延とフィードバックデジタルアナログ変換器セルスイッチング遅延を含んでいる。第２の機構86、88、92は信号依存ジッタ遅延を補償する付加的なラッチ86を含んでいる。第１の機構12、52、38、16、92は共振器12、52と量子化装置16を含んでいる。第２の機構86、88、92は量子化装置16の出力から共振器52へのフィードバック路92を含んでいる。フィードバック路92は量子化装置16の出力と、付加的なデジタルアナログ変換器88との間に位置されている第１のラッチ18を含んでいる。この付加的なラッチ86は第１のラッチ18の出力に位置され、アナログデジタル変換器90の信号依存ジッタ遅延を除去する。付加的なフィードバックデジタルアナログ変換器88はリターンツーゼロではないデジタルアナログ変換器であり、その出力は共振器に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明はアナログデジタル変換器、特に高性能デルタシグマアナログデジタル
変換器に関する。

【０００２】

【従来の技術】

本発明は海軍との政府契約Ｎ６６００１−９７−Ｃ−８００４下の支持により
行われた。政府は本発明に対してある権利を有する。

【０００３】 アナログデジタル変換器（ＡＤＣ）は、コンピュータモデム、無線電話、衛
星受信機システムを含む種々の需要のある応用で使用される。このような応用は
広範囲の周波数および信号の大きさにわたって雑音と歪みが最少でアナログ入力
信号をデジタル出力信号へ効率よく変換できる価格が効率的なＡＤＣを要求して
いる。

【０００４】 ＡＤＣは、予め定められたサンプリングインターバルでアナログ信号をサン
プリングし、それに応答して量子化装置により２進数シーケンスを発生すること
によって、典型的にアナログ信号をデジタル信号へ変換する。２進数のシーケン
スはサンプルされたアナログ信号のデジタル信号表示である。

【０００５】 アナログ信号の所定のサンプルされた値に割当てられる２進数の長さは量子
化装置のビット数に対応し、限定される。結果として、デジタルサンプルは対応
するアナログサンプルを常に正確に表すわけではない。デジタルサンプルと、対
応するアナログサンプルの差は量子化エラーを表している。

【０００６】 ＡＤＣのサンプリング周波数は、サンプリングインターバルの逆数である。
ＡＤＣの分解能はそれぞれサンプルされた値に割当てられた２進ビット数に直接
関係し、量子化エラーに反比例する。量子化装置により表されることのできる連
続的な値の最小の差は量子化ステップサイズである。量子化エラーは粒状雑音と
も呼ばれる出力デジタル信号中の量子化雑音を生じる。

【０００７】 アナログサンプルが非常に大きいために、（一定数の量子化ビットが与えら
れている）量子化装置により正確にデジタル表示できないとき、クリッピングが
生じ、オーバーロード雑音と呼ばれる歪みを生じる。オーバーロード雑音を減少
するために、ＡＤＣのダイナミック範囲はしばしば増加される。ＡＤＣのダイナ
ミック範囲はアナログ入力信号の値の範囲であり、この範囲にわたってＡＤＣは
アナログ信号を正確に表示できる。通常のナイキストＡＤＣでは、ダイナミック
範囲は量子化装置により表される最大値と最小値の差である。高品質のＡＤＣは
しばしば高い信号対雑音比（ＳＮＲ）と高いダイナミック範囲を有する。

【０００８】 ＡＤＣのサンプリング周波数はアナログ入力信号の最大周波数の２倍よりも
大きいように通常選択され、これはナイキスト率と呼ばれる。典型的なナイキス
トＡＤＣでは、入力アナログ信号はほぼナイキスト率でサンプルされる。有効な
ＳＮＲを実現するために、ＡＤＣの分解能は増加される。残念ながら、十分なＳ
ＮＲを獲得するための付加的な分解能の付加はしばしばコストを増加させる。

【０００９】 代わりに、オーバーサンプリングＡＤＣが使用される。オーバーサンプリン
グＡＤＣは量子化分解能の必要性を減少するために十分に高い率でアナログ信号
をサンプルする。オーバーサンプリングにより、連続的なサンプルの信号値の差
が減少され、分解能の要求を減少する。残念ながら、典型的なオーバーサンプリ
ングＡＤＣは特にオーバーロードの歪みと粒状雑音を受けやすい。

【００１０】

【発明が解決しようとする課題】

デルタシグマ（ΔΣ）変調器ＡＤＣ（ΔΣ ＡＤＣ）はただ１つの量子化ビッ
トが必要とされるように所定のアナログ入力信号を十分にオーバーサンプリング
する。しかしながら、幾つかのΔΣ ＡＤＣはさらに量子化雑音を減少するため
にマルチビット量子化装置を使用する。連続時間のΔΣ ＡＤＣ（シグマデルタ
変調器ＡＤＣとしても知られている）は典型的に積分装置と相互コンダクタンス
増幅器を有する連続時間ループフィルタであり、これは帯域通過ループフィルタ
および／または共振器を構成し、粒状雑音とオーバーロード歪みを減少する。Δ
Σ ＡＤＣは１以上のフィードバックループを含んでおり、それはマルチビット
フィードバックＤＡＣを含んでおり、それによって量子化エラーの累積を防止し
、ΔΣ ＡＤＣを安定化する。

【００１１】 残念ながら、通常のΔΣ ＡＤＣはしばしば構成が困難であり、量子化装置
のフィードバック路における遅延から生じる雑音を被りやすい。遅延は信号依存
ジッタ遅延、ラッチ遅延、ＤＡＣセルスイッチング遅延を含んでいる。過剰なラ
ッチ遅延を補償するために、複数の付加的なマルチビットリターンツーゼロ（Ｒ
Ｚ）デジタルアナログ変換器（ＤＡＣ）が選択的に量子化装置のフィードバック
路に位置される（ＲＺ ＤＡＣはその出力が周期的にゼロにリセットされるＤＡ
Ｃである）。しかしながら、付加的なＲＺ ＤＡＣはしばしば高価であり、正確
に構成するのが難しい。ΔΣ ＡＤＣに必要とされる高いサンプリング速度では
、量子化装置のフィードバック路中のＲＺ ＤＡＣはゼロに設定するのに十分な
時間をもたず、貧弱なＡＤＣ性能を生じる。性能の理由で、さらに価格が実効的
なリターンツーゼロではない（ＮＲＺ）ＤＡＣは典型的に一般的なΔΣ ＡＤＣ
設計においてＲＺ ＤＡＣの代わりに代用されない。

【００１２】 別の方法では、幾つかのフィードバック遅延は遅延されていないか、または
半分遅延されている適切に同調されたフィードバックＤＡＣの組合わせにより補
償される。しかしながら、この方法は信号依存ジッタおよび他の遅延を実効的に
補償できない。

【００１３】 マルチビットフィードバックＤＡＣの有限ＤＡＣセルスイッチング遅延にも
問題がある。技術で知られているように、マルチビットＤＡＣはこれらの装置を
使用する回路によって出力された信号中にグリッチを生じるハードウェア制限を
有する。ＤＡＣの全部より少ないビットが同時に変化するときグリッチが生じる
。したがってビットがそれらの適切な値に変化するとき出力波形は一時的な誤値
を示す。グリッチはスプリアス周波数トーン、即ちグリッチ雑音を所望の出力周
波数に非常に近接してＤＡＣ出力に生じさせる。スプリアストーンは付随するΔ
Σ ＡＤＣの性能を劣化する。整合されていないＤＡＣセルのスイッチング遅延
は付随するΔΣ ＡＤＣのダイナミック範囲を減少させ、特に４次またはより高
次のΔΣ ＡＤＣにおける回路の安定性に悪影響する。所定のΔΣ ＡＤＣの次
数はΔΣ ＡＤＣのループフィルタの共振周波数の数に関連される。

【００１４】 フィードバックＤＡＣの出力はまたＤＡＣ振幅分解能に直接関連する量子化
雑音を含んでいる。ＤＡＣ計算で使用されるビット数は振幅分解能を決定する。
優れた振幅分解能と周波数応答特性を有するＤＡＣは過剰なパワーを消費する傾
向があり、高価である。さらに、スプリアストーンは周期的な信号の周波数が増
加するときにさらに問題を有する。これはさらに許容可能な出力周波数の範囲を
制限する。

【００１５】 幾つかの一般的なΔΣ ＡＤＣは高速度フラッシュ量子化装置を使用し、こ
れはサンプリングされた信号値を量子化レベルに対応する特定の基準しきい値と
比較する多数の比較器を含んでいる。所定のサンプリングされた信号値は他より
も幾つかの比較器のしきい値に近付く。結果として、量子化装置の比較器は異な
る時間に切換え再生し、これは不所望な信号依存ジッタ遅延を生じる。

【００１６】 ＲＺ ＤＡＣを使用する通常のΔΣ ＡＤＣはしばしば信号依存ジッタの問
題を解決できない。信号依存ジッタは量子化フィードバック路のループ遅延の付
加的なソースである。付加的なループ遅延はＡＤＣのダイナミック特性を低下し
、フィードバックループの安定性を減少する。良好なダイナミック特性を有する
ＡＤＣは広範囲の値および周波数にわたって所定のアナログ信号を正確に表す。

【００１７】 したがって、信号依存ジッタ、ラッチ遅延、有限ＤＡＣセルスイッチング遅
延を含む量子化装置のフィードバックループ遅延を効率的に補償し、価格が実効
的で高性能のΔΣ ＡＤＣが技術で必要とされている。

【００１８】

【課題を解決するための手段】

このような技術の必要性は本発明の高性能のアナログデジタル変換器によって
解決される、図示の実施形態では、本発明のアナログデジタル変換器はデルタシ
グマ変調器のアナログデジタル変換器であり、入力アナログ信号をデジタル出力
信号へ変換する第１の機構を含んでいる。この第１の機構は理想的な雑音伝達関
数に関して変更される雑音伝達関数により特徴付けされている。第２の機構は単
一の付加的なデジタルアナログ変換器により伝達関数の変更を補償する。

【００１９】 特定の実施形態では、変更は理想的な雑音伝達関数に関する伝達関数に含ま
れている付加的なポールと付加的なゼロを含んでいる。変更は第１の機構のフィ
ードバック遅延により生成される。フィードバック遅延は信号依存ジッタ遅延と
フィードバックデジタルアナログ変換器セルスイッチング遅延とを含んでいる。
第２の機構は信号依存ジッタ遅延を補償する付加的なラッチを含んでいる。

【００２０】 第１の機構は共振器および量子化装置を含んでいる。第２の機構は量子化装
置の出力から共振器への量子化装置−ＤＡＣフィードバック路を含んでいる。フ
ィードバック路は量子化装置の出力と付加的なデジタルアナログ変換器との間に
位置された第１のラッチを含んでいる。フィードバック路はさらに第１のラッチ
の出力に位置されている付加的なラッチを含んでいる。この付加的なラッチはア
ナログデジタル変換器の信号依存ジッタ遅延を除去する。デジタルアナログ変換
器はリターンツーゼロではないデジタルアナログ変換器である。デジタルアナロ
グ変換器の出力は共振器に接続されている。

【００２１】 本発明の優れた設計は、付加的なフィードバックデジタルアナログ変換器と
、信号依存ジッタ遅延およびデジタルアナログ変換器のセルスイッチング遅延を
補償する付加的なラッチとを含んでいる第２の機構により容易にされる。種々の
フィードバック遅延の補償により、本発明のデルタシグマ変調器のデジタルアナ
ログ変換器は改良された安定性とダイナミック範囲の性能を与える。

【００２２】

【発明の実施の形態】

本発明を特定の応用の例示的な実施形態を参照してここで説明するが、本発明
はそれに限定されないことが理解されよう。当業者は本発明の技術的範囲内およ
び本発明が非常に有効である付加的な分野で付加的な変形、応用、実施形態を認
識するであろう。 図１は、通常の２次ΔΣ ＡＤＣ10の概略図である。ΔΣ ＡＤＣ10は、共振
器段12（帯域通過ループフィルタ）と、Ｍ−ビット量子化装置16の出力から共振
器段12へのＭ−ビットの量子化装置フィードバック−ＤＡＣ路14を含んでいる。
フィードバック路14は第１のラッチ18を含んでおり、これはＭ−ビット量子化装
置16の出力に接続されている。第１のラッチ18の出力は第１のＭ−ビットデジタ
ルアナログ変換器（ＤＡＣ）20の入力と、第２のＤＡＣ22の入力に接続されてい
る。

【００２３】 共振器段12は第１の相互コンダクタンス増幅器（Ｇ_M1）24を含んでいる。第
１の相互コンダクタンス増幅器24のアナログ入力（Ｖ_IN）26はΔΣ ＡＤＣ10の
入力に対応する。第１の相互コンダクタンス増幅器24の出力は第１のノード28に
接続されている。ノード28はまた第２の相互コンダクタンス増幅器（Ｇ_M2）30の
出力と、第１の演算増幅器（ＯＰ−ＡＭＰ１）32の入力と、第１のキャパシタＣ₁ の第１の端部と、量子化フィードバック路14の第１のＤＡＣ20の出力とに接続
されている。

【００２４】 第１のＯＰ−ＡＭＰ32の出力は第２のノード34に接続され、この第２のノー
ド34は第２のノーダル電圧（Ｖ₂ ）を特徴とする。第２のノード34はまた第１の
キャパシタＣ₁ の第２の端部と、第３の相互コンダクタンス増幅器（Ｇ_M3）36の
入力と、電圧増幅器（Ａ）38の入力にも接続されている。第３の相互コンダクタ
ンス増幅器36の出力は最終段ノード48に対応する。最終段ノード48は量子化装置
のフィードバック路14の第２のＭ−ビットＤＡＣ22の出力と、第２のＯＰ−ＡＭ
Ｐ40の入力と、キャパシタＣ₂ の第１の端部に接続されている。第２のＯＰ−Ａ
ＭＰ40の出力は、第２のキャパシタＣ₂ の第２の端部と、第１のノーダル電圧（
Ｖ₁ ）を特徴とするノードで第２の相互コンダクタンス増幅器30の入力に接続さ
れている。

【００２５】 ＯＰ−ＡＭＰ１ 32 とキャパシタＣ１はノード28において増幅器Ｇ_M124とＧ_{M 2} 30の出力信号電流と、Ｍ−ビットフィードバックＤＡＣ１ 20 からの電流出力
とを積分する積分器を形成する。同様に、ＯＰ−ＡＭＰ２ 40 とキャパシタＣ２
は共振器12中の別の積分器を形成する。

【００２６】 電圧増幅器38の出力42はＭ−ビット量子化装置16の入力に接続されている。
Ｍ−ビット量子化装置16は幾つかの基準電圧ソースと並列している２^M-1 の比較
器のバンクとして構成されている。Ｍ−ビット量子化装置16は２^M-1 の比較器と
、対応するラッチを含んでおり、共振器段12へフィードバックする第１のＭ−ビ
ットＤＡＣ20と第２のＭ−ビットＤＡＣ22とを駆動する。各比較器（図示せず）
は、電圧増幅器38から出力された濾波され利得調節されたアナログ信号の電圧レ
ベルを予め定められた時間インターバルにおいて種々の基準しきい値と比較する
。予め定められた時間インターバルは量子化装置16がクロックされる速度により
決定される。Ｍ−ビット量子化装置16は２^M-1 個の出力ライン44でデジタル信号
を出力し、これは予め定められた時間インターバルでアナログ信号42に最も緊密
に対応する基準しきい値を表している。したがってＭ−ビット量子化装置16は濾
波されたアナログ信号42を近似するために基準しきい値を基本的に選択し、それ
に応答して出力としてデジタル信号を与える。Ｍ−ビット量子化装置16のような
フラッシュアナログデジタル変換器構築ブロックである量子化装置は技術で知ら
れている。Ｍ−ビット量子化装置16の前に位置されている電圧増幅器（Ａ）38は
積分装置の出力ノーダル電圧Ｖ₁ とＶ₂ のスケーリングを容易にする。

【００２７】 第１のラッチ18はラッチのバンクとして構成され、各２^M-1 に対して１つの
ラッチがＭ−ビット量子化装置16の２^M-1 比較器から入力される。同様に、第１
のフィードバックＤＡＣ20と第２のフィードバックＤＡＣ22は２^M-1 ＤＡＣのバ
ンクを含んでいる。

【００２８】 相互コンダクタンス増幅器の利得は転送コンダクタンスとして知られている
。相互コンダクタンス増幅器24、30、36の転送コンダクタンスはそれぞれシンボ
ルＧ_M1、Ｇ_M2、Ｇ_M3により表される。

【００２９】 ΔΣ ＡＤＣ10はマルチビット量子化ＤＡＣフィードバック14を有する中間
周波数（ＩＦ）連続時間（ＣＴ）帯域通過（ＢＰ）ΔΣ変調器ＡＤＣ10である。
共振器段12は所望のＩＦ周波数で共振するＧｍ−Ｃ（連続時間相互コンダクタン
ス増幅器−積分器ループ）帯域通過フィルタである。高次のループフィルタ／共
振器に対しては、ループフィルタ共振周波数は広くされた通過帯域を形成するた
めに最適に拡散（一致しない）されてもよい。共振器12、増幅器Ａ 38 、Ｍ−ビ
ット量子化装置16、フィードバックＤＡＣ14は２次ΔΣ変調器ＡＤＣを形成する
。

【００３０】 共振器段12は付随するフィードバック14と共にアナログ入力電圧信号26を濾
波し、それに応答して濾波されたアナログ信号（Ｖ₂ ）を電圧増幅器38へ提供す
る。電圧増幅器38は予め定められた利得係数Ａにより濾波されたアナログ信号Ｖ₂ の振幅を乗算し、それに応答して出力として濾波され利得調節されたアナログ
信号42を提供する。濾波され利得調節されたアナログ信号42は入力としてＭ−ビ
ット量子化装置12へ与えられ、このＭ−ビット量子化装置12はアナログ信号42を
Ｍ−ビット量子化装置の出力44へ変換する。Ｍ−ビット量子化装置の出力44はフ
ィードバック路14を介してそれぞれ第１のラッチ18と第１および第２のＤＡＣ20
、22を通って共振器段12へフィードバックされる。

【００３１】 本発明の特別な実施形態では、ΔΣ ＡＤＣ10の出力はラッチ18の出力にお
いてΔΣ ＡＤＣ出力で取られる。本発明の実施形態では、量子化装置16から出
力されたデジタルビットはラッチ18により再生されダイナミックに良好に規定さ
れるので、ΔΣ ＡＤＣの出力46はラッチ18の出力において取出され、Ｍ−ビッ
ト量子化装置の出力44では取出されない。

【００３２】 フィードバック路14はΔΣ ＡＤＣ10のループを完成し、そのループは共振
器段12、電圧増幅器38、Ｍ−ビット量子化装置16、フィードバック路14を含んで
いる。

【００３３】 伝統的に、相互コンダクタンス利得Ｇ_M1、Ｇ_M2、Ｇ_M3、電圧増幅器利得Ａ、
ＤＡＣ電流（Ｇ₁ 、Ｇ₂ ）のような種々のΔΣ ＡＤＣ回路のパラメータはΔΣ
ＡＤＣ10の計算された２次伝達関数の係数を理想的な２次雑音伝達関数に整合
させ、適切な回路パラメータに対して結果的な式を解くことによって決定される
。残念ながら、伝統的な方法は、Ｍ−ビット量子化装置16で生じる信号依存ジッ
タ遅延およびＤＡＣ20および22のセルのスイッチング遅延のような他の遅延によ
る雑音伝達関数の変更を考慮していない。部分的に結果として、信号依存ジッタ
およびその他のフィードバック遅延は伝統的なΔΣ ＡＤＣ設計に対して考慮さ
れないままである。さらに、幾つかの過剰な遅延を考慮しようとするシステムは
しばしば信号依存ジッタ効果またはＤＡＣセルスイッチング遅延を無視し、実行
が困難で高価である。種々のフィードバック遅延を無視することにより、ΔΣ
ＡＤＣ10の安定性と性能は妥協される。

【００３４】 図２は、第１の共振器段12および第２の共振器段52と４次Ｍ−ビットの量子
化装置のフィードバック路54を含んでいる通常の４次ΔΣ ＡＤＣ50の概略図で
ある。４次ΔΣ ＡＤＣ50の構成は図１の２次ΔΣ ＡＤＣ10の構造と類似して
いるが、４次ΔΣ ＡＤＣ50は第１のＭ−ビット量子化装置16の前で、第１の共
振器段12と電圧増幅器38との間に挿入された第２の共振器段52を含んでいる点が
異なる。さらに、４次フィードバック路54は第２の共振器段52にフィードバック
される３次フィードバックＤＡＣ56と４次フィードバックＤＡＣ58とを含んでお
り、その入力は第１のラッチ18の出力に接続されている。さらに、相互コンダク
タンス利得、キャパシタンス、ノーダル電圧のような回路パラメータは図１の対
応する共振器段12と図２の第１の共振器段12とでは異なってもよい。

【００３５】 第２の共振器段52の構造は第１の共振器段12の構造と類似しているが、共振
器段12の第１の相互コンダクタンス増幅器24、第２の相互コンダクタンス増幅器
30、第３の相互コンダクタンス増幅器36がそれぞれ第４の相互コンダクタンス増
幅器60、第５の相互コンダクタンス増幅器62、第６の相互コンダクタンス増幅器
64と置換されている点が異なっている。さらに、第１のＯＰ−ＡＭＰ32と第２の
ＯＰ−ＡＭＰ40は第２の共振器段52では第３のＯＰ−ＡＭＰ68と第４のＯＰ−Ａ
ＭＰ70により置換されている。さらに第１の共振器段12の第１のキャパシタＣ₁ と第２のキャパシタＣ₂ はそれぞれ第２の共振器段52の第２の共振器段12の第３
のキャパシタＣ₃ と第４のキャパシタＣ₄ に対応する。

【００３６】 ノーダル電圧Ｖ₁ により特徴付けされるＯＰ−ＡＭＰ40の出力のノードと第
１の共振器段12の第２のノード34（Ｖ₂ ）は、それぞれノーダル電圧Ｖ₃ により
特徴付けされるＯＰ−ＡＭＰ70の出力のノードとノーダル電圧Ｖ₄ により特徴付
けされる第４のノード74に対応する。さらに、相互コンダクタンス利得、キャパ
シタンス、ノーダル電圧のような回路パラメータは図１の対応する共振器段12と
図２の第２の共振器段56とでは異なってもよい。

【００３７】 第２の共振器段52の第４の相互コンダクタンス増幅器60の入力は第１の共振
器段12の第２のノード34で接続されている。第４の相互コンダクタンス増幅器60
の出力はまた第３のノード72で接続されている。第３のノード72はまた４次フィ
ードバック路54の第３のＤＡＣ56の出力に接続されている。第４のＤＡＣ58の出
力は最後の段のノード76で接続されており、これは第６の相互コンダクタンス増
幅器64の出力に対応する。最後の段のノード76はまた第４のＯＰ−ＡＭＰ70の入
力と第４のキャパシタＣ₄ の第１の端部と接続する。第４のノード74は電圧増幅
器（Ａ）38の入力に接続されている。

【００３８】 ΔΣ ＡＤＣ50は４つのフィードバックＤＡＣの20、22、56、58により与え
られる２つの共振器段12と52を有する。フィードバックＤＡＣの20、22、56、58
はそれぞれの電流Ｇ１、Ｇ２、Ｇ３、Ｇ４を引出す。

【００３９】 残念ながら、通常の４次ΔΣ ＡＤＣ50は図１の２次ΔΣ ＡＤＣ10と類似
の問題を受ける。即ち４次フィードバック路54に含まれる回路素子は、以下詳細
に説明するように、信号依存ジッタ、ＤＡＣセルスイッチング遅延、ΔΣ ＡＤ
Ｃ50の理想的な雑音伝達関数を変更する他の遅延を補償するのに不十分である。

【００４０】 ＯＰ−ＡＭＰ２ 40 の出力のノーダル電圧Ｖ₁ と、ＯＰ−ＡＭＰ４ 70 の出
力のＶ₃ は積分器の出力電圧ノードを表し、これは状態空間式の線形システムの
状態を表している。

【００４１】 図３は、本発明の方法により構成された２次ΔΣ ＡＤＣ80の概略図である
。ΔΣ ＡＤＣ80は電圧増幅器（Ａ）38に接続されている第１の共振器段12を含
んでいる。電圧増幅器38の出力42はＭ−ビット量子化装置16の入力に接続されて
いる。Ｍ−ビット量子化装置16の出力はΔΣ ＡＤＣ80の出力を表し、特別な遅
延補償されたＭ−ビット量子化装置のフィードバック路84により第１の共振器段
12へフィードバックされる。明瞭にするために、電源および電源ラインとクロッ
ク信号およびクロック信号ライン等の種々のコンポーネントおよび回路が図３か
ら省略されているが、当業者は付加的な必須の回路を構成する場所およびその方
法を知るであろう。

【００４２】 第１の共振器段12の構造は図１および図２の共振器段12の構造と類似してい
るが、相互コンダクタンス利得（Ｇ_M1、Ｇ_M2、Ｇ_M3）、キャパシタンス（Ｃ₁ 、
Ｃ₂ ）、回路電流、ノーダル電圧（Ｖ₁ とＶ₂ ）のような種々の回路パラメータ
が第１の共振器段12において異なる点で相違している。これらの差は部分的に異
なった強化されたフィードバック路84によるものである。

【００４３】 強化されたフィードバック路84の構造は、フィードバック路14の構造と類似
しているが、強化されたフィードバック路は、付加的な第２のラッチ86、付加的
なＭ−ビットフィードバックＤＡＣ88を有する点が異なっている。付加的なＤＡ
Ｃ88の入力は第１のラッチ18の出力に接続されている。付加的なＤＡＣ88の出力
は最後の段のノード48において第１の共振器段12に接続されている。第１のラッ
チ18の出力はまた第２のラッチ86の入力に接続され、その出力は第１のＤＡＣ20
と第２のＤＡＣ22の入力に接続されている。

【００４４】 当業者はラッチ18と86が幾つかのラッチを含んでおり、ＤＡＣ20、22、88は
それぞれＭ−ビット量子化装置16の各比較器のための幾つかのＤＡＣセルを含ん
でいることを認識するであろう。例えばＭ−ビット量子化装置が５ビット量子化
装置として構成される場合には、ラッチ18と86はそれぞれ３１のサブラッチを含
んでおり、ＤＡＣ20、22、88はそれぞれ３１の単項ＤＡＣセルを含んでいる。量
子化装置16とラッチ18および86はシステムクロック（図示せず）によりクロック
される。ラッチ18と86はマスタースレーブ構造でクロックされる。

【００４５】 Ｍ−ビット量子化装置16の各比較器に対して１つのラッチを有するラッチバ
ンクとして構成されている付加的なラッチ86は、信号依存ジッタ遅延を除去する
。フィードバックＤＡＣ20、22、88が駆動される前に、付加的なラッチ86はＭ−
ビット量子化装置16のデジタル出力44を再度ラッチする。これはフィードバック
ＤＡＣ20、22、88のセルが同時に切換えられる前に、Ｍ−ビット量子化装置16の
デジタル出力40を整列させる。付加的なラッチ86は以下詳しく説明するように、
付加的なＤＡＣ88により補償される量子化装置のフィードバック路84に半サイク
ル遅延を導入する。

【００４６】 付加的なＤＡＣ88は第１のラッチ18の出力に接続されている。付加的なＤＡ
Ｃ88の出力はΔΣ ＡＤＣ80の共振器段12に接続されている。本発明にしたがっ
て構成された高次のΔΣ ＡＤＣでは、付加的なＤＡＣ88の出力は以下十分に説
明するように最後の共振器段12に接続されている。ＤＡＣ88が先の共振器段の利
得のために最後の共振器段12で接続されるとき、ΔΣ ＡＤＣ80は付加的なＤＡ
Ｃ88の出力における任意の信号依存ジッタに対する感度が少ない。

【００４７】 しかしながら、当業者は本発明の技術的範囲から逸脱せずに付加的なＤＡＣ8
8が他の共振段に接続されてもよいことを認識するであろう。付加的なＤＡＣ88
が先の共振段（以下詳しく説明するように）のような別の共振段に接続されると
きには、第２のラッチ86からの遅延およびＤＡＣ20、22のセルのスイッチング遅
延は適切なΔΣ ＡＤＣパラメータを選択することにより補償されることができ
る。付加的なＤＡＣ88により与えられる付加的な自由度は、過剰な遅延の補償を
可能にする。過剰な遅延は以下詳しく説明するようにΔΣ ＡＤＣ80の理想的な
雑音伝達関数の次数の増加として現れる。

【００４８】 図３の特別な実施形態では、本発明のΔΣ ＡＤＣ80は、マルチビット量子
化ＤＡＣフィードバック84を有する中間周波数（ＩＦ）連続時間（ＣＴ）帯域通
過（ＢＰ）ΔΣ変調器ＡＤＣ80である。ΔΣ ＡＤＣ80は６０乃至１００ＭＨｚ
の信号帯域幅にわたって分解能の１４乃至１６の実効的なビットを実現し、今日
のプロセス技術で１００乃至５００ＭＨｚで直接中間周波数（ＩＦ）をデジタル
化する。ΔΣ ＡＤＣ80は、高いダイナミック範囲性能（１４乃至１６ビット）
用に設計されている。これらの特性はΔΣ ＡＤＣ80を、特に軍事および商業用
のデジタル受信機における高分解能データ変換器の応用で有効にする。本発明お
よび関連する原理によるΔΣ ＡＤＣ80は、ΔΣ ＡＤＣ性能の利点の進展を可
能にする。

【００４９】 図４は本発明により構成された４次ΔΣ ＡＤＣ90の図である。ΔΣ ＡＤ
Ｃ90は図２の４次ΔΣ ＡＤＣ50に類似しているが、ΔΣ ＡＤＣ90は特別な遅
延補償されたフィードバック路92を含んでいる点が異なる。さらに、相互コンダ
クタンス利得、キャパシタンス、ノーダル電圧のような種々の回路パラメータは
図２のΔΣ ＡＤＣ50と図４のΔΣ ＡＤＣ90では異なっている。

【００５０】 特別な遅延補償されたフィードバック路92は図３の強化されたフィードバッ
ク路84の構造に類似しているが、第３のフィードバックＤＡＣ56と第４のフィー
ドバックＤＡＣ58が第２のラッチ86の出力で接続され、第２の共振器段52にフィ
ードバックされる点が異なっている。さらに、第１のラッチ18の出力で接続され
ている付加的なＤＡＣ88は最後の段のノード76において第２の共振器段へフィー
ドバックを与える。

【００５１】 相互コンダクタンス利得（Ｇ_M2、Ｇ_M3、Ｇ_M5、Ｇ_M6）およびキャパシタンス
（Ｃ₁ 、Ｃ₂ 、Ｃ₃ 、Ｃ₄ ）のようなΔΣ ＡＤＣ90のパラメータは、所望の通
過帯域でΔΣ ＡＤＣ90の雑音伝達関数のゼロを設定するように選択される。所
望の通過帯域は用途によって特定され、当業者によって所定の応用の必要性を満
たすように決定されることができる。段間の利得（Ｇ_M1、Ｇ_M4、Ａ）はノーダル
電圧Ｖ₁ 、Ｖ₂ 、Ｖ₃ 、Ｖ₄ が所定の応用に対する実際値であるように選択され
る。所定の応用に対する実際のノーダル電圧値は当業者により決定されてもよい
。

【００５２】 ＤＡＣ20、22、56、58、88を通る電流にそれぞれ対応するＤＡＣ電流Ｇ₁ 、
Ｇ₂ 、Ｇ₃ 、Ｇ₄ 、Ｇ₇ は図３の２次ΔΣ ＡＤＣ80で説明された方法と類似の
方法を使用して、式（２）の変更された雑音伝達関数にしたがって設定される。

【００５３】 図５は本発明の方法にしたがって構成された６次ΔΣ ＡＤＣ100 の概略図
である。６次ΔΣ ＡＤＣ100 の構成は図４の４次ΔΣ ＡＤＣ90の構造に類似
しているが、６次ΔΣ ＡＤＣ100 は第２の共振器段52と電圧増幅器38との間に
挿入された第３の縦続共振器段102 を含んでいる点が異なっている。さらに、６
次ΔΣ ＡＤＣ100 は、最後の共振器段102 へフィードバックする第５のフィー
ドバックＤＡＣ106 と、付加的なフィードバックＤＡＣ108 を含んでいる拡張さ
れたフィードバック路104 を含んでいる。付加的なフィードバックＤＡＣ108 の
出力は最後の共振器段である第３の共振器段102 の最後の段のノード110 に接続
されている。最後の段のノード110 はそれぞれ第１の共振器段12と第２の共振器
段52のノード48、76に類似している。

【００５４】 第３の共振器段102 の構造は第１の共振器段12および第２の共振器段52の構
造に類似している。第３の共振器段は、第２の段の共振器段52の相互コンダクタ
ンス増幅器60、62、64にそれぞれ類似している第７の相互コンダクタンス増幅器
112 と、第８の相互コンダクタンス増幅器114 と、第９の相互コンダクタンス増
幅器116 とを含んでいる。第３の共振器段はまた、第２の共振器段52のＯＰ−Ａ
ＭＰ68、70とキャパシタＣ₃ 、Ｃ₄ にそれぞれ類似している第５のＯＰ−ＡＭＰ
118 と、第６のＯＰ−ＡＭＰ120 と、第５のキャパシタＣ₅ と第６のキャパシタ
Ｃ₆ とを含んでいる。第３の共振器段102 はまた、第２の共振器段52のノードＶ₃ と第４のノード（Ｖ₄ ）74にそれぞれ類似しているノーダル電圧Ｖ₅ と、ノー
ダル電圧Ｖ₆ により特徴付けされているノード124 により特徴付けられるＯＰ−
ＡＭＰ120 の出力のノードを含んでいる。

【００５５】 ΔΣ ＡＤＣ100 のパラメータは、ΔΣ ＡＤＣ100 の伝達関数が種々のフ
ィードバック遅延を考慮する変更された理想的な伝達関数（式（２）参照）に一
致するように選択される。付加的なＤＡＣ88と付加的なラッチ86は調節された理
想的な雑音伝達関数の適合を容易にする。したがって、フィードバック路104 の
フィードバック遅延の不所望な影響が除去され、ΔΣ ＡＤＣ100 のダイナミッ
クな性能および安定性は強化される。

【００５６】 図６は図３−５のΔΣ ＡＤＣ80、90、100 でそれぞれ補償される量子化装
置のフィードバック路遅延ｔ₁ 、ｔ₂ を示したタイミング図130 である。図130
は、時間軸134 に沿って示されているように時間に関するクロック信号電圧のプ
ロフィール132 を示している。クロック信号は量子化装置16の比較器と、ラッチ
１ 120およびラッチ２ 86のバンクの個々のラッチへ与えられる。第１のＤＡＣ
電流の信号プロフィール136 は図５の付加的なフィードバックＤＡＣ88を流れる
電流の信号に対応する。ＤＡＣ電流の信号プロフィール136 はｔ₁ だけクロック
信号電圧プロフィール132 の立上りエッジ138 に関して遅延される。第２のＤＡ
Ｃ電流の信号プロフィール140 は図５のΔΣ ＡＤＣ100 のフィードバック路10
4 のフィードバックＤＡＣ20、22、56、58、106 、88を流れる例示的な電流信号
に対応する。第２のＤＡＣ電流の信号プロフィール140 はｔ₂ だけクロック信号
電圧プロフィール132 の立上りエッジ138 に関して遅延される。

【００５７】 種々のΔΣ ＡＤＣパラメータがどのように付加的なフィードバックＤＡＣ8
8と付加的なフィードバックラッチ86により遅延ｔ₁ とｔ₂ を補償するように選
択されるかの１例を見るために以下の式（６）乃至（９）を参照する。

【００５８】 本発明のΔΣ ＡＤＣは、付加的なＤＡＣ88（Ｇ₇ ）の有限ＤＡＣセルスイ
ッチング遅延ｔ₁ と、ＤＡＣ20、22、56、58、106 、88（Ｇ₁ 乃至Ｇ₆ ）のセル
スイッチング遅延ｔ₂ とを補償する。

【００５９】 状態空間式を使用して、当業者は既知の遅延ｔ₁ とｔ₂ を補償する適切なＤ
ＡＣフィードバック電流（Ｇ₁ 乃至Ｇ₇ ）を生じるΔΣ ＡＤＣのドメイン伝達
関数を導出する。ｔ₂ はセルスイッチング遅延のようなＤＡＣ20、22、56、58、
106 、88の遅延と、それに加えて付加的なラッチ86による量子化装置16の出力の
再ラッチから生じる半サイクル遅延を含んでいる。

【００６０】 図７および８は本発明の方法にしたがって構成されたｎ次のΔΣ ＡＤＣの
概略図である。ΔΣ ＡＤＣ150 の構造は図５のΔΣ ＡＤＣ100 の構造に類似
しているが、ΔΣ ＡＤＣ150 は、第１の共振器段12と第２の共振器段52とを含
むｎ／２共振器段を含んでいる。さらに、ΔΣ ＡＤＣ150 はｎ個のフィードバ
ックＤＡＣと付加的なＤＡＣ88とを含む拡張されたフィードバック路152 を含ん
でいる。付加的なＤＡＣ88の出力は最後の共振器段154 の最後の段のノード156
へフィードバックされる。最後の段のノード156 は図５の第３の共振器段102 の
最後の段のノード110 に類似している。最後の共振器段154 は、相互コンダクタ
ンス増幅器（Ｇ_{M 2n-1}）158 と（Ｇ_{M 2n}）160 と（Ｇ_{M 2n+1}）とを含み、ＯＰ−
ＡＭＰ164 および166 を含み、ノード（Ｖ_n-1 ）170 と（Ｖ_n ）と最後の段のノ
ード172 とを含み、キャパシタＣ_n-1 とＣ_n とを含んでいる。前述のコンポーネ
ントは共振器段12および52の構造に類似する構造で接続されている。

【００６１】 ΔΣ ＡＤＣ150 はマルチビット量子化装置ＤＡＣフィードバック152 を有
する中間周波数（ＩＦ）連続時間（ＣＴ）帯域通過（ＢＰ）ΔΣ変調器ＡＤＣ15
0 である。共振器12、52、…154 および付随するフィードバック路152 は所望の
ＩＦ周波数で共振する帯域通過ループフィルタを構成する。ループフィルタはｎ
次のＧｍ−Ｃ（相互コンダクタンス容量性）共振器である。２^M-1 比較器および
ラッチを含んでいるＭ−ビット量子化装置16は共振器段12、52、…154 にフィー
ドバックするｎ個のＭ−ビットＤＡＣ168 を駆動する。ｎ個のＭ−ビットＤＡＣ
168 は最後および最後から次のフィードバックＤＡＣ174 、176 をそれぞれ含ん
でいる。

【００６２】 ｎ次のΔΣ ＡＤＣ（図示せず）の理想的な雑音伝達関数は、マルチビット
量子化装置の比較器の信号依存ジッタ遅延、ラッチ遅延、有限ＤＡＣセルスイッ
チング遅延のようなフィードバック遅延効果を考慮せず、次式により表される。

【数１】 ここで、ａ₁ 乃至ａ_n およびｂ₁ 乃至ｂ_n は種々の定係数であり、ｎは伝達関数
Ｈ_ntfI（ｚ）の次数であり、ｚは複素数変数である。定数ａ₁ 乃至ａ_n の値は分
子Ａ_I （ｚ）のゼロを決定し、これは伝達関数Ｈ_ntfI（ｚ）のゼロである。定数
ｂ₁ 乃至ｂ_n の値は分母Ｂ_I （ｚ）のゼロを決定し、これは伝達関数Ｈ_ntfI（ｚ
）のポールである。

【００６３】 複素数平面における単位円に関する伝達関数Ｈ_ntfI（ｚ）のポールとゼロの
位置は伝達関数Ｈ_ntfI（ｚ）の安定性と性能を決定する。Ｈ_ntfI（ｚ）のゼロは
通過帯域の特定位置に中心周波数を有する所望の周波数応答を実現するように選
択される。所定の通過帯域の中心周波数の正確な位置と、正確な係数値は用途で
特定されており、所定の応用の必要性を満たすように当業者により決定されても
よい。

【００６４】 多数の共振器段を有するΔΣ ＡＤＣでは、広い帯域幅は個々の共振器段の
中心周波数を拡散することにより得られ、それによって伝達関数Ｈ_ntfI（ｚ）の
ゼロは通過帯域中に最適に拡散される。ｎ次ΔΣ ＡＤＣ150 は式（１）の理想
的な雑音伝達関数Ｈ_ntfI（ｚ）を実行するために必要なｎ度の自由度を特定する
ため少なくともｎ個のフィードバックＤＡＣ168 を含んでいる。

【００６５】 実際に、それぞれ図１および図２のΔΣ ＡＤＣ10、50のようなΔΣ ＡＤ
Ｃは式（１）の理想的な雑音伝達関数Ｈ_ntfI（ｚ）とは異なる雑音伝達関数Ｈ_{nt f} （ｚ）を生じる種々のフィードバック遅延を示す。Ｈ_ntf （ｚ）はＨ_ntfI（ｚ
）よりも高次の伝達関数である。

【００６６】 従来の方法では、変更されたｚ変換が理想的な雑音伝達関数Ｈ_ntfI（ｚ）の
過剰な遅延の効果を解析するために使用されたが、遅延および、対応する理想的
な雑音伝達関数の次数の増加を補正しようとする結果的な試みは信号依存ジッタ
を考慮せず、これはフィードバックＤＡＣ168 の前に与えられた量子化遅延とし
て明示される。

【００６７】 フィードバック遅延は図１の通路24のように量子化装置のＤＡＣフィードバ
ック路の理想的ではない効果であり、１だけ理想的な雑音伝達関数Ｈ_ntfI（ｚ）
の次数を上昇し、次式により示される雑音伝達関数Ｈ_ntf （ｚ）を生じる。

【数２】 Ｈ_ntf （ｚ）は式（１）の雑音伝達関数Ｈ_ntfI（ｚ）に類似するが、ｚ＝０で付
加的なゼロが分子Ａ（ｚ）で生じ、ｚ＝ｅで付加的な実数のポールが分母Ｂ（ｚ
）で生じる点が異なり、ここでｅ₀ は実数である。

【００６８】 付加的な（ｎ＋１）次ＤＡＣ88は付加的な自由度を与え、これは式（１）の
理想的な雑音伝達関数Ｈ_ntfI（ｚ）の次数の増加を考慮に入れ、式（２）の雑音
伝達関数Ｈ_ntf （ｚ）を生じる。付加的な自由度は、最適のΔΣ ＡＤＣ性能を
与え、ＤＡＣ168 と88のセルのスイッチング遅延を補償する各ＤＡＣ168 と88の
適切な電流を解くことを可能にする。

【００６９】 式（２）の雑音伝達関数Ｈ_ntf （ｚ）の複素数ポール対と実数のポール軌道
の解析は、ΔΣ ＡＤＣ150 の量子化装置のフィードバック路152 の過剰な遅延
が増加されるときｚ平面の１サイクルの外方向にポールが移動することを示唆し
ている。ポールが単位円の外方向に移動するとき、ΔΣ ＡＤＣ150 は不安定に
なる。過剰な遅延を除去することにより、本発明のΔΣ ＡＤＣ150 の安定性は
改良される。

【００７０】 式（２）のＢ（ｚ）はｅ₀ にポールを有し、これは遅延補償後の実数軸上の
任意の場所に位置されることができる。本発明の説明の目的で、ｅ₀ におけるポ
ールはｅ₀ ＝０であるようにゼロに位置される。結果としてＢ（ｚ）は次式のよ
うになる。 Ｂ（ｚ）＝ｚ（ｂ₀ ＋ｂ₁ ｚ…＋ｂ_n-1 ｚ^n-1 ＋ｚⁿ ） （３） ｎ次ΔΣ ＡＤＣ150 の伝達関数（ここでｎは正の整数）は以下詳細に説明す
るように、次式により示される。

【数３】 ここで分子Ｋ（ｚ）のｋ₁ 乃至ｋ_n+1 はｎ次ΔΣ ＡＤＣ150 の種々の回路パラ
メータに依存する定数である。ｎ次ΔΣ ＡＤＣ150 の回路パラメータに関する
ｋ₁ の式、ここではｉ＝０乃至ｎ＋１は、当業者により決定されることができる
。同様に、ｉ＝０乃至ｎ＋１である分母Ｃ（ｚ）のｋ_i の式もまたｎ次ΔΣ Ａ
ＤＣ150 の種々の回路パラメータに依存する定数である。当業者は種々のΔΣ
ＡＤＣ回路パラメータによってｃ₁ 乃至ｃ_n+1 の式を決定することができる。

【００７１】 係数ｃ₁ 乃至ｃ_n とｄ₁ 乃至ｄ_n は相互コンダクタンス（Ｇ_M1乃至Ｇ_M(2n+1) ）、積分器キャパシタンス（Ｃ₁ 乃至Ｃ_n ）、ＤＡＣ電流（Ｇ₁ 乃至Ｇ_n+1 ）
、量子化利得（Ａ）のような回路パラメータにより表わされる。Ｈ_ADC （ｚ）の
係数ｃ₁ 乃至ｃ_n とｄ₁ 乃至ｄ_n は１セットの式を生成するためにそれぞれ雑音
伝達関数Ｈ_ntf （ｚ）の係数ａ₁ 乃至ａ_n とｂ₁ 乃至ｂ_n の項により整合された
項である。式の結果的なセットは以下詳細に説明するように種々の回路パラメー
タに対して解かれる。したがって、ｎ次ΔΣ ＡＤＣ150 は所望の共振器中心周
波数と雑音成形性能特性を有する。

【００７２】 ｎ次ΔΣ ＡＤＣ150 の伝達関数Ｈ_ADC （ｚ）のＣ（ｚ）の係数ｃ_i を対応
するＢ（ｚ）の係数に等しくすると、以下のｎ＋１の式のセットが得られる。 ｃ₀ ＝０，ｃ₁ ＝ｂ₀ ，ｃ₂ ＝ｂ₁ …，ｃ_n ＝ｂ_n-1 （５） Ｈ_ADC の式（４）ではＣ_n+1 ＝１であり、Ｈ_ntf の式（２）ではｂ_n ＝１であ
り、Ｃ_n+1 ＝ｂ_n であり、即ち１＝１であることに留意する。過剰な遅延により
特徴付けられるシステムではｎ＋１の自由度が存在し、これはシステムを十分に
解き、特定するためｎ＋１の式だけを必要とする。

【００７３】 式（５）は以下詳しく説明するように、それぞれの係数ｃ_i を含む種々のΔ
Σ ＡＤＣ回路パラメータに対して解かれる。相互コンダクタンス利得、ＤＡＣ
電流、ＤＡＣ遅延、キャパシタ値を含む回路パラメータの結果的な値は最適な性
能を実現するためｎ次ΔΣ ＡＤＣ150 で使用される。

【００７４】 同様に、ｉ＝１乃至ｎ＋１である図４の伝達関数Ｈ_ADC （ｚ）の分母Ｋ（ｚ
）の係数ｋ_i は図１の雑音伝達関数Ｈ_ntfI（ｚ）の対応する係数（０、ａ₁ …ａ_n ）に等しくされる。結果的な式のセットが解かれ、式（４）Ｈ_ADC （ｚ）のゼ
ロを通過帯域に中心に設定する相互コンダクタンス利得（Ｇ_M2、Ｇ_M3、Ｇ_M2n 、
Ｇ_M(2n+1) ）、キャパシタンス（Ｃ₁ 、Ｃ₂ …Ｃ_n ）のようなΔΣ ＡＤＣパラ
メータが得られる。段間相互コンダクタンス利得（Ｇ_M1、Ｇ_M4…Ｇ_M(2n-1) ）、
量子化装置利得（Ａ）はノーダル電圧（Ｖ₁ 、Ｖ₂ …Ｖ_n ）を実際値にスケール
するように選択される。前述のパラメータの正確な値は用途によって特定され、
所定の応用の必要性を満たすために当業者により決定されてもよい。当業者は本
発明の方法をアクセスすることにより、通過帯域の中心にｎ次ΔΣ ＡＤＣ150
の伝達関数Ｈ_ADC （ｚ）のゼロを位置付け、実際のノーダル電圧を生じる適切な
ΔΣ ＡＤＣパラメータを解くことができる。ｎ＋１の式（５）はｎ＋１のＤＡ
Ｃフィードバック電流変数Ｇ₁ 、Ｇ₂ …Ｇ_n 、Ｇ_n+1 のために特別に解かれる。

【００７５】 図３の特定の実施形態では、ＤＡＣ電流フィードバック変数はｇ₁ 、ｇ₂ 、
ｇ₇ であり、第１のＤＡＣ20、第２のＤＡＣ22、付加的なＤＡＣ88によりそれぞ
れ引出される電流に対応する。図３を参照にして、２次ΔΣ ＡＤＣ 80 では、
ＤＡＣ電流Ｇ₁ 、Ｇ₂ 、Ｇ₇ は雑音伝達関数の係数ｂ₀ 、ｂ₁ 、ｂ₂ の項と、Δ
Σ ＡＤＣパラメータＧ_M2、Ｇ_M3、ｃ₁ 、ｃ₂ 、Ａと遅延ｔ₁ 、ｔ₂ で特有に解
かれる。３つの未知の電流Ｇ₁ 、Ｇ₂ 、Ｇ₇ を含んでいるΔΣ ＡＤＣ 80 の伝
達関数の係数ｃ₀ 、ｃ₁ 、ｃ₂ を対応する雑音伝達関数（式（２）参照）のｂ₀ 、ｂ₁ 、ｂ₂ に等しくすることによって、３つの式と３つの変数（ｇ₁ 、ｇ₂ 、
ｇ₇ ）が以下詳細に説明するように得られる。結果的な式のセットはＤＡＣ電流
Ｇ₁ 、Ｇ₂ 、Ｇ₇ について特有に解かれることができる。ΔΣ ＡＤＣ 80 の３
つの同時式を以下与える。

【数４】 ここで種々のパラメータは前述されている。

【００７６】 Ｇ_M1は上述の式では現れないことに注意すべきである。Ｇ_M1は変調器のフィ
ードバックループ外であり、信号がΔΣ変調器ＡＤＣループ100 で変調される前
の入力信号26に対するスケール係数である。Ｇ_M1は安定なシステムのＤＡＣ電流
について解くとき、前述の式（６乃至８）に入らない。Ｇ_M1は最適のノーダルス
ケーリングのような他の設計の考察と低い入力雑音の必要性にしたがって選択さ
れ、そのため当業者は特定の応用に適切な値を選択することができる。

【００７７】 図３および図７を参照して、図３のΔΣ ＡＤＣ 80 の例示的な雑音伝達関
数を以下与える。

【数５】 Ｈ_ntf （ｚ）のポールは安定な入力信号範囲の所定のレベルに対して特定化さ
れた帯域幅で最高の信号対雑音比（ＳＮＲ）を実現するために最適な雑音成形の
ために選択される。Ｈ_ntf （ｚ）は典型的に、最適のポールとゼロ位置を生じる
係数ａ₁ 乃至ａ_n およびｂ₁ 乃至ｂ_n を計算する最適化プログラムによって計算
される。式（９）の雑音伝達関数Ｈ_ntf （ｚ）では、ｂ₀ ＝０．３８２、ｂ₁ ＝
−１．０２、ｂ₂ ＝１である。

【００７８】 式（９）の雑音伝達関数Ｈ_ntf （ｚ）に対しては、式（６）乃至（８）は１
構成における適切なＤＡＣ電流について解かれる。図３の特定の実施形態では、
ΔΣ ＡＤＣパラメータはＧ_M1＝１／２５、Ｇ_M2＝１／３０、Ｇ_M3＝１／１２０
、ｃ₁ ＝１／（１５π／４）、ｃ₂ ＝４／（１５π／４）、Ａ＝６．２５、ｔ₁ ＝０．２、ｔ₂ ＝０．７、Ｇ₁ ＝０．０２３、Ｇ₂ ＝０．０４６、Ｇ₇ ＝−０．
０４９である。サンプリングクロック周波数は１Ｈｚに正規化される。

【００７９】 同様に、４次、６次またはｎ次のΔΣ ＡＤＣは本発明の方法を使用するこ
とによってｎ＋１ ＤＡＣ電流に対して特有に解かれることができ、それによっ
てΔΣ ＡＤＣフィードバック路遅延を補償する。本発明の原理による過剰なル
ープ遅延の補償は特に４次および高次のΔΣ ＡＤＣで望ましく、過剰なフィー
ドバック路遅延はΔΣ ＡＤＣループの安定性に大きいインパクトを与える。当
業者は、遅延補償および関連する性能の利点を得るように本発明によって任意の
次数のΔΣ ＡＤＣに対して適切なパラメータ値を決定するためMathematica の
ようなシンボル代数のソフトウェアパッケージを使用してもよい。

【００８０】 Matlab Simulink により行われ時間ドメインシミュレーションは、ΔΣ Ａ
ＤＣ量子化装置フィードバック路84の遅延が補償され、図３のΔΣ ＡＤＣ80が
安定であり、特定された帯域幅のΔΣ ＡＤＣ80のＳＮＲが遅延のないモデルΔ
Σ ＡＤＣに等しいことを確実にする。

【００８１】 図９は、図１の通常の２次ΔΣ ＡＤＣ10のシミュレートされた周波数応答
特性202 のグラフ200 である。このグラフ200 はデシベルでΔΣ ＡＤＣの利得
を表している垂直軸204 と、メガヘルツで周波数を表している水平軸206 とを含
んでいる。周波数応答特性は、ほぼ−５０ｄＢと−８０ｄＢとの間で均一にする
前には、約１２０ＭＨｚで−１２０ｄＢの低いレベル208 と、約３５０ＭＨｚで
−３５ｄＢのピーク210 を含んでいる。ピーク210 は部分的に図１のΔΣ ＡＤ
Ｃフィードバック路14の過剰な遅延から生じたものであり、望ましくない。

【００８２】 図１０は、図３の２次ΔΣ ＡＤＣ80のシミュレートされた周波数応答特性2
22 のグラフ220 であり、図９の周波数応答特性202 と類似している。グラフ220 はＭＨｚの水平軸206 と、デシベルの垂直軸204 を含んでいる。周波数応答特
性222 は、約１２０ＭＨｚで−１４０ｄＢで所望の低いレベル224 を含んでいる
。グラフ220 には明瞭なピークはなく、約３００ＭＨｚより後の範囲ではほぼ−
５０と−８０ｄＢの間でスムースなレベルであり、これは望ましい性質である。
これは図１のΔΣ ＡＤＣフィードバック路14の過度の遅延の不所望な効果が図
３で示されている本発明のΔΣ ＡＤＣ80の遅延補償されたフィードバック路84
により補償されることを示している。

【００８３】 以上、本発明を特定の応用について特定の実施形態を参照にしてここで説明
した。当業者は本発明の技術的範囲内で付加的な変形、応用、実施形態を認識す
るであろう。

【００８４】 それ故、特許請求の範囲によって本発明の技術的範囲内で全てのこのような
応用、変形、実施形態をカバーすることを意図している。

【図面の簡単な説明】

【図１】 本発明により構成された共振器（帯域通過ループフィルタ）とＭ−ビット量子
化装置のフィードバック路を含んでいる例示的な２次ΔΣ ＡＤＣの概略図。

【図２】 本発明により構成された第１および第２の共振器段と２次Ｍ−ビット量子化装
置のフィードバック路を含んでいる例示的な４次ΔΣ ＡＤＣの概略図。

【図３】 共振器および遅延補償されたＭ−ビット量子化装置のフィードバック路を含ん
でいる本発明により構成された強化された２次ΔΣ ＡＤＣの概略図。

【図４】 本発明により構成された強化された４次ΔΣ ＡＤＣの概略図。

【図５】 本発明により構成された強化された６次ΔΣ ＡＤＣの概略図。

【図６】 図３乃至５のΔΣ ＡＤＣで補償される量子化フィードバック路の遅延を示し
ているタイミング図。

【図７】 本発明により構成されたｎ次のΔΣ ＡＤＣの概略図。

【図８】 本発明により構成されたｎ次のΔΣ ＡＤＣの概略図。

【図９】 図１の２次ΔΣ ＡＤＣのシミュレートされた周波数応答特性のグラフ。

【図１０】 図３の２次ΔΣ ＡＤＣのシミュレートされた周波数応答特性のグラフ。

───────────────────────────────────────────────────── 【要約の続き】 置されている第１のラッチ18を含んでいる。この付加的 なラッチ86は第１のラッチ18の出力に位置され、アナロ グデジタル変換器90の信号依存ジッタ遅延を除去する。 付加的なフィードバックデジタルアナログ変換器88はリ ターンツーゼロではないデジタルアナログ変換器であ り、その出力は共振器に接続されている。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力アナログ信号（26）をデジタル出力信号（44）へ変換し
   、理想的な伝達関数に関して変更される伝達関数を特徴とする第１の機構（12、
   52、38、16、92）と、 単一の付加的なデジタルアナログ変換器（88）により伝達関数の変更を補償す
   る第２の機構（86、88、92）とを具備していることを特徴とする高性能アナログ
   デジタル変換器（90）。
2. 【請求項２】 前記変更は理想的な伝達関数に関する伝達関数に含まれてい
   る付加的なポールと付加的なゼロを含んでいる請求項１記載のアナログデジタル
   変換器（90）。
3. 【請求項３】 前記変更は第１の機構（12、52、38、16、92）におけるフィ
   ードバック遅延により生成される請求項２記載のアナログデジタル変換器（90）
   。
4. 【請求項４】 フィードバック遅延は信号依存ジッタ遅延と、フィードバッ
   クデジタルアナログ変換器セルスイッチング遅延とを含んでおり、第２の機構（
   86、88、92）は信号依存ジッタ遅延を補償するための付加的なラッチ（86）を含
   んでいる請求項３記載のアナログデジタル変換器（90）。
5. 【請求項５】 アナログデジタル変換器（90）はデルタシグマ変調器アナロ
   グデジタル変換器（90）である請求項１記載のアナログデジタル変換器（90）。
6. 【請求項６】 前記第１の機構（12、52、38、16、92）は共振器（12、52）
   および量子化装置（16）を含んでおり、前記第２の機構（86、88、92）は量子化
   装置（16）の出力から共振器（52）へのフィードバック路を含んでいる請求項５
   記載のアナログデジタル変換器（90）。
7. 【請求項７】 前記フィードバック路は量子化装置（16）の出力とデジタル
   アナログ変換器（88）との間に位置されている第１のラッチ（18）と、第１のラ
   ッチ（18）の出力に位置されている付加的なラッチ（86）とを含んでおり、付加
   的なラッチ（86）はアナログデジタル変換器（90）の信号依存ジッタ遅延を除去
   する請求項６記載のアナログデジタル変換器（90）。
8. 【請求項８】 前記デジタルアナログ変換器（88）は出力が共振器（52）に
   接続されているリターンツーゼロではないデジタルアナログ変換器（88）である
   請求項７記載のアナログデジタル変換器（90）。