CN112514257A

CN112514257A - 调制器

Info

Publication number: CN112514257A
Application number: CN201980050472.9A
Authority: CN
Inventors: J·P·莱索
Original assignee: Cirrus Logic International Semiconductor Ltd
Current assignee: Cirrus Logic International Semiconductor Ltd
Priority date: 2018-07-31
Filing date: 2019-07-29
Publication date: 2021-03-16
Also published as: US10348282B1; GB2576056B; GB201813804D0; GB2596231A; US20200044638A1; GB202109186D0; GB202109188D0; GB2576056A; US10771047B2; GB2594008A; GB2596231B; GB2594008B; WO2020025941A1; US20200382109A1; US11251787B2

Abstract

本申请涉及时间编码调制器(TEM)。TEM(100)接收输入信号(S_入)并且输出时间编码信号(S_PWM)。比较器(101)位于所述TEM的反馈回路的前向信号路径内。滤波器(104)和用于施加受控的延迟的延迟元件(106)也位于所述反馈回路中。在一些实施方案中，锁存元件(101，302；106，402)位于所述前向信号路径内以使从所述锁存元件输出的任何信号转变与所接收的第一时钟信号同步。因此使来自所述调制器的输出(S_出)中的任何信号转变与所述第一时钟信号同步。在一些实施方案中，所述延迟元件(106)是与所述第一时钟信号同步的数字延迟元件。

Description

调制器

本公开的代表性实施方案的领域涉及与用于信号调制的调制器有关或相关的方法、设备和/或实现方式，并且尤其涉及时间编码调制器，诸如用于生成脉冲宽度调制信号的调制器。

在许多应用中会利用信号调制器，例如，作为从模拟信号至数字信号或反之亦然的转换的部分。例如，Σ-Δ(ΣΔ)调制器(SDM)是一种类型的信号调制器，其可用于以固定采样率将输入的模拟信号转换为包括一连串数字一和零的脉冲密度调制(PDM)信号，并且一和零的相对密度对应于模拟信号的振幅。然而，固定频率不可避免地将量化噪声引入到信号中，并且SDM通常还包括至少一个功能运算放大器。

时间编码调制器(TEM)是将输入信号编码为时间编码的数据流的调制器。一种特定形式的时间编码是脉冲宽度调制(PWM)。在PWM信号中，通过给定的输出信号电平的持续时间(例如，第一信号电平的持续时间或脉冲宽度)与循环周期中的任何其他信号电平的任何周期的持续时间相比来编码输入值。对于常规的二电平PWM信号，可通过循环周期内的第一信号电平的脉冲的占空比(即，在第一输出信号电平下耗费的循环周期的比例)来编码输入信号值。时间编码调制器可通过将输入信号与周期性参考信号(诸如三角波形)进行比较以通过输出信号中的脉冲的持续时间来编码输入信号而将所述输入信号编码为PWM信号。然而，这需要用以生成适当准确的周期性参考信号的电路和/或运算放大器电路。

一般来说，需要可用作信号转换器(诸如ADC或DAC)的部分的较小的和/或功率较低的调制器。

本公开的实施方案涉及改进的时间编码调制器。

根据第一方面，提供一种时间编码调制器(TEM)，所述时间编码调制器包括：

前向信号路径，所述前向信号路径来自用于接收输入信号的调制器输入端和用于输出时间编码信号的调制器输出端；

反馈路径，所述反馈路径与所述前向信号路径的至少部分形成反馈回路；

比较器，所述比较器位于所述反馈回路内的所述前向信号路径中；

滤波器，所述滤波器位于所述反馈回路内；

延迟元件，所述延迟元件用于在所述反馈回路内施加受控的延迟；以及

锁存元件，所述锁存元件位于所述前向信号路径内，所述锁存元件被配置为接收第一时钟信号并且使从所述锁存元件输出的任何信号转变与所述第一时钟信号同步，使得使来自所述调制器的输出中的任何信号转变与所述第一时钟信号同步；

其中所述延迟元件包括与所述第一时钟信号同步的数字延迟元件。

在一些实现方式中，所述锁存元件可包括被配置为从比较器接收输出的锁存器。在一些实现方式中，所述比较器可以是包括所述锁存元件的锁存比较器。在一些实现方式中，所述数字延迟元件位于所述前向信号路径中并且是包括所述锁存元件的锁存数字延迟元件。

所述数字延迟元件可位于比较器与所述调制器输出端之间的前向信号路径中。另外或可替代地，数字延迟元件可位于反馈路径中。

在一些实现方式中，数字延迟元件可包括计数器，所述计数器可称为延迟元件计数器，通过第一时钟信号对延迟元件计数器进行计时。所述数字延迟元件被配置为使得响应于所述数字延迟元件的输入端处的信号转变，所述延迟元件计数器被配置为对所述数字延迟元件的输出端处的对应的信号转变之前的限定数目个时钟周期进行计数。所述数字延迟元件可包括数字比较器，所述数字比较器用于将来自所述延迟元件计数器的计数值与限定的参考值进行比较并且触发数字延迟元件的输出端处的信号转变。所述延迟元件计数器可被配置为向上或向下计数，并且可从限定的初始值计数至阈值。

在一些示例中，所述数字延迟元件可包括抽头延迟线。

所述TEM还可包括循环周期控制器，所述循环周期控制器用于控制调制器的至少一个参数以便控制时间编码信号的循环周期。所述循环周期控制器可被配置为基于时间编码信号而控制所述调制器。在一些示例中，所述TEM具有时间-数字转换器(TDC)，所述时间-数字转换器被配置为接收时间编码信号并且基于所述时间编码信号而输出数字控制信号，其中所述循环周期控制器被配置为接收数字控制信号。所述数字控制信号可指示以下各项中的任一者：时间编码信号的循环周期的持续时间；时间编码信号的占空比；以及时间编码信号的脉冲的持续时间。所述TDC可被配置为接收第一时钟信号并且可包括计数器，所述计数器可称为TDC计数器，所述计数器被配置为产生在由时间编码信号限定的周期中的参考时钟信号的时钟循环的数目的至少一个计数值。在一些示例中，循环周期控制器可被配置为控制调制器的至少一个参数以便逐循环地将所述时间编码信号的循环周期维持在限定范围内。循环周期控制器可另外或可替代地被配置为控制调制器的至少一个参数以便对循环周期进行噪声处理，例如，以降低时间编码信号中的不想要的音调的可能性。

在一些示例中，TEM可以能够针对休止的输入信号以具有等于第一频率的极限环频率的第一模式操作，并且还能够以具有等于第二不同频率的极限环频率的第二模式操作。所述循环周期控制器可以能够操作以控制调制器参数以便实施所述第一模式和所述第二模式。

在一些情况下，所述数字延迟元件可包括用于施加可控可变的延迟的可变延迟元件。在那种情况下，由时序控制器控制的调制器的参数可以是由可变延迟元件施加的延迟。

在一些示例中，所述数字延迟元件可包括计数器，所述计数器可称为延迟元件计数器，所述计数器由第一时钟信号计时并且响应于数字延迟元件的输入端处的信号转变而开始从初始计数值进行计数。数字比较器可从延迟元件计数器接收计数值，并且在所述计数值与初始计数值相差由参考值限定的量时触发数字延迟元件的输出端处的信号转变。所限定的参考值可例如设置数字比较器的阈值或在复位之后的计数器的初始计数值。所述循环周期控制器可被配置为控制所限定的参考值。

在一些实施方案中，比较器能够作为迟滞比较器进行操作以施加限定量的迟滞。在那种情况下，由循环周期控制器控制的调制器的至少一个参数可包括由迟滞比较器施加的迟滞量。

在一些实施方案中，所述TEM还可包括用于施加可控可变的延迟的可变模拟延迟元件。由循环周期控制器控制的调制器的至少一个参数可包括由可变模拟延迟元件施加的延迟。所述可变模拟延迟元件因此可作为数字延迟元件的补充(所述数字延迟元件自身可以是或可以不是可变延迟元件)。

在一些示例中，由循环周期控制器控制的调制器的至少一个参数包括滤波器的参数。

在一些实施方案中，比较器能够作为迟滞比较器进行操作以施加限定量的迟滞。

滤波器可位于反馈路径中。在一些示例中，输入信号被供应至比较器的第一输入端并且从滤波器输出的经滤波的信号被供应至所述比较器的第二输入端。所述滤波器可包括电阻性-电容性滤波器和/或可包括电感器。

在一些实现方式中，所述滤波器包括：电流生成器，所述电流生成器被配置为接收反馈信号并且生成在第一输出状态的周期期间具有第一限定电流并且在第二输出状态的周期期间具有第二限定电流的受控的电流信号；以及电容器，所述电容器被配置为通过所述受控的电流信号进行充电和放电。在一些示例中，所述滤波器还可包括至少一个附加的电流生成器，每个附加的电流生成器被配置为接收反馈信号的被连续延迟的版本，其中所述滤波器的电容器被配置为通过来自每个电流生成器的受控的电流信号进行充电和放电。

在一些情况下，来自反馈路径的反馈信号可与输入信号组合并且由所述滤波器滤波。从滤波器输出的经滤波的信号可被供应至比较器的第一输入端以与限定的参考进行比较。在一些示例中，所述反馈路径可包括至少一个电流生成器，所述至少一个电流生成器被配置为接收反馈信号并且生成在第一输出状态的周期期间具有第一限定电流并且在第二输出状态的周期期间具有第二限定电流的受控的电流信号。所述受控的电流信号可与输入信号组合。所述滤波器可包括电阻性-电容器滤波器和/或可包括积分器。所述滤波器可以是二阶或更高阶滤波器。

所述TEM可实施为调制器电路的部分。所述调制器电路可具有计数器，所述计数器可称为第一计数器，所述计数器被配置为接收时间编码信号并且生成在由时间编码信号限定的周期期间的第二时钟信号的时钟周期的数目的计数值。使第二时钟信号与第一时钟信号同步并且在一些情况下所述第二时钟信号可与所述第一时钟信号相同。时间编码信号包括第一状态和第二状态的脉冲的循环，并且第一计数器可被配置为生成在每个循环期间的时间编码信号的第一状态的脉冲的持续时间的第一计数值。所述第一计数器还可被配置为生成在每个循环期间的时间编码信号的第二状态的脉冲的持续时间的第二计数值。在一些情况下，所述第一计数器可被配置为在循环的一个状态的脉冲期间递增并且在循环的另一状态的脉冲期间递减以便生成每个循环的差值计数值。所述第一计数器还可被配置为生成每个循环的持续时间的循环计数值。

所述调制器电路可包括解调器，所述解调器被配置为从第一计数器接收计数值并且生成数字输出信号。所述解调器可包括Σ-Δ解调器。在一些示例中，所述Σ-Δ解调器可包括用于接收第一接收的值的输入端、用于使第一接收的值与来自模数块的输出相加的加法器、用于存储加法器的输出的存储器、用于将存储在存储器中的值与第二接收的值进行比较的解调器比较器，其中所述模数块被配置为基于第二接收的值向存储器的输出施加模运算，并且其中从计数值得到第一值和第二值。在一些情况下，所述解调器可包括异步采样率转换器。

调制器电路可包括所述TEM和包括数控振荡器(NCO)的解调器。所述NCO可被配置为接收时间编码信号，并且生成具有基于所述时间编码信号可控地变化的频率的振荡器信号。解调器计数器可被配置为接收振荡器信号并且对一连串计数周期中的每一者中的振荡器信号的振荡的数目进行计数。

调制器电路可包括TEM和包括解调器计数器的解调器，所述解调器计数器被配置为接收振荡信号并且对在时间编码信号的第一信号电平的周期期间的振荡的振荡数目进行计数，并且被配置为不在时间编码信号的第二信号电平的周期期间进行计数。所述振荡信号可以是第一时钟信号。在一个示例中，解调器包括“与”门，所述“与”门被配置为接收第一门输入端处的时间编码信号和第二门输入端处的第一时钟信号。所述解调器计数器可被配置为接收“与”门的输出并且对一连串计数周期中的每一者中的振荡的数目进行计数。

在TEM具有循环周期控制器的实施方案中，循环周期控制器可被配置为基于解调器的输出来至少控制TEM的参数。

所述调制器电路可实施为模拟-数字转换器(ADC)的部分。所述ADC可被配置为接收输入音频模拟信号。

在一个实现方式中，信号处理电路可包括此类ADC作为第一ADC。所述信号处理电路还可具有用于接收第一模拟信号并且输出第一数字信号的主信号路径，以及位于所述主信号路径中的主ADC和可变模拟增益元件，所述可变模拟增益元件用于在所述主ADC的上游向所述主信号路径施加受控的模拟增益。所述第一ADC可被配置为从主信号路径接收第一模拟信号的一个版本，并且增益控制器可被配置为基于所述第一ADC的输出而控制可变模拟增益元件。

所述TEM可实施为集成电路，在一些示例中，实施为如本文的变体中的任一者中所描述的调制器电路、ADC或信号处理电路的部分。

根据本文论述的变体中的任一者的TEM或调制器电路、ADC或信号处理电路可实施为电子装置的部分。所述装置可以是以下各项中的至少一者：便携式装置；电池供电的装置；通信装置；移动或蜂窝电话；智能电话；计算装置；笔记本、膝上型计算机或平板计算装置；可穿戴装置；智能手表；语音控制装置；游戏装置。

第一方面的变体提供用于接收输入信号并且输出时间编码信号的时间编码调制器，所述时间编码调制器包括：

比较器和滤波器，所述比较器和所述滤波器布置在所述调制器的反馈回路中以基于输入信号而生成时间编码信号；以及

至少一个延迟元件，所述至少一个延迟元件用于在反馈回路内施加受控的延迟，

其中所述延迟元件是通过第一时钟信号计时的数字元件。

在第二方面，提供一种时间编码调制器，所述时间编码调制器包括：

滤波器，所述滤波器位于所述反馈回路内；

可变延迟元件，所述可变延迟元件用于在所述反馈回路内施加受控的可变延迟；以及

延迟控制器，所述延迟控制器用于控制由可变延迟元件施加的所述延迟，以便控制时间编码信号的循环周期。

所述可变延迟元件可以是可变数字延迟元件或可变模拟延迟元件。

所述延迟控制器可被配置为基于时间编码信号而控制由可变延迟元件施加的所述延迟。

根据第二方面的TEM可在本文描述的变体中的任一者中实施，具体地，参考第一方面所描述的特征中的任一者可适用于根据所述第二方面的TEM。

在第三方面，提供一种时间编码调制器，所述时间编码调制器包括：

迟滞比较器，所述迟滞比较器位于所述反馈回路内的所述前向信号路径中；

滤波器，所述滤波器位于所述反馈回路内；以及

延迟元件，所述延迟元件用于在所述反馈回路内施加受控的延迟；

其中时间编码信号的循环周期取决于由迟滞比较器施加的迟滞和反馈回路内的受控的延迟。

所述延迟元件可以是数字延迟元件或模拟延迟元件。所述可变延迟元件可提供固定延迟或可以是可变延迟元件。

根据第三方面的TEM可在本文描述的变体中的任一者中实施，具体地，参考第一方面或第二方面所描述的特征中的任一者可适用于根据所述第三方面的TEM。

除非明确相反地指示，否则本文论述的各种实现方式的各种特征中的任一者可与其他所描述的特征中的任何一者或多者以任何合适的组合一起实施。

为了更好地理解本公开的示例，并且为了更清楚地示出可如何实施所述示例，现在将仅通过示例的方式参考以下图式，其中：

图1绘示了用于使用反馈回路中的延迟来输出与时钟信号同步的时间编码信号的时间编码调制器的一个示例；

图2绘示了基于延迟的时间编码调制器的操作的原理；

图3绘示了锁存比较器布置的一个示例；

图4a和图4b绘示了合适的数字延迟元件的示例；

图5绘示了包括时间编码调制器的模拟-数字转换电路的示例；

图6a至图6c绘示了合适的解调器布置的示例；

图7a、图7b和图7c绘示了图1的时间编码调制器的合适的滤波器的示例；

图8a和图8b绘示了使用反馈回路中的延迟的时间编码调制器的其他示例；

图9a和图9b绘示了使用反馈回路中的延迟的时间编码调制器的其他示例；

图10绘示了使用反馈回路中的可控可变的延迟的时间编码调制器的一个示例；

图11a和图11b示出了可变模拟延迟的示例；

图12绘示了使用反馈回路中的延迟和迟滞比较器的时间编码调制器的一个示例；

图13绘示了在反馈回路中施加延迟和迟滞两者的时间编码调制器的操作的原理；

图14绘示了迟滞比较器的一个示例；

图15绘示了循环周期控制器的控制循环的一个示例；以及

图16绘示了在音频信号路径的边信道中实施的时间编码调制器的示例。

以下描述陈述了根据本公开的示例性实施方案。其他示例性实施方案和实现方式对于本领域普通技术人员来说将显而易见。此外，本领域普通技术人员将认识到，可应用各种等效的技术来作为下文论述的实施方案的替代或与下文论述的实施方案联合，并且所有此类等同物将被视为由本公开涵盖。

本公开的实施方案涉及时间编码调制器(TEM)，并且具体地，涉及PWM(脉冲宽度调制)调制器。在根据一些实施方案的时间编码调制器中，前向信号路径从用于接收输入信号的输入端和用于输出时间编码信号的输出端延伸。反馈路径与前向信号路径的至少部分形成反馈回路。比较器位于时间编码调制器的反馈回路内的前向信号路径中，使得所述比较器的输入至少部分地取决于所述比较器的输出信号。滤波器也位于所述反馈回路内，并且因此可视为回路滤波器。所述比较器和所述滤波器被配置为基于输入信号而生成时间编码信号。所述时间编码调制器还包括用于在所述反馈回路内施加受控的延迟的至少一个延迟元件。

在一些实施方案中，调制器，即，TEM，被配置为使得使来自调制器的输出中的任何信号转变与第一时钟信号同步，并且延迟元件包括与所述第一时钟信号同步的数字延迟元件。所述前向信号路径可包括用于使任何信号转变与第一时钟信号同步的锁存元件。

在一些实施方案中，所述延迟元件可包括可变延迟元件，可对所述可变延迟元件进行控制以选择性地改变所施加的延迟的量。延迟控制器可被配置为控制由所述可变延迟元件施加的延迟，以便控制从时间编码调制器输出的时间编码信号的循环频率。

在一些实施方案中，所述比较器可以能够操作以施加迟滞，使得在所述反馈回路中施加迟滞和受控的延迟。所述比较器因此可以是迟滞比较器，使得从调制器输出的时间编码信号的循环频率取决于由至少一个延迟元件施加的延迟和所施加的迟滞量两者。

将在下文进一步描述本公开的实施方案的各种特征和其优势。

图1绘示了根据一个实施方案的时间编码调制器(TEM)100的一个示例。图1绘示了比较器101，所述比较器布置在用于接收输入信号S_入的输入端102与用于输出输出信号S_出的输出端103之间的前向信号路径中。从输出端103得到反馈信号S_FB，并且反馈所述反馈信号，使得比较器101的输入至少部分地取决于反馈信号S_FB。比较器101因此位于反馈回路内。调制器100还包括滤波器104，所述滤波器也位于所述反馈回路内。如本文使用，术语反馈回路是指包括所述反馈路径和在所述反馈路径的起点和终点之间的前向信号路径的部分的整个回路。所述反馈回路内的前向信号路径的部分可称为所述回路的前馈路径。

在此示例中，滤波器104位于在调制器输出端103与比较器101的输入端之间的反馈路径中，并且因此滤波器104接收从输出端103得到的反馈信号S_FB。在此示例中，所述反馈回路因此具有从调制器输出端103至比较器101的输入端的反馈路径，并且前馈路径包括比较器101和从比较器101至调制器输出端103的下游路径，但其他配置是可能的，如将在下文更详细地论述。

比较器101和滤波器104可共同地视为TEM的模块105，所述模块接收输入信号S_入和反馈信号S_FB，并且被配置为生成时间编码信号，所述时间编码信号在此示例中是具有与输入信号S_入一起变化的占空比的二电平脉冲宽度调制(PWM)信号S_PWM。从比较器101输出的PWM信号S_PWM因此在两个不同的信号电平(例如，高电压电平V_H与低电压电平V_L)之间变化。

滤波器104被配置为施加滤波，例如，以便随时间提供某一平均化，使得来自滤波器104的输出S_FIL的值依据反馈信号S_FB的状态(即，信号电平)而随时间增加或减小，例如，斜升或斜降，并且还使得滤波器的输出的变化率(例如，斜变率)取决于反馈信号S_FB的信号电平还有输入信号S_入的信号电平或值两者，如将在下文更详细地描述。在一些实现方式中，滤波器104可以是无源滤波器，诸如RC类型滤波器。

在图1的示例中，向比较器101的第一输入端提供输入信号S_入，并且通过滤波器104对反馈信号S_FB进行滤波以提供经滤波的信号S_FIL，所述经滤波的信号被提供给比较器101的第二输入端。此类布置可有利地在具有数个部件并且在使用中具有相对低的功耗的相对小的电路区域中实施。可将输入信号S_入直接供应至比较器101的具有高输入阻抗的输入端。此布置因此向调制器提供高输入阻抗，这在一些应用中可为有利的。在此示例中，比较器101因此将经滤波的信号S_FIL的值与输入信号S_入的值进行比较，并且基于所述比较而输出两个输出状态V_H或V_L中的一者。所述比较器可(例如)在第一比较器输入端处的输入信号S_入的值大于第二比较器输入端处的经滤波的信号S_FIL的值的情况下输出高电平输出状态V_H，并且在第一比较器输入端处的输入信号S_入的值小于经滤波的信号S_FIL的值的情况下输出低电平输出状态V_L。

调制器100还包括位于反馈回路内的至少一个延迟元件106，使得在比较器101的输出状态的变化(即，PWM信号S_PWM从高输出状态V_H至低输出状态V_L的状态变化或反之亦然)与比较器101的第二输入端处的经滤波的信号S_FIL的对应的状态变化(即，从斜升至斜降的变化或反之亦然)之间存在延迟D。图1绘示了在比较器101的输出端与从其分接反馈信号的输出节点103之间的前向信号路径中可以存在延迟元件106。在此情况下，输出信号S_出是PWM信号S_PWM的延迟版本。另外或可替代地，在所述反馈路径中可以存在延迟元件。在一些实施方案中，PWM信号S_PWM可直接用作TEM 100的输出，即，可在延迟106之前取得所述输出信号，这等效于延迟106位于反馈路径中。

调制器100因此作为一种类型的自振荡时间编码调制器而操作，并且对呈PWM信号S_PWM的占空比的形式的输入信号S_入的值和因此输出信号S_出的值进行编码。

图2a和图2b绘示了使用诸如在图1中绘示的反馈回路中的延迟的自振荡调制器的操作的原理(现在忽视与时钟信号的任何同步，将在稍后更详细地论述所述同步)。

图2a示出了在一个比较器输入端处接收的经滤波的信号S_FIL的值可如何相对于在另一比较器输入端处接收的信号(在此情况下是输入信号S_入)的值而变化。图2a还绘示了来自比较器101的所得的输出的PWM信号S_PWM和后续的延迟的反馈信号S_FB。在图2a中绘示的示例中，经滤波的信号S_FIL的值起初大于输入信号S_入的值，并且因此比较器101的输出信号S_PWM处于低输出状态V_L。反馈信号S_FB也处于低输出状态V_L，这在此示例中导致经滤波的信号S_FIL的值朝向V_L向下斜变。应注意，图2a出于易于说明和描述起见而绘示了经滤波的信号S_FIL以线性方式斜变，但实际上，在至少一些实现方式中，经滤波的信号S_FIL可以非线性方式斜变。本领域技术人员还将理解，图2仅出于说明的目的而并非希望经滤波的信号S_FIL相对于在V_H与V_L之间的差值的变化的相对量值是现实的。

经滤波的信号S_FIL的值一直向下斜变到所述值达到输入信号S_入的值为止，此时，比较器101的输出信号S_PWM转变为高输出状态V_H。然而，由于延迟元件106的存在，比较器101的输出状态的此变化将要一段时间来传播通过所述延迟元件以改变反馈信号S_FB的状态。因此，在由延迟元件106引入的延迟周期D期间，反馈信号S_FB将保持在低状态V_L，并且经滤波的信号S_FIL的值将继续斜降。在延迟周期D之后，反馈信号S_FB将把状态改变为高输出状态V_H。此时，经滤波的信号S_FIL的值将开始向上斜变，但从低于输入信号S_入的电平的值开始向上斜变。比较器101因此将继续输出高电平状态V_H，直到经滤波的信号S_FIL的电平达到输入信号S_入的电平为止，此时，比较器101的输出状态将改变。在此示例中，在经滤波的信号S_FIL当所述经滤波的信号斜降时等于输入信号S_入与当所述经滤波的信号斜升时等于输入信号S入之间的时间限定了PWM信号S_PWM中的高输出状态的脉冲的持续时间α。然而，同样，从比较器101输出的PWM信号S_PWM的状态的变化在由延迟元件106引入的延迟周期D之前将不传播至反馈信号S_FB中的状态的变化，此时经滤波的信号S_FIL的值将已经增加至大于输入信号S_入的值。当反馈信号S_FB改变状态时，经滤波的信号S_FIL的值将开始向下斜变，但比较器的输出将保持在低输出状态V_L，直到经滤波的信号S_FIL的值达到输入信号S_入的电平为止，如此提供比较器的输出中的低状态的持续时间β。所述持续时间β在此示例中因此是在经滤波的信号S_FIL当其斜升时等于输入信号S_入与当其斜降时等于输入信号S_入之间的时间。

比较器101的输出因此将在两个输出状态V_H或V_L之间交替。在每个输出状态中花费的持续时间α和β将取决于延迟周期D还有经滤波的信号S_FIL的斜变率。从图2a可看到，如果经滤波的信号S_FIL的值正在斜降，则比较器101的输出将在第一时间点处改变，但比较器101的输出中的状态变化在延迟周期D之前将不传播至反馈信号S_FB中的状态变化，并且因此在所述延迟周期期间，经滤波的信号S_FIL的值将继续在相同方向上斜变。在所述延迟周期之后，在第二时间点处，经滤波的信号S_FIL的值将比输入信号S_入的值低等于D*R_N的量，其中D是所述延迟周期，并且R_N是向下斜变率(即，在整个延迟周期上的总的或平均的斜变率)。在所述第二时间点处，反馈信号S_FB的状态将改变，并且经滤波的信号S_FIL的值将开始斜升。比较器101将使所述输出维持在高输出状态V_H，直到经滤波的信号S_FIL的值达到输入信号S_入的值为止。如果经滤波的信号S_FIL的斜升率是R_P(再次视为总斜变率)，则经滤波的信号S_FIL斜升以达到输入信号S_入的值将要花费时期D*R_N/R_P。此时，比较器的输出将转变为另一输出状态V_L。因此，比较器101的输出中的高输出状态V_H的脉冲的持续时间α将由下式给出：

α＝D*(1+R_N/R_P) 等式(1)

通过类似的分析，经滤波的信号S_FIL的值将在所述延迟周期内继续斜升，并且因此将达到值D*R_P，之后所述值开始以R_N的速率斜降并且因此低输出状态V_L的脉冲的持续时间β将由下式给出：

β＝D*(1+R_P/R_N) 等式(2)

可以看到，如果斜升速率R_P大体上等于斜降速率R_N(诸如由图2a绘示)，则高输出状态V_H的脉冲的持续时间α将大体上等于高输出状态V_L的脉冲的持续时间β，并且每个脉冲将具有等于2*D的持续时间，从而给出4D的极限环周期。

然而，如果斜升速率R_P慢于斜降速率R_N，则高状态V_H的脉冲的持续时间α将长于低输出状态V_L的脉冲的持续时间β，并且反之亦然。图2b再次绘示了输入信号S_入、经滤波的信号S_FIL和所得的PWM信号S_PWM和反馈信号S_FB，但图2b绘示了以下示例：S_入是较高电压并且与图2a的情况相比，经滤波的信号S_FIL更快地朝向V_L斜降但更慢地斜升。在延迟周期D期间，与图2a的情形的情况相比，经滤波的信号S_FIL经历在输入信号S_入的电平下方的较大偏移，并且斜变回到输入信号S_入的电平要花费较长时间。然而，在延迟周期D期间，当经滤波的信号值仍然在斜升时，所述经滤波的信号值经历较小的偏移，并且随后一旦反馈信号S_FB的状态改变便更快速地斜降。例如，如果斜降速率R_N是斜升速率R_P的两倍，则高输出状态V_H的脉冲的持续时间α将等于3*D，而低输出状态V_L的持续时间β将具有等于1.5*D的持续时间，从而给出4.5D的极限环频率。

滤波器104被配置为TEM 100的部分，使得滤波器输出信号S_FIL的变化率取决于反馈信号S_FB的信号电平和输入信号S_入的信号电平两者，即，经滤波的信号S_FIL的斜变率取决于所述两个信号的组合。

例如，滤波器104可以是一阶RC滤波器(如将在稍后关于图7a进行论述)，所述一阶RC滤波器具有电阻器(R)和电容器(C)，所述电阻器串联耦合在用于接收反馈信号S_FB的滤波器输入节点与用于提供经滤波的信号S_FIL的滤波器输出节点之间的反馈路径中，所述电容器耦合在滤波器输出节点与诸如接地的参考电压节点之间。在此情况下，电容器的电压实际上提供经滤波的信号S_FIL的值，并且所述电容器通过由于反馈信号S_FB而流过电阻器的电流而被充电或放电。充电或放电电流的量值取决于跨越电阻器的电压差，所述电压差取决于反馈信号S_FB的量值还有电容器的电压的当前值，即，经滤波的信号S_FIL的值。将从图2明白，反馈回路的作用是指经滤波的信号S_FIL的值在输入信号S_入的电平周围改变，并且因此此类滤波器104的斜变率将大体上取决于在反馈信号S_FB的值与输入信号S_入的值之间的差值。

因此，如果供应至比较器101的输入信号S_入具有与在反馈信号S_FB的高状态V_H与低状态V_L之间一半的中间电平值V_MID相对应的值，则经滤波的信号S_FIL的值将在此类中间电平值V_MID周围改变。在此情况下，当反馈信号S_FB的状态从高向低转变使得经滤波的信号S_FIL开始斜降时，在反馈信号S_FB与经滤波的信号S_FIL之间的电压差的量值将基本上与当反馈信号S_FB的状态从低向高转变时相同。在那种情况下，斜升速率将基本上与斜降速率相同，这将导致高状态和低状态的脉冲的相等的持续时间α和β，诸如在图2a中绘示。

然而，如果供应至比较器101的输入信号S_入具有相对高的值，假定相对接近高状态V_H的电平，如图2b中绘示，则经滤波的信号S_FIL的值也将相对高。在此情况下，当反馈信号S_FB处于高输出状态时，在反馈信号S_FB的电平与经滤波的信号S_FIL的电平之间的差值将相对低，从而导致相对低的斜变率。然而，当反馈信号S_FB处于低输出状态时，在反馈信号S_FB的电平与经滤波的信号S_FIL的电平之间的差值将相对高，从而导致相对高的斜变率，诸如在图2b中绘示。

如果滤波器104是相对简单的滤波器，诸如一阶RC滤波器，例如，斜升率R_P与斜降率R_N的比率将大体上由下式给定：

R_P/R_N＝(1-X)/(1+X) 等式(3)

其中X是在+1(对应于V_H)至-1(对应于V_L)的范围内的输入信号的归一化的值。如此，PWM信号S_PWM中的高状态和低状态的脉冲的持续时间α和β将根据下式改变：

α＝2*D/(1-X) β＝2*D/(1+X) 等式(4)。

时间编码调制器100因此通过PWM信号S_PWM中的高状态和低状态的脉冲的持续时间α和β来对输入信号S_入的值进行编码。在延迟元件106仅位于反馈路径中的情况下，可直接输出PWM信号S_PWM作为输出信号S_出，否则，可输出被延迟元件106延迟的PWM信号S_PWM的版本作为保留了相对的持续时间α和β的输出信号S_出。

PWM循环周期T_PWM等于α+β并且因此由下式给出：

T_PWM＝4*D/(1-X²) 等式(5)

因此将看到，PWM循环周期和因此PWM信号S_PWM的频率f_PWM也与输入信号S_入的电平一起改变。当归一化的输入信号值X是零时，PWM循环周期T_PWM处于其最低，并且因此PWM循环频率是最高。处于此状况的PWM循环周期和频率分别被称为极限环周期和极限环频率。

在至少一些实现方式中，输入信号S_入参考反馈信号电平V_H和V_L而被偏移和缩放，使得零量值的输入信号S_入对应于等于中点电压V_MID的信号电平，并且所述输入信号(在比较器101输入端处接收)可在V_H至V_L的范围内正性或负性改变。因此，极限环条件适用于零量值的输入信号S_入，并且输入信号S_入的量值的任何增加导致较长的周期和较低的频率，而无论S_入的极性是正还是负。

请注意，在图2a和图2b的所说明的示例中的每一者中，输入信号S_入的电平被示出为随时间恒定。实际上，输入信号将是包括一些所关注的信息内容的时变信号，例如，所述输入信号可以是(例如)模拟音频信号。在使用中，调制器100可被设计成且被配置为使得PWM极限环频率显著高于输入信号中的所关注的最高频率分量，使得输入信号S_入将不在PWM循环周期上显著改变。

在图1中绘示的时间编码调制器100因此可将诸如输入音频信号的模拟输入信号S_入转换为时间编码信号(在此情况下是PWM输出信号S_出)，其中输入信号S_入的电平被编码为PWM输出信号S_出的占空比。

在图1的实施方案中，调制器100被配置为接收第一时钟信号CLK1，并且使延迟元件106与第一时钟信号CLK1同步，其中调制器100被配置为进行操作，使得使输出信号S_出中的信号转变与第一时钟信号CLK1同步。在一些实施方案中，前向信号路径因此可包括至少一个锁存元件，即，同步元件，来用于锁存前向信号路径中的信号转变以便与第一时钟信号CLK1同步。在一些实施方案中，可使所述锁存元件与比较器101相关联，使得使PWM信号S_PWM与第一时钟信号同步，或者所述锁存元件可在前向信号路径中位于所述比较器的下游，并且可能在所述前向信号路径中是延迟元件106的部分。调制器100因此进行操作，使得使输出信号S_出中的上升沿(即，高输出状态的脉冲的起点/低输出状态的周期的终点)与第一时钟信号CLK1同步，对于下降沿(即，高输出状态的脉冲的终点/低输出状态的周期的起点)也如此。这意味着输出信号中的高状态和低状态的脉冲的持续时间α和β还有总循环周期将全部对应于第一时钟信号CLK1的整数数目的周期。当将输出PWM信号S_出输出至包括计数器的时间解码转换器(TDC)时(如将在下文更详细地论述)，这可为有利的。

在一些实施方案中，比较器101可包括锁存比较器，使得使PWM信号S_PWM中的信号转变与第一时钟信号同步。图3绘示了可能的锁存比较器101的一个示例。图3示出了锁存比较器101包括比较器元件301，所述比较器元件可通过与先前论述的方式类似的方式操作，以产生将在两个输出状态(例如，V_H和V_L)之间改变的比较器输出S_CO。将比较器输出S_CO供应至通过第一时钟信号CLK1计时的锁存器302。在此示例中，比较器元件301可基于在其输入端处的信号S_入和S_FIL的比较而在任何时间从一个输出状态转变为另一输出状态。然而，每当比较器元件301的输出状态转变时，即，每当比较器输出S_CO从V_H和V_L改变并且反之亦然，锁存器302将维持其当前的输出状态，直到第一时钟信号CLK1的下一个相关的时钟沿为止。因此，将使锁存器302的输出的对应的状态变化与第一时钟信号CLK1同步。锁存器302因此实际上被配置为在由第一时钟信号CLK1限定的采样时间对比较器输出S_CO进行采样，并且在下一个采样时间之前维持那个值作为其输出。

图3还绘示了在锁存比较器101的输出端处生成的时间编码信号S_PWM的波形的一般形式。图3以展开形式绘示了当从高输出状态转变为低输出状态时在从锁存比较器101输出的信号S_PWM与比较器元件301的中间信号S_CO之间的可能的关系的示例。在此示例中，锁存器302可在由第一时钟信号CLK1的上升沿限定的时间处对从比较器元件301输出的中间信号S_CO进行采样。可以看到，在由第一时钟信号CLK1的上升沿限定的第一采样时间处，来自比较器元件301的信号S_CO仍然处于高状态，并且因此锁存器302使其输出维持在所述高状态。随后，在下一个采样时间之前，来自比较器元件301的信号S_CO改变状态，如由虚线所指示。然而，锁存器302在下一个采样时间之前使其输出维持在所述高状态。此时，锁存器302对中间比较器信号S_CO进行采样并且切换至低输出状态。

因此，将了解，来自锁存器302的输出和因此来自锁存比较器101的输出将仍然是PWM信号，并且第一输出状态和第二输出状态具有逐循环的持续时间α和β，但在此情况下，持续时间α和β和因此总的循环周期T_PWM将是第一时钟信号CLK1的周期的整数倍。

应注意，已经为了易于描述而将比较器元件301和锁存器302绘示为单独的部件，并且在一些实施方案中，锁存器302可的确是与比较器元件301分开的部件。然而，在一些实现方式中，可将比较器和锁存器功能组合为锁存比较器，使得可不存在单独的中间信号S_CO。存在可实施锁存比较器101的各种方式。本领域技术人员将深知如何实施其中使输出的时间编码信号S_PWM中的转变与时钟信号同步的锁存比较器101。例如，一些电路被预设为亚稳状态，并且随后在时钟信号的每个周期的一个沿上释放以作出比较决策。

在其中使由延迟元件106接收的PWM信号S_PWM与第一时钟信号CLK1同步的实施方案中，延迟元件106可包括也通过第一时钟信号CLK1计时的数字延迟。延迟元件106因此可接收PWM信号S_PWM并且将PWM信号S_PWM的任何状态变化的传播延迟第一时钟信号CLK1的限定数目个周期以提供期望的延迟。因此，还将使延迟的信号与第一时钟信号CLK1同步。

可容易通过相对小的且功率较低的电路来实施通过时钟信号计时以便提供时钟信号的受控数目个周期的延迟的此类数字延迟，从而提供受控且准确的延迟。可通过设置时钟周期的数目来限定延迟D的持续时间，在所述持续时间期间，数字延迟元件106将延迟其输入的状态变化至其输出中的状态变化的任何传播。在自振荡调制器的反馈回路中使用延迟元件106(尤其是与第一时钟信号同步的数字延迟元件)表示本公开的一个特定的新颖方面。

图4a绘示了合适的延迟元件106的一个示例。图4a示出了延迟元件106包括延迟线401。所述延迟线包括一连串计时的延迟402。可例如包括D型锁存器等的延迟402是通过第一时钟信号CLK1进行计时。因此通过所述线中的每个连续的延迟将延迟线401的输入(在此示例中是PWM信号S_PWM)延迟一个时钟周期。实际上，延迟线401可被视为提供与移位寄存器或先进先出(FIFO)缓冲器相同的效果。在输入(例如，S_PWM)中发生的信号转变与在输出(例如，S_出)处的对应的信号转变之间的总延迟是由第一时钟信号的周期和穿过延迟线401的信号路径中的串联的延迟402的数目确定。在某一情况下，可实施具有串联的确切期望数目个延迟402的延迟线以实现特定第一时钟信号的期望的延迟。然而，在一些实施方案中，使用诸如在图4a中绘示的抽头延迟线可能更方便。在抽头延迟线中，可从沿着延迟线的多个不同的点分接输出信号，并且延迟元件能够进行配置以便在延迟元件106的输入端与输出端之间的信号路径中提供选定数目个延迟402。在图4a中绘示的示例中，多路复用器403被布置成接收从沿着延迟线401的不同点分接的信号，并且例如响应于控制信号CTL而选择性地输出这些分接的信号中的一者作为输出。以此方式，可选择性地控制实际上位于通过延迟元件106的信号路径中的延迟的数目，以便实施期望的延迟。

使用延迟线401，诸如抽头延迟线，是提供数字延迟元件的相对简单且方便的方式。然而，所述延迟线必须包括足够数目的计时延迟以提供所需的延迟。如果需要相对长的延迟，则按照所需的延迟的数目，这可需要相对长的延迟元件。

在一些实施方案中，数字延迟元件106可包括计数器，所述计数器被布置成响应于延迟元件106的输入端处的信号转变(即，状态变化)而在数字延迟元件的输出端处的对应的信号转变之前(即，在延迟元件的输出状态改变之前)对第一时钟信号的周期的限定数目进行计数。

图4b绘示了另一种类型的数字延迟元件106的示例。在此示例中，延迟元件106接收提供给锁存器1504的时间编码信号(在此示例中是PWM信号S_PWM)的一个版本。计数器405被布置成接收第一时钟信号CLK1，并且可响应于PWM信号S_PWM中的任何信号转变(即，上升沿或下降沿)而开始对第一时钟信号CLK1的周期的数目进行计数。数字比较器406接收从计数器405输出的当前计数值。计数器405和比较器406被布置成使得当所述当前计数值与初始计数值相差由参考值N_D限定的量时，数字比较器406的输出改变状态以触发锁存器1504对PWM信号S_PWM进行采样并且还将计数器405停止和复位。随后将通过PWM信号S_PWM的下一个上升沿或下降沿来重新起动计数器。在一些情况下，所限定的参考值N_D可以用于限定比较器406的阈值，并且可将计数器405复位至为零的初始计数值。然而，其他布置是可能的，例如，参考值N_D可设置计数器405的初始值，并且所述计数器可计数至预定义阈值。在一些实施方案中，所述计数器可从初始非零值(假定是所限定的参考值N_D)开始并且在第一时钟信号的每个周期递减或倒计数，直到达到阈值(其可例如为零)为止。

以此方式，PWM信号S_PWM中的信号转变开始对第一时钟信号CLK1的周期的数目的计数(正计数或倒计数)，并且激活锁存器1504以便仅在所述计数值达到限定值之后对PWM信号S_PWM进行采样。因此，在对应于第一时钟信号CLK的周期的限定数目的延迟周期之前，PWM信号的任何状态变化不传播至输出信号S_出的状态变化。当然，将理解，这仅是一个可能的布置，并且技术人员将知晓基于计数器的其他延迟布置。

诸如在图4a或图4b中绘示的延迟元件106可在比较器101与调制器输出端103之间的前向信号路径中使用，和/或可布置在输出端103与调制器模块105之间的反馈路径中。在任一情况下，所述延迟元件可接收与第一时钟信号CLK1同步的PWM信号S_PWM，并且提供与第一时钟信号CLK1的整数数目个时钟周期相对应的期望的延迟。可通过在图4a的示例中从延迟线401选择适当的分接点或者通过针对图4b的示例设置参考值N_D来限定期望的延迟。可容易将此类延迟限定为由第一时钟信号CLK1的周期设置的时间分辨率。如上文所论述，TEM100的极限环频率取决于在比较器101的输出的状态变化与比较器101的输入端处的经滤波的信号中的对应的状态变化之间的反馈回路内的总延迟。诸如在图4a或图4b中绘示的延迟元件允许设置限定的延迟以提供期望的极限环特性，例如，零量值的输入信号的极限环频率。

将理解，反馈回路中的任何延迟将导致参考图2所描述的操作，并且因此理论上延迟元件可位于图1的滤波器104与比较器101的输入端之间。然而，将了解，滤波器104的输出实际上是斜升或斜降的模拟信号。在图4a或图4b中绘示的数字延迟元件106既定用于诸如PWM信号S_PWM的二电平信号的操作，并且因此此类数字延迟将用于位于比较器101的下游的前向路径中和/或位于任何滤波器的上游的反馈路径中。在图4a或图4b中绘示的类型的数字延迟106因此将不适合于在滤波器104的输出端与比较器101的输入端之间使用。然而，在一些实现方式中，可在滤波器104与比较器101之间包括模拟延迟元件以提供反馈回路中的期望的延迟的部分。

如上文所述，在图4a中绘示的延迟元件106包括若干计时的延迟402，所述计时的延迟实际上可以是锁存器。在一些实施方案中，包括锁存器的延迟元件106可以用于提供锁存功能以使输出信号S_出与第一时钟信号同步。因此，在一些实施方案中，可将从比较器101输出的PWM信号S_PWM供应至在调制器输出端103之前的前向信号中的延迟元件106，以便提供延迟和锁存。实际上，延迟线401的第一计时的延迟402或锁存器将通过与参考图3所论述的锁存器302相同的方式作用，其中延迟线401的其余部分提供与时钟信号的整数数目个时钟周期相等的限定的延迟。将了解，这等效于将PWM信号S_PWM锁存至第一时钟信号(如上文所论述)并且随后施加整数数目个(但少一个)时钟周期的固定延迟。

因此在一些实施方案中，可将用于使输出PWM信号S_出与第一时钟信号CLK1同步的锁存元件实施为在前向信号路径中位于比较器101的下游但位于调制器输出端103的上游的延迟元件106的部分。在那种情况下，从比较器输出的PWM信号S_PWM可不一定与第一时钟信号同步。然而，将理解，如果延迟元件106仅位于反馈路径中，使得直接输出PWM信号S_PWM作为输出信号S_出，则在期望使输出信号与第一时钟信号CLK1同步的情况下，将需要使PWM信号S_PWM与第一时钟信号CLK1同步。

在图4b中绘示的数字延迟106还包括与包括计数器405的信号路径并联的信号路径中的锁存器404，并且理论上，此类延迟还可用于接收不与第一时钟信号同步的诸如PWM信号S_PWM的信号，以提供锁存和延迟。然而，实际上，为了在信号转变接近时钟沿但不与所述时钟沿同步并且将信号转变并行地施加到锁存器404和计数器405的情况下避免任何故障，在至少一些实现方式中，确保诸如在图4b中示出的数字延迟元件106的输入信号与第一时钟信号同步可为有利的。

应注意，如本文使用，术语延迟元件用于指代至少施加已知的限定或受控的延迟的元件。术语数字延迟将用于指代始终至少提供通过某一方式限定或控制的时钟信号的整数数目个时钟周期的最小延迟的延迟。通过第一时钟信号计时的锁存器，诸如参考图3所描述的锁存器302，不是如本文使用的术语延迟元件，因为所提供的任何延迟未被良好地限定。如果锁存器输入端处(例如，图3中的信号S_CO中)的信号转变将仅在时钟信号控制所述锁存器以对其输入进行采样的时刻之前发生，则信号转变传播至所述锁存器的输出端将实质上不存在延迟。如果锁存器输入端处(例如，图3中的信号S_CO中)的信号转变将刚好在时钟信号控制所述锁存器以对其输入进行采样的时刻之后发生，则在锁存器输出将实际上改变之前将实质上存在整个时钟循环的延迟。依据信号转变的时序，还可能在循环中出现任何中间值。

在一些实施方案中，第一时钟信号可具有数百MHz级(例如，假定300MHz)的频率，以便给出时间编码信号的有用的时间分辨率。在此情况下，在第一时钟信号还用于提供限定的整数数目个时钟循环的延迟的情况下，所限定的延迟可在20个时钟周期至200个时钟周期的范围内，例如至少十个或更多个时钟周期。因此将了解，所施加的受控的延迟显著大于由于锁存而引起的任何延迟误差的量。

在一些实施方案中，可如上文关于图4a所论述来组合数字延迟和锁存的功能。然而，将理解，在此类数字延迟元件中，将不管输入中的任何信号转变的时序如何都向延迟施加整数数目个时钟周期的限定延迟，但锁存可导致一个时钟周期内的某一变化性。

因此，通过使用诸如参考图3所描述的锁存比较器101和/或诸如在图4a或图4b中绘示的延迟元件106，可容易地实施限定的延迟以提供时间编码调制器101的期望的极限环特性，并且可使输出信号S_出与第一时钟信号同步。

使来自时间编码调制器(TEM)100的输出的PWM信号S_出与第一时钟信号同步可为对输出信号S_出的下游处理提供优势。在各种实施方案中，可由时间解码转换器(TDC)接收PWM输出信号S_出以将PWM信号转换为数字信号。例如，TEM 100可与合适的TDC一起用作模拟-数字转换器(ADC)的部分。

图5绘示了根据实施方案的包括时间编码调制器(TEM)100的ADC 500的一个示例。图5绘示了所述TEM 100接收输入信号S_入。在至少一些实现方式中，TEM 100还接收第一时钟信号CLK1并且生成时间编码的输出信号S_出，使得输出信号S_出的信号转变与第一时钟信号同步。由时间解码转换器(TDC)501接收来自TEM 100的输出信号S_出。TDC 501包括通过第一时钟信号计时的计数器502。

计数器502可被配置为产生在由输出的PWM信号S_出的脉冲的持续时间α和β限定的周期中的第一时钟信号CLK1的时钟周期的数目的计数值，使得可例如通过解调器503将占空比的指示确定为值α/(α+β)或(α-β)/(α+β)。

如果输出的PWM信号S_出的脉冲的持续时间α和β不与第一时钟信号同步，则可能存在与这些计数值相关联的量化误差。此类量化误差的范围将由计数器502的时间分辨率确定，所述时间分辨率将取决于第一时钟信号CLK1的频率。因此，例如，如果第一时钟信号CLK1具有假定100MHz的频率，则在计数值M与计数值M+1之间的差值对应于10ns的时间差，并且因此TDC 501的最小时间分辨率将是10ns。纯基于TDC的计数器的所得的量化噪声频谱实际上是平坦的。为了提供足够的时间分辨率以提供可接受的量化误差，许多应用将需要第一时钟信号非常快，例如数GHz级。此类快速的时钟速度出于功率和实用性原因是不合意的。

因此，常规上，被布置成接收和转换PWM信号的TDC可包括压控振荡器(VCO)，所述压控振荡器生成振荡信号，所述振荡信号的频率是基于PWM信号的状态而被控制。计数器随后可被布置成从VCO接收振荡信号，并且对在由帧时钟信号限定的帧周期中的振荡的数目进行计数。在若干帧的过程中，平均计数值将取决于时间编码信号在控制VCO以输出第一频率的一个状态中花费的时间量与时间编码信号在控制VCO以输出第二频率的另一状态中花费的时间量的比较。因此，平均计数值与时间编码信号的占空比相关，并且因此与输入信号的电平相关。此类计数值可被归一化至某一期望的范围，并且作为表示输入信号的数字输出信号而输出。如本领域技术人员将理解的，VCO的使用提供某一噪声塑型。与计数器相关联的低频率下的量化误差得以减小，因为一个帧中的任何误差(例如，在限定帧的终点和所述帧的所述终点处的振荡的终点的时钟沿之间的任何差值)被向前载运至下一个帧。较高频率下的量化噪声会增加，但这可通过下游数字滤波来移除，而不影响所关注的信号频带，诸如音频信号频带。在TDC中使用VCO因此允许使用比上文提及的数GHz的时钟速率显著低的时钟速率进行准确的转换，常规上会认为仅使用计数器需要数GHz的时钟速率。

然而，虽然基于VCO的TDC为许多应用提供良好的性能，但VCO的功率要求在一些情况下可为不利的。

然而，在本公开的实施方案中，TEM 100接收第一时钟信号CLK1，并且如先前描述，使输出的时间编码信号S_出中的任何信号转变与第一时钟信号同步。因此，如所提及，PWM信号S_出的脉冲的持续时间α和β将对应于第一时钟信号CLK1的整数数目个周期。如此，TDC 501的计数器502可确定这些周期的计数值，而完全不引入任何量化误差。

将了解，约束从TEM 100输出的时间编码信号S_PWM以在与第一时钟信号CLK1同步的时间处改变状态将导致持续时间α和β可能与它们可能原本该有的样子不同，从而引入量化误差。然而，将注意到，从同步的时间编码信号S_出得到反馈信号S_FB。任何此类量化误差因此在TEM 100的反馈回路内出现，这提供某一噪声塑型。

再参看图3，可将锁存器302的操作视为在当比较器元件301的输出将转变(基于比较器元件301的输入)时与当PWM信号S_PWM实际上转变时之间添加某一可变的延迟。由于锁存而引起的此可变的延迟是作为由延迟元件106施加的限定的延迟周期D的受控的延迟的补充。可将此附加的可变延迟视为在相关脉冲的持续时间中(例如，在持续时间α中)引入误差(由于延长了所述持续时间)。然而，如将从图2a和图2b清楚，脉冲的延长的持续时间α将导致经滤波的信号S_FIL在反馈信号S_FB的状态改变之前比原本斜变的程度高一点地斜变，这将意味着经滤波的信号S_FIL随后将必须在比较器输出再次转变时更多地斜降，如此也延长了持续时间β。因此可看到，由于延长持续时间α以使持续时间α与第一时钟信号CLK1的时钟沿同步而引入的误差实际上被向前载运到通过用于维持占空比的方式确定持续时间β的过程中。如果PWM信号S_PWM不与第一时钟信号CLK1同步，而是通过诸如在图4a中绘示的延迟元件106施加同步，则将出现类似的效应。同样，任何量化误差将处于反馈回路内。

通过以此方式在时间编码调制器100的回路内引入量化误差，TEM 100因此通过与上文关于基于VCO的TDC所论述的方式类似的方式提供噪声塑型，但提供与第一时钟信号同步的时间编码信号S_出。这意味着可将时间编码信号S_出的脉冲的持续时间直接供应至与第一时钟信号同步的计数器502以提供计数值，而不引入任何量化误差。

在图5中绘示的ADC中，将时间编码信号S_出供应至TDC 501，所述TDC包括计数器502，所述计数器被配置为对由时间编码信号S_PWM限定的周期中的TDC时钟信号的脉冲的数目进行计数。用于对计数器502进行计时的TDC时钟信号与第一时钟信号CLK1同步，并且如图5中绘示，可方便地是第一时钟信号CLK1或其一个版本，然而，将可能使用作为第一时钟信号CLK1的频率倍数的TDC时钟。

假定时间编码信号S_出中的转变与第一时钟信号CLK1同步，时间编码信号S_出的周期α和β的持续时间将确切地对应于第一时钟信号CLK1的周期的整数倍数。计数器因此可产生指示周期α和β的计数值而不引入任何量化误差。

图5绘示了单个计数器502。所述计数器可被布置成在时间编码信号S_出的每个脉冲期间对高或低进行计数，并且在每个脉冲的终点处复位。在一些实现方式中，可通过第一计数器元件和第二计数器元件(未绘示)提供计数器502。第一计数器元件可被配置为在时间编码信号S_出的第一输出状态的周期期间进行计数，例如，以确定α的计数值，其中第二计数器元件被配置为在第二输出状态的周期期间进行计数，例如，以确定β的计数值。然而，其他布置是可能的。

如所提及，输入信号S_入的电平通过时间编码信号S_出中的脉冲的占空比进行编码，并且可被解码为(例如)(α-β)/(α+β)或α/(α+β)。为α和β提供单独的计数允许对数字值执行期望的解调，并且可容易确定诸如α+β或a-β的值。然而，在某一布置中，计数器还可被布置成提供循环周期T_PWM的计数，即，直接提供α+β的计数。另外或可替代地，递增-递减计数器可被布置成在一个输出状态的脉冲期间递增并且在另一输出状态的脉冲期间递减，以提供指示α-β的计数值。

可向解调器503提供计数值(在此示例中可以是计数值α和β)以便转换为数字输出，例如，作为(α-β)/(α+β)或α/(α+β)，可输出所述数字值作为数字输出信号D_出。在一些实现方式中，解调器可包括异步采样率转换器(ASRC)以提供规则的采样率，但在一些实现方式中，可在下游提供ASRC或可不需要ASRC。

有各种方式来解调所述计数值以提供数字输出。然而，如上文所述，输入信号被编码为时间编码信号S_PWM的占空比。因为循环周期自身T_PWM是可变的，即，所关注的值是(α-β)/(α+β)或α/(α+β)，其中α+β的值是可变的，所以这涉及除操作。正常的除操作在计算上可为昂贵的。

然而，在本公开的实施方案中，可通过使用Σ-Δ调制器(SDM)以计算上高效的方式来实现解调。

图6a绘示了合适的基于SDM的解调器503的一个示例。在此示例中，SDM解调器503接收计数值α和β，并且因此通过加法器601将所述两个计数值相加以提供等于α+β的值。

SDM解调器503包括加法器602、存储器603、模数块604和比较器605。模数块604被配置为向存储器603的输出施加模数操作，其中通过值α+β限定所述模数操作。因此，模数块603的输出在低于值α+β时等于目前存储在存储器603中的值，但当存储在存储器中的值超过α+β时，所述输出等于当前值减去α+β。

在此示例中，通过多路复用器605实施模数块604，所述多路复用器直接接收存储器603的输出作为一个输入，并且接收存储器603的已经通过减法器606减去值α+β的输出作为第二输入。通过比较器607的输出来控制多路复用器605，所述比较器将所存储的存储器值与值α+β进行比较。

在SDM时钟信号CLK2的每个时钟循环期间，SDM调制器将计数值α与模数块604的输出相加，并且将新的值存储在存储器603中。还通过比较器607将存储器603中的值与值α+β进行比较。只要所存储的存储器值低于α+β，比较器607的输出便保持低，并且因此多路复用器605输出存储器603的所存储的值。因此，存储在存储器603中的值将递增等于α的量，直到存储器603中的值超过α+β为止。此时，比较器607的输出将变高，从而输出脉冲。多路复用器605因此将切换为输出其等于所存储的存储器值减去α+β的第二输入。这是因此将与计数值α相加并且在下一个时钟循环中存储在存储器603中的值。

SDM解调器503的操作因此在比较器607的输出端处产生呈一连串脉冲的形式的信号S_SDM，其中所述脉冲的频率取决于值α与限定的阈值α+β的比率，换句话说，SDM解调器503的输出信号S_SDM是脉冲密度调制(PDM)数据流S_SDM，其中脉冲密度取决于α/(α+β)。此类PDM数据流因此是对在图5中绘示的ADC电路500的输入信号S_入的数字表示。因此可输出PDM数据流S_SDM作为数字输出信号D_出，或者可在需要时将所述PDM数据流S_SDM转换为用于数字输出信号D_出的任何其他数字格式。

应注意，图6a绘示了一阶Σ-Δ布置。本领域技术人员将理解，可将相同的原理扩展至例如根据已知的MASH(多级噪声塑型)布置的高阶调制器，在那种情况下，可提供在当比较器607的输出是高时的周期期间的模数块604的输出作为误差信号以供后续级使用。图6b绘示了二阶SDM解调器的一个示例。诸如在图6a中绘示的第一SDM解调器503接收输入的计数值α和β并且如上文所论述产生第一PDM信号S_SDM1。将第一SDM解调器503的误差信号Err供应至另一SDM调制器608，所述SDM调制器基于所述误差而产生第二PDM信号S_SDM2，所述第二PDM信号经由重组级609与所述第一信号组合。

方便的是，用于控制SDM解调器的SDM时钟信号CLK2将与时间编码信号与其同步的第一时钟信号CLK1同步。再参看图5，可例如通过分频器504方便地从第一时钟信号CLK1得到SDM时钟信号CLK2。因此可在比TDC 501的计数器502低的时钟速率下对SDM解调器进行计时。操作较低的时钟速率可导致较高的频率分量中的一些功率下折到所关注的信号频带中并且增加所述信号频带的噪声。因此，在一些实现方式中，滤波器布置505可被布置成提供对计数值α和β的滤波以实现防混叠。滤波器布置505可通过任何方便的方式向计数值α和β施加低通滤波。

诸如在图6a或图6b中绘示的基于SDM的解调器因此是一种可解调时间编码信号的高效方式。然而，应理解，可在一些实现方式中应用其他解调技术。

图6c绘示了替代性解调布置的一个示例。图6c示出了TEM 100可生成时间编码的输出信号S_出，所述时间编码的输出信号被输入至数控振荡器(NCO)609。NCO 609生成具有基于时间编码信号S_出的电平而改变的频率的振荡器信号S_OSC。因为时间编码信号S_出是二电平信号，所以振荡器信号S_OSC可依据时间编码信号S_出的状态在两种不同的频率f1和f2之间改变。振荡器信号S_OSC被输入至计数器610，所述计数器产生在由时钟信号CLK3限定的周期中的振荡器信号S_OSC的振荡的数目的计数。时钟信号CLK3可以是由分频器611产生的第一时钟信号CLK1的分频版本和/或可以是系统时钟。所述计数器产生在由时钟信号CLK3限定的周期中的振荡器信号中的振荡的数目的计数。此计数值将取决于以下两者相比的比例：时间编码信号S_出处于一种状态中并且因此NCO 609以第一频率f1输出振荡器信号的时间；时间编码信号S_出处于一种状态中并且因此NCO 609以第一频率f2输出振荡器信号的时间。每个计数周期的计数值因此涉及时间编码信号在每种状态中花费的时间并且因此指示时间编码信号的占空比且因此指示输入信号S_入的电平。与参考图6a和图6b所描述的解调器布置相比，图6c的布置在与时钟信号CLK3的频率匹配的一致的采样率下产生计数值，所述时钟信号如上文提及可以是系统时钟。所述计数值可被抽取和/或归一化，并且输出为数字值D_出，或在一些实现方式中，可输出所述计数值作为输出D_出以便在下游抽取。

在一些情况下，NCO可被配置为使得振荡器信号的频率在时间编码信号S_出的一种信号电平下可以是零，并且在时间编码信号S_出的另一信号电平下可以是非零频率。使用NCO606意味着振荡器信号可容易在针对第一信号电平(假定是高状态V_H)的非零频率与针对第二信号电平(假定是高状态V_L)的零频率(即，不变)之间交替。以此方式，实际上可通过对第一时钟信号CLK1进行门控来实施NCO 609。图6d绘示了第一时钟信号CLK1和时间编码信号S_出两者都可被供应至“与”门612。当时间编码信号处于高状态V_H时，实际上供应第一时钟信号CLK1作为振荡器信号S_OSC。当时间编码信号处于低状态V_L时，“与”门612的输出是低并且不变，即，对应于零频率振荡器信号S_OSC。可替代地，计数器610可(已经)具备启用/停用输入端，所述启用/停用输入端可在计数器610接收不间断的时钟CLK1时由S出驱动。存在可对时钟信号进行门控和/或对计数器进行选通以便在由输出信号S_出的脉冲限定的周期中进行计数的各种方式。

此类布置可有利于衰减至少一些高频噪声分量。输出信号S_出在等于PWM循环频率的频率下是二电平波形，因此可在PWM循环频率的至少一些谐波附近包含能量。在每个PWM循环周期处的计数的累加提供在这些谐波处具有零位的频率响应，因此可在这些谐波附近减少能量。这可允许对下游滤波或抽取电路的降低的滤波要求。与其中可能需要较广的数据字以维持内部准确度的常规的CIC抽取滤波器的直接实现方式相比，此布置因此可实现低复杂性低功率实现方式。

使用NCO和计数器来解调与第一时钟信号同步的时间编码信号的输出表示本公开的另一新颖方面，具体地，使用基于第一时钟信号的状态的向计数器的第一时钟信号的门控供应和/或基于第一时钟信号的状态而选通计数器以启用计数和复位计数值。

产生与第一时钟信号CLK1同步的输出的时间编码信号S_出的TEM 100因此可允许将时间编码信号直接供应至某一下游处理电路(例如，作为ADC 500的部分)的计数器，而不在计数中引入量化误差。这可避免需要用于计数器的非常快速的时钟或使用VCO等进行噪声塑型以及相关联的功率和/大小要求。另外，参考图1所描述的TEM 100的拓扑提供非常紧凑的且功率低的调制器，在所述拓扑中，输入信号S_入被供应至比较器的一个输入端，并且经滤波的反馈信号被供应至另一比较器输入端。因此，本公开的实施方案可用于实现低功率和较小的信号处理电路，诸如ADC。

如上文提及，在图1中绘示的TEM 100的滤波器104可以是简单的滤波器，诸如在图7a中绘示的RC滤波器，所述RC滤波器具有在反馈路径中串联的阻抗701，所述阻抗在此示例中是电阻器(R)和耦合在反馈路径的节点与诸如接地的参考电压之间的电容器(C)702，以便由于反馈信号S_FB而通过跨所述电阻器的电压差进行充电或放电。图7a示出了一阶RC滤波器，但可例如通过串联连接诸如在图7a中绘示的多个滤波器而实施二阶或更高阶的滤波器。在一些实施方案中，阻抗701可包括电感器。

然而，其他滤波器布置是可能的。例如，图7b绘示了滤波器104的替代性滤波器布置。电流生成器703接收反馈信号S_FB，所述电流生成器基于反馈信号S_FB的状态而生成限定量值的充电或放电电流以对电容器704进行充电或放电。例如，电流生成器703可具有：第一电流元件705，当反馈信号处于一个输出状态时启用的所述第一电流元件被布置成电流源以对电容器704进行充电；以及第二电流元件706，当所述反馈信号处于另一输出状态时启用的所述第二电流元件被布置成电流槽以对电容器704进行放电。例如可对应于零量值输入信号的电平(例如，中点电压V_MID)的参考电压V_R也耦合至电容器702，以便依据参考电压V_R与电容器704的当前电压之间的电压差而提供附加的充电或放电电流，如先前所述，将通过反馈回路的作用而将电容器的当前电压维持在输入信号S_入的电平周围。电容器704的电压因此将依据由于引导电流+i和-i所引起的反馈信号S_FB的状态而向上或向下斜变，但斜变率将取决于附加的充电或放电电流，所述附加的充电或放电电流取决于在经滤波的信号S_FIL的当前值与参考电压V_R之间的差值。

使用电流生成器703的一个实用优势是，避免了需要电压缓冲器来提供准确的电压电平V_H和V_L，以便(例如)避免电力供应电压变化的影响。此类缓冲器需要经过精心设计以便在将反馈负载从V_H切换至V_L时避免瞬态效应且反之亦然，并且可比简单的电流源所需的电源和芯片区域需要更多的电源和芯片区域，所述电流源的输出可简单地从输出节点引导至某一其他节点。

在其他实施方案中可实施其他调制器拓扑。在图1中绘示的布置可例如实施为非反相调制器，其中将输入信号S_入施加到比较器101的非反相输入端，并且将经滤波的信号S_FIL施加到比较器101的反相输入端。图8a绘示了可例如是反相时间编码调制器布置的时间编码调制器100的替代性拓扑。

在图8a中绘示的示例中，反馈信号S_FB实际上与输入信号S_入组合并且被滤波。在此示例中因此对应于已经被施加滤波的输入信号S_入和反馈信号S_FB的组合的经滤波的信号S_FIL依据反馈信号S_FB的状态而斜升或斜降，但斜变率与输入信号S_入和反馈信号S_FB的电平一起改变。图8a绘示了一阶RC滤波器作为回路滤波器104，但其他布置将同样是可能的。在此情况下，可通过比较器101将经滤波的信号S_FIL与参考电平REF进行比较。可通过供应至如图8a中绘示的比较器101的第二输入端的合适信号(例如，参考电压)来限定参考电平REF，但在某一实现方式中，参考REF可由比较器自身的结构限定并且因此不需要明确提供所述参考REF作为单独的信号。图8a的时间编码调制器可通过与如图2中绘示的方式大体上相同的方式操作，但在此情况下，经滤波的信号S_FIL将在所限定的参考电平REF周围改变，并且与所述所限定的参考电平REF进行比较。

在一些实施方案中，可通过开关电流源来取代反馈路径中的电阻器，这类似于图7b的布置。电阻器707可连接至输入信号，而不是固定参考。

在一些实施方案中，可通过分别被图7c中绘示的反馈信号S_FB(S_FB,S_FB1,S_FB2,S_FB3)的连续延迟的版本开关的多个开关电流源703、703a、703b、703c来取代反馈路径中的电阻器。所述电流源输出端可连线在一起，使得它们的输出电流在滤波器电容器704中求和。此结构提供反馈路径中的额外的滤波作为有限脉冲响应或横向滤波器。所述电流源可具有相等的值或者值可被定量以提供不同的组合的频率响应。此结构还有利地达到平均数，并且因此减小第一时钟信号CK1的短期随机抖动的效应，并且用于平滑施加到输出滤波器节点的总电流中的阶跃变化，以减小回到提供电压S_入的任何信号源中的任何反冲。与使用数字滤波器和多位电流DAC的解决方案相比，电流元件之间的任何不匹配仅仅更改频率响应并且在低信号频率下几乎不具有影响，在所述解决方案中，不匹配将把量化噪声引入到信号中并且需要诸如动态元件匹配的复杂解决方案来抑制此影响。

图8a绘示了具有一阶滤波器104的TEM，但可实施更高阶的滤波器。图8b绘示了与在图8a中示出的TEM类似的TEM 100的示例，但其中滤波器104是二阶滤波器。使用更高阶的滤波器可有利地实现增加的噪声塑型。可再次通过由S_FB控制的开关电流源来取代连接至S_FB的反馈电阻器。

图9a绘示了时间编码调制器100的拓扑的另一示例。在图9a的示例中，反馈信号S_FB与输入信号S_入和由积分器901积分的组合信号组合，所述积分器因此充当回路滤波器104。输入信号S_入可通过任何方便的方式与反馈信号S_FB组合，并且可实际上例如进行求和或减法。在任一情况下，积分器901的输出的斜升或斜降速率取决于组合的输入信号S_入和反馈信号S_FB，其中斜变方向是由反馈信号S_FB的状态限定。图9的布置略微类似于常规的异步Σ-Δ调制器(ASDM)的布置，但在本公开的实施方案中，所述布置包括与第一时钟信号CLK1同步的至少一个延迟元件并且提供输出的PWM信号S_出，其中使任何信号转变与第一时钟信号CLK1同步。同样，可将经滤波的信号S_FIL与参考电平REF进行比较，所述参考电平REF可以是供应至比较器101的外部参考信号，或者可以是由于比较器101的设计而具有的固有参考。图9b绘示了类似于图9a的TEM，但其中滤波器104被实施为具有RC滤波器和积分器901的二阶滤波器。

当然，将理解，可将某一缩放或电平移位施加到输入信号S_入、反馈信号S_FB或经滤波的信号S_FIL中的至少一者。

本公开的实施方案的时间编码调制器因此可将诸如模拟音频信号的输入信号S_入编码为(例如)时间编码信号，具体地，编码为PWM信号，其中输入信号被编码为PWM信号的占空比。

然而，如上文参考等式(4)和(5)所描述，不仅PWM信号S_PWM(和因此输出信号S_出)中的高状态和低状态的脉冲的持续时间α和β与输入信号S_入的电平一起改变，而且PWM循环周期T_PWM和因此PWM循环频率f_PWM也与输入信号S_入一起改变。等式(5)示出了PWM循环周期根据T_PWM＝4*D/(1-X²)而变。因此，PWM循环频率f_PWM改变为(1-X²)/4*D，其中D是延迟周期并且X是输入信号S_入的归一化的电平。

可以看到，PWM循环周期T_PWM可在较高的输入信号量值处显著增加。例如，在最大信号电平的十分之九的信号量值(|X|＝0.9)处，循环周期将比在X＝0处的极限环周期T₀长五倍以上。PWM循环频率f_PWM因此将比极限环频率f₀低五倍以上。

在一些实现方式中，输出信号S_出的循环频率或周期中的此相对大的变化可为不利的。例如，任何下游的时间解码部件可需要能够应付大的循环周期范围，这可增加此类解码部件的复杂性。另外，为了确保循环频率在所有信号电平处保持充分高，可需要极限环频率非常高，这再次可增加了下游部件的复杂性。否则，当循环频率在较高的信号量值处减小时，其可接近所关注的信号频带。

为了避免这些问题，可对时间编码调制器100的操作进行控制以便控制输出信号S_出的循环周期或循环频率。在一些实施方案中，时间编码调制器的延迟元件106可以是可被控制以改变所施加的限定延迟的可变延迟元件，并且控制器可被布置成控制由可变延迟元件施加的延迟以便控制时间编码信号的循环频率/周期。

图10绘示了时间编码调制器100与用于控制由所述调制器的延迟元件106施加的延迟的控制器1001的实施方案。延迟控制器1001被配置为可控地改变在反馈回路内施加(例如)至PWM信号S_PWM的延迟，以便控制由调制器生成的PWM信号S_PWM的PWM循环周期或循环频率和因此输出信号S_出的循环周期或频率。控制器1001可被视为用于控制PWM循环周期和因此频率的循环周期控制器(CPC)1102的至少部分。图10绘示了在比较器101的输出端与调制器输出端103之间的前向信号路径中的受控的延迟元件106，但受控的延迟可另外或可替代地位于反馈路径中。图10绘示了与在图1中绘示的调制器拓扑类似的调制器拓扑。然而，将理解，诸如在其他图中的任一者中示出的调制器的其他变体可实施为具有可变延迟。

图10绘示了接收PWM信号的一个版本的时间解码转换器(TDC)1003，所述时间解码转换器可以是所绘示的CPC 1002的部分或者在一些实施方案中可以是下游部件。图10绘示了TDC 1003接收在通过前向信号路径中的延迟元件106进行的任何延迟之后的输出信号S_出。然而，在其中提供TDC 1003作为调制器的CPC 1002的部分的实施方案中，TDC 1003可替代地接收从比较器101输出的PWM信号S_PWM。

在任何情况下，TDC 1003可确定时间编码信号(例如，S_出)的时间参数T_X。所述时间参数T_X可以是通过已知方式与信号量值一起改变的时间编码信号S_出的任何参数。在此示例中，所述时间参数T_X可以是当前循环周期T_PWM，但同样，所述时间参数可以是一个输出状态的脉冲的持续时间α或β或占空比α/(α+β)。将此时间参数T_X提供至控制器(CON)1001。在此示例中，控制器1001被配置为可控地改变由延迟元件106施加的延迟周期D，所述延迟元件是能够操作以提供可通过已知方式选择性地改变的限定延迟的可变延迟元件。

从等式5可看到，诸如在图10中绘示的TEM的极限环周期取决于由延迟元件106施加的延迟周期D。控制器1001因此可以可控地改变在反馈回路中施加的延迟D的量，以便减小PWM循环频率f_PWM随输入信号S_入的信号电平的变化量和/或实施期望的循环周期/频率特性。例如，控制器1001可被配置为使PWM循环周期和因此频率维持在限定的操作范围内，例如维持高于特定最小频率。因此，控制器1001可被配置为在输入信号的量值增加时(由时间参数T_X指示)减小由延迟元件106施加的延迟D，以便使循环周期和因此循环频率维持在限定范围内。对于给定的延迟周期D，输入信号S_入的量值的增加将导致增加的PWM循环周期T_PWM和因此减小的PWM频率f_PWM。然而，减小延迟周期D导致PWM循环周期减小，并且因此可使PWM循环频率维持高于期望的界限。

控制器1001因此可在输入信号S_入的量值增加时减小延迟量，并且反之亦然，以便减小循环周期T_PWM中的变化。在一些情况下，可大体上根据下式来控制延迟：

D＝D₀*(1-X_e ²) (等式6)

其中D₀是在零信号量值处施加的延迟，并且X_e是从时间参数T_X得到的归一化的信号X的估计值，例如占空比α/(α+β)。

本领域技术人员将理解，可有许多方式来可控地改变由延迟元件施加的延迟。例如，对于在图4b中绘示的延迟元件106，可容易通过控制供应至数字比较器406的参考值N_D来控制延迟周期D。控制此类延迟元件106的延迟周期因此实施起来非常简单，并且是控制时间编码调制器的循环周期/频率特性的有利方式。

然而，即使不将输出信号S_出约束(例如，锁存)为与时钟信号同步，在自振荡时间编码调制器的反馈回路中控制由可变延迟元件施加的延迟的原理也可以是有利的。在自振荡时间编码调制器的反馈回路中控制由可变延迟元件施加的延迟以便提供对输出的循环频率的控制表示本公开的另一新颖方面。

因此，在一些实施方案中，比较器101和延迟元件106可不被布置成将输出信号S_出中的任何信号转变约束成与时钟信号同步。在此情况下，提供受控的可变延迟的任何延迟元件可实施为延迟元件106。例如，如在图4a中所绘示，一连串单独的延迟可串联布置成延迟线，并且从延迟线的不同部分的分接点可被馈送到多路复用器中。可对多路复用器进行控制以改变提供给输出的相关的分接点并且因此改变所施加的延迟。本领域技术人员将知晓可实施的其他类型的可变延迟元件。

在一些实现方式中，可变延迟元件106可包括模拟延迟。例如，图11a绘示了可变模拟延迟106，所述可变模拟延迟包括耦合至两个串联连接的反相器1102和1103之间的信号路径的电容1101。电容1101耦合在所述信号路径与接地之间。当输入端处的信号转变致使第一反相器1102的输出改变状态时，将存在延迟，同时电容被充电或放电至足以致使第二反相器1103的输出也改变状态的电平。所述延迟取决于反相器的驱动强度和电容1101的值。在此示例中，电容1101是可变电容，并且可以是(例如)数字可编程的电容。另外或可替代地，如图11b中所绘示，可以存在可变电阻1104，通过所述可变电阻对电容1102进行充电或放电。同样，所述电阻可以是数字可编程的电阻。因此，在一些实施方案中，可对可变模拟延迟元件进行控制(可能以数字方式进行控制)以提供可变延迟。在一些实施方案中，可提供所述模拟可变延迟作为反馈回路内的数字延迟的补充。

再参看图10，在一些实施方案中，可提供TDC 1003作为循环周期控制器(CPC)的部分，并且因此主要提供所述TDC用于控制从调制器100输出的时间编码信号的循环周期/频率。对于控制循环频率/周期，可能不需要输入信号的电平的相对准确或精确的指示，并且这可足以相对粗糙地确定循环周期T_PWM。在一些实施方案中，TDC 1003可包括通过时钟信号计时的计数器1004，在延迟元件与第一时钟信号CLK1同步的实施方案中，所述时钟信号可方便地是第一时钟信号CLK1。计数器1004可被配置为确定与相关的时间参数相对应的周期中的第一时钟信号CLK1的时钟循环的数目的至少一个计数值，例如，计数器1004可对输出信号S_出中的连续上升沿之间的每个周期中的时钟循环的数目进行计数，并且提供逐循环的计数值作为循环周期T_PWM的量度T_X。

然而，在一些实施方案中，可以存在作为某一下游处理电路的部分的被布置成接收输出信号S_出的TDC，并且在一些实施方案中，CPC 1002可被配置为从某一下游处理电路接收时间参数T_X的指示或输入信号的电平的指示。

例如，再参看图5，ADC电路500可包括频率循环周期控制器506，以用于控制TEM100的至少一个参数P以便控制输出信号S_出的循环频率/周期。可由CPC 506控制的至少一个参数可以是由一个或多个延迟元件106在反馈回路中施加的延迟。CPC 506可接收由TDC501的计数器502确定的时间参数的指示，或者可接收由解调器503解调的数字信号D_出。

TEM 100的控制参数(诸如所施加的延迟D)可允许将输出的时间编码信号S_出的循环周期控制成保持基本上恒定。在一些情况下，这可提供解调时间编码信号的一些益处。例如，TDC 501可生成与所确定的计数值一致的采样值作为α-β。此值指示时间编码信号S_出和因此输入信号S_入的占空比，但由于不同的循环周期而被非线性地缩放。然而，如果对调制器100进行控制以使得循环周期基本上不变，则非线性可相对低，并且值α-β可用作信号电平的指示。可仅在每个循环的终点处确定α-β的计数，并且循环的时序可略微改变，即，采样率将是不规则的。本领域技术人员将理解，可将计数值α-β供应至异步采样率转换器，以例如通过内插将不规则的采样率信号转换为规则的采样率信号。

因此，以此方式控制所施加的延迟可允许将时间编码信号S_PWM的循环周期控制成逐循环地保持基本上恒定。另外，或可替代地，可使用时序控制来启用不同模式下的操作，例如，以提供性能与功耗之间的权衡。例如，可在当几乎没有明显的输入信号活动时的状况下或基于输入信号的某一其他特性、特征、指示和/或控制来减小时间编码信号的极限环频率以节省电力。在一些实现方式中，可例如通过对被解调的输出信号进行滤波或包络检测来自主地检测输入信号活动的特性、特征、指示和/或控制。另外或可替代地，可通过来自主机系统中的控制器的显式控制输入来接收信号活动的指示或更改操作模式的命令。对于诸如参考图10所描述的实施方案，其中可逐循环地自适应地控制所施加的延迟(针对至少一个操作模式)，可能通过直接更改目标循环周期来更改极限环频率，或者更间接地例如通过更改针对零量值的信号所施加的延迟的值来更改极限环频率。另外或可替代地，在至少某一操作模式下，可不逐循环地控制所施加的延迟，但可施加延迟的特定值以便实施期望的操作模式。

时间编码调制器100因此可以能够至少在第一模式和第二模式下操作，所述第一模式具有第一频率的极限环频率(即，在休止的输入信号电平下的循环频率)，所述第二模式具有第二不同的频率的极限环周期，其中CPC 506能够操作以改变TEM 100的参数(诸如所施加的延迟)以便实施所述第一模式和所述第二模式。所述第一模式可以是比所述第二模式更高的功率模式和/或高性能模式，其中所述第一频率高于所述第二频率。在所述第一模式下，在一些实现方式中，CPC 506可以能够操作以使得逐循环地将循环周期控制成具有第一限定范围，即，用以提供自适应控制。在所述第二模式下，参数(诸如所施加的延迟)例如可固定，因为所述第二模式可对应于低信号活动的操作模式，但在某一实现方式中，还可在所述第二模式下实施逐循环的自适应频率控制。在一些实现方式中，循环周期控制器506因此还可作为模式控制器进行操作。

例如，电路可被设计成使得针对小于限定的低电平(假定30dBV)的输入的电压信号活动将极限环频率控制成相对低的频率，假定100kHz，但针对处于假定0dBV的限定上限处的信号，控制所述极限环频率线性地增加至相对更高的频率，假定1MHz。

还将了解，用于对TDC 501的计数器502进行计时的第一时钟信号CLK1的频率应充分快，以提供用于确定时间编码信号的占空比的足够的准确度。相对高的循环频率因此可需要相对快的第一时钟信号CLK1来足够准确地确定占空比。然而，相对较低的循环频率，即，较长的循环周期α+β，允许以与相对较慢的时钟相同比例的误差确定占空比。因此可在较低功率操作模式下减小第一时钟信号CLK1的频率以提供类似的准确度，或者可在较低功率操作模式下进一步减小所述频率以有意地提供较低的准确度。

使用其中使输出的时间编码信号S_出的转变与第一时钟信号CLK1同步的时间编码调制器100允许将时间编码信号S_出直接供应至计数器502，如上文所论述。然而，在一些情况下，此操作可导致在时间编码信号S_出和因此数字输出D_出中出现不想要的音调。因此，在一些实施方案中，可将某一噪声处理(即，用于使量化误差随机化的某一有意施加的形式的噪声)施加到时间编码信号S_出，以便避免或减少此类不想要的音调的存在。在一些实施方案中，可通过向由时间编码调制器100的CPC 506控制的参数P施加噪声处理，例如，通过向所施加的延迟D的值施加噪声处理，来施加噪声处理。对所施加的延迟进行噪声处理，即，以受控的方式改变所施加的延迟D的量，将意味着给定的输入信号电平将在第一时间处(使用第一所施加的延迟)导致第一持续时间α和β，但同一信号电平将在第二时间处(当施加不同的延迟时)导致第二不同的持续时间α和β。因此，降低了导致不想要的音调的恒定或规则的信号分量的概率。

自适应时序控制器，即，循环周期控制器506因此可例如响应于所接收的噪声处理信号而以受控的方式改变参数，诸如由时间编码调制器的延迟元件施加的延迟。无论循环周期控制器506是否被配置为将循环周期控制在限定范围内，都可施加噪声处理，即，循环周期控制器506可施加噪声处理和/或将循环周期维持在限定范围中。

在上文论述的实施方案中，PWM信号S_PWM的极限环基本上是由在TEM的反馈回路中施加的延迟D限定。然而，在一些实施方案中，比较器101可以能够在至少一些操作模式下作为迟滞比较器进行操作，以便向比较施加一定程度的迟滞。图12示出了时间编码调制器100的示例，其中本领域技术人员将理解，比较器101是被配置为提供迟滞的迟滞比较器，例如的运放比较器。图12绘示了与在图1中绘示的调制器拓扑类似的调制器拓扑。然而，将理解，诸如在其他图中的任一者中示出的调制器的其他变体可实施为具有迟滞比较器。

本领域技术人员将理解，迟滞比较器被配置为施加迟滞，使得比较器从第一输出状态交换至第二输出状态所需的信号电平与比较器从第二输出状态交换回到第一输出状态所需的信号电平不同。因此，经滤波的信号S_FIL可需要达到第一信号电平，即，第一阈值Th1，以从第一输出状态转变为第二输出状态，并且达到第二不同的信号电平，即，第二阈值Th2，以转变回到第一输出状态。对于图12的示例，实际上是相对于输入信号S_入的当前电平来限定所述第一阈值和所述第二阈值，或可替代地，所述第一阈值和所述第二阈值可被视为在供应至比较器的信号之间的差值的阈值。例如，第一限定阈值Th1可比输入信号S_入的当前电平高限定量，并且第二限定阈值Th2可比输入信号S_入的当前电平低限定量。对于其他调制器布置，可相对于参考REF来限定阈值Th1和Th2。在阈值Th1和Th2之间的差值可被视为由迟滞比较器101施加的迟滞H的量。

所施加的迟滞H因此限定在经滤波的信号S_FIL中让比较器101的输出改变状态所需的最小变化量。无论经滤波的信号是斜升还是斜降，即，从Th1至Th2或反之亦然，所需的变化量可相同。如此，经滤波的信号S_FIL改变由迟滞限定的量所花费的时间将取决于处于每个状态的经滤波的信号S_FIL的斜变率。

因此可使用在比较器101进行的比较中施加迟滞来代替调制器的反馈回路中的延迟，以提供具有特定循环周期/频率特性的自振荡。然而，在本公开的实施方案中，时间编码调制器可包括能够操作以施加迟滞的比较器和能够操作以在反馈回路中施加受控的延迟的延迟元件两者。这提供了其中迟滞和所施加的延迟两者都对时间编码信号的极限环特性有贡献的自振荡时间编码调制器。

图13绘示了图12的时间编码调制器100的操作原理。图13绘示了与在图2a和图2b中的波形类似的波形，但包括迟滞效应。在图13的示例中，反馈信号S_FB起初处于低状态并且经滤波的信号S_FIL的电平正在斜降。经滤波的信号S_FIL斜降至输入信号S_入的电平，但在此示例中，比较器的输出状态仅在经滤波的信号S_FIL达到比输入信号低限定量的阈值Th2时改变状态。此时，从比较器输出的PWM信号S_PWM改变状态。然而，如上文所论述，PWM信号S_PWM中的此状态变化在延迟周期D之前不传播至反馈信号S_FB的状态变化，并且在所述延迟周期期间，经滤波的信号S_FIL继续斜降。在延迟周期D之后，状态变化传播至反馈信号S_FB并且因此经滤波的信号S_FIL开始斜升。然而，从比较器输出的PWM信号S_PWM将保持在低状态，直到经滤波的信号S_FIL达到信号电平Th1为止。经滤波的信号S_FIL因此需要斜升与在所述延迟周期期间的‘过冲’量还有所施加的迟滞量相等的量。此时，从比较器101输出的PWM信号S_PWM改变状态，但同样地，所述状态变化在延迟周期之前不传播至反馈信号，并且在所述延迟周期期间，经滤波的信号继续向上斜变。

通过与上文所论述的方式类似的方式，比较器101因此输出持续时间为α和β的第一输出状态和第二输出状态(例如，高和低)的脉冲，其中相对持续时间取决于处于每个状态和因此输入信号S_入的电平的经滤波的信号S_入的斜变率。这提供具有取决于输入信号S_入的占空比的PWM信号S_PWM，但在此情况下，极限环周期和因此频率取决于所施加的延迟D和所施加的迟滞H两者。

本领域技术人员将在常规上将迟滞H或延迟D视为用于提供自振荡调制器的替代性方法，并且将依据特定应用来实施非此即彼。本公开的一个新颖方面是施加延迟D和迟滞H两者的时间编码调制器。

与单独地使用迟滞H或延迟D相比，在诸如在图12中绘示的时间编码调制器的反馈回路中使用迟滞比较器和延迟元件两者可有利于放宽调制器的设计约束条件。

将了解，如果单独地施加迟滞H，而实际上在反馈回路中未施加延迟D，则PWM信号S_PWM的任何状态变化将在没有任何实质性延迟的情况下传播至反馈信号S_FB的状态变化。因此，经滤波的反馈信号S_FIL一达到一个阈值(假定Th1)，PWM信号S_PWM和反馈信号S_FB的状态便将改变，并且经滤波的信号S_FIL将开始在另一方向上斜变。经滤波的信号S_FIL的值因此将在Th1与Th2之间改变。各种状态的脉冲的持续时间α和β将由下式给出(一阶)：

α＝T₀/2*(1-X) β＝T₀/2*(1+X) (等式7)

其中归一化的输入信号的电平中的X和T₀是零量值的输入信号的极限环周期。在此情况下，极限环周期将取决于迟滞H的量和滤波器的限定斜变率的性质。对于诸如在图7a中绘示的RC滤波器，极限环周期由下式给出：

T₀＝2*R*C*ln{(1+H/(2*S_M))/(1-H/(2*S_M))} (等式8)

其中R是阻抗701的电阻，C是电容702的值(并且R*C是滤波器布置的时间常数)，H指示所施加的迟滞的量，并且S_M是被限定为(V_H-V_L)/2的反馈信号的量值。

如果实施调制器以使得施加迟滞H而不施加任何实质性延迟D，则所施加的迟滞量通常将被视为用于控制极限环周期的主要设计选择。因此，如果特定极限环周期对于特定应用是合意的，则这将转化为所需的迟滞量。实际上，对将要由迟滞比较器施加的特定迟滞量的需求可限制比较器的设计自由度，并且因此约束可实施的比较器的类型。在一些情况下，提供以准确且稳定的方式提供足够的迟滞量的迟滞比较器可具有挑战性，至少在不需要可能相对大或者具有相对高的功率消耗的部件的情况下是如此。

同样地，根据以上等式(5)，对于具有在反馈回路中施加的延迟D但不具有迟滞H的时间编码调制器，极限环周期取决于所施加的延迟。同样地，提供合适的延迟来实施期望的极限环周期可对延迟类型和实施方式强加限制。例如，如果所述延迟是包括计数器的数字延迟，则可能需要计数器能够计数至足够的值来实施所需的延迟。另外，如果所述延迟是施加与整数数目个时钟周期相等的延迟的数字延迟，则仅存在可实施的特定延迟，即，与第一时钟信号CLK1的整数倍的时钟周期相对应的延迟。

在本公开的实施方案中，使用迟滞H和延迟D两者可放宽对所施加的迟滞和所施加的延迟两者的要求，并且因此意味着可更容易地实施合适的部件。例如，可实施数字延迟以提供与第一时钟信号CLK1的整数数目个时钟周期相对应的延迟D，如上文描述，此类布置可容易使用数字部件来实施，但可能未在第一时钟信号可用的情况下确切地提供所需的延迟周期。然而，比较器101可被配置为施加某一量的迟滞H来提供所得的期望的极限环周期。这可允许比较器101实施为具有比原本所需的迟滞量相对更低的迟滞量，这可更容易提供。

在时间编码调制器的反馈回路中施加迟滞H和受控的延迟D的混合方法因此可允许实现期望的循环周期特性，例如极限环周期或频率，同时潜在地简化对比较器和/或延迟元件的要求并且在定制迟滞与延迟的组合的过程中允许更大的设计灵活性。

在一些实施方案中，所施加的迟滞H和所施加的延迟D中的至少一者可以是可变的，并且可经过控制以便控制输出信号S_出的特性，例如PWM循环频率f_PWM。在一些实施方案中，可对延迟D和/或迟滞H进行控制以实施不同的操作模式，如上文所论述。在一些实施方案中，可对延迟和/或迟滞进行控制以控制运行中的PWM循环频率f_PWM中的变化。

再参看图12，在一些实施方案中，调制器100可包括诸如关于图5所论述的循环周期控制器(CPC)1102。在图12的实施方案中，由CPC 1102调适以便控制PWM信号S_PWM的循环周期/频率的调制器100的参数可包括由延迟元件106施加的延迟D和/或由比较器101施加的迟滞H。在一些实施方案中，CPC 1102可基于时间编码信号来控制相关参数，例如所施加的延迟D和/或所施加的迟滞H。调制器100可包括TDC并且可接收时间编码信号的一个版本，所述版本可以是如所绘示的S_出或在一些实现方式中可以是S_PWM。可替代地，如关于图5所论述，CPC 1102可从下游部件接收时间编码信号的特性、特征、指示和/或控制，诸如来自下游TDC501的时间参数T_X或经解调的数字值D_出。

在一些实施方案中，所施加的迟滞H的量可以是固定的，并且所施加的延迟D的量可以是可变的并且由CPC 1102控制。提供施加固定迟滞量的比较器避免了需要确保比较器101针对某一范围的迟滞值圆满地操作，并且允许针对那个特定迟滞值来优化比较器101。如上文所述，在一些实施方案中，可容易通过实施用于延迟元件106的计数器类型布置来实现可变延迟。

在一些实施方案中，所施加的延迟D的量可以是固定的，并且所施加的迟滞H的量可以是可变的并且由CPC 1102控制。如果延迟元件106不是数字延迟，则使用提供限定的固定延迟D的延迟元件并且经由由比较器101施加的迟滞H来控制PWM信号S_PWM的循环周期可更简单。然而，在调制器的反馈回路中使用至少某一固定延迟D可放宽对在使用中所需的迟滞H值的范围的要求。

然而，在一些实施方案中，可通过CPC 1102可控地改变所施加的延迟D和所施加的迟滞H两者。因此，在一些实施方案中，可基于由调制器生成的时间编码信号来控制所施加的延迟D和所施加的迟滞H两者。

改变所施加的延迟D和所施加的迟滞两者可在控制循环周期/频率方面提供更多的灵活性。

例如，如上文所述，在某一实现方式中，数字延迟元件106可以是诸如在图4a或图4b中绘示的数字延迟元件，其中将受控的延迟施加为时钟信号的整数数目个时钟周期。可对所述延迟进行控制以改变所述延迟的时钟周期的数目。然而，将了解，在此类布置中，可仅在与时钟信号的时钟周期的持续时间相对应的步长中改变所述延迟。

根据以上等式(5)，PWM循环周期(未施加迟滞H)是由T_PWM＝4*D/(1-X²)给出，并且因此极限环周期T₀等于4*D。出于说明目的，考虑将延迟设置为25个时钟周期(针对低电平输入信号)，使得极限环周期T₀对应于100倍的所述时钟周期(当然，将理解，实际上用于所述延迟的时钟周期的实际数目可与此说明性情况很不同)。极限环频率因此将等于f_CLK/100，其中f_CLK是时钟频率。如果输入信号电平变为X＝0.9的量值，则极限环周期增加5.26倍，并且PWM循环频率f_PWM将下降相同倍。如果期望在此信号电平下提供相同的PWM频率，则这将需要延迟减小相同倍，这将对应于等于4.75个时钟周期的延迟。在此示例中，所述延迟仅可改变为整数数目个时钟周期，并且因此可将所述延迟设置为5个时钟周期。所得的PWM循环周期因此将是等效的105.2个时钟周期，这与期望的PWM循环周期和因此频率偏离5％。

在本公开的实施方案中，可对延迟周期D进行控制以提供对PWM信号的循环周期的某一控制，例如，对所施加的延迟D的控制可被视为相对粗糙的第一程度的控制，而对所施加的迟滞H的量进行控制以提供不同程度的控制，例如，这可视为相对精细程度的控制。例如，在以上段落中论述的说明性情况下，可将延迟周期减小至4个时钟周期，这仅其自身将导致比所需的PWM循环周期更短的PWM循环周期，但引入某一迟滞以将PWM循环周期增加至期望值。然而，实际上，对于休止的信号电平，调制器可被配置为施加特定延迟D₀还有特定量的迟滞H₀，使得可依据所施加的延迟中的任何对应的变化来增加或减小迟滞量。

图14绘示了具有可编程迟滞的简单的迟滞比较器电路101的一个示例。MOS晶体管M1至M8被布置成具有第一输入端(IN+)和第二输入端(IN-)的差分输入MOS比较器。当在诸如在图12中绘示的实施方案中使用时，第一输入端(IN+)可接收输入信号S_入，并且第二输入端(IN-)可接收经滤波的信号S_FIL。偏置电流源1401向两个输入分支(即，M1、M3和M2、M4)输出偏置电流IB。具有偏置源1401的差分输入MOS比较器的操作将使得在第一输入端和第二输入端IN+和IN-处的电压是相等的情况下，则(出于阐释简单起见，假设所有相应的晶体管宽度W和长度L都相等)八个晶体管M1至M8中的每一者将由于电路的电流镜像布置而通过等于IB/2的电流。具体地，晶体管M8和M6将通过确切相同的电流IB，并且节点N1将理想地位于供应电压VDD与参考电压(在此情况下接地)之间的一半。如果第一输入端IN+处的电压相对于第二输入端IN-处的电压增加，即，变高，则节点N1上的电压将变高。相反地，如果第一输入端IN+处的电压将减小到低于第二输入端IN-处的电压，则节点N1处的电压将变低。节点N1处的电压经过缓冲以提供输出信号S_出。通过串联连接的反相器INV1和INV2对节点N1处的电压进行缓冲以提供输出信号OUT1和OUT2，其中OUT2与节点N1处的电压同相，并且OUT1是反相的版本。可从经过缓冲的输出OUT2得到输出信号S_出。假如由晶体管M1至M8实施的比较器仅与偏置源1401一起操作，则切换点(即，比较器输出将改变状态的点)将是第一输入端和第二输入端IN+和IN-处的电压相等的点。比较器电路的操作将是对称的，原因在于从低至高的变化将在与从高至低的变化相同的点处发生。

除了此对称比较器电路之外，迟滞比较器电路101还包括输出电流IH的电流源1402和开关S1和S2(通常使用MOS晶体管来实施)。在操作中，如果OUT2是高，从而指示第一输入端IN+处的电压已经高于第二输入端IN-处的电压，则开关S2闭合并且允许将电流IH注入到节点N2中。为了使M3和M4两者现在都通过相等的电流(等于(IB+IH)/2)，于是晶体管M1必须载运等于IB/2-IH/2的电流，并且晶体管M2必须载运等于IB/2+IH/2的电流。因此，所述切换点现在使得第二输入端IN-必须处于比第一输入端IN+相对更高的电压，而不是仅相等。

迟滞量取决于电流IH的量值，与IH一起增加，并且取决于输入晶体管M1和M2的跨导。因此，可提供IH作为数字可编程电流源(例如，包括并联的多个MOS电流源)，其中数字字H[n]的位开启或关闭每个元件或将相应的电流引导至N2和/或N3。在一些实施方案中，开关S1和S2可包括与相等或假定经过二进制加权的量值(由OUT、OUTB和H[n]的逻辑组合控制)的多个电流源并联的多个开关。

将了解，当比较器101向比较施加迟滞时，迟滞对PWM循环周期T_PWM的影响取决于所施加的迟滞量还有经滤波的信号S_FIL的斜变率，所述斜变率又取决于滤波器104的性质。例如，从以上等式8可看到，诸如在图7a中示出的滤波器的时间常数RC将影响对循环周期的贡献。在一些实施方案中，由自适应时序控制器或循环周期控制器1102控制的参数可包括至少一个滤波器参数F。例如，对于诸如在图7a中绘示的RC滤波器，电阻R和/电容C的值可以是可变的，并且可受到控制以改变滤波器的时间常数，以便提供对PWM信号S_PWM的循环周期/频率的某一程度的控制。对于诸如在图7b中绘示的滤波器，可以可控地改变由电流生成器703生成的电流的限定值。对于诸如在图9中绘示的具有积分器901的调制器，可以例如通过改变部件电阻和/或电容的值来可控地改变所述积分器的增益因数。本领域技术人员将知晓相关滤波器的可经过改变以便可控地改变经滤波的信号的斜变率的各种滤波器参数。

因此，在一些实施方案中，时间编码调制器100可包括循环周期控制器(CPC)，所述循环周期控制器能够操作以控制调制器的至少两个参数或变量，以便将时间编码信号的循环周期控制在(例如)特定范围或限定界限内。在一些实施方案中，一个参数是由可变数字延迟元件施加的延迟，并且可将所述数字延迟改变为第一时钟信号的整数数目个时钟周期。其他参数可以是某一模拟元件的参数，诸如由迟滞比较器施加的迟滞量。另外或可替代地，一个参数可以是改变由模拟延迟元件施加的延迟量的参数，诸如在图11a中绘示的模拟延迟元件的电容或在图11b中绘示的模拟延迟元件的电阻。在一些实施方案中，反馈回路可包括可变模拟延迟和可变数字延迟两者，所述可变模拟延迟诸如为在图11a或图11b中绘示的可变模拟延迟，所述可变数字延迟诸如为在图4a或图4b中绘示的可变数字延迟，并且可对所述两种延迟进行控制以提供期望的总延迟。通过与上文关于控制迟滞和数字延迟所描述的方式类似的方式，可对数字延迟进行控制以提供相对粗糙的控制，而对模拟延迟进行控制以提供精细控制。

存在可实施循环周期控制器(CPC)以控制TEM 100(例如，诸如图12的CPC 1002)的两个参数的各种方式。图15绘示了用于控制TEM的参数的控制循环的一个示例。接收时间编码信号的时间参数T_X的指示，所述指示可例如是当前循环周期T_PWM的指示，并且确定与参考或目标循环周期T_REF的差值。可通过诸如积分器或PID(比例-积分-微分)模块的回路滤波器1501对此差值或误差进行滤波。回路滤波器1501的输出可以是相对大量的位(在一些实现方式中假定是16位左右)的数字字。因此，字长度减小(WLR)块1502，诸如量化器或Δ-Σ调制器，可将位数减少至期望水平，例如在一些实现方式中，4位信号可为适当的。指示在时间编码信号的目标循环周期与当前循环周期之间的误差的WLR块1502的输出被传递至参数控制器1503。

在一些实现方式中，参数控制器1503可将来自WLR块1503的此指示性误差信号简单地分割为两个信号，一个信号包括最高有效位(MSB)并且另一信号包括最低有效位(LSB)。MSB信号用于粗糙的循环周期控制，在此示例中用以控制数字延迟。LSB信号用于精细的循环周期控制，在此示例中用以控制所施加的迟滞。

在其他实现方式中，参数控制器1503可包括分段式DEM(动态元件匹配)控制器。本领域技术人员将理解，分段式DEM改变控制器输出以便在各种可用的控制代码之间交替以便维持期望的平均值。在参数控制器1503包括分段式DEM的情况下，所述参数控制器可提供字长度减小的功能性并且可不需要单独的WLR块。

参数控制器1503例如基于所接收的噪声处理控制信号来施加噪声处理。这向时间编码信号的循环周期施加噪声处理以避免来自输入信号的不想要的音调拌入所关注的信号频带中。另外或可替代地，还可向所存在的WLR块施加噪声处理。

在一些实现方式中，另外或可替代地，向用于解调从诸如在图6c中绘示的TEM输出的时间编码信号的解调器施加至少某一噪声处理可为有用的。这可有助于避免由于时间编码信号的极限环中的变化而引起的不想要的音调。

本公开的实施方案因此提供一种基于自振荡调制器的时间编码调制器100，所述自振荡调制器具有比较器模块105，所述比较器模块具有比较器101和位于反馈回路中的滤波器104。比较器模块105接收所关注的输入信号S_入，并且还从调制器输出端接收反馈信号S_FB，并且生成时间编码信号S_PWM。至少一个延迟元件106也位于所述反馈回路中。在某一实现方式中，所述调制器可接收第一时钟信号并且可操作以同步从所述调制器输出的时间编码信号S_出中的任何信号转变。可使信号转变与还由时间解码转换器使用的第一时钟信号CLK1同步，以便简化对时间编码信号的处理。另外，至少一个延迟元件可包括数字延迟元件，所述数字延迟元件是提供受控的延迟的相对简单的方式。在一些实现方式中，可以可控地改变由延迟元件106施加的延迟，以提供不同的操作模式和/或在至少一个操作模式下允许在使用中自适应地改变延迟，以便控制时间编码信号的循环周期/频率的变化。无论时间编码信号是否与第一时钟信号同步都可改变所施加的延迟，但其中使用数字延迟并且使时间编码信号与第一时钟信号同步的实现方式提供了相对简单的方式来提供所施加的延迟D中的受控变化。在某一实现方式中，比较器可能够操作以施加迟滞H。当比较器101是迟滞比较器时，所施加的任何迟滞的范围会影响时间编码信号的循环周期。在反馈回路中施加迟滞H和延迟D两者可简化对所施加的延迟和/或迟滞比较器的要求。在一些情况下，所施加的延迟和迟滞可至少在一个操作模式下在使用中固定，但在一些情况下可以可控地改变所施加的延迟和/或迟滞中的至少一者，并且在一些实现方式中，可以在至少一个操作模式下可控地改变所施加的延迟和迟滞两者。在某一实施方案中，可以存在可控地可变的数字延迟和可控地可变的模拟延迟两者。

因为包括简单的迟滞比较器和(例如)单个非关键RC网络以及少量的数字电路的根据本公开的实施方案的调制器可较小，所以可有利地在需要模拟信号电平的某一指示的某一应用范围中实施所述调制器。

图16绘示了其中将时间编码调制器100实施为用于主信号路径的增益控制路径的部分的一个实施方案。图14绘示了在主路径输入端1601与主路径输出端1602之间延伸的主信号路径。所述主信号路径可例如是用于接收输入的模拟音频信号A_入并且输出数字音频信号D_A的音频信号路径。所述主信号路径包括ADC 1603。ADC 1603可以是用于特定应用的任何合适类型的ADC，并且可例如是常规的开关电容器类型ADC或基于VCO的ADC等。ADC 1603可被设计成提供期望的精度水平和噪声性能。

主信号路径还可具有模拟可变增益元件1604，所述模拟可变增益元件用于向模拟信号A_入施加受控的模拟增益G_A，以提供输入至ADC 1603的放大的信号A_入’。ADC 1603将此信号转换为对应的数字信号D_A’。

在一些实施方案中，可另外存在数字增益元件1605，所述数字增益元件用于向数字信号D_A’施加受控的数字增益G_D并且输出放大的数字信号D_A 1603。在这些实施方案中，可根据已知的动态范围扩展(DRE)技术基于输入信号电平的特性、特征、指示和/或控制来控制所施加的模拟增益G_A，以便最大化ADC 1603的操作范围的使用。也就是说，在较低的信号电平下，可增加所施加的模拟增益G_A以比较高的信号电平提供更多的放大/更小的衰减，并且反之亦然。这最大化ADC 1603的输入范围的使用并且提高信噪比(用于量化噪声)，这原本适用于较低的信号电平。可对数字增益G_D进行控制以基本上与所施加的模拟增益G_A的至少部分相反，并且因此可至少部分地与模拟增益G_A反比例地控制所述数字增益。增益控制器1606因此相应地控制模拟和数字增益G_A和G_D。

对于常规的DRE，可基于放大的输入的模拟音频信号A_入’的特性、特征、指示和/或控制例如通过将所述放大的输入的音频信号A_入’与一个或多个阈值进行比较来控制模拟增益和数字增益G_A和G_D。然而，这仅可允许相对粗糙的控制或需要相对大量的模拟电路。可替代地，从ADC 1603输出的数字信号D_A’(或增益调整过的数字音频信号D_A)的特性、特征、指示和/或控制可以用作当前由所述ADC转换的信号电平的指示。然而，本领域技术人员将理解，重要的是，对于输入信号电平中的任何相对突然的上升，在所述信号电平达到将导致在当时的增益水平下的限幅的水平之前适时地减小模拟增益G_A。这需要增益控制器1506对模拟输入信号电平A_入中的增加快速反应。对于一些ADC，可以存在与从模拟信号至数字信号的转换相关联的处理时延，这意味着在未设置关于何时可施加较高的模拟增益G_A的界限的情况下数字输出信号D_A’无法用于DRE控制，所述界限是非常谨慎的，这可能会限制所实现的性能增益。

在图16的实施方案中，放大的模拟输入信号A_入’被从主信号路径分接并且被供应至时间编码调制器100作为调制器输入信号S_入。时间编码调制器如上文所论述输出时间编码信号，所述时间编码信号在此示例中被供应至诸如上文关于图5所论述的TDC 501。来自TDC 501的输出作为数字信号被提供至增益控制器1606，所述增益控制器如所论述可相应地控制模拟增益和数字增益G_A和G_D以用于施加DRE。

另外或可替代地，增益控制器1606可被配置为施加自动增益控制(AGC)技术。在此情况下，由TEM 100和TDC 501提供的音频信号A_入的电平的指示可用于确定所存在的输入的音频信号A_入的最佳模拟增益设置G_A，以便提供来自主信号路径的最大输出电平。在此情况下，增益控制器1606可施加某一低通滤波或其他时间平均或攻击和衰减时间常数以便确定适当的模拟增益设置G_A。对于此类应用，可不存在数字增益元件1605，或者如果存在，可对所述数字增益元件进行控制以达到不与AGC受控的模拟增益G_A一起改变的期望的数字增益G_D。

此类布置可特定用于以下应用中：对输入的偶尔的限幅可为可接受的，但所实现的SNR是重要的，诸如这可为不间断语音触发应用的情况。用于执行不间断语音检测的一些音频算法可能未与由于使用DRE技术而产生的频繁的本底噪声调制一起良好地工作，而用以找到最佳增益的训练或启动序列(其随后保持恒定或仅相对缓慢地改变，直到其他系统事件确定所述训练应重新运行为止)可为可接受的。

在一些实施方案中，增益控制器1606可以能够在AGC模式下操作并且还在DRE模式下操作，其中基于本用例来控制适当的操作。

时间编码调制器100与TDC 501一起因此实际上在至主信号路径的侧路径中提供另一ADC 1607。提供此附加的ADC 1607以用于增益控制。常规上，不寻求实施附加的ADC来用于控制施加到另一ADC的增益。然而，根据本发明的实施方案的时间编码调制器100可由小且低功率电路实施，TDC 501便可如此，并且因此此类实施方案为边信道提供非常小的且功率高效的ADC 1607，其具有足够的性能和低时延，例如以允许控制主信号路径中的ADC1603的DRE。与侧路径ADC 1407相比，主信号路径ADC1603可以是相对大的电路和/或可具有较高的功耗和/或较高的时延。侧路径ADC 1607可允许更好的增益控制，因此使主路径ADC1603的性能最大化。

应注意，出于易于阐释起见，模拟增益元件1604和数字增益元件1605被绘示为与主路径ADC 1603分开的部件。这些元件可与ADC 1603分开，但在一些实现方式中，受控的数字或模拟增益元件1604和1605可分别与ADC 1603的输入级或输出级组合。

可在一定范围的应用内实施实施方案，并且具体地，所述实施方案适合于音频应用。实施方案还可用于仪表化感测，例如，用于感测换能器的参数，例如用于感测扬声器保护的返回电流和/或感测返回电流或电压以用于监测触觉换能器，诸如线性共振致动器。

可将实施方案实施为集成电路，所述集成电路在一些示例中可以是编解码器或音频DSP或类似物。可将实施方案并入电子装置中，所述电子装置可以是(例如)便携式装置和/或能够使用电池电力操作的装置。所述装置可以是通信装置，诸如移动电话或智能电话或类似物。所述装置可以是计算装置，诸如笔记本、膝上型计算机或平板计算装置。所述装置可以是可穿戴装置，诸如智能手表。所述装置可以是具有语音控制或激活功能性的装置。在一些情况下，所述装置可以是将要与某一其他产品一起使用的附属装置，诸如耳机等。

技术人员将认识到，上述设备和方法(例如发现和配置方法)的一些方面可体现为例如位于非易失性载体介质(诸如磁盘、CD-或DVD-ROM、被编程的存储器(诸如只读存储器(固件)))上或数据载体(诸如光学信号或电信号载体)上的处理器控制代码。对于许多应用，实施方案将实施于DSP(数字信号处理器)、ASIC(专用集成电路)或FPGA(现场可编程门阵列)上。因此，所述代码可包括常规的程序代码或微代码，或(例如)用于设置或控制ASIC或FPGA的代码。所述代码还可包括用于动态地配置可再配置的设备(诸如可再编程逻辑门阵列)的代码。类似地，所述代码可包括用于硬件描述语言(诸如Verilog^TM或VHDL(超高速集成电路硬件描述语言))的代码。技术人员将了解，所述代码可分布在彼此通信的多个耦合的部件之间。在适当时，还可使用在现场(重新)可编程模拟阵列或类似装置上运行以便配置模拟硬件的代码来实施所述实施方案。

应注意，上述实施方案说明而非限制本发明，并且本领域技术人员将能够在不脱离所附权利要求的范围的情况下设计许多替代性实施方案。词语“包括”中列出的元件或步骤之外的元件或步骤的存在，“一”不排除多个，并且单个特征或其他单元可满足在权利要求中叙述的若干单元的功能。在权利要求中的任何参考数字或标记不应解释为限制它们的范围。

Claims

1.一种时间编码调制器，所述时间编码调制器包括：

滤波器，所述滤波器位于所述反馈回路内；

2.如权利要求1所述的时间编码调制器，其中所述锁存元件包括锁存器，所述锁存器被配置为从所述比较器接收输出。

3.如权利要求1所述的时间编码调制器，其中所述比较器是包括所述锁存元件的锁存比较器。

4.如权利要求1所述的时间编码调制器，其中所述数字延迟元件位于所述前向信号路径中并且是包括所述锁存元件的锁存数字延迟元件。

5.如权利要求1至3中任一项所述的时间编码调制器，其中所述数字延迟元件位于在所述比较器与所述调制器输出端之间的所述前向信号路径中。

6.如权利要求1至3中任一项所述的时间编码调制器，其中所述数字延迟元件位于所述反馈路径中。

7.如任一前述权利要求所述的时间编码调制器，其中所述数字延迟元件包括通过所述第一时钟信号计时的延迟元件计数器，其中所述数字延迟元件被配置为使得响应于所述数字延迟元件的输入端处的信号转变，所述延迟元件计数器被配置为对所述数字延迟元件的输出端处的对应的信号转变之前的限定数目个时钟周期进行计数。

8.如权利要求7所述的时间编码调制器，其中所述数字延迟元件包括数字比较器，所述数字比较器用于将来自所述延迟元件计数器的计数值与限定的参考值进行比较并且触发所述数字延迟元件的输出端处的信号转变。

9.如权利要求1至7中任一项所述的时间编码调制器，其中所述数字延迟元件包括抽头延迟线。

10.如任一前述权利要求所述的时间编码调制器，所述时间编码调制器还包括循环周期控制器，所述循环周期控制器用于控制所述调制器的至少一个参数以便控制所述时间编码信号的循环周期。

11.如权利要求10所述的时间编码调制器，其中所述循环周期控制器被配置为基于所述时间编码信号而控制所述调制器。

12.如权利要求10或权利要求11所述的时间编码调制器，所述时间编码调制器还包括时间-数字转换器，所述时间-数字转换器被配置为接收所述时间编码信号并且基于所述时间编码信号而输出数字控制信号，其中所述循环周期控制器被配置为接收所述数字控制信号。

13.如权利要求12所述的时间编码调制器，其中所述数字控制信号指示以下各项中的一者：所述时间编码信号的循环周期的持续时间；所述时间编码信号的占空比；以及所述时间编码信号的脉冲的持续时间。

14.如权利要求12或权利要求13所述的时间编码调制器，其中所述时间-数字转换器(TDC)被配置为接收所述第一时钟信号并且包括TDC计数器，所述TDC计数器被配置为产生在由所述时间编码信号限定的周期中的参考时钟信号的时钟循环的数目的至少一个计数值。

15.如权利要求10至14中任一项所述的时间编码调制器，其中所述循环周期控制器被配置为控制所述调制器的所述至少一个参数以便逐循环地将所述时间编码信号的循环周期维持在限定范围内。

16.如权利要求14或权利要求15所述的时间编码调制器，其中所述循环周期控制器被配置为控制所述调制器的所述至少一个参数以便对所述循环周期进行噪声处理。

17.如权利要求10至16中任一项所述的时间编码调制器，其中所述时间编码调制器能够针对休止的输入信号以具有等于第一频率的极限环频率的第一模式操作，并且还能够以具有等于第二不同频率的极限环频率的第二模式操作，并且其中所述循环周期控制器能够操作以控制所述调制器参数以便实施所述第一模式和所述第二模式。

18.如权利要求10至17中任一项所述的时间编码调制器，其中所述数字延迟元件包括用于施加可控可变的延迟的可变延迟元件，并且由时序控制器控制的所述调制器的所述至少一个参数包括由所述可变延迟元件施加的所述延迟。

19.如权利要求18所述的时间编码调制器，其中所述数字延迟元件包括：

延迟元件计数器，所述延迟元件计数器通过所述第一时钟信号进行计时，并且响应于所述数字延迟元件的输入端处的信号转变而开始从初始计数值进行计数；以及

数字比较器，所述数字比较器用于从所述延迟元件计数器接收计数值，并且在所述计数值与初始计数值相差由参考值限定的量时触发所述数字延迟元件的输出端处的信号转变；

其中所述循环周期控制器被配置为控制所述限定的参考值。

20.如权利要求10至19中任一项所述的时间编码调制器，其中所述比较器能够作为迟滞比较器进行操作以施加限定量的迟滞。

21.如权利要求20所述的时间编码调制器，其中并且由所述循环周期控制器控制的所述调制器的所述至少一个参数包括由所述迟滞比较器施加的所述迟滞量。

22.如权利要求10至21中任一项所述的时间编码调制器，所述时间编码调制器还包括用于施加可控可变的延迟的可变模拟延迟元件，并且由所述循环周期控制器控制的所述调制器的所述至少一个参数包括由所述可变模拟延迟元件施加的所述延迟。

23.如权利要求10至22中任一项所述的时间编码调制器，其中由所述循环周期控制器控制的所述调制器的所述至少一个参数包括所述滤波器的参数。

24.如权利要求1至9中任一项所述的时间编码调制器，其中所述比较器能够作为迟滞比较器进行操作以施加限定量的迟滞。

25.如任一前述权利要求所述的时间编码调制器，其中所述滤波器位于所述反馈路径中，并且所述输入信号被供应至所述比较器的第一输入端并且从所述滤波器输出的经滤波的信号被供应至所述比较器的第二输入端。

26.如权利要求25所述的时间编码调制器，其中所述滤波器包括电阻性-电容性滤波器。

27.如权利要求25所述的时间编码调制器，其中所述滤波器包括电感器。

28.如权利要求25所述的时间编码调制器，其中所述滤波器包括：

电流生成器，所述电流生成器被配置为接收所述反馈信号并且生成在第一输出状态的周期期间具有第一限定电流并且在第二输出状态的周期期间具有第二限定电流的受控的电流信号；以及

电容器，所述电容器被配置为通过所述受控的电流信号进行充电和放电。

29.如权利要求28所述的时间编码调制器，所述时间编码调制器包括至少一个附加的电流生成器，每个附加的电流生成器被配置为接收所述反馈信号的被连续延迟的版本，其中所述滤波器的所述电容器被配置为通过来自每个电流生成器的所述受控的电流信号进行充电和放电。

30.如权利要求1至24中任一项所述的时间编码调制器，其中来自所述反馈路径的反馈信号与所述输入信号组合并且被所述滤波器滤波，并且从所述滤波器输出的经滤波的信号被供应至所述比较器的第一输入端以与限定参考进行比较。

31.如权利要求30所述的时间编码调制器，其中所述反馈路径包括至少一个电流生成器，所述至少一个电流生成器被配置为接收所述反馈信号并且生成在第一输出状态的周期期间具有第一限定电流并且在第二输出状态的周期期间具有第二限定电流的受控的电流信号，其中所述受控的电流信号与所述输入信号组合。

32.如权利要求30或31所述的时间编码调制器，其中所述滤波器包括二阶或更高阶滤波器。

33.如权利要求28至32中任一项所述的时间编码调制器，其中所述滤波器包括积分器。

34.一种调制器电路，所述调制器电路包括如任一前述权利要求所述的时间编码调制器和第一计数器，其中所述第一计数器被配置为接收时间编码信号并且生成在由所述时间编码信号限定的周期期间的第二时钟信号的时钟周期的数目的计数值，其中使所述第二时钟信号与所述第一时钟信号同步。

35.如权利要求34所述的调制器电路，其中第二时钟信号与所述第一时钟信号相同。

36.如权利要求34或权利要求35所述的调制器电路，其中所述时间编码信号包括第一状态和第二状态的脉冲的循环，并且所述第一计数器被配置为生成在每个循环期间的所述时间编码信号的所述第一状态的所述脉冲的持续时间的第一计数值。

37.如权利要求36所述的调制器电路，其中所述第一计数器还被配置为生成在每个循环期间的所述时间编码信号的所述第二状态的所述脉冲的所述持续时间的第二计数值。

38.如权利要求34或权利要求35所述的调制器电路，其中所述时间编码信号包括第一状态和第二状态的脉冲的循环，并且所述第一计数器被配置为在循环的一个状态的所述脉冲期间递增并且在所述循环的另一状态的所述脉冲期间递减，以便生成每个循环的差值计数值。

39.如权利要求34至38中任一项所述的调制器电路，其中所述第一计数器还被配置为生成每个循环的所述持续时间的循环计数值。

40.如权利要求34至39中任一项所述的调制器电路，所述调制器电路包括解调器，所述解调器被配置为从所述第一计数器接收所述计数值并且生成数字输出信号。

41.如权利要求40所述的调制器电路，其中所述解调器包括Σ-Δ解调器。

42.如权利要求41所述的调制器电路，其中所述Σ-Δ解调器包括用于接收第一接收值的输入端、用于使所述第一接收值与来自模数块的输出相加的加法器、用于存储所述加法器的输出的存储器、用于将存储在所述存储器中的值与第二接收值进行比较的解调器比较器，其中所述模数块被配置为基于所述第二接收值而向所述存储器的输出施加模运算，并且其中从所述计数值得到所述第一值和所述第二值。

43.如权利要求40所述的调制器电路，其中所述解调器包括异步采样率转换器。

44.一种调制器电路，所述调制器电路包括：如权利要求1至33中任一项所述的时间编码调制器；以及解调器，所述解调器包括：

数控振荡器，所述数控振荡器被配置为接收所述时间编码信号，并且生成具有基于所述时间编码信号而可控地变化的振荡器信号；以及

解调器计数器，所述解调器计数器被配置为接收所述振荡器信号并且对一连串计数周期中的每一者中的所述振荡器信号的振荡的数目进行计数。

45.一种调制器电路，所述调制器电路包括：如权利要求1至33中任一项所述的时间编码调制器；以及解调器，所述解调器包括：

解调器计数器，所述解调器计数器被配置为接收振荡信号并且对在时间编码信号的第一信号电平的周期期间的振荡的振荡数目进行计数，并且被配置为不在所述时间编码信号的第二信号电平的周期期间进行计数。

46.如权利要求45所述的调制器电路，其中所述振荡信号是所述第一时钟信号。

47.如权利要求46所述的调制器电路，其中所述解调器包括：

“与”门，所述“与”门被配置为在第一门输入端处接收所述时间编码信号并且在第二门输入端处接收所述第一时钟信号；

其中所述解调器计数器被配置为接收所述“与”门的输出并且对一连串计数周期中的每一者中的振荡的数目进行计数。

48.如当直接或间接地附属于权利要求10时的权利要求40至47中任一项所述的调制器电路，其中所述循环周期控制器被配置为基于所述解调器的输出而控制所述调制器的参数。

49.一种模拟-数字转换器，所述模拟-数字转换器包括如权利要求34至48中任一项所述的调制器电路。

50.如权利要求49所述的模拟-数字转换器，所述模拟-数字转换器被配置为接收输入音频模拟信号。

51.一种信号处理电路，所述信号处理电路包括：

第一如权利要求44所述的模拟-数字转换器(ADC)；

主信号路径，所述主信号路径用于接收第一模拟信号并且输出第一数字信号；

主ADC，所述主ADC位于所述主信号路径中；

可变模拟增益元件，所述可变模拟增益元件用于在所述主ADC的上游向所述主信号路径施加受控的模拟增益；以及

增益控制器，所述增益控制器用于控制所述可变模拟增益元件；

其中所述第一ADC被配置为从所述主信号路径接收所述第一模拟信号的一个版本，并且所述增益控制器被配置为基于所述第一ADC的输出而控制所述可变模拟增益元件。

52.一种集成电路，所述集成电路包括如权利要求1至32中任一项所述的时间编码调制器、如权利要求33至48中任一项所述的调制器电路、如权利要求49或50所述的模拟-数字转换器或如权利要求51所述的信号处理电路。

53.一种电子装置，所述电子装置包括如权利要求1至32中任一项所述的时间编码调制器、如权利要求33至48中任一项所述的调制器电路、如权利要求49或50所述的模拟-数字转换器、如权利要求51所述的信号处理电路或如权利要求46所述的集成电路。

54.如权利要求53所述的电子装置，其中所述装置是以下各项中的至少一者：便携式装置；电池供电的装置；通信装置；移动或蜂窝电话；智能电话；计算装置；笔记本、膝上型计算机或平板计算装置；可穿戴装置；智能手表；语音控制装置；游戏装置。

55.一种用于接收输入信号并且输出时间编码信号的时间编码调制器，所述时间编码调制器包括：

比较器和滤波器，所述比较器和所述滤波器布置在所述调制器的反馈回路中以基于所述输入信号而生成所述时间编码信号；以及

至少一个延迟元件，所述至少一个延迟元件用于在所述反馈回路内施加受控的延迟，

其中所述延迟元件是通过第一时钟信号计时的数字元件。

56.一种时间编码调制器，所述时间编码调制器包括：

滤波器，所述滤波器位于所述反馈回路内；

延迟控制器，所述延迟控制器用于控制由所述可变延迟元件施加的所述延迟，以便控制所述时间编码信号的循环周期。

57.如权利要求56所述的时间编码调制器，其中所述延迟控制器被配置为基于所述时间编码信号而控制由所述可变延迟元件施加的所述延迟。

58.一种时间编码调制器，所述时间编码调制器包括：

滤波器，所述滤波器位于所述反馈回路内；以及

其中所述时间编码信号的循环周期取决于由所述迟滞比较器施加的迟滞和所述反馈回路内的所述受控的延迟。