JP5245984B2 - 撮像素子、読み出し信号の変換方法およびカメラ - Google Patents
撮像素子、読み出し信号の変換方法およびカメラ Download PDFInfo
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Description
このため、多画素化に伴い、カラム処理回路のレイアウト面積が増大するという問題がある。
VCOを使用するADC回路では、電圧比較器を使用しないため、配線パターンが簡潔になり、上述した問題を解決することができる。
このため、VCOの発振周波数が安定した後、カウントを行わなければならず、A/D変換に要する時間が長くなる問題がある。
このため、VCOを構成する遅延素子のCR時定数が大きくなる上、カラム処理回路のレイアウト面積が大きくなる問題がある。
そして、第1の校正部は、読み出し信号の電圧を一定に校正し、その後電圧の校正を停止する。
そして、クロック信号生成部は、第1の校正部によって一定に校正された読み出し信号電圧に応じた周波数のクロック信号を生成する。
そして、第1のカウンタは、クロック信号生成部からクロック信号が入力されると、このクロック信号をカウントする。
そして、第2の校正部は、第1のカウンタの出力クロック信号の周波数をこの周波数よりも高い周波数に校正する。
そして、第2のカウンタは、第2の校正部によって校正された第1のカウンタの出力クロック信号をカウントする。
第2の期間に、読み出し部は、画素部から読み出し信号を読み出す。
そして、クロック信号生成部は、読み出し信号電圧に応じた周波数のクロック信号を生成する。
そして、第1のカウンタは、クロック信号生成部からクロック信号が入力されると、このクロック信号をカウントする。
そして、第2の校正部は、第1のカウンタの出力クロック信号の周波数をこの周波数よりも高い周波数に校正する。
そして、第2のカウンタは、第2の校正部によって校正された第1のカウンタの出力クロック信号をカウントする。
1.第1実施形態(第1の校正部および第2の校正部を有する場合)
2.第2実施形態(第1の校正部のみを有する場合)
3.第3実施形態(第1の校正部の変形例)
4.第4実施形態(カメラ)
[CMOSイメージセンサ1の構成例]
図1は、本発明の第1実施形態に係るCMOSイメージセンサの構成例を示す概略ブロック図である。
図1には、CMOSイメージセンサ1の主要部が図示されている。
このとき、画素回路11は、光電変換によって入射光を電荷(電子)に変換し、この電荷を電圧信号(本発明の読み出し信号)として垂直信号線LVSL(n)上のノードND1に出力する。
SG161は、PLL回路162の位相制御によって、種々の制御信号を生成する。制御信号には、後述する、制御信号SCTL(本発明の指示信号)やカウントイネーブル信号SCE(本発明のカウント開始信号、以下「CE信号SCE」)、基準クロックCK等が含まれる。
制御回路16は、基準クロックCKを行選択回路12、行駆動回路13、および水平走査回路15に出力する。制御回路16は、制御信号SCTLやCE信号SCE等をカラム処理回路14に出力する。
画素回路11の回路構成例を図2に関連付けて説明する。
図2は、本発明の第1実施形態に係る画素回路の構成例を示す等価回路図である。
図2には、n行m列目の画素回路が図示されている。
カラム処理回路14の概略を図3に関連付けて説明する。
図3は、本発明の第1実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
説明を明確にするため、図3には、カラム処理回路およびその周辺部の主要部のみが概略的に図示されている。
ADC回路141は、A/D変換の際にCDS処理を行うため、画素回路11から電圧信号SVSLを2回読み出す。
1回目には、ADC回路141は、リセットレベルでの電圧信号SVSLを読み出し、この電圧信号SVSLに対してA/D変換を行う。このときにA/D変換される期間はP相(本発明の第1の期間)と称される。リセットレベルとは、画素回路11のFDの電位が電源電圧VDDにリセットされたときのFDの電圧レベルをいう。
2回目には、ADC回路141は、光電変換素子111が蓄積した電荷を読み出し(画素の読み出し)、この電荷量に応じた電圧信号SVSLに対してA/D変換を行う。このときにA/D変換される期間はD相(本発明の第2の期間)と称される。
高速なA/D変換を可能にするため、ADC回路141では、下位ビットのカウントと上位ビットのカウントとが個別のカウンタによって行われる。
なお、A/D変換の分解能がNビット(bit)の場合、LSB側の下位ビットがMビットであるものとすると、MSB(Most Significant Bit)側の上位ビットは(N−M)ビットである。
VCO1411a(本発明のクロック信号生成部)は、V/F変換を行うために設けられ、電圧信号SVSLに基づいたクロック信号を生成する。
カウンタ1412bは、例えば、(N−M)/2ビット分のカウントが可能な2(N−M)/2進カウンタである。カウンタ1412bは、分周器としても機能し、カウンタ1412aが出力したクロック信号の上位ビットの半分をカウントする。
カウンタ1412c(本発明の第2のカウンタ部)は、例えば、上位(N−M)/2ビット分のカウントが可能な2(N−M)/2進カウンタである。カウンタ1412cは、カウンタ1412bが出力したクロック信号の上位ビットの半分をカウントする。
そして、カウンタ1412a〜1412cは、制御回路16からハイレベルのCE信号SCEが入力されると、入力されたクロック信号のカウントを行い、各カウント値をDPU17に出力する。
なお、カウンタ1412a〜1412cは、カウント値を0にリセットするリセット機能も各々有する。
しかしながら、VCO1411aは、温度、電源電圧、トランジスタ等の周波数特性等に左右されやすく、VCO1411aの入力電圧が一定であっても、その発振周波数が不安定になる場合がある。
その結果、カウンタ1412aによるカウント値にばらつきが生じやすくなる。精度よく安定したカウントを行うためには、VCO1411aの入力電圧だけではなく、その発振周波数も一定であることが望ましい。
ただし、PLL回路(A)は、P相においてカウントが開始される前(後述する校正期間)に形成される。
PLL回路(A)は、このクロック信号の位相と、信号線L1に供給された所定周波数の参照クロック信号CKrefとの位相差が減少するように動作する。この位相差が無くなると(ロック状態)、VCO1411aが出力したクロック信号が参照クロック信号CKrefに同期し、VCO1411aの出力が一定に校正される。
このように、P相においてPLL回路(A)が形成されると、VCO1411aの発振周波数が安定するため、精度よく安定したカウントが可能となる。
PLL回路(B)は、カウンタ1412aが出力したクロック信号を基準信号とし、この基準信号とカウンタ1412bの出力信号とを同期させることにより、この基準信号の周波数を所望する逓倍率で逓倍させる。
PLL回路(B)がロック状態になると、カウンタ1412cは、周波数が逓倍されたカウンタ1412bの出力信号を基にカウントを行う。
その結果、カウンタ1412cによって行われる、MSB側の上位(N−M)/2ビット分のカウントを高速に行うことができる。
ADC回路141の構成例を図4に関連づけて説明する。
図4は、本発明の第1実施形態に係るADC回路の構成例を示す概略ブロック図である。
図4には、n列目のADC回路141が図示されている。
図4に図示するように、PLL回路(A)が、VCO1411a、カウンタ1412a、位相比較器1413a、チャージポンプ1414a、ローパスフィルタ1415a、およびクランプスイッチSWによって形成されている。
ローパスフィルタ1415aの入力側は、ノードND2に接続されている。ローパスフィルタ1415aの出力側は、VCO1411aの制御端子に接続されている。
なお、キャパシタCaは、ノードND1に出力された電圧信号のDC(直流)成分をカットするため、ノードND1とノードND2との間に接続されている。
カウンタ1412aの第1出力端子は、ノードND3を介して位相比較器1413aの第1入力端子と位相比較器1413bの第2入力端子とに接続されている。カウンタ1412aの第2出力端子は、DPU17に接続されている。
チャージポンプ1414aの出力端子は、クランプスイッチSWを介してノードND2に接続されている。
カウンタ1412aの出力カウント値としてのクロック信号を基準信号とするように、PLL回路(B)が、VCO1411b、カウンタ1412b、位相比較器1413b、チャージポンプ1414b、およびローパスフィルタ1415bによって形成されている。
ローパスフィルタ1415bの入力側は、チャージポンプ1414bの出力端子に接続されている。ローパスフィルタ1415bの出力側は、VCO1411bの制御端子に接続されている。
カウンタ1412bの第1出力端子は、位相比較器1413bの第1入力端子とカウンタ1412cの入力端子とに接続されている。カウンタ1412bの第2出力端子は、DPU17に接続されている。
チャージポンプ1414bの出力端子は、ローパスフィルタ1415bの入力側に接続されている。
PLL回路(B)は、PLL回路(A)の出力信号を逓倍する、即ち、カウンタ1412aの出力信号の周波数をこの周波数よりも高くなるように校正することから、PLL回路(B)を第2の校正部REVC2とも称する。
以下、PLL回路(A)の各構成要素について説明する。先ず、VCO1411aの構成例を図5に関連づけて説明する。
図5は、本発明の第1実施形態に係るVCOの構成例を示す等価回路図である。
VCO1411aは、3個のインバータ14111〜14113、電流量を可変できる定電流源14114〜14116、および比較器14117を有する。
VCO1411aの制御端子CINに画素回路11から電圧信号(アナログ信号)SVSLが供給されると、最終段のインバータ14113は、初段のインバータ14111に入力された信号と逆位相の信号を出力する。最終段のインバータ14113の出力が初段のインバータ14111の入力にフィードバックされることから、初段のインバータ14111に入力された信号が発振する。
これにより、比較器14117は、パルス状のクロック信号SCKを出力端子COUTに出力する。
その結果、カラム処理回路のレイアウト面積を、電圧比較器を採用したものよりも小さくすることができる。
図6に図示するように、VCO1411aは、入力電圧Vが高い程、発振周波数Fが高いクロック信号SCK(図5参照)を出力する。入力電圧Vが電圧V1〜V2の範囲では、入力電圧Vに対する出力周波数Fの変化の割合KVCO(=ΔF/ΔV)は一定である。
すなわち、VCO1411aは、電圧V1〜V2の範囲において、入力電圧Vに比例した周波数Fのクロック信号SCKを生成する。
なお、VCO1411bもVCO1411aと同様である。以下、入力電圧Vは、電圧V1〜V2の範囲であるものとする。
発振周波数Fは、図5に図示する定電流源14114〜14116の電流量を制御することによって調整することができる。この場合、制御回路16が制御信号SCTRLを定電流源14114〜14116に出力することによって、定電流源14114〜14116の電流量が可変される。
カウンタ1412aは、VCO1411aからクロック信号SCKが入力されると、制御回路16から入力されたCE信号SCEがハイレベルの期間に、クロック信号SCKをアップカウントする。なお、このカウントは、ダウンカウントであってもよい。
カウンタ1412aは、このカウント値をクロック信号として、位相比較器1413aの第1入力端子、および、位相比較器1413bの第2入力端子にも出力する。
なお、カウンタ1412aが出力したクロック信号は、クロック信号SCKを1/Mに分周したものである。
位相比較器1413aは、カウンタ1412aによって分周されたクロック信号SCK/Mの位相(周波数)と、信号線L1に供給された参照クロック信号CKrefの位相(周波数)とを比較する。位相比較器1413aは、この2つの信号の位相差(周波数差)に比例した電圧を生成し、生成した電圧をチャージポンプ1414aに出力する。
チャージポンプ1414aは、位相比較器1413aから入力された電圧を上昇させ、上昇させた電圧をローパスフィルタ1415aに出力する。
ローパスフィルタ1415aは、ノードND2に電圧信号SVSLが供給されると、電圧信号SVSLの高周波成分や位相比較器1413aにて生じた高周波成分を除去し、チャージポンプ1414aによって急激に上昇した電圧を平滑化する。
クランプスイッチSWは、制御回路16の制御信号SCTLに基づきオンまたはオフの状態に保持される。具体的には、クランプスイッチSWは、制御信号SCTLがハイレベルのとき、オンの状態に保持され、制御信号SCTLがローレベルのとき、オフの状態に保持される。
一方、クランプスイッチSWがオフの場合には、PLL回路(A)の形成が解除されるため、VCO1411aの発振周波数の校正が停止される。
PLL回路(B)の各構成要素、即ち、VCO1411b、カウンタ1412b、1412c、位相比較器1413b、チャージポンプ1414b、および、ローパスフィルタ1415bの各機能は、PLL回路(A)のものと基本的に同様である。
ただし、PLL回路(B)は、クランプスイッチSWのオンまたはオフに拘わらず、カウンタ1412aによって分周されたクロック信号SCK/Mを基準信号とし、これを逓倍する。
以下、PLL回路(A)の各構成要素と異なる点について説明する。
カウンタ1412bは、VCO1411bからクロック信号SCK*が入力されると、制御回路16から入力されたCE信号SCEがハイレベルの期間に、クロック信号SCK*をアップカウントする。なお、このカウントは、ダウンカウントであってもよい。
カウンタ1412bは、カウント値としての出力クロック信号を位相比較器1413bの第1入力端子、および、カウンタ1412cに出力する。
位相比較器1413bは、カウンタ1412aによって分周されたクロック信号SCK/Mの位相と、カウンタ1412bの出力クロック信号の位相とを比較する。
位相比較器1413bは、この2つの信号の位相差に比例した電圧を生成し、生成した電圧をチャージポンプ1414bに出力する。
なお、PLL回路(B)がロック状態となり、両者の信号が同期した場合には、カウンタ1412bの出力クロック信号は、クロック信号SCK/Mとなる。
図4および図7を参照しながら、第1の校正部REVC1としてのPLL回路(A)と、第2の校正部REVC2としてのPLL回路(B)の動作例をカウンタ1412a〜1412cの動作に関連づけて説明する。
図7(A)〜(C)は、本発明の第1実施形態に係るPLL回路(A)およびPLL回路(B)の動作例を説明するための図である。
図7(A)は、カウンタ1412aによる下位ビットのカウント例を示す図である。
図7(B)は、カウンタ1412b、カウンタ1412cによる上位ビットのカウント例を示す図である。
図7(C)は、DPU17に出力されるカウント値を示す図である。
しかしながら、PLL回路(A)がロック状態になることで、図6に図示する変化の割合KVCO(=ΔF/ΔV)が一定となり、VCO1411aが出力したクロック信号SCKが一定に校正される。
なお、VCO1411aの入力電圧V、変化の割合KVCOおよびPLL回路(B)の分周比M1を用いれば、PLL回路(A)は、次式で示される出力周波数F(PLL(A))のクロック信号をPLL回路(B)に出力する。
F(PLL(A))=V×KVCO/M1 …(1)
なお、PLL回路(A)の出力周波数F(PLL(A))およびカウンタ1412bの分周比M2を用いれば、PLL回路(B)は、次式で示される出力周波数F(PLL(B))のクロック信号SCK*をカウンタ1412cに出力する。
F(PLL(B))=F(PLL(A))×M2 …(2)
F(PLL(B))=V×KVCO(M2/M1) …(3)
以下の説明では、AD変換の分解能が14ビットであるものと仮定し、カウンタ1412a〜1412cは、各々25進カウンタであるものと仮定する。
この場合、カウンタ1412aは、1ビットをカウントするごとに、クロック信号SCKを1/2に分周する。
その結果、図7(A)に図示するように、カウンタ1412aが第4ビット目(図7(C)では第4ビット目)をカウントするときには、クロック信号SCKが1/24=1/16に分周される。
図7(B)に図示するように、カウンタ1412bは、上位9ビットの内、LSB(Least Significant Bit)側の4ビット分(図7(C)では第5ビット〜第8ビット)のカウント値を生成する。
その結果、カウンタ1412bは、0からカウントを開始する。カウンタ1412bも1ビットをカウントするごとに、クロック信号SCK*を1/2に分周する。図7(B)に図示するように、カウンタ1412bが第4ビット目(図7(C)に図示する第8ビット目)をカウントするときには、VCO1411aが出力したクロック信号SCKが1/24=1/16に分周される。
なお、A/D変換の分解能が14ビットであるものと仮定しているため、図7(C)に図示する第4ビット目のカウント値には、図7(A)に図示する第4ビット目の値が用いられる。
カウンタ1412cは、ハイレベルのCE信号SCEが入力されると、カウンタ1412bが出力したクロック信号SCK/Mのカウントを開始する。
カウンタ1412cも1ビットをカウントするごとに、クロック信号SCK/Mを1/2に分周する。ただし、カウンタ1412cには、PLL回路(B)によって周波数が逓倍されたカウンタ1412bの出力クロック信号が入力される。
このため、図7(C)に図示するように、カウンタ1412cが第9ビット目をカウントするときには、クロック信号SCKが1/25=1/32に分周される。カウンタ1412cが第13ビット目をカウントするときには、クロック信号SCKが1/29=1/512に分周される。
ただし、カウンタ1412cによるカウントでは、カウントが32逓倍(=512/16)されているため、そのカウント値には、逓倍率TM(この場合TM=32)を乗算する必要がある。
したがって、各カウンタ1412a〜1412cの分周比も好適に設定可能である。
例えば、カウンタ1412bによるカウントを行わずにカウンタ1412a、1412cのみでカウントすることもできる。この場合、例えば、カウンタ1412a、1412cが共に7ビットのカウントを行うようにすればよい。
以下、CMOSイメージセンサ1の動作について説明する。始めに、m行n列目の画素回路11の動作例を図2および図8を参照しながら説明する。
図8(A)は、リセット信号線LRST(m)に供給されるリセット信号SRSTを示す。
図8(B)は、転送信号線LTRN(m)に供給される転送信号STRNを示す。
図8(C)は、選択信号線LSEL(m)に供給される選択信号SELを示す。
時間t1において、行駆動回路13は、図8(A)に図示するように、パルス状のリセット信号SRSTをリセット信号線LRST(m)に供給する。
同時に、行駆動回路13は、図8(B)に図示するように、パルス状の転送信号STRNを転送信号線LTRN(m)に供給する。
画素回路11の選択トランジスタ115は、同一行の画素回路11の電荷の読み出し動作が終了するまでオン状態が保持される。
これにより、FDの電位が一旦、電源電圧VDDにリセットされる。このとき、FDの電位が電圧信号SVSLとして垂直信号線LVSL(n)上のノードND1に出力される。
カラム処理回路14のADC回路141は、入力された電圧信号SVSLをA/D変換する(P相)。
パルス幅の期間、転送トランジスタ112がオン状態となる。このとき、リセットトランジスタ113は、オフ状態に保持されているため、光電変換素子111に蓄積されている電荷がFDに転送される。そして、FDの電位は、増幅トランジスタ114によって増幅される。
これによって、電流源18と増幅トランジスタ114との間にバイアス電流が流れ、増幅された電圧信号は、選択トランジスタ115を介して垂直信号線LVSL(n)上のノードND1に出力される。
図4に図示するn列目のカラム処理回路14の動作を中心に、CMOSイメージセンサ1の動作について説明する。
図9(A)は、リセット信号SRSTを示し、図9(B)は、転送信号STRNを示し、図9(C)は、選択信号SELを示す。
図9(D)は、電圧信号SVSLを示す。
図9(E)は、クランプスイッチSWのオン・オフを制御する制御信号SCTLを示す。
図9(F)は、PLL回路(B)のロック状態を示す。
図9(G)は、VCO1411aの発振周波数F(VCO)を示す。
図9(H)は、CE信号SCEを示す。
図9(I)は、カウンタ1412aのカウント値を示し、図9(J)は、カウンタ1412cのカウント値を示す。
ただし、図9(J)に示すカウント値には、逓倍率TMが乗算されている。なお、図9(A)〜(J)に示す時間t2およびt3は、図8に示す時間t2およびt3に各々対応している。
P相でのカラム処理回路14の動作について説明する。
時間t2において、図9(A)に図示するように、パルス状のリセット信号SRSTがリセットトランジスタ113のゲートに供給される。これと共に、図9(C)に図示するように、ハイレベルの選択信号SELが選択トランジスタ115のゲートに供給される。
これによって、クランプスイッチSWは、時間t2aから時間t2cまでの期間、オンの状態に保持される。時間t2a〜t2cまでの期間を校正期間ΔTRと称する。
これにより、図9(G)に図示するように、PLL回路(A)がロック状態となり、VCO1411aの発振周波数Fが一定の発振周波数Fpに校正される。
この校正期間ΔTRに、PLL回路(A)を形成することで、VCO1411aの発振周波数が安定し、後のカウントを精度よく行うことができる。
これによって、クランプスイッチSWがオフの状態に保持される。
PLL回路(B)は形成されているため、例えば、図9(F)に図示するように、時間t2dにおいて、PLL回路(B)が再びロック状態になる。
PLL回路(B)がロック状態になった後、時間t2eにおいて、制御回路16は、ハイレベルのCE信号SCEを時間t2fまでカウンタ1412a〜1412cに出力する。
同様に、カウンタ1412bは、カウンタ1412aの出力クロック信号SCK/Mのアップカウントを行う。
カウンタ1412cも、カウンタ1412bの出力クロック信号SCK/Mのアップカウントを行う。
ただし、カウンタ1412cによるカウントは、PLL回路(B)によって逓倍されているため、実際のカウント値は、逓倍率TM×カウント値CNT3pである。
D相でのカラム処理回路14の動作について説明する。
時間t3において、図9(B)に図示するように、パルス状の転送信号STRNが転送信号線LTRN(m)に供給されると、光電変換素子111に蓄積されている電荷がFDに転送される。
増幅トランジスタ114によって増幅された電圧信号は、選択トランジスタ115を介して垂直信号線LVSL(n)上のノードND1に出力される。
このとき、図9(D)に図示するように、電圧信号SVSLは、電圧Vpから電圧Vdまでゆっくりと下降する。
VCO1411aは、図9(G)に図示するように、電圧Vpから電圧Vdまでゆっくりと下降する電圧に応じた発振周波数のクロック信号SCKをカウンタ1412aに出力する。
ところで、PLL回路(B)は、カウンタ1412aが出力したクロック信号SCK/Mを基準信号とし、クロック信号SCK/Mを基準信号に同期させている。時間t3aにおいて電圧信号SVSLが電圧Vdに安定したため、PLL回路(B)は、図9(F)に図示するように、ロック状態になる。
PLL回路(B)がロック状態になった時間t3bにおいて、制御回路16は、ハイレベルのCE信号SCEを時間t3cまでカウンタ1412a〜1412cに出力する。
同様に、カウンタ1412bは、カウンタ1412aが出力したクロック信号SCK/Mのアップカウントを行う。
カウンタ1412cも、カウンタ1412bが出力したクロック信号SCK/Mのアップカウントを行う。
P相の場合と同様に、カウンタ1412cによるカウントは、32逓倍されているため、実際のカウント値は、逓倍率TM×カウント値CNT3dである。
そして、DPU17は、(4)、(5)式に示すように、P相における各カウント値の和Cp、および、D相における各カウント値の和Cdを算出する。
Cp=CNT1p+CNT2p+TM×CNT3p …(4)
Cd=CNT1d+CNT2d+TM×CNT3d …(5)
次に、DPU17は、最終的なアナログ信号に対するデジタル値としてのカウント値ΔCNTを次式に示すように算出する。
ΔCNT=Cp−Cd …(6)
第1に、一般的なV/F変換を行うADC回路よりも高速にA/D変換を行うことができる。
第2に、アナログである電圧信号SVSLをPLL回路(B)に直接入力させる配線等を用意する必要がない。したがって、配線の寄生容量等の影響を考慮する必要も、例えばPLL回路(B)上に多層配線化する必要もないという利点がある。
第3に、参照クロック信号CKrefをPLL回路(A)に対して入力すればよいため、ADC回路141の回路構成を簡素化することができる。具体的には、参照クロック信号CKrefを供給するための配線を制御回路16とPLL回路(B)との間に設ける必要がないため、クロック信号SCKを高速化することができる。
さらに、カウンタ1412a〜1412cが、ハイレベルのCE信号SCEを受けた期間にのみカウントを行うため、VCO1411a、1411bの性能にばらつきがあっても、D相でのカウント値を精度良く求めることができる。
したがって、P相でのA/D変換の所要時間を短縮することができるだけでなく、A/D変換自体を高速に行うことができる。
これにより、フレームレートやA/D変換されたデジタル信号のビット幅を上げることができる。
デジタル信号のビット幅が上がれば、精度の高いデジタルゲインを得ることができるため、CMOSイメージセンサ1が出力した画像信号に対してアナログゲインを掛ける必要がないという利点がある。
したがって、A/D変換の際に発生したノイズの解析を容易に行うことができる。
したがって、クロック信号の振幅を低く抑えることにより、カラム処理回路14の消費電力を低減することができる。
VCO1411a、1411bが出力するクロック信号の振幅を低く抑えることによる効果として、クロック信号がハイレベルからローレベル(ローレベルからハイレベル)に遷移する遷移時間が短くなる。
このため、VCO1411a、1411bの発振周波数を上げれば、更にA/D変換の高速化を図ることができる。
上述したように、PLL回路(B)は、A/D変換におけるカウントを高速化するものであるため、PLL回路(B)を形成せずにADC回路141を構成することもできる。
第2実施形態では、PLL回路(B)を形成せずにADC回路141を構成した場合を例に挙げると共に、第1実施形態に係るCMOSイメージセンサ1の効果を説明する。
図10は、本発明の第2実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
図10に図示するように、カラム処理回路14aのADC回路141aには、PLL回路(A)が、VCO1411a、カウンタ1412a、位相比較器1413a、チャージポンプ1414a、および、ローパスフィルタ1415aによって形成されている。
ただし、図3には、クランプスイッチSWがオフの状態が図示されている。
そして、カウンタ1412cは、クロック信号SCK/Mを基に、上位(N−M)ビット分のカウントを行う。
図11(A)は、リセット信号SRSTを示し、図11(B)は、転送信号STRNを示し、図11(C)は、選択信号SELを示す。
図11(D)は、電圧信号SVSLを示す。
図11(E)は、クランプスイッチSWのオン・オフを制御する制御信号SCTLを示す。
図11(F)は、VCO1411aの発振周波数F(VCO)を示す。
図11(G)は、CE信号SCEを示す。
図11(H)は、カウンタ1412cのカウント値を示す。
ただし、図11(E)に図示する校正期間ΔTRには、PLL回路(A)がロック状態でないため、参照クロック信号CKrefとカウンタ1412aの出力とに位相差が生じる。
このため、校正期間ΔTRには、カウンタ1412aのみが動作し、カウント値が最大に達する度に、0にリセットされる。
D相でのカウント値をCNTdとすると、最終的なカウント値ΔCNTは、(5)式のように、ΔCNT=CNTp−CNTdである。
図12(A)、(B)は、本発明の第1実施形態に係るAD変換に要する時間と第2実施形態に係るAD変換に要する時間との比較例を示す概念図である。
図12(A)は、第2実施形態に係るA/D変換に要する時間T(2)を示す。
図12(B)は、第1実施形態に係るA/D変換に要する時間T(1)を示す。
図12(A)、(B)に図示するように、A/D変換が開始してからPLL回路(A)がロックするまでに要する時間ΔT(PLL(A))は略同一である。
第1実施形態では、図12(B)に図示するように、PLL回路(A)がロック状態になった後に、PLL回路(B)がロック状態となり、その後にカウントが開始される。
なお、カウンタ1412aがカウントに要する時間がΔTa、カウンタ1412b、1411cがカウントに要する時間が各々ΔTbであるものとする。
このため、PLL回路(B)がロックするまでに時間ΔT(PLL(B))を要したとしても、カウンタ1412a〜1412cによるカウントは、図12(B)に図示するように、第2実施形態でのカウント時間の半分以下で完了する。
例えば、図12(B)に図示するように、第1実施形態では、カウンタ1412a〜1412cによるカウントが時間tαで終了したものとする。
このとき、図12(A)に図示するように、第2実施形態では、カウンタ1412a、1412cがカウント中であり、MSBのビットが反転する時間tβにも満たない。
したがって、第1実施形態係るA/D変換は、第2実施形態に係るA/D変換よりも、よりに高速にA/D変換を実行することができる。
VCO1411a、1411bの変化の割合KVCO(図6参照)は、温度、電源電圧、あるいは製造過程でのばらつきに左右される。特に、電圧信号SVSLに応じたクロック信号SCKを生成するVCO1411aに、このようなばらつきが生じると、正確なA/D変換が困難となる恐れがある。
第3実施形態では、このような温度などによる変化の割合KVCOに生じた変動を校正することができるカラム処理回路について説明する。
図13は、本発明の第3実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
図13には、垂直信号線LVSL(n)に接続されたm行目の画素回路11が図示され、転送信号線LTRN(m)等が適宜省略されている。
なお、トランジスタ19およびPLL回路(A)によって本発明の第1の校正部が構成されている。
トランジスタ19のドレインは、信号線L2に接続されている。トランジスタ19のソースは、垂直信号線LVSL(n)上のノードND1とキャパシタCaと間に接続されている。
ゲート電圧Vdsfは、たとえば黒レベルの電圧V1(本発明の第1の電圧)、あるいはD相でのカウント期間(時間t3a〜t3b)に、カウンタ1412a〜1412cが最大レンジとなるような電圧V2(本発明の第2の電圧)である。
電圧V1、V2は、互いに異なる電圧であれば、好適に設定可能である。黒レベルとは、画素部10に入射光が入射しない場合のノードND1の電圧である。
VCO1411aの変化の割合KVCOの理論値(本発明の設定すべき変化の割合)は、予め把握されている。カラム処理回路14bの動作時の変化の割合KVCOを計測し、この計測値と理論値とを比較することで、計測値の理論値からのズレ(誤差)が算出される。この計測した変化の割合KVCOが理論値となるように校正される。
KVCO=(F1−F2)/(V1−V2) …(7)
ただし、F1=ΔCNT1/ΔT1 …(8)
F2=ΔCNT2/ΔT2 …(9)
ΔCNT1は、P相でのゲート電圧Vdsfが電圧V1であるときのカウント値である。ΔCNT2は、D相でのゲート電圧Vdsfが電圧V2であるときのカウント値である。
ΔT1は、P相でのゲート電圧Vdsfが電圧V1であるときのカウント期間(時間t2b〜t2c)である。ΔT2は、D相でのゲート電圧Vdsfが電圧V2であるときのカウント期間(時間t2b〜t2c)である。
図14(A)は水平期間を示す。
図14(B)はADC回路141bのA/D変換の処理を示す。
図14(C)はDPU17の処理を示す。
水平期間1HSは、1行目の画素回路11が駆動され、これらの画素の読み出しが行われる期間(時間t1〜t4:図8参照)である。
これにより、P相での各カウント値の和Cpおよびカウント期間Tp(=t2f−t2e)が求まる。
その後、時間t3a〜t3bにおいて、カウンタ1412a〜1412cはダウンカウントを行う。
これにより、D相における各カウント値の和Cdおよびカウント期間Td(=t3c−t3b)が求まる。
そして、ADC回路141bは、(7)式に示す各パラメータの値をDPU17に出力する。
DPU17は、このズレを補正すべき値に補正する校正データを作成する。そして、DPU17は、この校正データを反映させるべく、PLL回路を形成しているVCO1411aのバイアス電流を制御して、ゲインを調整する。本実施形態においては、DPU17は、チャージポンプ1414aを制御して、VCO1411aの入力電圧Vを校正する。
DPU17は、補正済のVCO1411a、1411bによってA/D変換されたデジタル信号に対して処理を行う。
図15(A)は水平期間を示す。
図15(B)はADC回路141bのA/D変換の処理を示す。
図15(C)はDPU17の処理を示す。
図15(D)はチャージポンプ1414aの動作を示す。
図15(C)に図示するように、DPU17は、校正データに基づいて、水平期間3HSの直前に、チャージポンプ1414aを制御する。
DPU17は、変化の割合KVCOが理論値になるように、チャージポンプ1414aの電圧を上昇させる。これにより、VCO1411aの変化の割合KVCOが理論値に校正される。
ただし、校正データによる校正が反映されるまで、最短で1水平期間のタイムラグが生じる。
したがって、図15(C)に図示するように、水平期間3HSでは、DPU17による処理は行われない。
Cp=CNT1p+CNT2p+T×CNT3p
=Fp×Tp=KVCO×Tp×Vp …(10)
ただし、Vp=Cp/(KVCO×Tp) …(11)
Cd=Fd×Td=KVCO×Td×Vd …(12)
ただし、Vd=Cd/(KVCO×Td) …(13)
VpはP相での電圧信号SVSLの電圧である。VdはD相での電圧信号SVSLの電圧である。
Vsf=Vp−Vd=Cp/(KVCO×Tp)−Cd/(KVCO×Td)
=(Cp−α)/(KVCO×Tp) …(14)
ただし、Tp=α×Td …(15)
このような効果を奏するCMOSイメージセンサは、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。ここでは、第1実施形態に係るCMOSイメージセンサ1を例に挙げる。
カメラ2は、図16に示すように、撮像素子としてのCMOSイメージセンサ1、このCMOSイメージセンサ1の画素領域(画素部10)に入射光を導く(被写体像を結像する)光学系、およびCMOSイメージセンサ1の出力信号を処理する信号処理回路(DSP)22を有する。光学系は、たとえば入射光(像光)を撮像面上に結像させるレンズ21で構成されている。
Claims (10)
- 入射光をその光量に応じた電気信号に変換する画素部と、
第1の期間および第2の期間に、上記画素部から読み出し信号を読み出す読み出し部と
を有し、
上記読み出し部は、
上記読み出し信号電圧に応じた周波数のクロック信号を生成するクロック信号生成部と、
上記クロック信号生成部によって生成された上記クロック信号をカウントする第1のカウンタ部と、
上記第1のカウンタの出力クロック信号をカウントする第2のカウンタ部と、
上記第1の期間には、上記第1および上記第2のカウンタ部のカウント開始前に上記読み出し信号電圧を一定に校正し、上記第1の期間における上記第1および上記第2のカウンタ部のカウント開始後および上記第2の期間には、上記読み出し信号電圧の校正を停止する第1の校正部と、
上記第1のカウンタ部の上記出力クロック信号の周波数を当該周波数よりも高い周波数に校正する第2の校正部と
を有する撮像素子。 - 上記第1の校正部は、
上記読み出し信号電圧に応じた周波数で発振可能な電圧制御発振器を少なくとも含む基準信号に対する位相同期ループを形成可能で、上記読み出し信号電圧を一定に校正すべき校正期間に、上記位相同期ループを形成し、当該位相同期ループに基づく電圧を上記電圧制御発振器に校正電圧として発振させる
請求項1記載の撮像素子。 - 上記第2の校正部は、
上記第1のカウンタ部の上記出力クロック信号を基準信号として上記出力クロック信号の周波数を逓倍可能に、上記出力クロック信号の電圧に応じた周波数で発振可能な第2の電圧制御発振器を少なくとも含む第2の位相同期ループを形成する
請求項1または2記載の撮像素子。 - 上記第2のカウンタ部のカウント値に上記第1のカウンタの上記出力クロック信号の周波数に対して逓倍した逓倍率を乗じる演算部を有する
請求項1から3のいずれか一に記載の撮像素子。 - 上記第1の校正部が上記読み出し信号電圧を一定に校正すべき校正期間を指示する指示信号を出力する指示部を有する
請求項1から4のいずれか一に記載の撮像素子。 - 上記指示部は、
上記第1の校正部による上記読み出し信号電圧の校正および上記第2の校正部による上記出力クロック信号の校正が完了した後、上記第1および上記第2のカウンタのカウント開始を指示するカウント開始信号を出力する
請求項5記載の撮像素子。 - 上記クロック信号生成部の入力電圧に対する当該クロック信号生成部の出力周波数の変化の割合を取得する取得部と、
上記取得部が取得した上記変化の割合と設定すべき変化の割合との誤差を検出する検出部と、
上記検出部が上記誤差を検出した場合には、上記取得部が取得した上記変化の割合が上記設定すべき変化の割合に一致するように、上記第1の校正部の上記位相同期ループを形成している上記クロック信号生成部の電流量を制御する制御部と
を有する
請求項1から6のいずれか一に記載の撮像素子。 - 上記第1の校正部は、
上記第1の期間の上記校正期間には、上記クロック信号生成部の入力電圧を第1の電圧に設定し、上記第2の期間には、当該クロック信号生成部の入力電圧を上記第1の電圧と異なる第2の電圧に設定し、
上記取得部は、
上記第1の期間における上記クロック信号生成部の第1の出力周波数と上記第2の期間における上記クロック信号生成部の第2の出力周波数との出力周波数差分と、上記第1の電圧と上記第2の電圧との電圧差分とから上記変化の割合を取得する
請求項7記載の撮像素子。 - 第1の期間に、画素部から読み出し信号を読み出す第1のステップと、
上記第1のステップにおいて読み出した上記読み出し信号電圧を一定に校正する第2のステップと、
上記第2のステップにおける上記読み出し信号電圧の校正を停止する第3のステップと、
上記第3のステップにおいて校正した上記読み出し信号電圧に応じた周波数のクロック信号を生成する第4のステップと、
上記第4のステップにおいて生成した上記クロック信号をカウントする第5のステップと、
上記第5のステップにおける出力クロック信号の周波数を当該周波数よりも高い周波数に校正する第6のステップと、
上記第6のステップにおいて校正した上記出力クロック信号をカウントする第7のステップと、
第2の期間に、上記画素部から読み出し信号を読み出す第8のステップと、
上記第8のステップにおいて読み出した上記読み出し信号電圧に応じた周波数のクロック信号を生成する第9のステップと、
上記第9のステップにおいて生成した上記クロック信号をカウントする第10のステップと、
上記第10のステップにおける出力クロック信号の周波数を当該周波数よりも高い周波数に校正する第11のステップと、
上記第11のステップにおいて校正した上記出力クロック信号をカウントする第12のステップと
を有する読み出し信号の変換方法。 - 撮像素子と、
上記撮像素子の画素領域に入射光を導く光学系と、
上記撮像素子が出力した出力信号を処理する信号処理部と
を有し、
上記撮像素子は、
入射光をその光量に応じた電気信号に変換する画素部と、
第1の期間および第2の期間に、上記画素部から読み出し信号を読み出す読み出し部と
を有し、
上記読み出し部は、
上記読み出し信号電圧に応じた周波数のクロック信号を生成するクロック信号生成部と、
上記クロック信号生成部によって生成された上記クロック信号をカウントする第1のカウンタ部と、
上記第1のカウンタの上記出力クロック信号をカウントする第2のカウンタ部と、
上記第1の期間には、上記第1および上記第2のカウンタ部のカウント開始前に上記読み出し信号電圧を一定に校正し、上記第1の期間における上記第1および上記第2のカウンタ部のカウント開始後および上記第2の期間には、上記読み出し信号電圧の校正を停止する第1の校正部と、
上記第1のカウンタ部の上記出力クロック信号の周波数を当該周波数よりも高い周波数に校正する第2の校正部と
を有するカメラ。
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