JP3595745B2 - 画像処理装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、様々なフォーマットを有する画像信号を所望のフォーマットの画像信号に変換したり、合成したりする画像処理装置に関する。
【０００２】
【従来の技術】
近年のマルチメディア化に伴い、ディスプレイも多様な画像信号フォーマットのものを表示する機会が増えている。特に、以前はＴＶセットとパーソナルコンピュータ（ＰＣ）のディスプレイは全くの別物であったが、相互の融合化が進み、ＰＣの画像を表示できるＴＶや、ＴＶの信号を入力できるＰＣのディスプレイが現れてきた。また、デジタルテレビやＭＰＥＧなどの新しいデジタルフォーマットの映像ソースの出現や３次元グラフィックスの高度化が進み、ＰＣ用ディスプレイといえども、動画を表示する割合が増加してきている。
【０００３】
図６に従来のこうしたディスプレイのブロック図を示す。同図において、１−１はアナログの画像信号の入力端子であり、１−２は入力信号の水平同期信号（ＩＨＤ）入力端子であり、１−３は入力信号の垂直同期信号（ＩＶＤ）入力端子である。２はＡＤコンバータであり、入力端子１−１に入力されるアナログの画像信号をｎビットのデジタル信号に変換する。３は入力系画像処理部、４はメモリ制御部、５は画像データを格納するメモリ部、６は出力系画像処理部であり、７は画像表示部である。２０−１、２０−２、２０−３、２０−４は各部へｎビットのデジタル信号を伝送するデータバスである。２１はメモリの制御線およびアドレス線から構成される制御バスであり、２２はメモリのデータバスである。
【０００４】
また、８はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であり、ＩＣＫは入力ＩＨＤに同期した入力系クロックである。１２は発振回路であり、出力系クロックＯＣＫを発生する。１１はＨおよびＶカウンタ回路であり、出力系クロックＯＣＫから出力系水平同期信号ＯＨＤおよび垂直同期信号ＯＶＤを作成する。９はマイクロコンピュータ（μＣＯＭ）部であり、１９は各部を制御するｍ本の制御バスである。
【０００５】
デジタル画像信号はメモリ部５に格納される前に入力系画像処理部３で画質の調整や画像の縮小変換等の処理を行なわれ、メモリ制御部４に転送される。メモリ制御部４では入力同期信号（ＩＨＤ、ＩＶＤ）と入力系クロックＩＣＫに対応したタイミングでメモリ部５に画像データを格納するとともに、出力系のクロックＯＣＫ、水平同期信号ＯＨＤおよび垂直同期信号ＯＶＤのタイミングで画像データをメモリ部５から読み出し出力系画像処理部６にデータを転送する。画像処理部６では、画質の調整や、画像の拡大変換などが行なわれる。これにより、入力系の様々なフォーマットの入力画像をメモリを介在して画像表示部７に適したフォーマットの画像信号に変換している。
【０００６】
さらに、最近、ワイド対応のテレビやプラズマディスプレイ、リア型プロジェクションＴＶや投射型のプロジェクターなどの大画面の表示装置において、映画やＴＶ、ホームビデオ、プレゼンテーション、ＴＶ会議、各種資料の表示などのさまざまな映像ソースをオフィスや家庭で利用する場面が増加している。さらに、このような形態のなかで、１つの画面内に複数の異なる入力ソースの画像を画面内に分割して表示を行なうマルチ画面表示の表示装置がある。
【０００７】
図１３に従来こうした場面で用いられるディスプレイの例として、１系統はデジタルのコンピュータ画像信号の入力であり、もう１系統はアナログのコンピュータ画像信号の入力である２系統のＰＣ入力を有し、フレームメモリの出力を制御して合成を行ない、１系統の画像表示部に２画面のマルチ画面表示を行なう画像表示装置の画像処理部のブロック図を示す。
【０００８】
図１３において、１−１ａは１系統目（ＰＣ１）のｑビットのデジタルのコンピュータ画像信号（ＩＤＡＴＡ１）の入力端子である。ここでは、本来、赤、青、緑（ＲＧＢ）の３系統あるはずであるが、構成の説明を簡単にするため、１系統で示している（以下同様）。１−１ｂは入力信号の水平同期信号（ＩＨＤ１）入力端子であり、１−１ｃは入力信号の垂直同期信号（ＩＶＤ１）入力端子である。１−１ｄは画像信号のクロック（ＩＣＫ１）入力端子であり、１−１ｅは、ＤＤＣ（ＤＤＣ１）入出力端子である。２０−１ａ−１、２０−１ａ−２は各部へｑビットのデジタルの画像信号を伝送するデータバスである。また、２０−１ｂ、２０−１ｃ、２０−１ｄ、２０−１ｅは、それぞれ、ＩＨＤ１、ＩＶＤ１、ＩＣＫ１、ＤＤＣ１の信号線である。
ＤＤＣとは、標準化団体であるＶＥＳＡ（Ｖｉｄｅｏ ＥｌｅｃｔｒｏｎｉｃＳｔａｎｄａｒｄ Ａｓｓｏｃｉａｔｉｏｎ）が勧告した、コンピュータが表示装置を認識および制御するための通信手段の標準である。
【０００９】
１−２ａは、２系統目（ＰＣ２）のアナログのコンピュータ画像信号（ＩＤＡＴＡ２）の入力端子である。１−２ｂは入力信号の水平同期信号（ＩＨＤ２）入力端子であり、１−２ｃは入力信号の垂直同期信号（ＩＶＤ２）入力端子である。１−２ｅはＤＤＣ（ＤＤＣ２）入出力端子である。
２はＡＤコンバータであり、アナログの画像信号（ＩＤＡＴＡ２）をｎビットのデジタル信号に変換する。また、８はＰＬＬ回路であり、端子１−２ｂから入力した水平同期信号（ＩＨＤ２）に同期したＰＣ２側の入力系のクロック（ＩＣＫ２）を発生する。
【００１０】
２０−２ａ−０はアナログの信号線であり、２０−２ａ−１、２０−２ａ−２はｎビットのデジタルの信号線である。また、２０−２ｂ、２０−２ｃ、２０−２ｄ、２０−２ｅは、それぞれ、ＩＨＤ２、ＩＶＤ２、ＩＣＫ２、ＤＤＣ２の信号線である。
【００１１】
３−１はＰＣ１の入力系の画像処理部であり、３−２はＰＣ２の入力系の画像処理部である。４は２系統の入力画像処理部から入力された画像信号を、一旦メモリに記憶し、マルチ画面として出力するために、画像を合成して出力系の画像処理部に出力する制御を行うメモリ制御部である。５−１、５−２は入力系ＰＣ１、ＰＣ２にそれぞれ対応したフレームメモリ（メモリＡ、メモリＢ）である。２１−１、２１−２はそれぞれメモリＡ、Ｂの制御バスであり、２２−１、２２−２はそれぞれメモリＡ、Ｂのデータバスである。
【００１２】
９は、システムを制御するマイコン部であり、１９−１および１９−２はマイコンから各部への制御線およびデータ線からなるマイコンバス（ＭＢ）である。
１２は発振回路であり、出力系のクロック（ＯＣＫ）を発生する。
１１はＨ、Ｖカウンタ回路であり、出力系のクロック（ＯＣＫ）をカウントして、出力系の水平同期信号（ＯＨＤ）と垂直同期信号（ＯＶＤ）を作成する。
【００１３】
また、６は出力系の画像処理部であり、７は液晶やプラズマディスプレイ、ＣＲＴなどの画像表示部である。
１−ｆは画像表示用デジタルデータ（ＯＤＡＴＡ）の画像表示部の入力端子であり、１−ｇは出力信号の水平同期信号（ＯＨＤ）の画像表示部の入力端子であり、１−ｈは出力信号の垂直同期信号（ＯＶＤ）の画像表示部の入力端子である。１−ｉは、出力画像信号のクロック（ＯＣＫ）の画像表示部の入力端子であり、１−ｊは、マイコンバス（ＭＢ）の画像表示部の入力端子である。
【００１４】
また、２０−ｆ−１、２０−ｆ−２、２０−ｆ−３はｋビットのＯＤＡＴＡの信号線である。２０−ｇ−１、２０−ｇ−２はＯＨＤの信号線である。２０−ｈ−１、２０−ｈ−２はＯＶＤの信号線である。２０−ｉ−１、２０−ｉ−２はＯＣＫの信号線である。
【００１５】
画像の入力端子１−１ａから入力したデジタル画像信号は、５−１のメモリ部Ａに格納される前に３−１の入力系画像処理部１で画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。
また、画像の入力端子１−２ａから入力したアナログ画像信号は、ＰＬＬ回路８で作成されたクロックに同期して、ＡＤコンバータ２でデジタルデータに変換される。こうして得られたデジタル画像信号は、５−２のメモリ部Ｂに格納される前に３−２の入力系画像処理部２で画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。
【００１６】
メモリ制御部４では、ＩＤＡＴＡ１を処理した信号に基づき、入力同期信号（ＩＨＤ１、ＩＶＤ１）と入力系クロックＩＣＫ１に対応したタイミングで５−１のメモリ部Ａに画像データを格納するとともに、ＩＤＡＴＡ２からデジタルに変換された信号を、入力同期信号（ＩＨＤ２、ＩＶＤ２）と入力系クロックＩＣＫ２に対応したタイミングで５−２のメモリ部Ｂに画像データとして格納する。さらに、出力系のクロックＯＣＫ、水平同期信号ＯＨＤ、垂直同期信号ＯＶＤに同期した所定の画像の大きさ、表示位置の関係に合ったタイミングで２つの画像データをメモリ部５−１と５−２から読み出して、出力系画像部６にデータを転送する。画像処理部６では、画質の調整や、画像の拡大変換などが行なわれる。これにより、入力系の様々なフォーマットの入力画像をメモリを介在して画像表示部７に適したフォーマットの画像信号に変換するとともに、２入力から入力された画像データを１画面上に合成してマルチ画面表示を行なう。
【００１７】
図７に、図６および図１３のディスプレイにおいて、画像表示部７の解像度がＸＧＡ（横１０２４画素×縦７６８画素）、表示垂直周波数が７５Ｈｚである場合に、入力信号（図６の入力信号または図１３のＰＣ１入力もしくはＰＣ２入力）として▲１▼ＶＧＡ（横６４０画素×縦４８０画素）１００Ｈｚ、および▲２▼ＳＶＧＡ（横８００画素×縦６００画素）６０Ｈｚの画像信号が入力された場合の動作タイミングの例を示した。図７の説明上、図１３の装置に関してはＰＣ１入力の系統もＰＣ２入力の系統も同様の動作のため、同じこととして説明する。
【００１８】
図７において、３０、３１および３２は入力がＶＧＡ１００Ｈｚの時の入力系の垂直同期信号ＩＶＤ（ＩＶＤ、ＩＶＤ１またはＩＶＤ２）、水平同期信号ＩＨＤ（ＩＨＤ、ＩＨＤ１またはＩＨＤ２）およびクロックＩＣＫ（ＩＣＫ、ＩＣＫ１またはＩＣＫ２）を示す。ＩＶＤは１周期が１／１００ｓｅｃであり、かつブランキング期間の分α１を含んだ、ＩＨＤの（４８０＋α１）本分の期間である。また、ＩＨＤの１周期は、ブランキング期間の分β１を含んだ、ＩＣＫの（６４０＋β１）ＣＬＫ分の期間である。
【００１９】
３３、３４および３５は入力がＳＶＧＡ６０Ｈｚの時のＩＶＤ（ＩＶＤ、ＩＶＤ１またはＩＶＤ２）、ＩＨＤ（ＩＨＤ、ＩＨＤ１またはＩＨＤ２）およびＩＣＫ（ＩＣＫ、ＩＣＫ１またはＩＣＫ２）を示す。ＩＶＤは１周期が１／６０ｓｅｃであり、かつブランキング期間の分α２を含んだ、ＩＨＤの（６００＋α２）本分の期間である。また、ＩＨＤの１周期は、ブランキング期間の分β２を含んだ、ＩＣＫの（８００＋β２）ＣＬＫ分の期間である。
【００２０】
３６、３７および３８は出力がＸＧＡ７５Ｈｚの時の出力系の垂直同期信号ＯＶＤ、水平同期信号ＯＨＤおよびクロックＯＣＫを示す。ＯＶＤは１周期が１／７５ｓｅｃであり、かつブランキング期間の分α３を含んだ、ＯＨＤの（７６８＋α３）本分の期間である。また、ＯＨＤは１周期がブランキング期間の分β３を含んだ、ＯＣＫの（１０２４＋β３）ＣＬＫ分の期間である。
【００２１】
このように、入力系の水平同期信号、垂直同期信号および入力クロックは解像度によって異なる周期を持つ。図６の装置において、マイコン部９はこのＩＨＤ、ＩＶＤなどから解像度やフォーマットを判別してＰＬＬ回路８の分周比を設定し、それぞれのフォーマットに相当したＩＣＫを発生させる。一方、出力系は入力系の信号とは非同期で、出力クロックＯＣＫからカウンタ回路１１で一定のカウンタ値で作成されたＯＨＤ、ＯＶＤで動作する。このようにして、入力系と出力系の垂直周波数つまり、画面の更新周波数（フレームレート）の変換が行なわれる。
【００２２】
図１３の装置においては、入力系１（ＰＣ１入力）の場合、ＩＨＤ１、ＩＶＤ１、ＩＣＫ１に同期させて、入力の信号処理系を動作させ、メモリＡに記録する。入力系２（ＰＣ１入力）の場合は、まず、マイコン部９が、このＩＨＤ２、ＩＶＤ２やＤＤＣ２でやりとりする情報により解像度やフォーマットを判別して、ＰＬＬ回路８により、それぞれのフォーマットに相当したＩＣＫ２を発生させる。次に、ＩＨＤ２、ＩＶＤ２、ＩＣＫ２に同期させて、入力の信号処理系を動作させて、メモリＢに画像の記録を行う。
【００２３】
一方、出力系は入力系の信号とは非同期で、出力クロックＯＣＫからカウンタ回路で一定のカウンタ値でＯＨＤ、ＯＶＤの作成を行ない、メモリＡおよびメモリＢからＯＣＫ、ＯＨＤ、ＯＶＤに同期したタイミングで２系統の画像が読み出されるとともに、合成され、出力系の画像処理部および画像表示部に送られる。このようにして、入力系と出力系の解像度変換および垂直周波数つまり、画面の更新周波数（フレームレート）の変換が行なわれる。
【００２４】
【発明が解決しようとする課題】
しかしながら、このフレームレート変換においては、図８に具体例を示すような動画像の画質劣化の問題点が存在する。図８の説明においても図１３に関しては、ＰＣ１入力の系統もＰＣ２入力の系統も同様の動作のため、同じ現象が生じる。ここでは、入力の垂直周波数と出力の垂直周波数の比が５：４の場合（例えば１００Ｈｚと８０Ｈｚなど）を例として示す。図８において、４１は入力される連続した５枚（ａ〜ｅ）のフレーム画像、４２は同じ期間に表示装置に出力される連続した４枚（ｆ〜１）のフレーム画像である。矢印が画面左から右方向へ移動する動画を表示している。
【００２５】
同じメモリ領域に１画面を書き込みながら読み出しているため、（ａ）と（ｆ）、（ｅ）と（ｉ）のようにたまたま１画面を書き換えるタイミングと読み出すタイミングが近い時は画面上に変化は現れないが、（ｇ）、（ｈ）のように画面を読み出している途中で画面が書き変わるタイミングになると、１画面の途中で前後の画面が切り替わり、動いている画像が画面の上下でずれてみえてしまう。これは“画像の追い越し”とよばれ、動画を表示する場合の画像の品位が落ちてしまう現象である。これは、逆に出力の垂直周波数が入力の垂直周波数より速い場合も同様の現象として現れる。
【００２６】
この現象は、比較的画面に対して大きめな幾何学的な物体が水平に平行移動している時に目立ちやすいが、自然画などではあまり目立ちにくく、また、従来のＰＣはワープロ、表計算、描画といった静止画の用途が多いため、大きな問題にはならなかった。しかしながら、前述したようにＰＣといえども最近は動画を表示する機会が多くなり、また、幾何学的なグラフィックの移動する画面も多くなってきたため動画に対する要求も高くなってきている。
【００２７】
このような問題の対策として、ダブルバッファリングという方法がある。これは、メモリ領域を１画面分ではなく、２画面分用意して１画面おきに交互にメモリ領域を切り換えて書き込むとともに、読み出しは画面の追い越しが起きないように、必ず読み出しているメモリ領域の走査が、そのメモリ領域の書込みの走査より先行する関係となるようにメモリ領域を選択するように制御する方法である。
【００２８】
例えば、ＸＧＡ（１０２４×７６８）の画素数のデータを格納する場合、図９のメモリマップに示すようにアドレス０００００ｈ〜ＢＦＦＦＦｈの第１のメモリ領域にｍ、ｍ＋２、ｍ＋４・・・フィールドといった偶数番目のフィールドの入力画像を格納し、Ｃ００００ｈ〜１７ＦＦＦＦｈの第２のメモリ領域にｍ＋１、ｍ＋３、ｍ＋５・・・フィールドといった奇数番目のフィールドの入力画像を格納する。図１０にこの時のメモリの書込みと読み出しの動作のタイミングチャートを示す。６１に入力の垂直同期信号（ＩＶＤ）を、６４に出力の垂直同期信号（ＯＶＤ）を示す。ここでの説明も図１３に関してはＰＣ１入力とＰＣ２入力に共通するので、ＩＶＤはＩＶＤ１またはＩＶＤ２（もしくは両方）を示し、また第１のメモリ領域と第２のメモリ領域はメモリＡまたはメモリＢ（もしくは両方）にそれぞれ設けられると仮定する。
【００２９】
ＩＶＤ６１が入る度にｍ、ｍ＋１、ｍ＋２・・・というように入力フィールドが更新され、またＯＶＤ６４が入る度にｎ、ｎ＋１、ｎ＋２・・・というように出力フィールドが更新される。６２に第１のメモリ領域の書込みが行なわれることを示す信号（ＷＥ１）を、６３に第２のメモリ領域の書込みが行なわれることを示す信号（ＷＥ２）を、６５に第１のメモリ領域の読み出しが行なわれることを示す信号（ＲＥ１）を、６３に第２のメモリ領域の読み出しが行なわれることを示す信号（ＲＥ２）を示す。ここでは、アクティブＨｉｇｈで示す。
【００３０】
書込みは前述したように、入力フィールドの偶数番目と奇数番目で交互に第１と第２のメモリ領域に書き込まれるが、読み出しは書込み途中が表示されないフィールドを選択して読み出されている。ここでは、入力に対して出力側が垂直周波数が高いので出力ＶＤがＨｉｇｈになった時の入力フィールドが第１のメモリ領域を書き込んでいる場合、第２のメモリ領域を読み出し、第２のメモリ領域を書き込んでいる場合、第１のメモリ領域を読み出すように制御して、追い越し現象が現れないようにしている。出力側の垂直周波数が低い場合は、入力のＶＤ（ＩＶＤ）と出力のＶＤ（ＯＶＤ）の関係をみながら、追い越しが起きないように制御する必要がある。いずれにしても、第１のメモリと第２のメモリの読み出しタイミングは入力と出力の周波数や、同期信号間の関係にあわせて、必ず読み出しているメモリ領域の走査が、そのメモリ領域の書込みの走査より先行する関係となるようにメモリ領域を切り換えるように設定される。
【００３１】
しかしながら、このダブルバッファリング方式においても、以下に示すような動画上の問題点がある。
ダブルバッファリングの場合、現在書込み途中のメモリ領域を表示しないように、もう一方のメモリ領域を選択することから、例えば図１１のように、入力画面７１（ａ）〜（ｄ）の、人が片手をまわしているような連続した動きの画面がある場合に、７２（ｅ）〜（ｉ）のようにフレームレートを変換された出力のうち（ｅ）と（ｆ）のように、同じ画像が２フィールド連続する“フレームの二重化”や、図１２のように、入力画面８１（ａ）〜（ｄ）のような画面がある場合に、８２（ｅ）〜（ｇ）のようにフレームレートを変換された出力のうち（ｃ）のように、相当するフィールドがなくなる“フレームの欠落”が生じてしまう。
【００３２】
また、ダブルバッファリングとは別の方法で動画質を改善する方法としては、入力の垂直周波数と出力の垂直周波数を同期させる方法がある。ＸＧＡ（１０２４×７６８画素）の表示部の場合、ＶＧＡ（６４０×４８０）やＳＶＧＡ（８００×６００）などの５０Ｈｚの入力信号が入ってきた場合はＸＧＡ５０Ｈｚに変換して表示を行ない、また、１００Ｈｚの入力信号が入ってきた場合はＸＧＡ１００Ｈｚに変換して表示を行なう方法である。
【００３３】
こうした場合、メモリの書込みと読み出しの周期が一致するため、動きの問題点は発生しない。ところが、入力の信号源が５０Ｈｚなど低い周波数の場合は、液晶のようにフィールド毎に極性を反転して表示している装置などの場合、同じ極性でみるとさらに半分の周波数となるため、画面の書き換え周期が遅くなり、面全体がちらついてみえるフリッカ現象となってしまう画質上の問題がある。また、１００Ｈｚのように速い周波数になると、ＶＧＡのように画素数が低い場合には大した速度でなくても、ＸＧＡの画素数の出力に変換すると入力の２．６倍程度のスピードが要求されるため、出力系全体の動作速度を高くしなくてはならない問題点がある。例えば、ＸＧＡの６０Ｈｚでは６５ＭＨｚ程度のクロックレートのものが、ＸＧＡ１００Ｈｚでは１０８ＭＨｚ程度となり、１００ＭＨｚを越えてしまう。解決のためには、高い動作速度の部品の採用や新規な部品の開発、動作系統を分割して速度を下げるなどの回路構成にする必要などがあり、コストの上昇や回路規模の増大につながってしまう。
【００３４】
上記の問題に加えて、入力が２系統以上であることゆえの問題点も存在する。図１３の例で示したように、入力系はそれぞれの入力信号と同期して動作するため、ＰＣ１入力とＰＣ２入力は基本的に非同期である一方で、出力系は同一のタイミングで２系統の画像を１画面に合成して出力するために、入力と出力の垂直周波数を同期させる方法はどちらか１系統に対しては実施できるが、同時に２系統に対しては適用できない。この問題は、入力系統が増加し、それぞれの動画の画質を重視するマルチ画面用途に対して大きな問題になる。
【００３５】
さらに、複数の画像入力に対しては、動画の画質同様に、色や明るさ、コントラストなど、様々な画質特性面でマルチ画面特有の、いずれか１系統の入力系にしか最適化できないか、もしくは最適化する場合回路規模が増大する問題が発生する。
【００３６】
ここで、画像のコントラストやブライト、ガンマ特性など画質の階調性に関わる問題の例を図１３の回路で示す。
図１４は、図１３などの画像処理装置に入力する映像信号の１つとして水平方向に階調が８段階に変化するグレースケール信号を示す。１４−１はグレースケールでの表示画面であり、１４−２はこの時の信号である。１４−２において、横軸は１水平走査期間の時間であり、縦軸は信号レベルである。１４−３はこのときの入力信号の水平同期信号である。ここでは、１水平期間に、０％から１００％までを８段階に等分に変化している。
【００３７】
また、図１５に、図１３の画像表示部７における入力信号に対する表示画面の輝度特性を示す。この特性は、例えば透過型の液晶であれば、入力電圧に対する光の透過率特性であり、反射型のデバイスであれば、入力電圧に対する光の反射率特性である。この特性は、図１３の画像表示部７によって適した特性が異なる。ここでは、１５−１、１５−２の２種類の特性を例に挙げて説明する。１５−１、１５−２において、横軸は画面表示部の入力信号のレベル、縦軸は表示輝度のレベルであり、イ、ロ、ハはそれぞれ入力信号のあるレベルを示している。
【００３８】
ここで、図１３のＰＣ１、ＰＣ２の２系統の入力ＩＤＡＴＡ１、ＩＤＡＴＡ２に対して、それぞれ図１６に示す１６−１Ａ、１６−１Ｂのように信号レベルの異なる入力信号が入力されたとする。
また、図１６には図１５に１５−１で示す特性の画像表示部を用いた場合の２系統の信号での表示輝度レベル１６−４Ａおよび１６−４Ｂを示す。１６−４Ａ、１６−４Ｂに示すように、同様の階調数の入力信号でもＩＤＡＴＡ２の１６−４Ｂが白１００％黒０％がつぶれているものの、ほぼ輝度レベルとしては０％から１００％まで出ているのに対して、もう一方の１６−４Ａは黒が６０％程度まで白側にシフトし白く浮いた画像になっている。このため、同一の表示装置に２つの画面を同時表示すると、異なる黒レベルで、かつ、コントラストの異なる２つの画面が混在するため、非常に見づらい画面表示になる。
【００３９】
ここで、図１３の入力系画像処理部１（３−１）および入力系画像処理部２（３−２）にＡＧＣ（Ａｕｔｏ−Ｇａｉｎ−Ｃｏｎｔｒｏｌ）回路を持たせた場合は、入力信号の直流レベルと振幅の異なる信号に対しては補正が行なわれる。しかし、ここで、画像表示部が図１５の１５−２の特性を有する表示部に交換された場合、この特性の変化に対しては信号の補正が行われない。
【００４０】
図１７および図１８に、表示部の特性が図１５の１５−１の場合と１５−２の場合の入力信号と輝度レベルを示す。図１７および図１８において、２系統の入力ＩＤＡＴＡ１およびＩＤＡＴＡ２に入力する入力信号１６−１Ａ、１６−１Ｂと、入力系画像処理部１（３−１）および入力系画像処理部２（３−２）のＡＧＣ回路通過後の各信号レベル１６−２Ａ、１６−２Ｂ、およびこの信号を入力したときの表示部の輝度レベル１６−４Ａ、１６−４Ｂを示す。図１７の１６−４Ａ、１６−４Ｂに示すように、１５−１の入出力特性ではＡＧＣにより階調は０％から１００％まで出ている。
しかし、図１８の１６−４Ａ、１６−４Ｂに示すように、１５−２の入出力特性では階調は０％から６０％までしかでていなく、白側数段階が白つぶれ画像になってしまう。
【００４１】
このような、画像表示部の特性の交換に対しては、図１３の出力系画像処理部６に、画像表示部の特性に対する補正特性を持たせることが考えられる。図１９に、表示部の特性が図１５の１５−２の場合の入力信号と輝度レベルを示す。２系統の入力ＩＤＡＴＡ１およびＩＤＡＴＡ２に入力する入力信号１６−１Ａ、１６−１Ｂと、入力系画像処理部１（３−１）および入力系画像処理部２（３−２）のＡＧＣ回路通過後の各信号レベル１６−２Ａ、１６−２Ｂに加えて、出力系画像処理部通過後の各信号レベルを１６−３Ａ、１６−３Ｂに、この信号を入力したときの表示部７の輝度レベルを１６−４Ａ、１６−４Ｂに示す。
【００４２】
このように、各信号の入力系画像処理部に入力信号の補正特性を持ち、出力系画像処理部に表示部の補正特性を持たせることにより、各入力信号のレベル差や、表示部の特性ばらつきの影響の少ないマルチ画面表示が実現される。補正特性としては、明るさ（ブライト）、明暗（コントラスト）、ガンマ特性、およびそれらの各色の系での差から生じるホワイトバランスなどがある。
【００４３】
しかしながら、このように、入力系と出力系の両方に画像信号の補正特性を設けることは、同様の回路を複数用意することになり、回路規模、調整項目数が増加し、コストの増大を招く。これは、特に入力数が多い構成において問題になる。
さらに、こうした構成は、特性補正のためのデジタル処理系を２回以上通すことにより、画像の劣化も招く。図２０に、この説明のための概念図を示す。図２０において、ｘ軸は入力信号のレベルを、ｙ軸は出力信号の入力レベルを示す。この図では８ビット２５６段階のデジタル処理系での、▲１▼ｙ＝ｘの入出力特性に対して、▲２▼ｙ＝ｘ^２ の特性１のテーブルと▲３▼ｙ＝ｘ^１／２の特性２のテーブルを通過させた後の▲４▼ｙ＝［ｘ^２ ］＊［ｘ^１／２］≒ｘの入出力特性を示している。本来であれば、▲４▼と▲１▼は一致するはずであるが、▲２▼の特性１と▲３▼の特性２の演算通過の各段階で出力は８ビットに規格化されるため、その度に演算誤差が発生して、合成後の▲４▼では、０から５０程度のｘに対してのｙのビット誤差が大きくなっている。
【００４４】
こうしたことを、従来例に当てはめて考えると、入力系で▲２▼のような特性変換を与えて、出力系で▲３▼のような特性変換を与えることに相当し、この場合、出力画像の黒レベルの階調性が劣化し、画像に疑似輪郭のような画質劣化が生じることになる。
この現象を避けるために、演算ビットを増加させる方法もあるが、コストや処理系の規模の増大を招く。
【００４５】
このように、従来、複数の入力信号源の画像を同じ表示部に表示するマルチ画面表示において、表示部の特性の変化に対して、異なる入力画像の特性を同じ表示特性に変換する構成は規模が大きくなりコストが増大する問題があった。また、回路構成上ビット誤差の大きな回路となり、画質劣化を招く問題を有していた。このため、容易に各入力系統の明るさやコントラスト、階調性、色などを揃えられなかった。
【００４６】
また、ＡＧＣ回路を入力画像処理装置に持たせた場合は、信号のダイナミックレンジは確保できるが、自動で補正をするため、本来表示すべき信号レベルまでも補正を行い、信号送出側の意図を無視してしまう問題も存在した。
【００４７】
本発明の目的は、安価かつ簡単な回路構成で動画像の画質を改善した画像処理装置を実現することにある。また、複数の入力信号源に対しても、柔軟に動画質に対して適した処理を行なえる画像処理装置を実現することにある。
【００５０】
【課題を解決するための手段および作用】
上記の目的を達成するため本発明に係る第１の画像処理装置は、少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、第１のクロックと第１の画像同期信号により、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部とからなる画像処理装置において、前記同期制御部は、第２のクロックを分周して、第１の画像同期信号とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号を同期化して作成した第４の画像同期信号を作成するとともに、前記第３の画像同期信号と前記第４の画像同期信号を切り換えて、前記第２の画像同期信号として出力することを特徴とする。これらの第３の画像同期信号と前記第４の画像同期信号の切り換えは、出力する画像の使用目的に応じて選択される。
【００５１】
本発明は、複数の入力系信号処理部を有し、そこに入力される画像信号を適宜合成して表示する場合にも適用可能である。本発明に係る第２の画像処理装置は、第１の画像同期信号に同期する第４の画像同期信号として、複数の第１の画像同期信号のそれぞれに同期する複数の第４の画像同期信号を作成し、作成した複数の第４の画像同期信号と第１の画像同期信号とは非同期の第３の画像同期信号の中から１つの画像同期信号を選択し、前記第２の画像同期信号として出力する。第２の画像同期信号となる画像同期信号は、出力する画像の使用目的、または前記複数の入力系信号処理部に入力する信号の動画の有無や割合、あるいは前記複数の入力系信号の用途や種類に応じて、前記第３の画像同期信号と前記第４の画像同期信号群の中の１つを選択する。この第２の局面においては、さらに、前記複数の入力系信号処理部に入力する信号源に対して、入力する画像信号を設定、あるいは再設定する要求を出力する手段を設け、前記第３の画像同期信号と前記第４の画像同期信号群の中から選択して出力する第２の画像同期信号に同期していない任意の入力信号源に対して、第２の画像同期信号に同期する要求を出力する構成とすることが好ましい。 本発明に係る第３の画像処理装置は、複数の入力系信号処理部と、少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、前記複数の入力系信号処理部に入力される複数の入力信号に同期した複数の第１のクロック群と第１の画像同期信号群を用いて、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部からなる画像処理装置において、前記同期制御部は、第２のクロックから分周され、第１の画像同期信号群とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号群をそれぞれ同期化して作成した第４の画像同期信号群を作成するとともに、前記第３の画像同期信号と前記第４の画像同期信号群の中から一つの画像同期信号を選択して、前記第２の画像同期信号として出力し、前記画像処理装置は、前記複数の入力系信号処理部に入力する信号源に対して、入力する画像信号を設定、あるいは再設定する要求を出力するとともに、前記第３の画像同期信号と前記第４の画像同期信号群の中から選択して出力する第２の画像同期信号に同期していない任意の入力信号源に対して、第２の画像同期信号に同期する要求を出力する手段を有することを特徴とする。
【００５２】
本発明は、ＣＲＴをはじめ透過型、反射型の表示装置、液晶表示装置、ＰＤＰ（プラズマディスプレイ）や電荷放出型表示装置などの画像表示装置、ＣＣＤやＣＭＯＳ型の２次元撮像素子、およびビデオ信号のキャプチャーボード等のデジタル画像処理を伴なうあらゆる画像処理装置に適用可能である。
【００５７】
【実施例】
以下、本発明の実施例について、図面を用いて説明する。
（実施例１）
本発明の第１の実施例の説明のためのブロック図を図１に示す。同図において、１−１はアナログの画像信号の入力端子であり、１−２は入力信号の水平同期信号（ＩＨＤ）入力端子であり、１−３は入力信号の垂直同期信号（ＩＶＤ）入力端子である。２はＡＤコンバータであり、入力されたアナログ画像信号をｎビットのデジタル信号に変換する。３は入力系画像処理部、４はメモリ制御部、５は画像データを格納するメモリ部、６は出力系画像処理部であり、７は画像表示部である。２０−１、２０−２、２０−３、２０−４は各部へｎビットのデジタル信号を伝送するデータバスである。２１はメモリの制御線とアドレス線から構成される制御バスであり、２２はメモリのデータバスである。
【００５８】
また、８はＰＬＬ回路であり、ＩＣＫは入力水平同期信号ＩＨＤに同期したクロックである。１２は発振回路であり、出力系クロックＯＣＫを発生する。９はマイクロコンピュータ（μＣＯＭ）部であり、１９はｍ本の、各部を制御する制御バスである。
【００５９】
デジタル画像信号はメモリ部５に格納される前に入力系画像処理部３で画質の調整や画像の縮小変換等の処理を行なわれ、メモリ制御部４に転送される。メモリ制御部４では入力同期信号（ＩＨＤ、ＩＶＤ）と入力系クロックＩＣＫに対応したタイミングでメモリ部５に画像データを格納するとともに、出力系クロックＯＣＫ、水平同期信号ＯＨＤ、垂直同期信号ＯＶＤのタイミングで画像データをメモリ部５から読み出し、出力系画像処理部６にデータを転送する。画像処理部６では、画質の調整や、画像の拡大変換などが行なわれるのは図６の従来例と同様である。
【００６０】
図１においては、１０が同期制御部であり、出力のフレームレートを決定するブロックである。ここには、入力の同期信号ＩＨＤ、ＩＶＤと出力系クロックＯＣＫが入力し、出力系の水平同期信号ＯＨＤ、垂直同期信号ＯＶＤと書込みフィールド制御信号ＷＥと読み出しフィールド制御信号ＲＥを出力する。また、これらの制御をマイコンのバス１９によりコントロールする。
【００６１】
図２にこの同期制御部１０の回路構成例を示す。
図２において、９０１はＯＣＫをカウントするＨカウンタであり、９０２はＯＨＤをカウントする第１のＶカウンタであり、９０４はＩＨＤをカウントする第２のＶカウンタであり、９０５、９０６、９０７はカウンタ９０１、９０２、９０４それぞれの出力をデコードして任意のパルスを作成する第１、第２、第３のデコーダである。９０３と９１０はＤ入力フリップフロップ（Ｄ−ＦＦ）である。また、９０８および９０９は入力のパルスを切り換えて出力する第１および第２のスイッチ（ＳＷ１およびＳＷ２）である。また、９１１は論理を反転するインバータである。また、９１２がＩＨＤの、９１３がＩＶＤの、９１４がＯＣＫの入力端子であり、９１５がＯＨＤの、９１６がＯＶＤの、９１７がＲＥの、９１８がＷＥの出力端子である。また、９１９、９２０がマイコンの制御バスのうち、各ＳＷを切り換える信号線の入力端子であり、９２１、９２２、９２３は第１〜第３のデコーダの値を設定するためのマイコンの制御バスの入力端子である。
【００６２】
９２５、９２６、９２７は各カウンタのクロック入力端子であり、９３０、９３１、９３２は各カウンタのクロックのイネーブル端子であり、９３４、９３５、９３６は各カウンタの出力端子である。９５０はＨカウンタのリセット端子である。また、出力端子９３４、９３５、９３６、９３７は各デコーダの入力端子にも接続しており、９３８、９３９、９４０は各デコーダの出力端子である。
【００６３】
９２８、９２９は各Ｄ−ＦＦ９０３、９１０のクロック端子であり、９３３はクロックのイネーブル端子、９４１、９４２はＤ−ＦＦの入力端子である。また、９４３、９４４はＤ−ＦＦの非反転出力端子であり、９５２は反転出力端子である。
【００６４】
９４７、９４８は第１のスイッチ９０８の入力端子ＩＮ１、ＩＮ２であり、９４９は出力端子である。９４０、９４５、９４６は第２のスイッチ９０９の入力端子ＩＮ３、ＩＮ４、ＩＮ５であり、９５１は出力端子である。
【００６５】
ここで、Ｈカウンタ９０１とデコーダ９０５でＯＣＫをカウントおよびデコードしてＯＨＤを作成し、９１５から出力するとともに、作成したＯＨＤを第１のＶカウンタ９０２とデコーダ９０６でカウントおよびデコードして第１のスイッチの入力端子９４７に結果を出力する。一方、入力したＩＶＤはＤ−ＦＦ９０３を通過し、第１のスイッチ９０８の入力端子９４８に入力する。入力端子９４７と９４８に入力した信号は、端子９１９に入力されるマイコンからの制御信号により動作モードによって選択、切り換えされて、どちらか一方が端子９１６にＯＶＤとして出力される。
【００６６】
また、Ｄ−ＦＦ９０３の出力はＤ−ＦＦ９１０のイネーブル端子９３３にも入力し、端子９３３にＩＶＤが入力する度に極性が反転するメモリ書き込み信号ＷＥを端子９１８に出力する。また、このメモリ書き込み信号ＷＥとその反転論理信号とが、メモリ読み出し信号の候補信号として第２のスイッチ９０９の入力端子９４５、９４６に入力する。さらにＩＨＤのカウンタ９０４とＯＨＤのカウンタ９０２との両者の出力結果をデコーダ９０７でデコードして、両者の関係で定まる信号もメモリ読み出し信号の候補信号として第２のスイッチ９０９の入力端子９４０に入力し、端子９２０へのマイコンからの制御信号にしたがって、動作モードによってこの３入力の１つが選択されて、メモリ読み出し信号ＲＥとして端子９１７から出力される。
【００６７】
この実施例における、入力信号の周波数に対する動作モードと第１および第２のスイッチの切り換えて出力される信号との対応表を表１に、またその時のタイミングチャートを図３に示す。
【００６８】
【表１】

【００６９】
表１には、入力信号の垂直周波数の範囲に対して、出力の垂直周波数が入力信号に同期しているかどうかと、ダブルバッファリングするかどうか、およびその動作を実現するための図２におけるＳＷ１、ＳＷ２の切換出力する信号を示している。
【００７０】
また、図３においてＡ１、Ａ２、Ａ３、Ａ４、Ａ５はそれぞれ入力垂直周波数が１００Ｈｚ、８０Ｈｚ、７５Ｈｚ、６０Ｈｚ、５０Ｈｚのときの入力垂直同期信号ＩＶＤであり、Ａ６、Ａ７は入力周波数が８０Ｈｚのときの出力垂直同期信号と出力水平同期信号である。Ａ８、Ａ９は入力周波数が７５Ｈｚのときの出力垂直同期信号と出力水平同期信号である。Ａ１０、Ａ１１は入力周波数が６０Ｈｚのときの出力垂直同期信号と出力水平同期信号である。Ａ１２、Ａ１３は入力周波数が５０Ｈｚのときと１００Ｈｚのときの出力垂直同期信号と出力水平同期信号である。
【００７１】
本実施例では、使用頻度の高い６０Ｈｚから８０Ｈｚまでの垂直周波数の入力信号に対応して出力の垂直同期信号ＯＶＤを入力の垂直同期信号ＩＶＤに同期させるモードを、それ以外の入力信号については、入力の垂直同期信号には無関係に出力の垂直同期信号を発生させるモードを選択する構成をとっている。
【００７２】
このため、６０Ｈｚから８０Ｈｚまでの垂直周波数の入力信号に対応しては、ダブルバッファリングを用いず（用いてもかまわない）、入力の垂直同期と同期させる方法で動画に対して追い越し、フレームの二重化、および欠落のない画質を実現している。このとき、第１のスイッチはＩＮ２側、第２のスイッチはＩＮ５（ＩＮ４でも可）を選択する。
【００７３】
また、６０Ｈｚ未満の場合は、フリッカ防止のため、ＳＷ１をＩＮ１側としてダブルバッファリングによる動画質の改善を行ない、入力に対しては非同期とする。入力の垂直周波数が出力の周波数より低い場合は、書込みメモリ領域と反対のメモリ領域を読み出しフィールドとすればメモリ読み出し走査を書込み走査が追い越すことはないので、ＳＷ２をＩＮ４側としている。
【００７４】
一方、８０Ｈｚ以上では出力系の動作スピードを抑えるために、ＳＷ１をＩＮ１側としてダブルバッファリングによる動画質の改善を行ない、入力に対しては非同期とする。入力の垂直周波数が出力の周波数より高い場合は、書込みメモリ領域と反対のメモリ領域を読み出しフィールドとしても、メモリ読み出し走査を書込み走査が追い越すことがあるので、ＳＷ２をＩＮ３側として、入力のＩＨＤと出力のＯＨＤの関係から追い越しが生じないタイミングでメモリ読み出し信号を出力している。
【００７５】
このとき、図１の発振器（ＯＳＣ）１２の周波数は、出力系の最高垂直周波数であるＸＧＡ８０Ｈｚの時のクロック周波数にあわせて設計される。すなわち、１フィールド＝１Ｖ期間＝１Ｓ／８０＝１２．５ｍＳであるから、例えば、１Ｖ＝（７６８＋α）Ｈ＝８０８Ｈとして１Ｈ期間＝１５．５μＳ、１Ｈ＝（１０２４＋α）ＣＬＫ＝１３４４ＣＬＫとして１ＣＬＫ＝１１．５ｎＳとなり、発振器１２の周波数は、１／１１．５ｎＳ＝８７ＭＨｚとなる。図３において、Ａ２の８０ＨｚのＩＶＤが入力した場合、その出力ＯＶＤ＝ＩＶＤとなり、ＯＶＤの１周期間のＩＨＤは７６８＋α＝８０８個に設定される。
【００７６】
また、Ａ３、Ａ４の７５Ｈｚ、６０ＨｚのＩＨＤが入力した場合、対応するＯＨＤであるＡ８、Ａ９はＩＨＤと同周期になり、また、ＯＶＤの１周期間のＯＣＫおよびＯＨＤの周期は一定に保たれるため、ＯＶＤ１周期間のＯＨＤ数が比例して増加する。この７６８＋α＝８０８本を越える分の期間についてはブランキング期間が増加すると考えて表示部を駆動している。
【００７７】
一方、入力ＩＨＤが１００ＨｚのＡ１や５０ＨｚのＡ５の場合は、入力と非同期に出力の垂直周波数を設定するため、Ａ１２のＯＶＤ、Ａ１３のＯＨＤに示すように８０Ｈｚの時と同じＯＶＤ、ＯＨＤ周期でかつ、入力と非同期に自走させている。６０〜８０Ｈｚという周波数は、現行のＰＣやＷＳ（ワークステーション）やＤＴＶ（デジタルテレビ）等、最も広く普及している周波数帯である一方、ＴＶからの動画の映像ソースもＮＴＳＣが６０Ｈｚのため、この範囲に入ってくるため使用頻度が非常に高く動画を最優先させる意味は高い。
【００７８】
一方、５０Ｈｚなど、低い周波数のフリッカ現象は、動画、静止画に関らず非常に見づらい画質劣化となる点から、ダブルバッファリングのような簡易的に動画に強い方式をとる方法で、フリッカ防止と動画画質向上を両立させている。
【００７９】
また、１００Ｈｚのように高い垂直周波数の信号に関しては、１００ＭＨｚを超える動作速度が回路的な負担が大きいことを重視し、ダブルバッファリングのような簡易的に動画に強い方式をとる方法で、コスト削減と安定動作を動画画質向上と両立させている。特に液晶やＰＤＰなどの表示素子は駆動電圧が１０数Ｖから数十Ｖという高電圧が必要とされるため、１画素あたりの速度が高速化すると、映像信号系やドライバ回路が非常に高い動作帯域やスルーレートが必要とされる。現状においても、こうした高い速度の駆動に対しては追従できない部分を、複数に分割駆動しているが、さらなる出力系の高速化は高速な部品ヘの変更、新規部品の開発、分割数の変更などの回路変更によるコストアップばかりでなく回路の動作マージンを狭くし、安定的な動作を困難にする要因となる。また、この問題はＳＸＧＡやＵＸＧＡといった、現状よりもさらに数倍画素数の多い表示素子などを駆動する場合に、特に重要になる。将来の高画素化のためにも、コスト削減と安定動作が動画画質向上と両立できる点が重要になってくる。
【００８０】
本実施例のような構成をとることで、システムの全体の動作として、動画に強い構成をとり、特に使用頻度の高い垂直周波数帯で動画の問題のない動作を実現し、また、その他の垂直周波数帯では簡易的に動画に強い動作を行なうことで回路構成の簡素化、安価化を実現している。
【００８１】
ここでは、使用頻度の高い垂直周波数帯域以外の周波数をダブルバッファリングさせたが、ダブルバッファリングは、メモリ領域を倍必要とすること、またそのための制御回路部分が必要となるため、機能として省くことも考えられる。特定の垂直周波数帯域は入力の垂直周波数に同期させる一方で、その帯域以外の使用頻度は低いと判断し、製品として動作はするが、動画質は改善しない単なる非同期な動作に切り換えることも安価な製品を提供する意味で本発明のひとつの実施の形態である。
【００８２】
また、本実施例では、入力信号の垂直周波数により、出力系を入力系と同期させるか非同期とするかを選択したが、本発明の第１の実施形態は出力系を入力系と同期させるか非同期とするかを選択する回路を有することが特徴であり、切り換える基準は入力信号の垂直周波数以外にも、入力信号のフォーマットのほかの項目であったり、システムの動作モードであったり、ユーザー設定などによる場合も含んでいる。実施例２は、このような基準として、動画か静止画かを選択の基準にした例を示す。
【００８３】
（実施例２）
実施例１では、入力信号の垂直周波数によって出力系のＶ同期を入力同期信号に同期させるか非同期にするかを切り換える例を示したが、実施例２では、動作目的や用途で入力の同期信号に同期させるか非同期にするかを切り換える例を示す。図４に実施例２のブロック図を示す。
【００８４】
ここでは、入力系が２系統になり、メモリ制御部で合成している。これは、図５に示すように、例えば画面全体（Ｃ１）にＰＣのグラフや表などの出力画面を表示して、子画面部（Ｃ２）にＴＶ電話の画像などの動画を出力するなどの、異なる入力源の合成画面を想定した回路構成である。こうした場合、両者の信号には一般的に同期関係がない。また、動画か静止画かは接続される入力源によって多種多様な組み合わせとなる。
【００８５】
図４において３−１は入力Ａ系統の画像処理部であり、１−４はｑビットのデジタルの画像信号の入力端子であり、１−５は入力信号の水平同期信号（ＩＨＤ１）入力端子であり、１−６は入力信号の垂直同期信号（ＩＶＤ１）入力端子、ｌ−７は入力信号の同期クロック（ＩＣＫ１）入力端子である。また、３−２は入力Ｂ系統の画像処理部であり、１−８はアナログの画像信号の入力端子であり、１−９は入力信号の水平同期信号（ＩＨＤ２）入力端子であり、１−１０は入力信号の垂直同期信号（ＩＶＤ２）入力端子である。２はＡＤコンバータであり、Ｂ系統のアナログ信号をｎビットのデジタル信号に変換する。４−２はメモリ制御部、５は画像データを格納するメモリ部、６は出力系画像処理部であり、７は画像表示部である。２０−５、２０−６はｑビットのデジタル信号のデータバスであり、２０−７、２０−８はｎビットのデジタル信号を伝送するデータバスである。また、２０−９、２０−１０はｒビットのデジタル信号を伝送するデータバスである。２１はメモリの制御線とアドレス線から構成される制御バスであり、２２はメモリのデータバスである。
【００８６】
さらに、１−１１、１−１２はそれぞれ入力Ａ系統、Ｂ系統のＤＤＣ（Ｄｉｓｐｌａｙ Ｄａｔａ Ｃａｎｎｅｌ）端子であり、ディスプレイの情報を入力信号源に伝える端子である。なお、ＤＤＣは、ＶＥＳＡ（Ｖｉｄｅｏ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｔａｎｄａｒｄｓ Ａｓｓｏｃｉａｔｉｏｎ）により規格化されたコンピュータ用ディスプレイとホストシステム間の通信の標準である。
【００８７】
また、８はＰＬＬ回路であり、ＩＣＫ２は入力Ｂ系の水平同期信号ＩＨＤ２に同期したクロックである。１２は発振回路であり、出力系クロックＯＣＫを発生する。９はマイクロコンピュータ（μＣＯＭ）部であり、１９はｍ本の、各部を制御する制御バスである。
【００８８】
デジタル画像信号はメモリ部５に格納される前に入力系画像処理部３−１、３−２で画質の調整や画像の縮小変換等の処理を行なわれ、メモリ制御部４−２に転送される。また、入力系画像処理部３−１、３−２では動き検出も行ない、その結果をマイコンのバス１９を介してマイコン９に送る。メモリ制御部４では入力同期信号（ＩＨＤ１、ＩＨＤ２、ＩＶＤ１、ＩＶＤ２）と入力系クロックＩＣＫ１、ＩＣＫ２に対応したタイミングでメモリ部５に画像データを格納するとともに、出力系クロックＯＣＫ、水平同期信号ＯＨＤ、垂直同期信号ＯＶＤのタイミングで画像データをメモリ部５から読み出し、出力系画像処理部６にデータを転送する。画像処理部６においては、図６の従来例と同様に、画質の調整や、画像の拡大変換などが行なわれる。
【００８９】
図４において、１０が同期制御部であり、出力のフレームレートを決定するブロックである。ここには、２系統の入力系同期信号ＩＨＤ１、ＩＶＤ１、ＩＨＤ２、ＩＶＤ２と出力系クロックＯＣＫ１８が入力し、出力系の水平同期信号ＯＨＤおよび垂直同期信号ＯＶＤと、書込みフィールドの制御信号ＷＥと、読み出しフィールド制御信号ＲＥとを出力する。また、これらの制御をマイコンのバス１９によりコントロールする。
【００９０】
ここで、同期制御部１０の動作例を表２に示す。実施例１同様、出力の垂直同期信号をスイッチを用いて、入力に同期か非同期かを切り換える。実施例１と異なるのは、入力が２系統になった点と、周波数によって同期関係を切り換えるほかに、入力源２系統の動画と静止画の状態によって同期関係を切り換える点である。
【００９１】
【表２】

【００９２】
前述の入力の画像処理部３−１、３−２の動き検出の結果を受けて、マイコン部９からの制御信号により、表２のように動作モードを切り換える。一方が動画で一方が静止画の場合は、動画のほうの入力垂直同期信号にＯＶＤを同期させる。また、２系統とも動画の場合には、ＩＶＤ１とＩＶＤ２を比較し速い周期の垂直同期信号にＯＶＤを同期させる。また、据置のＴＶ会議システムなど、Ａ系統がＰＣでＢ系統がＴＶ出力などのように用途が固定している場合には、マニュアル設定でＡ系統のＩＶＤ１に同期させるか、Ｂ系統のＩＶＤ２に同期させるか、Ａ、Ｂとも非同期にＯＶＤを発生させるかを決定できるようにしてある。
【００９３】
さらに、本実施例では、ＤＤＣなどのディスプレイ側の情報をＰＣなどの入力信号源に伝える制御線を用いて、以下に述べる制御も行なう。すなわち、最初の状態で、一方のみが動作し、一方が接続されていない場合、例えばＢ系統のみが接続、動作しているとすると、同期制御部１０は実施例１同様、ＩＶＤ２に対してＯＶＤを表１のような動作に設定する。
【００９４】
次に、後から１系統が接続される場合に（この場合Ａ系統）、マイコンは現在のＯＶＤ周期と同じ垂直周波数の信号をＡ系統のＤＤＣ端子１−１１を介し入力信号源に対して要求する。これを受けたＡ系統の入力信号源は、要求された垂直周波数の信号に設定を行ない、結果として入力の２系統とも同じ周波数となり、両方の画像が動画に対して強い出力設定にすることが可能にできる。
【００９５】
また、新規のＡ系統がＤＤＣを受け付けない場合は、マイコン部が判断を行ない、後に接続されたＡ系統のＩＶＤ１に同期した設定に出力同期ＯＶＤを再設定する一方、このＯＶＤ周期と同じ垂直周波数の信号をＢ系統のＤＤＣ端子１−１２を介してＢ系統の入力信号源に対して要求する。これを受けたＢ系統の入力信号源は、要求された垂直周波数の信号に再設定を行ない、入力の２系統が同じ周波数に設定される。
【００９６】
このような構成をとることで、複数の異なる周期の入力信号が混在するシステムにおいても、出力系の構成は１系統のクロックで動作させながら、動画に強い構成を簡単で安価な回路構成で実現することができる。
【００９７】
（実施例３）
図２１は本発明を適用したディスプレイの第３の実施例として、１系統はデジタルのコンピュータ画像信号の入力であり、もう１系統はアナログのコンピュータ画像信号の入力である２系統のＰＣ入力を有し、フレームメモリの出力を制御して合成を行ない、１系統の画像表示部に２画面のマルチ画面表示を行なう画像表示装置の画像処理部のブロック図を示す。
【００９８】
同図において、１−１ａは１系統めのｑビットのデジタルのコンピュータ画像信号（ＩＤＡＴＡ１）の入力端子である。ここでは、本来、赤、青、緑（ＲＧＢ）の３系統あるはずであるが、構成の説明を簡単にするため、１系統で示している（以下同様）。１−１ｂは入力信号の水平同期信号（ＩＨＤ１）入力端子であり、１−１ｃは入力信号の垂直同期信号（ＩＶＤ１）入力端子である。１−１ｄは画像信号のクロック（ＩＣＫ１）入力端子であり、１−１ｅはＤＤＣ信号（ＤＤＣ１）の入出力端子である。２０−１ａ−１、２０−１ａ−２は各部へｑビットのデジタルの画像信号を伝送するデータバスである。また、２０−１ｂ、２０−１ｃ、２０−１ｄ、２０−１ｅは、それぞれ、ＩＨＤ１、ＩＶＤ１、ＩＣＫ１、ＤＤＣ１の信号線である。
【００９９】
１−２ａは２系統めのアナログのコンピュータ画像信号（ＩＤＡＴＡ２）の入力端子である。１−２ｂは入力信号の水平同期信号（ＩＨＤ２）入力端子であり、１−２ｃは入力信号の垂直同期信号（ＩＶＤ２）入力端子である。１−２ｅはＤＤＣ信号（ＤＤＣ２）の入出力端子である。
【０１００】
２はＡＤコンバータであり、アナログの画像信号（ＩＤＡＴＡ２）をｎビットのデジタル信号に変換する。また、８はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であり、１−２ｂから入力した水平同期信号（ＩＨＤ２）に同期したＰＣ２側の入力系のクロック（ＩＣＫ２）を発生する。
【０１０１】
２０−２ａ−０はアナログの信号線であり、２０−２ａ−１、２０−２ａ−２はｎビットのデジタルの信号線である。また、２０−２ｂ、２０−２ｃ、２０−２ｄ、２０−２ｅは、それぞれ、ＩＨＤ２、ＩＶＤ２、ＩＣＫ２、ＤＤＣ２の信号線である。
【０１０２】
３−１はＰＣ１の入力系の画像処理部１であり、３−２はＰＣ２の入力系の画像処理部２処理部である。
１０−３が画像比較部であり、２０−ＲＥＦ−１、２０−ＲＥＦ−２が、入力系画像処理部１および入力系画像処理部２から出力される画像信号から比較用に抽出された比較信号の信号線である。
【０１０３】
４は２系統の入力画像処理部から入力された画像信号を、一旦メモリに記憶し、マルチ画面として出力するために画像を合成して、出力系の画像処理部に出力する制御を行なうメモリ制御部である。５−１、５−２は入力系ＰＣ１、ＰＣ２にそれぞれ対応したフレームメモリ（メモリＡ、メモリＢ）である。２１−１、２１−２はそれぞれメモリＡ、Ｂの制御バスであり、２２−１、２２−２はそれぞれメモリＡ、Ｂのデータバスである。
６は出力系の画像処理部であり、また、７は液晶やプラズマディスプレイ、ＣＲＴなどの画像表示部である。
【０１０４】
１−ｆは画像表示部のデジタルデータ（ＯＤＡＴＡ）の画像表示部の入力端子であり、１−ｇは出力信号の水平同期信号（ＯＨＤ）の画像表示部の入力端子であり、１−ｈは出力信号の垂直同期信号（ＯＶＤ）の画像表示部の入力端子である。１−ｉは、出力画像信号のクロック（ＯＣＫ）の画像表示部の入力端子であり、１−ｊは、マイコンバス（ＭＢ）の画像表示部の入力端子である。また、１−ｓは、画像表示部に対するＤＤＣ信号（ＤＤＣ３）の入出力端子であり、２０−ｓ−１、２０−ｓ−２はこのＤＤＣ３の信号線である。２０−ｆ−１、２０−ｆ−２、２０−ｆ−３はｋビットのデジタルの画像データ（ＯＤＡＴＡ）の信号線である。
【０１０５】
１２は発振回路であり、出力系のクロック（ＯＣＫ）を発生する。２０−ｉ−１、２０−ｉ−２はＯＣＫの信号線である。
【０１０６】
１０−２が同期制御部であり、２０−ＷＥ−１はメモリＡの書込みフィールドの制御信号ＷＥ―Ａ、２０−ＲＥ−１はメモリＡの読み出しフィールド制御信号ＲＥ−Ａ、２０−ＷＥ−２はメモリＢの書込みフィールドの制御信号ＷＥ―Ｂ、２０−ＲＥ−２はメモリＢの読み出しフィールド制御信号ＲＥ−Ｂである。また、２０−ｇ−１、２０−ｇ−２は出力系の水平同期信号（ＯＨＤ）の信号線である。２０−ｈ−１、２０−ｈ−２は出力系の垂直同期信号（ＯＶＤ）の信号線である。
【０１０７】
９はシステムを制御するマイコン部であり、１９−１および１９−２はマイコンから各部への制御線およびデータ線からなるマイコンバス（ＭＢ）である。
【０１０８】
画像の入力端子１−１ａから入力したデジタル画像信号は、５−１のメモリ部Ａに格納される前に３−１の入力系画像処理部１で画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。また、入力系画像処理部１から画質を比較するための信号が、マイコンで選択されて画像比較部に送出される。
【０１０９】
また、画像の入力端子１−２ａから入力したアナログ画像信号は、ＰＬＬ回路８で作成されたクロックに同期して、ＡＤコンバータ２でデジタルデータに変換される。こうして得られたデジタル画像信号は、５−２のメモリ部Ｂに格納される前に３−２の入力系画像処理部２で画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。
また、入力系画像処理部２から画質を比較するための信号が、マイコンで選択されて画像比較部に送出される。
【０１１０】
４のメモリ制御部では、ＩＤＡＴＡ１からの信号を、入力同期信号（ＩＨＤ１、ＩＶＤ１）と入力系クロックＩＣＫ１に対応したタイミングで５−１のメモリ部Ａに画像データを格納するとともに、ＩＤＡＴＡ２からデジタルに変換された信号を、入力同期信号（ＩＨＤ２、ＩＶＤ２）と入力系クロックＩＣＫ２に対応したタイミングで５−２のメモリ部Ｂに画像データを格納する。
【０１１１】
本実施例では、このメモリ部Ａ、メモリ部Ｂの双方ともダブルバッファリング可能なメモリ領域を確保し、同期制御部のメモリ書き込み信号と読み出し信号（２０−ＷＥ−１、２０−ＷＥ−２、２０−ＲＥ−１、２０−ＲＥ−２）で書き込みメモリ領域および読み出しメモリ領域を切替え制御する。
【０１１２】
さらに、出力系のクロックＯＣＫと同期制御部からの水平同期信号ＯＨＤ、垂直同期信号ＯＶＤに同期して所定の画像の大きさ、表示位置の関係に合ったタイミングで２つの画像データを５−１と５−２のメモリ部から読み出して、６の出力系画像部にデータを転送する。
【０１１３】
６の画像処理部では、画質の調整や、画像の拡大変換などが行なわれる。最後に画像表示部にこれらの画像データと同期信号、クロックが伝送され画像表示が行なわれる。
【０１１４】
本実施例においては、１０−２の同期制御部において、出力として選択されたフレームレートにあわせて、出力の同期信号とメモリ制御信号を作成、選択切替えを行なう。ここには、入力の同期信号ＩＨＤ１、ＩＨＤ２およびＩＶＤ１、ＩＶＤ２と出力系のクロックＯＣＫが入力し、出力系の水平同期信号ＯＨＤ（２０−ｇ−１）、垂直同期信号ＯＶＤ（２０−ｈ−１）とメモリＡの書込みフィールドの制御信号ＷＥ―Ａ（２０−ＷＥ−１）と読み出しフィールド制御信号ＲＥ―Ａ（２０−ＲＥ−１）およびメモリＢの書込みフィールドの制御信号ＷＥ―Ｂ（２０−ＷＥ−２）と読み出しフィールド制御信号ＲＥ―Ｂ（２０−ＲＥ−２）を出力する。また、これらの制御をマイコンのバス１９−１によりコントロールする。
【０１１５】
また、本実施例においては、１０−３の画像比較部において、各入力系の画質の比較を行ない、マイコンが出力系と各入力系の画質制御を行なうための情報の出力を行なう。入力系画像処理部１および入力系画像処理部２から出力される画像信号から比較用に抽出された比較信号２０−ＲＥＦ−１、２０−ＲＥＦ−２から得られた比較情報の演算結果がマイコンバス１９−１を経由してマイコンに伝達される。
【０１１６】
本実施例において、マイコン部では各入力系の同期信号ＩＨＤ１、ＩＨＤ２、ＩＶＤ１、ＩＶＤ２が入力され、同期信号による各入力信号の動作タイミングの比較を行なうことに加えて、ＤＤＣ３やほかの通信経路、初期情報で与えられる表示部の特性や条件とも加味した比較を行ない、システムの動作タイミングを決定して同期制御部を制御するとともに、ＤＤＣ１、ＤＤＣ２を介して入力信号源の動作タイミングの制御も行なう。また、画質については、画像比較部から得られる各入力系の画質特性の比較結果に加えて、ＤＤＣ３や他の通信経路、初期情報等で与えられる表示部の特性や条件との比較を行ない、内部の各画像処理部（入力系画像処理部１、入力系画像処理部２、出力系画像処理部）を制御するとともに、ＤＤＣ１、ＤＤＣ２を介して入力信号源の画質制御を行なう。
【０１１７】
これにより、複数の入力系の様々なフォーマットと画質特性の入力画像を１画面上に合成してマルチ画面表示を行なう際に、各入力系と出力表示部の画質や動画の特性に応じて、システム全体の動作タイミングと画質が最適化される。
【０１１８】
図２２にこの同期制御部１０−２の回路構成例を示す。
図２２において、９０１はＯＣＫをカウントするＨカウンタであり、９０２はＯＨＤをカウントする第１のＶカウンタであり、９０４−１はＩＨＤ１をカウントする第２のＶカウンタである。９０４−２はＩＨＤ２をカウントする第３のＶカウンタである。
【０１１９】
９０３−１、９０３−２と９１０−１、９１０−２、９５７−１、９５７−２はＤ入力フリップフロップ（ＤＦＦ）であり、９０５、９０６、９０７−１、９０７−２はそれぞれのカウンタ出力をデコードして任意のパルスを作成する第１、第２、第３、第４のデコーダである。また、９０８、９０９−１、９０９−２は入力のパルスを切り換えて出力する第１（ＳＷ１）、第２（ＳＷ２−１）、第３（ＳＷ２−２）のスイッチである。また、９１１−１、９１１−２は論理を反転するインバータである。
【０１２０】
また、９１２−１、９１２−２がＩＨＤ１、ＩＨＤ２の、９１３−１、９１３−２がＩＶＤ１、ＩＶＤ２の、９１４がＯＣＫの入力端子であり、９１５がＯＨＤの、９１６がＯＶＤの、９１７−１、９１７−２がＲＥ−Ａ、ＲＥ−Ｂの、９１８−１、９１８−２がＷＥ−Ａ、ＷＥ−Ｂの出力端子である。また、９１９、９２０−１、９２０−２がマイコンの制御バスのうち、第１〜第３の各ＳＷを切り換える信号線の入力端子であり、９２１、９２２、９２３−１、９２３−２は第１〜第４のデコーダの値を設定するためのマイコンの制御バスの入力端子である。
【０１２１】
また、９２５、９２６、９２７−１、９２７−２は各カウンタのクロック入力端子であり、９３０、９３１、９３２−１、９３２−２は各カウンタのクロックのイネーブル端子であり、９３４、９３５、９３６−１、９３６−２は各カウンタの出力端子である。９５０はＨカウンタのリセット端子である。また、各カウンタの出力端子９３４、９３５、９３６−１、９３６−２は各デコーダの入力端子９５３、９５４、９５５−１、９５５−２、９５６−１、９５６−２、９３７−１、９３７−２にも接続しており、９３８、９３９、９４０−１、９４０−２は各デコーダの出力端子である。
【０１２２】
また、９２８−１、９２８−２、９２９−１、９２９−２、９５８−１、９５８−２は各ＤＦＦのクロック端子であり、９３３−１、９３３−２、９５９−１、９５９−２はクロックのイネーブル端子、９４１−１、９４１−２、９４２−１、９４２−２、９６０−１、９６０−２はＤ入力端子である。また、９４３−１、９４３−２、９４４−１、９４４−２、９６１−１、９６１−２はＤＦＦの出力端子であり、９５２−１、９５２−２は反転出力端子である。
【０１２３】
９４７、９４８−１、９４８−２は第１のスイッチ９０８の入力端子ＩＮ１、ＩＮ２−１、ＩＮ２−２であり、９４９は出力端子である。９６２−１、９４５−１、９４６−１は第２のスイッチ（ＳＷ２−１）９０９−１の入力端子ＩＮ３−１、ＩＮ４−１、ＩＮ５−１であり、９５１−１は出力端子である。９６２−２、９４５−２、９４６−２は第３のスイッチ（ＳＷ２−２）９０９−２の入力端子ＩＮ３−２、ＩＮ４−２、ＩＮ５−２であり、９５１−２は出力端子である。
【０１２４】
Ｈカウンタ９０１とデコーダ９０５でＯＣＫをカウント、デコードしてＯＨＤを作成し、端子９１５から出力するとともに、作成したＯＨＤを第１のＶカウンタ９０２とデコーダ９０６でカウント、デコードして第１のスイッチの入力端子９４７に結果を出力する。
【０１２５】
一方、入力したＩＶＤ１はＤＦＦ９０３−１を通過し、第１のスイッチの入力端子９４８−１に入力する。また、入力したＩＶＤ２はＤＦＦ９０３−２を通過し、第１のスイッチの入力端子９４８−２に入力する。入力端子９４７と９４８−１、９４８−２に入力した信号は、端子９１９のマイコンからの制御信号により動作モードによって選択、切り換えられて、どれか一つが端子９１６にＯＶＤとして出力される。
【０１２６】
また、ＤＦＦ９０３−１の出力はＤＦＦ９１０−１のイネーブル端子９３３−１にも入力し、端子９３３−１にＩＶＤ１が入力する度に極性が反転するメモリ書き込み信号ＷＥ―Ａを端子９１８−１に出力する。また、ＤＦＦ９０３−２の出力はＤＦＦ９１０−２のイネーブル端子９３３−２にも入力し、端子９３３−２にＩＶＤ２が入力する度に極性が反転するメモリ書き込み信号ＷＥ―Ｂを端子９１８−２に出力する。
【０１２７】
また、このメモリ書き込み信号ＷＥ―Ａとその反転論理信号とが、メモリ読み出し信号の候補信号として第２のスイッチ（ＳＷ２−１）９０９−１の入力端子９４５−１、９４６−１に入力する。さらにＩＨＤ１のカウンタ９０４−１出力とＩＨＤ２のカウンタ９０４−２出力とＯＨＤのカウンタ９０２出力の３者の値を、マイコンからの制御信号９２３−１で定まる関係でデコードしたデコーダ９０７−１の出力端子９４０−１からの信号も、メモリ読み出し信号の候補信号として第２のスイッチ（ＳＷ２−１）９０９−１の入力端子９６２−１に入力し、端子９２０−１のマイコンからの制御信号にしたがって、動作モードによってこの３入力のうち一つが選択される。この結果をＯＶＤのタイミングでＤＦＦ９５７−１でラッチを行ない、メモリ読み出し信号ＲＥ―Ａとして端子９１７−１から出力する。
【０１２８】
さらに、メモリ書き込み信号ＷＥ―Ｂとその反転論理信号とが、メモリ読み出し信号の候補信号として第３のスイッチ（ＳＷ２−２）９０９−２の入力端子９４５−２、９４６−２に入力する。さらにＩＨＤ１のカウンタ９０４−１出力とＩＨＤ２のカウンタ９０４−２出力とＯＨＤのカウンタ９０２の３者の値を、マイコンからの制御信号９２３−２で定まる関係でデコードしたデコーダ９０７−２の出力端子９４０−２からの信号も、メモリ読み出し信号の候補信号として第３のスイッチ（ＳＷ２−２）９０９−２の入力端子９６２−２に入力し、端子９２０−２のマイコンからの制御信号にしたがって、動作モードによってこの３入力のうち一つが選択される。この結果をＯＶＤのタイミングでＤＦＦ９５７−２でラッチを行ない、メモリ読み出し信号ＲＥ―Ｂとして端子９１７−２から出力する。
【０１２９】
この実施例における、入力信号の周波数に対する動作モードと各スイッチを切り換えて出力される信号との対応表を表３に示す。またその時のタイミングチャートは、前掲の図３と同様になる。
【０１３０】
【表３】

【０１３１】
表３には、２系統の入力信号の垂直同期信号（ＩＶＤ１、ＩＶＤ２）の周波数ｆＩＮ１、ｆＩＮ２の範囲に対して、出力の垂直周波数をいずれの入力信号に同期させるかどうかと、ダブルバッファリングするかどうか、およびその動作を実現するための図２１におけるＳＷ１、ＳＷ２−１、ＳＷ２−２の切換出力する信号を示している。
【０１３２】
また、図３においてＡ１、Ａ２、Ａ３、Ａ４、Ａ５はそれぞれ入力垂直周波数が１００Ｈｚ、８０Ｈｚ、７５Ｈｚ、６０Ｈｚ、５０Ｈｚのときの入力垂直同期信号ＩＶＤ（ＩＶＤ１やＩＶＤ２）であり、Ａ６、Ａ７は入力周波数が８０Ｈｚのときの出力垂直同期信号（ＯＶＤ）と出力水平同期信号（ＯＨＤ）である。Ａ８、Ａ９は入力周波数が７５Ｈｚのときの出力垂直同期信号（ＯＶＤ）と出力水平同期信号（ＯＨＤ）である。Ａ１０、Ａ１１は入力周波数が６０Ｈｚのときの出力垂直同期信号（ＯＶＤ）と出力水平同期信号（ＯＨＤ）である。Ａ１２、Ａ１３は入力周波数が５０Ｈｚのときと１００Ｈｚのときの出力垂直同期信号（ＯＶＤ）と出力水平同期信号（ＯＨＤ）である。
【０１３３】
本実施例では、使用頻度の高い６０Ｈｚから８０Ｈｚまでの垂直周波数の入力信号に対しては、出力の垂直同期信号ＯＶＤを入力の垂直同期信号ＩＶＤ１やＩＶＤ２に同期させるモードとして、動画に強い画像を表示させる。また、ＩＶＤ１とＩＶＤ２がともに使用頻度の高い６０Ｈｚから８０Ｈｚまでの垂直周波数の場合は、入力画像の性質をマイコンで判断したり（例えば、動画、静止画判別を、図２１の１０−３の画像比較部で行なう）、ユーザーの設定で選択したり、表示画面上での各入力画像の表示面積の割合に応じたり、画面上に複数のウインドウ画面が開いているときに、最も前面側の画面を選択するなどで、２系統のうちいずれの入力を優先して同期を合わせるかを選択している。
【０１３４】
したがって、６０Ｈｚから８０Ｈｚまでの垂直周波数の入力信号に対応しては、ダブルバッファリングを用いる必要はなく（用いてもかまわない）、入力の垂直同期と同期させる方法で動画に対して追い越し、フレームの二重化、欠落のない画質を実現している。ＩＶＤ１と同期を取る場合（表３の（４）、（５）、（６）、（９））、ＳＷ１はＩＮ２−１側、同期を合わせる系統のスイッチＳＷ２−１はＩＮ５−１を選択する。ＩＶＤ２と同期を取る場合（表３の（２）、（７）、（８）、（１１））、ＳＷ１はＩＮ２−２側、同期を合わせる系統のスイッチＳＷ２−２はＩＮ５−２を選択する。
【０１３５】
また、入力の垂直周波数が６０Ｈｚ未満の場合（ＩＶＤ１にとっては表３の（１）〜（３）、ＩＶＤ２にとっては（１）、（４）、（１０））は、フリッカ防止のため、ＳＷ１をＩＮ１側としてダブルバッファリングによる動画質の改善を行ない、出力は８０Ｈｚ一定で出力して、入力に対しては非同期とする。入力の垂直周波数が出力の周波数より低い場合は、書込みメモリ領域と反対のメモリ領域を読み出しフィールドとすればメモリ読み出し走査を書込み走査が追い越すことはないので、ＳＷ２（ＳＷ２−１もしくはＳＷ２−２）をＩＮ４（ＩＮ４−１もしくはＩＮ４−２）側としている。
【０１３６】
一方、入力の垂直周波数ＩＶＤ（ＩＶＤ１、ＩＶＤ２）が８０Ｈｚ以上（ＩＶＤ１にとっては表３の（１０）〜（１２）、ＩＶＤ２にとっては（３）、（９）、（１２））では、出力系の動作スピードを抑えるために、ＳＷ１をＩＮ１側としてダブルバッファリングによる動画質の改善を行ない、出力は８０Ｈｚ一定で出力して、入力に対しては非同期とする。入力の垂直周波数が出力の周波数より高い場合は、書込みメモリ領域と反対のメモリ領域を読み出しフィールドとしても、メモリ読み出し走査を書込み走査が追い越すことがあるので、ＳＷ２（ＳＷ２−１もしくはＳＷ２−２）をＩＮ３（ＩＮ３−１もしくはＩＮ３−２）側として、入力のＩＶＤ１、ＩＶＤ２と出力のＯＶＤの関係から追い越しが生じないタイミングでメモリ読み出し信号を出力する。
【０１３７】
また、ＩＶＤ１とＩＶＤ２がともに使用頻度の高い６０Ｈｚから８０Ｈｚまでの垂直周波数の場合に、出力と同期しないモードに選択された系では、出力系と比べて入力の垂直周波数が低い場合は、書込みメモリ領域と反対のメモリ領域を読み出しフィールドとすればメモリ読み出し走査を書込み走査が追い越すことはないので、ＳＷ２（ＳＷ２−１もしくはＳＷ２−２）をＩＮ４（ＩＮ４−１もしくはＩＮ４−２）側とする。逆に、出力系と比べて入力の垂直周波数が高い場合は、書込みメモリ領域と反対のメモリ領域を読み出しフィールドとしてもメモリ読み出し走査を書込み走査が追い越すことがあるので、ＳＷ２（ＳＷ２−１もしくはＳＷ２−２）をＩＮ３（ＩＮ３−１もしくはＩＮ３−２）側として、入力のＩＶＤ１、ＩＶＤ２と出力のＯＶＤの関係から追い越しが生じないタイミングでメモリ読み出し信号を出力する。
【０１３８】
このとき、図２１の発振器ＯＳＣ１２の周波数は、出力系の最高垂直周波数であるＸＧＡ８０Ｈｚの時のクロック周波数にあわせて設計される（例えば８７ＭＨｚ、１フィールド＝１Ｖ期間＝１２．５ｍＳ、１Ｖ＝（７６８＋α）Ｈ＝８０８Ｈとして１Ｈ期間＝１５．５μＳ、１Ｈ＝（１０２４＋α）ＣＬＫ＝１３４４ＣＬＫとして１ＣＬＫ＝１１．５ｎＳ）。
【０１３９】
図３において、Ａ２の８０ＨｚのＩＶＤが入力した場合、その出力ＯＶＤ＝ＩＶＤとなり、その間のＩＨＤは７６８＋α＝８０８本に設定される。
【０１４０】
また、Ａ３、Ａ４の７５Ｈｚ、６０ＨｚのＩＨＤが入力した場合、対応するＯＨＤであるＡ８、Ａ９はＩＨＤと同周期になり、また、その間のＯＣＫおよびＯＨＤの周期は一定に保たれるため、ＯＶＤ間のＯＨＤ数が比例して増加する。この７６８＋α＝８０８本を越える分の期間についてはブランキング期間が増加すると考えて表示部７を駆動している。
【０１４１】
一方、入力ＩＨＤが１００ＨｚのＡ１や５０ＨｚのＡ５の場合は、入力と非同期に出力の垂直周波数を設定するため、Ａ１２のＯＶＤ、Ａ１３のＯＨＤに示すように８０Ｈｚの時と同じＯＶＤ、ＯＨＤ周期でかつ、入力と非同期に自走させている。
【０１４２】
図２３〜図２６を用いて、具体的な動作例を示す。図２３〜図２６において、（ａ）は入力系統１の垂直同期信号ＩＶＤ１であり、（ｂ）は図２２の回路で作成したメモリＡの書き込み信号ＷＥ−Ａであり、（ｃ）は入力系統２の垂直同期信号ＩＶＤ２であり、（ｄ）は図２２の回路で作成したメモリＢの書き込み信号ＷＥ−Ｂであり、（ｅ）は図２２の回路で作成した出力の垂直同期信号ＯＶＤであり、（ｆ）は図２２の回路で作成したメモリＡの読み出し信号ＲＥ−Ａであり、（ｇ）は図２２の回路で作成したメモリＢの読み出し信号ＲＥ−Ｂである。また、Ｔａ１からＴａ９は出力の垂直同期信号のＬＯＷレベルからＨＩＧＨレベルへの立ち上がりのタイミングを示しており、図２２の回路はこのタイミングでＷＥ−ＡおよびＷＥ−Ｂの信号極性を保持することで、ＲＥ−ＡおよびＲＥ−Ｂの信号極性を決定している。
【０１４３】
まず、図２３は本実施例での最適化が行なわれる前の状態を示している。例えば、電源投入時や入力系統１と２（ＰＣ１入力とＰＣ２入力）からの信号が伝送される直前である。まず、本画像表示装置の画像表示部として動作範囲が５０Ｈｚから８５Ｈｚの範囲にあり、かつ推奨される動作タイミングが７５Ｈｚの垂直周波数の表示部を接続したとすると、出力としてＯＶＤは、まず７５Ｈｚに設定されている。また、この直後に、ＩＶＤ１として、５０Ｈｚの垂直周波数の信号とＩＶＤ２として６０Ｈｚの垂直周波数の信号がそれぞれ入力されたときを示している。この状態では、まだ本回路で最適化は行なわれておらず、それぞれの周波数に応じてメモリが駆動されて、ダブルバッファによる表示が行なわれている。
【０１４４】
次に、図２４は第一段階として入力系統２の６０Ｈｚを動画表示上優先すると判断した場合の動作を示している。この選択としては、例えば図２１のマイコンに入力する同期信号ＩＨＤ１、ＩＨＤ２、ＩＶＤ１、ＩＶＤ２からマイコン部が２系統の入力信号の同期判別を行ない、解像度と垂直周波数を判定した結果を表３のように、マイコン部内に持つテーブルを参照して表３の（２）の動作を選択する。あるいは、図２１の画像比較部１０−３において、ＩＶＤ２の系統がＮＴＳＣなどのＴＶ系のインターレース信号をＰＣ用にノンインターレース化した動画であり、ＩＶＤ１の系統が静止画であるという判別を行なった場合も同様の決定がされる。図２２のＳＷ１、ＳＷ２−１、ＳＷ２−２はそれぞれＩＮ２−２、ＩＮ４−１、ＩＮ５−２が選択される。これにより、図２４の（ｅ）に示すように、出力の垂直同期信号ＯＶＤはＩＶＤ２と同期が合わせ込まれる。これにより、ＩＶＤ２の系の動画質は確保され、ダブルバッファリングの欠点であるフレームの二重化やフレームの抜けが発生しないスムーズな画面が実現される。また、ＩＶＤ１の系は５０Ｈｚから６０Ｈｚに変換されるため表示部においてフリッカによる画質劣化を避けることができている。
【０１４５】
さらに、図２５に第二段階として、ＩＶＤ１の入力系統も動画の映像ソースを送出してきたことを図２１の画像比較部１０−３で検出して、マイコン部がＩＶＤ１の入力系の動画質を改善すべきと判断した場合や、システムの設定で常に動画質を各系統とも最善の状態に設定するようにマイコン部のソフトウエアが設計されている場合の例を示す。図２１のマイコン部９はＤＤＣ１を介してＩＶＤ１の入力信号源に対して、垂直周波数を５０Ｈｚから６０Ｈｚに変更するよう要求し、ＩＶＤ１の入力信号源は垂直周波数を６０Ｈｚに設定を変更する。これにより、ＩＶＤ１はＩＶＤ２やＯＶＤとは位相は一致していないが、周波数は一致するため、ダブルバッファリングをしていても、フレームの二重化やフレームの抜けが発生しないスムーズな画面が実現される。これにより、２系統とも動画質の最適化された表示装置が実現される。
【０１４６】
さらに、図２６に第三段階として、画像表示部を変更した場合を示す。例えば、従来リア型のプロジェクションディスプレイを用いていたシステムをプラズマディスプレイに置き換えたり、古い型のディスプレイを新しい型に置き換えたりして、動作範囲が５０Ｈｚから８５Ｈｚまで可変できるタイプのディスプレイから、動作範囲が７０Ｈｚから１００Ｈｚのディスプレイに変更した場合が考えられる。
【０１４７】
このとき、図２１のシステムのマイコン部はＤＤＣ３を介して新たに接続されたディスプレイの動作範囲から、６０Ｈｚでは動作しないものであることを検知して、出力系の動作周波数を７０Ｈｚ以上に変更しようとする。また、マイコン部は、ＤＤＣや入力画質の情報から、特にＩＶＤ１の系よりもＩＶＤ２の系の動画質を優先させるべきと判断する。そこで、本実施例のマイコン部は、もとのＩＶＤ２の垂直周波数の周期（画面の更新周期）に近く、また周期の比が整数対整数の比になるような新しい垂直周波数の候補を出力可能な周波数の範囲から選択するとともに（例えば、７５Ｈｚを選択する。もとの６０Ｈｚとの周期の比はＴ（６０Ｈｚ）：Ｔ（７５Ｈｚ）＝５：４）、ＩＶＤ２系のＤＤＣ通信を介してＩＶＤ２の系が６０Ｈｚの次に最適な周波数としてその垂直周波数で動作可能かを調べる。ＩＶＤ２側が動作可能であれば、新しく選択された垂直周波数７５ＨｚにＩＶＤ２の系の動作周波数が設定されるとともに、画像表示部の垂直周波数も、ＩＶＤ２の垂直同期信号に同期した７５Ｈｚに設定される。再び、図２２のＳＷ１、ＳＷ２−１、ＳＷ２−２はそれぞれＩＮ２−２、ＩＮ４−１、ＩＮ５−２が選択される。これにより、図２６に示すように、出力の垂直同期信号ＯＶＤはＩＶＤ２と同期が合わせ込まれる。また、これに伴ない、ＩＶＤ１の系も動画質を良くするために、ＤＤＣ１を介して７５Ｈｚに動作周波数を設定し直される。これにより、入力系、出力系ともに７５Ｈｚに動作を変更される。
【０１４８】
実施例の中で述べたように、６０〜８０Ｈｚという周波数は、現行のＰＣやＷＳ（ワークステーション）やＤＴＶ（デジタルテレビ）等、最も広く普及している周波数帯である一方、ＴＶからの動画の映像ソースもＮＴＳＣが６０Ｈｚのため、この範囲に入ってくるので使用頻度が非常に高く、動画を最優先させる意味は高い。
【０１４９】
一方、５０Ｈｚなど、低い周波数のフリッカ現象は、動画、静止画に関らず非常に見づらい画質劣化となる点から、ダブルバッファリングのような簡易的に動画に強い方式をとる方法で、フリッカ防止と動画画質向上を両立させている。
【０１５０】
また、１００Ｈｚのように高い垂直周波数の信号に関しては、１００ＭＨｚを超える動作速度が回路的な負担が大きいことを重視し、ダブルバッファリングのような簡易的に動画に強い方式をとる方法で、コスト削減と安定動作を動画画質向上と両立させている。特に液晶やＰＤＰなどの表示素子は駆動電圧が１０数Ｖから数十Ｖという高電圧が必要とされるため、１画素あたりの速度が高速化すると、映像信号系やドライバ回路が非常に高い帯域やスルーレートが必要とされる。現状においても、こうした高い速度の駆動に対しては追従できない部分を、複数に分割駆動しているが、更なる出力系の高速化は高速な部品への変更、新規部品の開発、分割数の変更などの回路変更によるコストアップばかりでなく、回路の動作マージンを狭くし、安定的な動作を困難にする要因となる。また、この問題はＳＸＧＡやＵＸＧＡといった、現状よりも更に数倍画素数の多い表示素子などを駆動する場合に、特に重要になる。将来の高画素化のためにも、コスト削減と安定動作が動画画質向上と両立できる点が重要になってくる。
【０１５１】
さらに、このような垂直周波数の最適化を図る際に、出力の垂直同期が完全に一致できるのは、複数の系統のうち一つしかないため、複数系統の入力画像のどれを優先して垂直同期を一致させて動画質を確保するかの選択を可能にしたことで、複数系統のなかで動画質を重視する入力系統が、アプリケーションソフトや番組などにより変化した場合も、安価でありながら、柔軟に対応できるシステムが構築できる。
【０１５２】
また、選択された出力同期周波数に対して、同期していない入力系統に対して、ＤＤＣ等を介して入力信号源に対して入力周波数の変更を要求し、出力周波数と一致した周波数に変更することにより、複数画面の入力系とも動画質が最適に表示されるため、デジタルＴＶやＰＣのグラフィックゲームソフト、デジタルビデオ等、さまざまな動画ソースが表示されるマルチ画面の表示装置において、安価でありながら、動画質を十分満たせる機器を提供できる。
【０１５３】
また、画像表示部が異なるタイプのディスプレイに変わったことにより（例えばリア型のプロジェクションディスプレイからプラズマディスプレイなど）、対応可能な動作周波数の帯域が変化した場合も、ＤＤＣやその他の通信を介して得られる画像表示部の特性の情報を受けて、内部の出力周波数の選択範囲や選択方法を変更するのに加えて、ＤＤＣを介して複数の入力信号系に要求する内容も変更をかける構成にしたことで、安価でありながら、将来的なシステムの変更やシステムの拡張に対しても柔軟で、かつ動画質の最適な機器が実現できる。
【０１５４】
本実施例では、複数の入力に接続される機器からの通信手段として、ＤＤＣ（ＤＤＣ１、ＤＤＣ２）を、また出力する画像表示装置との通信手段としてＤＤＣ（ＤＤＣ３）を示しているが、これはＶＥＳＡの標準（現在ＤＤＣｖｅｒ．３．０ １９９７．１２．１５発行）が、現在ディスプレイの情報をＰＣに通信する手段として最も普及しているため、例示してあるだけであり、ＵＳＢやＩＥＥＥ１３９４、従来のシリアル通信、パラレル通信手段など画像処理機器間で情報を通信できる手段であれば任意のものでよい。特にＶＥＳＡの標準に関しては、逐次改定されているが、現在のところ、本発明のような複数のホスト機器（信号発生器やＰＣ）と表示機器の接続は前提とされておらず、アドレス間の調停などの観念もない。また、通信時期もホスト（ＰＣ）側の起動時に限られているため、このままでは本発明に利用できない。本実施例では、通信手段の実現方法の例として、通信線の形態をＤＤＣと同じＩ^２Ｃの２線式シリアルバスを３系統ＤＤＣ１，ＤＤＣ２，ＤＤＣ３用意して、データ形式（フォーマット）もＤＤＣの用いている標準ＥＤＩＤ（現在ＥＤＩＤｖｅｒ．３．０ １９９７．１１．１３発行）などに準じた形式にしている。これにより、複数の入力機器はホストとして、本実施例の画像処理装置をディスプレイとして扱いＤＤＣ情報を通信する。また、本実施例の画像処理装置は、接続される表示装置には、自身がホストとして表示装置をディスプレイとして扱い、ＤＤＣ情報を通信する。これらの複数の入力機器と表示装置のアドレス間の調停やホスト役の切替えは、本来のＤＤＣでは規定されていないので、本実施例の図２１のマイコン９が制御する。また、ホストの起動時のみではなく、機器の接続切替え時にも通信を行なえるような検出と制御も、ＤＤＣでは規定されていないので、本実施例の図２１のマイコン９で対応する。このようにして、本発明を実現している。他の実施例においても同様である。
【０１５５】
ここでは、使用頻度の高い垂直周波数帯域を同期を一致させ、それ以外の周波数をダブルバッファリングさせたが、ダブルバッファリングは、メモリ領域を倍必要とすること、またそのための制御回路部分が必要となるため、入力系統数が多くなると高価になるため、機能として省くことも考えられる。特定の垂直周波数帯域のみ同期を一致させる方法やダブルブァッファする方法をとる一方で、その帯域以外の使用頻度は低いと判断し、動画質は改善しない単なる非同期な動作に切り換えることを行ない、複数の入力系のうち動画を優先する系統のみ選択切り替えて動画質を確保する方法も安価な製品を提供する意味で本実施例の一つの形態である。
【０１５６】
また、本実施例では、入力信号の垂直周波数により、出力系を入力系と同期させるか非同期とするかを選択したが、本実施形態は複数の入力系の動作モードや画質特性から最適な出力系の動作モードや画質特性を選択する回路を有すること、および表示部を含む出力系の動作モードや画質特性と複数の入力系の動作モードや画質特性から、システム全体の動作モードや画質特性を決定する回路を有すること、またその決定にしたがって任意の入力系の動作モードや画質特性の変更を要求する回路を有することが特徴であり、切り換える基準は入力信号の垂直周波数以外にも、入力信号のフォーマットの他の項目でや、入力画像から抽出した画像情報、入力画像の信号の内容、システムの動作モード、画面の表示割合や配置条件、ユーザー設定、省電力モードなどによる場合も含んでいる。
【０１５７】
また、切り替える対象として、本実施例は動画質に着目して垂直周波数を例示したが、他の画質特性に対しても、入力信号のフォーマットの他の項目、例えば解像度や画像の表示位置、画像の大きさ、色相、色度、ホワイトバランス、明るさ（ブライト）、明暗（コントラスト）、階調性（ガンマ特性）、ダイナミックレンジ等に関しても、同様である。
第４の実施例において、この例の一つとして階調性の例を示す。
【０１５８】
（実施例４）
第３の実施例と同じ図２１を用いて、第４の実施例を示す。ここで、図２１における各部の構成および動作は第３の実施例と同じである。
本実施例においては、１０−３の画像比較部において、各入力系の画質の比較を行ない、マイコンが出力系と各入力系の画質制御を行なうための情報の出力を行なう。入力系画像処理部１および入力系画像処理部２から出力される画像信号から比較用に抽出された比較信号２０−ＲＥＦ−１、２０−ＲＥＦ−２から得られた比較情報の演算結果がマイコンバス１９−１を経由してマイコンに伝達される。
【０１５９】
本実施例において、画像比較部から得られる各入力系の画質特性の比較結果に加えて、ＤＤＣ３やほかの通信経路、初期情報等で与えられる表示部の特性や条件との比較を行ない、内部の各画像処理部（入力系画像処理部１、入力系画像処理部２、出力系画像処理部）を制御するとともに、ＤＤＣ１、ＤＤＣ２を介して入力信号源の画質制御を行なう。
【０１６０】
ここで、本実施例での画質の主要な調整部は出力系画像処理部６に存在し、入力画像処理部３−１、３−２の画質調整部は補助的に存在する。これは、画像のビット誤差の増大を避けるためであり、画質を優先する系は入力の画像処理部の画質調整部をバイパスする構成として、出力系の調整部のみにより、画像表示部に適した特性に変換される。また、もう一方の系は、補助的に入力画像処理部の画質調整も行ない、優先した系と同様の画質になるように調整される。あるいは、優先しない方の系は、入力画像処理部での画質調整を行なうかわりに、ＤＤＣを介して入力信号源に、入力信号の画質を変更する要求を出すことで、優先した系と同様の画質になるように調整される。
【０１６１】
これにより、複数の入力系の様々な画質特性の入力画像を１画面上に合成してマルチ画面表示を行なう際に、各入力系と出力表示部の画質特性に応じて、システム全体の画質が最適化される。
【０１６２】
図２７から図２９を用いて、本実施例の動作を説明する。
図２７は、本実施例による画質の最適化が行なわれる第一段階の状態を示している。このとき、表示部の表示特性は図１５の１５−１である。図２７において、１６−１Ａ、１６−１Ｂは２系統の入力ＩＤＡＴＡ１およびＩＤＡＴＡ２から入力する信号レベルを示し、１６−３Ａ、１６−３Ｂは出力画像処理部６の通過後の各信号レベルをあらわす。また、１６−４Ａ、１６−４Ｂはこのときの表示部の輝度レベルを示す。
【０１６３】
第一段階として、マイコン部は、入力系画像処理部１（３−１）と入力系画像処理部２（３−２）からの画質情報（２０−ＲＥＦ−１、２０−ＲＥＦ−２）を比較して得られた画像比較部（１０−３）の結果と、ＤＤＣ３経由や、あらかじめマイコン部付随のメモリ上に記憶されたテーブル等から得られる画像表示部の入出力特性から、画質を優先する入力系を決定する。ここでは、入力系２（ＩＤＡＴＡ２）を優先させると判断している。ここで、従来例と異なり、優先する系の入力信号の表示部に対する特性の変換は、入力系の画質処理部ではなく出力系の画質処理部で一括して行なわれる。変換係数は、あらかじめマイコン上で入力系２の特性と出力系の特性を合成して出力系画像処理部に適用することにより、デジタル処理の通過回数を半分にして、ビット誤差を少なくしている。また、このとき入力系１の画像に対しても同じ合成した変換係数が適用されるため、１６−３Ａのように、入力系１の画質の最適化は行なわれていない。
【０１６４】
次に、第２段階として、マイコン部は優先しない入力１の系に対しても、画質の最適化を行なった様子を図２８に示す。図２８において、１６−１Ａ、１６−１Ｂは２系統の入力ＩＤＡＴＡ１およびＩＤＡＴＡ２から入力する各信号レベルを示し、１６−２Ａ、１６−２Ｂは入力画像処理部１（３−１）と入力系画像処理部２（３−２）の通過後の各信号レベルを示す。１６−３Ａ、１６−３Ｂは出力画像処理部６の通過後の各信号レベルをあらわす。また、１６−４Ａ、１６−４Ｂは、このときの表示部の輝度レベルを示す。
【０１６５】
第一段階で調整されたＩＤＡＴＡ２の系（１６−１Ｂ〜１６−４Ｂ）に対して、第二段階ではＩＤＡＴＡ１の系を調整する。このとき、出力画像処理部６の変換特性は入力２（ＩＤＡＴＡ２）で決定されているので、この特性に対する、入力１（ＩＤＡＴＡ１）の入力補正の差分を入力画像処理部１（３−１）に適用する。この結果、入力画像処理部１（３−１）通過後の信号レベル１６−２Ａは、入力画像処理部２（３−２）通過後の信号レベル１６−２Ｂにほぼ等しくなり、出力画像処理部上では、１６−３Ｂとほぼ同じ信号レベル１６−３Ａで出力され、また、１６−４Ｂとほぼ同じ輝度レベル１６−４Ａで表示が行なわれる。
このように、優先しない系に対しては、ビット誤差は大きくなるものの、優先した系と同様の特性に調整を行なうことができる。
【０１６６】
さらに、第三段階として、図１５の１５−２の特性のものに画像表示部７を変更した場合を図２９に示す。図２９において、１６−１Ａ、１６−１Ｂは２系統の入力ＩＤＡＴＡ１およびＩＤＡＴＡ２から入力する各信号レベルを示し、１６−３Ａ、１６−３Ｂは出力画像処理部６の通過後の各信号レベルをあらわす。また、１６−４Ａ、１６−４Ｂは、このときの表示部の輝度レベルを示す。
【０１６７】
画像表示部の変更に伴ない、マイコン部は、ＤＤＣ３経由や、あらかじめマイコン部付随のメモリ上に記憶されたテーブル等から得られる変更後の画像表示部の出力特性を読み込み直す。この情報と、各入力系の画質情報から画質を優先する入力系を再度決定する。
【０１６８】
ここでは、再び入力２（ＩＤＡＴＡ２）を優先すると判断したとする。変換係数は、マイコン上で入力系２の特性と新しい出力系の特性を合成して出力系画像処理部に適用され、１６−３Ｂが出力される。この結果、画像表示部の表示特性に最適化が行なわれた輝度レベルが選られる（１６−４Ｂ）。また、第三段階では、さらに、入力系１に対しても画質のビット誤差を少なくするため、第二段階のような入力系１に対しての入力信号処理部での変換を行なわず、ＤＤＣ１を介して入力信号源１に対して、信号振幅とレベルを入力信号源２に一致させるように要求を出して、１６−１Ａのように入力系１の入力信号の特性を、１６−１Ｂの入力系２の入力信号の特性に等しくなるようにする。入力信号の段階で二つの入力系の信号レベルを一致させることにより、両方の系ともデジタル処理の通過回数を半分にして、ビット誤差を少なくしている。
【０１６９】
以上に述べたように、画像比較部から得られる各入力系の画質特性の比較結果に加えて、ＤＤＣや他の通信経路、初期情報等で与えられる表示部の特性や条件との比較を行ない、内部の各画像処理部（入力系画像処理部１、入力系画像処理部２、出力系画像処理部）を制御するとともに、ＤＤＣなどの通信手段を介して入力信号源の画質制御を行なうことにより、複数の入力信号を一つの画面に表示するマルチ画面表示においても、安価で簡単な回路構成でありながら、優先する系の高画質表示を実現するとともに、他の系の画質も一定の水準を満たすシステムが実現できる。
【０１７０】
本実施例においては、簡単化のため、グレースケール信号を用いて、画質として信号のＤＣレベルと振幅の最適化を行なう例を述べたが、実際には、表示素子の特性を補正するガンマ補正や、ＣＲＴ用に映像信号に掛けられているガンマ補正をキャンセルする逆ガンマ補正などの非線型な補正に対しても同様に適用できる。また、赤、青、緑毎にこれらの特性が異なることにより生じるホワイトバランスのずれ、色の特性についても、本実施例を適用することにより、優先する入力系を選択して、出力系の特性と合わせて、各色のバランスを合わせ込み、他の系は補助的な手段を用いて、あるいは入力信号源に制御信号を送ることにより一定の水準を満たすように調整してシステムの最適化を図ることができるのは同様である。色毎の特性がばらつく原因としては、赤、青、緑毎に異なる液晶パネルを用いる３板式のプロジェクタなどに見られるような各色ごとの液晶素子のガンマ特性のばらつきや、色を光学系で３原色に分解するための各光学素子の色毎の特性のばらつき、バックライトやＬＥＤ、ランプなどの発光体の特性、各色ごとの信号処理系のばらつきなどがある。
【０１７１】
特に、信号処理系のばらつきは、各信号源やその信号源に信号データが送られてくる以前の処理系でも意外と大きいことがあり、これがその装置特有の色味になっていたりすることも少なくない。これは、ディスプレイとして、ある色を強くした方が、鮮やかにみえるというメーカーの故意の調整であったり、製造上での各色での信号処理系の調整工数を減らしてコスト削減を行なうため省略されたためのばらつきであったりする。
【０１７２】
さらに、こうした故意の調整や工数削減によるばらつきなどは色だけに限られることではない。特にＰＣのグラフィック画面やデジタルテレビ、通信を介して受信されたテレビ会議の映像、インターネットを経由してきた画像情報、テレビゲームのグラフィック画像、ＵＳＢやＩＥＥＥ１３９４を介して受信したデジタルビデオカメラの映像など信号源や伝送形態の種類の多様化に伴ない、機器間のこうした特性差は広がりつつある。また、解像度や画面のリフレッシュレートなどの表示動作の差も多様化している。一方、表示装置はこれらの多様な入力ソースを同じ画面で表示する方向に動いており、こうした意味で本実施形態の有効性も広がっている。
【０１７３】
第３および第４の実施例においては、複数の入力信号源としてＰＣを２系統接続した例を挙げたが、第５の実施例としてはこうした多様化した機器間での適用例を示している。
【０１７４】
（実施例５）
第５の実施例として多様化した機器間での適用例として、ＰＣ（パーソナルコンピュータ）上に画像処理の入出力基板を備えて、表示装置を表示させるシステムの例を図３０に示す。入力としては、画像処理基板に直接他のＰＣ等を接続する２系統のデジタル入力の他に、ＰＣ本体のＣＰＵで実行されるアプリケーションにより描画されるグラフィック画像および、通信ＩＦを介して受信されるＴＶ会議などの画像情報、ＩＥＥＥ１３９４を介して入力されるＤＶＤやデジタルビデオ、デジタルテレビ等の信号が扱える。また、出力信号は、画像処理基板に直接接続する表示装置の他に、ＩＥＥＥ１３９４を介して外部のデジタルテレビやビデオ記録用のサーバーなどに送ることができる。
【０１７５】
図３０において、９−１はＰＣのＣＰＵ（中央演算処理部）であり、９−２はチップセットと呼ばれるＣＰＵ周辺のメモリや周辺機器の制御するバスを制御するメモリ・バスコントローラであり、９−３はＰＣ本体のメインメモリである。９−４はＰＣの通信インターフェース部であり、端子１−ｔを介して、外部の通信線に接続される。１９−２、１９−３はこのＰＣのシステム制御用バスであり、１９−４はグラフィック部の制御用のバスである。２５の一点鎖線で囲んだ領域が画像処理基板であり、ＰＣ本体とは端子１−４を介して、グラフィック制御バス１９−４に接続される。
【０１７６】
１−１ａは１系統目の入力としてのｑビットのデジタルの画像信号（ＩＤＡＴＡ１）の入力端子である。１−１ｂは入力信号の水平同期信号（ＩＨＤ１）入力端子であり、１−１ｃは入力信号の垂直同期信号（ＩＶＤ１）入力端子である。１−１ｄは画像信号のクロック（ＩＣＫ１）入力端子であり、１−１ｅはＤＤＣ信号（ＤＤＣ１）の入出力端子である。２０−１ａ−１、２０−１ａ−２は各部へｎビットのデジタルの画像信号を伝送するデータバスである。また、２０−１ｂｃｄはＩＨＤ１、ＩＶＤ１、ＩＣＫ１信号線群である。２０−１ｅはＤＤＣ１の信号線である。
【０１７７】
１−２ａは２系統目の入力としてのｎビットのデジタル画像信号（ＩＤＡＴＡ２）の入力端子である。１−２ｂは入力信号の水平同期信号（ＩＨＤ２）入力端子であり、１−２ｃは入力信号の垂直同期信号（ＩＶＤ２）入力端子である。１−２ｄは画像信号のクロック（ＩＣＫ２）入力端子であり、１−２ｅはＤＤＣ信号（ＤＤＣ２）の入出力端子である。２０−２ａ−１、２０−２ａ−２は各部へｎビットのデジタルの画像信号を伝送するデータバスである。また、２０−２ｂｃｄはＩＨＤ２、ＩＶＤ２、ＩＣＫ２信号線群である。２０−２ｅはＤＤＣ２の信号線である。
【０１７８】
３−１は入力系１の画像処理部Ａであり、３−２は入力系２の画像処理部Ｂである。
【０１７９】
１−３は、３系統目の入力かつ外部出力として機能するＩＥＥＥ１３９４の入出力端子である。２３はＩＥＥＥ１３９４の処理ブロックであり、２４はＩＥＥＥ１３９４信号を内部で扱う映像信号と同期信号に変換および逆変換するためのエンコーダ兼デコーダである。また、３−３は入力したＩＥＥＥ１３９４画像の画像処理部Ｃであり、６−３はＩＥＥＥ１３９４信号として出力する前の出力系の画像処理部Ｂである。
【０１８０】
２０−３はＩＥＥＥ１３９４の信号線であり、２０−３ａ−１は変換後のｒビットのデジタル画像信号である。また、２０−３ｂｃｄは、ＩＥＥＥ１３９４信号から再生された同期信号、ＣＬＫなどの信号線群である。
【０１８１】
また、４系統目の入力として１−４の端子を介して、１９−４のグラフィック制御用バスからＰＣのアプリケーションプログラムにより生成されるグラフィック情報と、外部機器から通信線を介してＰＣに入力される画像情報が入力される。９−６はこれらの情報からグラフィックデータを出力するグラフィック生成・制御部Ｄであり、２０−４ａ−１がｖビットのグラフィックデータの信号線群である。また、２０−４ｂｃｄはこのグラフィック画像の同期信号とクロックの信号線群である。また、１９−５は端子１−４を介して外部バス１９−４に接続されるグラフィック制御用の内部バスであり、この画像処理ボードの全体の制御はこのバスを介して、ＰＣ本体のＣＰＵとグラフィック生成・制御部が分担して行なう。
【０１８２】
４は３つの入力画像処理部３−１、３−２、３−３とグラフィック生成・制御部９−６のあわせて４系統から入力した画像信号を、一旦メモリに記憶し、マルチ画面として出力するために、画像を合成して、出力系の画像処理部に出力する制御を行なうメモリ制御部である。５−１、５−２、５−３、５−４は入力系１、入力系２、入力系３およびグラフィック生成部にそれぞれ対応したフレームメモリ（メモリＡ、メモリＢ、メモリＣ、メモリＤ）である。２１−１、２１−２、２１−３、２１−４はそれぞれメモリＡ、Ｂ、Ｃ、Ｄの制御バスであり、２２−１、２２−２、２２−３、２２−４はそれぞれメモリＡ、Ｂ、Ｃ、Ｄのデータバスである。
６−１は出力系の画像処理部Ａであり、７は液晶やプラズマディスプレイ、ＣＲＴなどの画像表示部である。
【０１８３】
１−ｆは画像表示部のｋビットのデジタルデータ（ＯＤＡＴＡ）の画像表示部の入力端子であり、１−ｇは出力信号の水平同期信号（ＯＨＤ）の画像表示部の入力端子であり、１−ｈは出力信号の垂直同期信号（ＯＶＤ）の画像表示部の入力端子である。１−ｉは出力画像信号のクロック（ＯＣＫ）の画像表示部の入力端子である。２０−ｆ−１、２０−ｆ−２、２０−ｆ−３はｋビットのデジタルの画像データ（ＯＤＡＴＡ）の信号線である。また、２０−ｇ−２、２０−ｈ−２、２０−ｉ−２は、外部表示装置への水平同期信号、垂直同期信号、クロックの各信号線である。また、１−ｓは、画像表示部に対するＤＤＣ信号（ＤＤＣ３）の入出力端子であり、２０−ｓ−１、２０−ｓ−２は、このＤＤＣ３の信号線である。
【０１８４】
１２は発振部であり、出力系のクロック（ＯＣＫ）を発生する。２０−ｉ−１はＯＣＫの信号線である。発振部１２は水晶などの発振回路やＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路などで構成される。
【０１８５】
１０−４が内部および外部の同期制御部であり、２０−ＷＥはメモリＡ〜Ｄの書込みフィールドの制御信号群、２０−ＲＥはメモリＡ〜Ｄの読み出しフィールド制御信号群である。２０−ｇｈｉは出力系の水平同期信号、垂直同期信号、クロックの各信号線群である。また、２０−ＣＮＴ−６はＩＥＥＥ１３９４信号処理ブロック２３の同期信号とクロックを制御するための制御線である。
【０１８６】
また、１０−５が画像比較部および内部、外部の画質制御部であり、２０−ＣＮＴ−１および２０−ＣＮＴ−２は入力系画像処理部ＡとＢからの画像抽出情報のデータ線および、入力系画像処理部ＡとＢの画質を制御するための制御線からなる信号線群である。２０−ＣＮＴ−３はＩＥＥＥ１３９４信号処理ブロック２３内の入力画像処理部Ｃと出力系画像処理部Ｂからの画像抽出情報のデータ線および、入力系画像処理部Ｃと出力系画像処理部Ｂの画質を制御するための制御線からなる信号線群である。２０−ＣＮＴ−４はグラフィック生成・制御部からの画像抽出情報のデータ線および、グラフィック生成・制御部の画質を制御するための制御線からなる信号線群である。２０−ＣＮＴ−５は出力系画像処理部Ａからの画像抽出情報のデータ線および、出力系画像処理部Ａの画質を制御するための制御線からなる信号線群である。
【０１８７】
さらに、９−５は内部・外部同期制御部（１０−４）と内部・外部画質制御部（１０−５）との連携をとり、入力信号のＤＤＣ信号ＤＤＣ１およびＤＤＣ２と、画像表示部のＤＤＣ信号ＤＤＣ３を送受信するためのＤＤＣ用のインターフェース部である。また、２０−ｕ−１、２０−ｕ−２は、それぞれ内部・外部同期制御部（１０−４）および内部・外部画質制御部（１０−５）とこのＤＤＣ用インターフェース部間のデータ線および制御線である。
【０１８８】
画像の入力端子１−１ａから入力したデジタル画像信号は、５−１のメモリ部Ａに格納される前に３−１の入力系画像処理部Ａで画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。また、入力系画像処理部Ａから画質を比較するための信号が、画像比較部に送出される。また、同期信号およびクロックは内部・外部同期制御部１０−４に伝送される。
【０１８９】
画像の入力端子１−２ａから入力したデジタル画像信号は、５−２のメモリ部Ｂに格納される前に３−２の入力系画像処理部Ｂで画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。また、入力系画像処理部Ｂから画質を比較するための信号が、画像比較部に送出される。また、同期信号およびクロックは内部・外部同期制御部１０−４に伝送される。
【０１９０】
ＩＥＥＥ１３９４入出力端子１−３から入力したＩＥＥＥ１３９４信号は、内部で扱える画像信号と同期信号に変換される。５−３のメモリ部Ｃに格納される前に３−３の入力系画像処理部Ｃで画質の調整や画像の縮小変換等の処理を行なわれてから、４のメモリ制御部に転送される。また、入力系画像処理部Ｃから画質を比較するための信号が、画像比較部に送出される。
さらに、ＩＥＥＥ１３９４として外部出力する場合は、この出力画像処理部Ｂでの画像情報も画像比較部に送出される。また、同期信号およびクロックは内部・外部同期制御部１０−４に伝送される。
【０１９１】
また、グラフィック生成・制御部９−６では、アプリケーションソフトやグラフィックドライバーソフトの指示に従って、内部・外部同期制御部（１０−４）で作成した同期信号とクロックが入力するとともに、グラフィック信号を生成して５−４のメモリ部Ｄに格納されるために４のメモリ制御部に転送される。このとき、画質の制御は内部・外部画質制御部（１０−５）によって行なわれる。
【０１９２】
メモリ制御部では、内部・外部同期制御部（１０−４）で作成した出力系の同期信号とクロックにしたがって各メモリＡ〜Ｄより信号が読み出され、合成される。このとき、出力系画像処理部Ａでの画像情報も画像比較部（１０−５）に送出される。
本実施例では、このメモリ部Ａ〜Ｄのいずれもダブルバッファリング可能なメモリ領域を確保し、同期制御部のメモリ書き込み信号と読み出し信号の制御線群（２０−ＷＥ、２０−ＲＥ）で書き込みと読み出すメモリ領域を切替え制御する。
【０１９３】
さらに、内部・外部同期制御部からの出力系のクロックＯＣＫと水平同期信号ＯＨＤ、垂直同期信号ＯＶＤに同期して所定の画像の大きさ、表示位置の関係にあったタイミングで４系統の画像データをメモリ部から読み出して、６−１の出力系画像部にデータを転送する。
６−１の画像処理部では、画質の調整や、画像の拡大変換などが行なわれる。最後に画像表示部７にこれらの画像データと同期信号、クロックが伝送され画像表示が行なわれる。
【０１９４】
本実施例においても、１０−４の内部・外部同期制御部において、実施例３同様、動画像を優先する入力系を選択して、システム全体の動作の最適化を行なうことができる。ここには入力系１、入力系２、入力系３の同期信号とクロックが入力する。また、ＤＤＣインターフェース部を介して、画像表示部と入力系１および入力系２のＤＤＣが接続されている。また、内部バス１９−５を介してグラフィック作成・制御部が実行するアプリケーションソフトや通信からの画像表示の動作の要求内容が入力される。さらに、１０−５の画質比較部により入力系１〜３の画像抽出情報で画像の特性情報が得られる。これらの情報から、内部・外部同期制御部は入力４系統の動作タイミングと画像の動画質特性および、画像表示部の動作特性を判断して、優先させるべき入力系の動画像に適した出力系動作となるように、メモリの制御信号と出力系の同期信号とクロックを作成する。また、グラフィック作成・制御部の同期信号およびクロックには、出力と同期したタイミングの信号を送出する。さらに、それ以外の入力系に対しても、動作の最適化を行なう必要がある場合は、入力系１および２に対してはＤＤＣなどの通信手段を介して、入力信号源の動作を変更する要求を行なう。また入力系３の場合は制御線２０−ＣＮＴ−６を通じてエンコーダ・デコーダ部２４で要求信号をＩＥＥＥ１３９４信号に変換して、さらにこの信号がＩＥＥＥ１３９４を通じて信号源の装置の制御を行なうことにより、入力信号源の動作を変更する。
【０１９５】
また、本実施例においても、１０−５の内部・外部画質制御部において、実施例４同様、画質を優先する入力系を選択して、システム全体の画質の最適化を行なうことができる。ここには入力系画像処理部Ａ〜Ｃから抽出された画像情報が入力するとともに、グラフィック生成・制御部から抽出された画像情報も入力される。また、出力系画像処理部Ａからの画像抽出情報と、画像表示部７からＤＤＣインターフェースを介して得られる表示特性が入力される。また、出力系画像処理部Ｂからの画像抽出情報と、ＩＥＥＥ１３９４を介して得られるＩＥＥＥ１３９４で接続された別の表示装置の表示特性も入力される。これらの情報から、内部・外部画質制御部は入力４系統の画質特性および、画像表示部７の画質表示特性とＩＥＥＥ１３９４経由で接続される別の表示装置の画質表示特性を判断して、優先させるべき入力系に適した画質特性となるように、出力系画像処理部Ａもしくは出力系画像処理部Ｂを制御する。さらに、それ以外の入力系に対しても、画質の最適化を行なう必要がある場合は、各入力系の画像処理部により画質の調整を行なう。あるいは、入力系１および２に対してはＤＤＣなどの通信手段を介して、入力信号源に対して画質を変更する要求を行なう。また入力系３の場合は制御線２０−ＣＮＴ−６を通じてエンコーダ・デコーダ部２４で要求信号をＩＥＥＥ１３９４信号に変換して、さらにこの信号がＩＥＥＥ１３９４を通じて信号源の装置の制御を行なうことにより、入力信号源からの信号の画質を変更する。
【０１９６】
本実施例において、優先する入力系を選択して、最適化を行なうシステム全体の最適化の判断は、１０−４の内部・外部同期制御部や、１０−５の内部・外部画質制御部のブロックでハード的に処理される場合以外に、９−６のグラフィック生成・制御部あるいは９−１のＣＰＵにおいて、アプリケーションソフトあるいはグラフィック制御用のドライバーソフト等によりソフト的に実行される場合もあることはいうまでもない。
【０１９７】
これにより、複数の入力系の様々なフォーマットと画質特性の入力画像を１画面上に合成してマルチ画面表示を行なう際に、各入力系と出力表示部の画質や動画の特性に応じて、システム全体の動作タイミングと画質が最適化される。
【０１９８】
ここでは、各入力系毎の整合性を考えたが、実際には各信号源からの信号は一種類の信号源からの出力のみとは限らない。例えば、ＩＥＥＥ１３９４にはＤＶＤとデジタルビデオ、衛星放送やケーブルテレビ、地上波放送等のセットトップボックスなどの複数の機器が接続される。本実施例は、こうした１入力において混合された複数の画像情報も各入力信号源の一つ一つと考えて適用可能であり、ＩＥＥＥ１３９４端子等から入力するこうした複数の機器からの信号と、他の入力系の信号とを同列にならべた上で、優先する信号を選択して、動画質および画質特性のシステム全体の最適化を行なうことができる。
【０１９９】
また、優先する入力画像の選択は、画像抽出情報や画像信号のフォーマットだけではなく、入力する画像の用途や種類および自動設定あるいはユーザー設定される表示画面上の各画像の配置条件によっても行なわれる。例えば、本実施例において図３１および、表４のように各入力映像信号が合成表示される画面を考える。
【０２００】
【表４】

【０２０１】
表４において、各列は各信号入力源の信号の用途や種類を示す。ここでは、例として▲１▼ＩＥＥＥ１３９４を介してデジタルＴＶ信号と、また、▲２▼通信ＩＦを介してＴＶ電話と、さらに▲３▼外部ＰＣ入力からインターネットの画像が入力してきた場合を挙げている。また、表４の行には、用途により自動設定されたり、その表示装置を見ているユーザーが用途に応じて最も注目する画面として、例えば最前面に配置するなどの配置条件により選択された画像が示されている。表４の（ａ）〜（ｄ）が図３１の（ａ）〜（ｄ）に対応している。そして、○印が、その入力源の信号の用途や種類と配置条件において、本実施例の回路が優先して選択する入力信号源である。
【０２０２】
図３１および表４において、まず、（ａ）の表示画面では、最前面にデジタルテレビ画面が配置されている。このとき、画像表示部には、他にインターネット画面は子画面で表示されているが、それは最も注目される表示物ではなく、また静止画が主体である。また、ＴＶ電話の画像も入力しているが、現在は受信していない状態である。したがって、同期制御部および画質制御部は優先する入力系としてデジタルテレビの信号を選択して、システム動作を最適化する。
【０２０３】
また、（ｂ）の表示画面では、最前面にＴＶ電話の画面が配置されている。このとき、画像表示部には、他にインターネット画面は子画面で表示されているが、それは最も注目される表示物ではなく、また静止画が主体である。また、デジタルテレビ画面の画像も入力しているが、現在は小さく表示されている状態である。したがって、同期制御部および画質制御部は優先する入力系としてＴＶ電話の画面の信号を選択して、システム動作を最適化する。
【０２０４】
また、（ｃ）の表示画面では、最前面にインターネット画面が配置されている。このとき、画像表示部には、他にデジタルテレビの画像が子画面で表示されている。また、ＴＶ電話の画像も入力しているが、現在は小さく表示されている状態である。ここで、同期制御部および画質制御部は優先する入力系として、デジタルテレビの画像の信号を選択して、システム動作を最適化する。これは、配置条件としてはインターネット画面が最前面であるが内容が静止画主体のため、デジタルテレビを最優先する入力と判断したためである。
【０２０５】
一方、（ｄ）の表示画面でも、最前面にインターネット画面が配置されており、画像表示部には、他にデジタルテレビの画像と、ＴＶ電話の画像も入力している。（ｃ）と比較して違う点は、インターネット画面上で配信される動画情報の映像が小さなウインドウ▲４▼で表示されている点である。ここで、同期制御部および画質制御部は優先する入力系として、インターネット画面の信号を選択して、システム動作を最適化する。これは、配置条件としてはインターネット画面が最前面であり、また内容が動画主体になったため、デジタルテレビよりもインターネット画面が最優先する入力と判断したためである。
【０２０６】
このようにして、ユーザーが見る主体を変化させた配置条件やその信号の内容により、信号源の優先したシステム動作の最適化を図る。また、ユーザーは図３０のシステムメモリ部に、これらの入力信号と配置条件における設定状態を保存できるようになっており、これによりユーザーの各種の映像機器と画像表示部の最適化関係を本実施形態の画像処理装置に記憶することができる。
【０２０７】
【発明の効果】
以上説明したように、本発明によれば、出力系を入力系の垂直同期信号に対して同期、非同期にすることを切換可能として、垂直周波数などの入力信号のフォーマットによって選択することにより、システムの全体を動画に強い構成として、特に使用頻度の高い垂直周波数帯で動画の問題のない動作を実現し、また、その他の垂直周波数帯では簡易的に動画に強くかつ画質上の問題の解決と動作マージンを確保し安定な動作を行なうことを両立する画像処理装置を簡素で安価に実現することができる。また、将来的にもＵＸＧＡ等、現状よりも更に数倍画素数の多い信号処理用途で、容易に同様の構成で安価で動画に強い回路を実現できる。また、複数の異なる周期の入力信号が混在するシステムにおいても、複数の入力系の垂直同期信号に対して出力系を同期、非同期にすることを切換可能として、また、その結果を用いて任意の入力信号源の垂直周波数の設定を行なえるように構成することにより、出力系の構成は１系統のクロックで動作させながら、複数の入力系統間と出力の同期関係を最適化して、システム全体を動画に強い構成でかつ簡単で安価な回路構成にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る画像処理装置のブロック図である。
【図２】図１の装置における同期制御部の構成図である。
【図３】図１の装置の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施例に係る画像処理装置のブロック図である。
【図５】図４の装置における画像表示例である。
【図６】従来例を説明するための、画像処理装置のブロック図である。
【図７】図６の従来例における画像処理装置の動作を示したタイミングチャートである。
【図８】図６の従来例における動画での問題点の説明図である。
【図９】ダブルバッファリングを行なう時のメモリ領域を示す図である。
【図１０】ダブルバッファリングにおける画像処理装置の動作を示したタイミングチャートである。
【図１１】ダブルバッファリングにおける動画での問題点の説明図である。
【図１２】ダブルバッファリングにおける動画での問題点の説明図である。
【図１３】第２の従来例を説明するための、画像処理装置のブロック図である。
【図１４】第２の従来例における画質の階調性に関わる問題点を説明するための図である。
【図１５】第２の従来例における画質の階調性に関わる問題点を説明するための図である。
【図１６】第２の従来例における画質の階調性に関わる問題点を説明するための図である。
【図１７】第２の従来例における画質の階調性に関わる問題点を説明するための図である。
【図１８】第２の従来例における画質の階調性に関わる問題点を説明するための図である。
【図１９】第２の従来例における画質の階調性に関わる問題点を説明するための図である。
【図２０】第２の従来例における階調性のビット誤差を説明するための概念図である。
【図２１】本発明の第３および第４の実施例に係る画像処理装置のブロック図である。
【図２２】図２０の装置における同期制御部の構成図である。
【図２３】本発明の第３の実施例の動作を説明するためのタイミングチャートである。
【図２４】本発明の第３の実施例の動作を説明するためのタイミングチャートである。
【図２５】本発明の第３の実施例の動作を説明するためのタイミングチャートである。
【図２６】本発明の第３の実施例の動作を説明するためのタイミングチャートである。
【図２７】本発明の第４の実施例の画質の階調性に対する動作を説明するための図である。
【図２８】本発明の第４の実施例の画質の階調性に対する動作を説明するための図である。
【図２９】本発明の第４の実施例の画質の階調性に対する動作を説明するための図である。
【図３０】本発明の第５の実施例としての画像処理装置のブロック図である。
【図３１】本発明の第５の実施例の動作を説明するための概念図である。
【符号の説明】
３，３−１，３−２：入力系画像処理部、４：メモリ制御部、５：メモリ部、６：出力系画像処理部、７：画像表示部、８：ＰＬＬ、９：マイコン、１０：同期制御部、１２：発振器（第２クロック発生部）、ＩＣＫ，ＩＣＫ１，ＩＣＫ２：入力系クロック（第１のクロック）、ＩＨＤ，ＩＨＤ１，ＩＨＤ２：入力系水平同期信号（第１の画像同期信号）、ＩＶＤ，ＩＶＤ１，ＩＶＤ２：入力系垂直同期信号（第１の画像同期信号）、ＯＣＫ：出力系クロック（第２のクロック）、ＯＨＤ：出力系水平同期信号（第２の画像同期信号）、ＯＶＤ：出力系垂直同期信号（第２の画像同期信号）、ＲＥ：読み出しフィールド制御信号、ＷＥ：書込みフィールド制御信号。

Claims (5)

1. 少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、第１のクロックと第１の画像同期信号により、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部とからなる画像処理装置において、 前記同期制御部は、第２のクロックを分周して、第１の画像同期信号とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号を同期化して作成した第４の画像同期信号を作成するとともに、出力する画像の使用目的に応じて、前記第３の画像同期信号と前記第４の画像同期信号の一方を選択し、前記第２の画像同期信号として出力することを特徴とする画像処理装置。
2. 複数の入力系信号処理部と、少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、前記複数の入力系信号処理部に入力される複数の入力信号に同期した複数の第１のクロック群と第１の画像同期信号群を用いて、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部からなる画像処理装置において、 前記同期制御部は、第２のクロックから分周され、第１の画像同期信号群とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号群をそれぞれ同期化して作成した第４の画像同期信号群を作成するとともに、出力する画像の使用目的に応じて、前記第３の画像同期信号と前記第４の画像同期信号群の中から一つの画像同期信号を選択し、前記第２の画像同期信号として出力することを特徴とする画像処理装置。
3. 複数の入力系信号処理部と、少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、前記複数の入力系信号処理部に入力される複数の入力信号に同期した複数の第１のクロック群と第１の画像同期信号群を用いて、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部からなる画像処理装置において、 前記同期制御部は、第２のクロックから分周され、第１の画像同期信号群とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号群をそれぞれ同期化して作成した第４の画像同期信号群を作成するとともに、前記複数の入力系信号処理部に入力する信号の動画の有無や割合に応じて、前記第３の画像同期信号と前記第４の画像同期信号群の中から一つの画像同期信号を選択し、前記第２の画像同期信号として出力することを特徴とする画像処理装置。
4. 複数の入力系信号処理部と、少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、前記複数の入力系信号処理部に入力される複数の入力信号に同期した複数の第１のクロック群と第１の画像同期信号群を用いて、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部からなる画像処理装置において、 前記同期制御部は、第２のクロックから分周され、第１の画像同期信号群とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号群をそれぞれ同期化して作成した第４の画像同期信号群を作成するとともに、前記複数の入力系信号の用途や種類に応じて、前記第３の画像同期信号と前記第４の画像同期信号群の中から一つの同期信号を選択し、第２の画像同期信号として出力することを特徴とする画像処理装置。
5. 前記画像処理装置は、前記複数の入力系信号処理部に入力する信号源に対して、入力す る画像信号を設定、あるいは再設定する要求を出力するとともに、前記第３の画像同期信号と前記第４の画像同期信号群の中から選択して出力する第２の画像同期信号に同期していない任意の入力信号源に対して、第２の画像同期信号に同期する要求を出力する手段を有することを特徴とする請求項２〜４のいずれか１項に記載の画像処理装置。 【請求項６】 複数の入力系信号処理部と、少なくとも１画面分の画像を記憶する記憶領域を有するメモリ部と、前記複数の入力系信号処理部に入力される複数の入力信号に同期した複数の第１のクロック群と第１の画像同期信号群を用いて、このメモリ部へ画像データを書き込むための入力系の動作を行ない、第２のクロックと第２の画像同期信号により、このメモリ部から読み出した画像データを出力する出力系の動作を行なうメモリ制御部と、前記第２のクロックを作成するクロック発生部と、第２のクロックを入力し前記第２の画像同期信号を出力する同期制御部からなる画像処理装置において、 前記同期制御部は、第２のクロックから分周され、第１の画像同期信号群とは非同期の第３の画像同期信号と、第２のクロックにより、第１の画像同期信号群をそれぞれ同期化して作成した第４の画像同期信号群を作成するとともに、前記第３の画像同期信号と前記第４の画像同期信号群の中から一つの画像同期信号を選択して、前記第２の画像同期信号として出力し、 前記画像処理装置は、前記複数の入力系信号処理部に入力する信号源に対して、入力する画像信号を設定、あるいは再設定する要求を出力するとともに、前記第３の画像同期信号と前記第４の画像同期信号群の中から選択して出力する第２の画像同期信号に同期していない任意の入力信号源に対して、第２の画像同期信号に同期する要求を出力する手段を有することを特徴とする画像処理装置。

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