WO2018138958A1 - Ａｄ変換装置及び撮像装置 - Google Patents

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WO2018138958A1
WO2018138958A1 PCT/JP2017/033602 JP2017033602W WO2018138958A1 WO 2018138958 A1 WO2018138958 A1 WO 2018138958A1 JP 2017033602 W JP2017033602 W JP 2017033602W WO 2018138958 A1 WO2018138958 A1 WO 2018138958A1
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signal
counter
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reference signal
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PCT/JP2017/033602
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弦 笠井
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テックポイント インク
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to an AD conversion apparatus and an imaging apparatus.
  • an imaging device includes an AD conversion device (Analog Digital Digital Converter) for each of a plurality of pixel columns arranged in a matrix.
  • the AD converter receives an analog electrical signal (pixel signal) representing the amount of incident light from a pixel and digitizes the pixel signal.
  • CDS Correlated Double Sampling
  • Patent Document 1 discloses an AD conversion device including a ramp waveform generator, a comparator, and an up / down counter. This AD conversion device counts down when AD converting the reset component, and counts up when AD converting the signal component. The count value thus obtained is a digitized signal component from which the reset component has been removed.
  • an object of the present invention is to provide an AD conversion apparatus and an imaging apparatus capable of suppressing the layout size, reducing the time required for AD conversion, and avoiding a complicated configuration.
  • An aspect of the present invention that solves the above-described problem is an AD conversion apparatus that converts an analog signal including a reset component and a signal component into a digital signal, and includes a first reference signal and a second reference signal that change in signal level over time.
  • a comparison unit that compares a reference signal and the analog signal; a supply unit that receives a clock; generates a counter clock based on the comparison result of the clock and the comparison unit; and a count unit that counts up the counter clock; And the counting unit counts up the counter clock when the comparing unit compares the first reference signal and the reset component and inverts the output, and the comparing unit counts the second reference signal.
  • the signal component are compared to stop the up-counting of the counter clock when the output is inverted.
  • a count value obtained by digitizing an analog signal can be obtained.
  • the count value becomes a digital signal composed of a true signal component from which the reset component has been removed by simply subtracting the fixed offset value obtained by counting the clocks between the first reference signal and the second reference signal.
  • the AD conversion apparatus can obtain a count value that can obtain a digital signal composed of true signal components only by reducing the fixed offset value. Further, it can be realized only by an up counter as a counter for counting the count value. In other words, since the conventional up / down counter is not used to perform correlated double sampling, the number of elements can be greatly reduced, the layout size can be reduced, and the circuit configuration is complicated. Can be avoided. Further, in the case of using an up / down counter, a switching time for switching between the up-count and the down-count is required, but in the present invention, such a switching time is unnecessary. Therefore, faster AD conversion can be performed.
  • the counting unit is configured such that the comparison unit compares the first reference signal with the reset component and inverts the output.
  • a counter enable signal generator for generating a counter enable signal before the comparator compares the second reference signal with the signal component and inverts the output; and inputs the counter enable signal and the clock
  • An AD converter comprising: an AND gate that outputs the counter clock; and an up counter that counts up the counter clock output by the AND gate.
  • the count unit can be realized with a simple circuit configuration.
  • the counting unit is forced between the end of the first reference signal and the start of the second reference signal.
  • the AD converter is characterized by starting up-counting automatically.
  • the counting unit includes a double data rate counter that up-counts rising edges of the counter clock,
  • the comparison unit compares the first reference signal and the reset component and inverts the output, the clock is used as it is when the clock is at a low level, and the clock is inverted when the clock is at a high level.
  • the AD converter is characterized by being used.
  • the double data rate counter realizes the double data rate by starting counting at the rising edge of the clock and holding the high level or low level of the clock at the end to set the least significant bit. According to the fourth aspect, counting can always be started from the rising edge of the clock regardless of the state of the clock at the start of counting, so that correct AD conversion including the least significant bit can be performed.
  • the count unit includes a double data rate counter that counts up the falling edge of the counter clock.
  • the comparison unit compares the first reference signal and the reset component and inverts the output, the clock is used as it is when the clock is at a high level, and the clock is used when the clock is at a low level.
  • An AD converter characterized in that the clock is inverted and used.
  • the double data rate counter of this mode starts counting at the falling edge of the clock, and realizes the double data rate by holding the high level or low level of the clock at the end and setting it as the least significant bit is doing.
  • counting can always be started from the falling edge of the clock regardless of the state of the clock at the start of counting, so that correct AD conversion including the least significant bit can be performed.
  • the counting unit includes a double data rate counter that up-counts rising edges of the counter clock, If the clock is high when the comparison unit compares the first reference signal and the reset component and inverts the output, 1 is added to the count value up-counted by the double data rate counter
  • the present invention is an AD converter characterized by
  • a correct count value including the least significant bit can be output.
  • the count unit includes a double data rate counter that counts up the falling edge of the counter clock. If the clock is low when the comparison unit compares the first reference signal and the reset component and inverts the output, 1 is added to the count value up-counted by the double data rate counter.
  • the present invention is an AD converter characterized by
  • a correct count value including the least significant bit can be output.
  • a difference obtained by subtracting a predetermined value from the count value counted by the counting unit is output as a digital signal.
  • a subtracting unit, and the subtracting unit subtracts an offset value obtained by counting the clock supplied between the start of the first reference signal and the start of the second reference signal as the predetermined value from the count value.
  • the AD converter is characterized in that the difference is output as a digital signal.
  • a digital signal (imaging data) composed of a true signal component obtained by subjecting the pixel signal to correlated double sampling can be output.
  • a ninth aspect of the present invention includes the AD converter according to the eighth aspect and a unit pixel that outputs an analog signal including a reset component and a signal component from incident light by a photoelectric conversion element, and the analog signal Is converted into a digital signal by the AD converter and the imaging data is output.
  • an analog pixel signal obtained from a unit pixel is digitized by an AD converter, and imaging data can be obtained.
  • the AD converter performs correlated double sampling in order to digitize an analog signal, and can be realized by using only an up counter as a counter used at this time.
  • the conventional up / down counter is not used to perform correlated double sampling, the number of elements can be greatly reduced, the size of the layout of the imaging device can be reduced, and the circuit configuration can be reduced. Can be prevented from becoming complicated.
  • a switching time for switching between the up-count and the down-count is required, but in the present invention, such a switching time is unnecessary. Therefore, the imaging apparatus can perform faster AD conversion and output a digital signal (imaging data) at a higher speed.
  • the AD converter according to the sixth or seventh aspect a unit pixel that outputs an analog signal including a reset component and a signal component from incident light by a photoelectric conversion element, and light shielding are provided. From the light-shielding pixel that is the unit pixel, the count value obtained from the AD converter that receives an analog signal from the unit pixel, and the AD converter that receives an analog signal from the light-shielded pixel And a signal processing unit that outputs the difference from the obtained count value as imaging data.
  • the offset value can be automatically reduced only by performing black level correction.
  • the imaging apparatus of this aspect it is not necessary to prepare a subtracting circuit for subtracting the offset value from the count value. Thereby, it is possible to avoid further complicating the circuit structure.
  • an AD conversion apparatus and an imaging apparatus that can suppress the layout size, reduce the time required for AD conversion, and avoid a complicated configuration are provided.
  • FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus according to a first embodiment.
  • 1 is a block diagram of an AD conversion apparatus according to a first embodiment.
  • 3 is a timing chart of the AD conversion apparatus according to the first embodiment.
  • 6 is a block diagram of an AD conversion apparatus according to Embodiment 2.
  • FIG. 6 is a timing chart of the AD conversion apparatus according to the second embodiment.
  • FIG. 6 is a block diagram of an AD conversion apparatus according to a third embodiment.
  • 10 is a timing chart of the AD conversion apparatus according to the third embodiment.
  • FIG. 10 is a block diagram of an AD conversion apparatus according to Embodiment 4.
  • FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus according to the present embodiment.
  • the imaging device of this embodiment is a CMOS image sensor with a column-parallel ADC.
  • the imaging device 10 includes a pixel array unit 12, a row scanning circuit 13, a column processing unit 14, a reference voltage supply unit 15, a column in which a large number of unit pixels 11 including photoelectric conversion elements are two-dimensionally arranged in a matrix (matrix shape).
  • a scanning circuit 16, a horizontal output line 17, a timing control circuit 18, and a signal processing unit 19 are provided.
  • the timing control circuit 18 Based on the master clock MCLK, the timing control circuit 18 generates a clock signal, a control signal, and the like that serve as a reference for operations of the row scanning circuit 13, the column processing unit 14, the reference voltage supply unit 15, the column scanning circuit 16, and the like. , To the row scanning circuit 13, the column processing unit 14, the reference voltage supply unit 15, the column scanning circuit 16, and the like.
  • Peripheral driving systems and signal processing systems that drive and control each unit pixel 11 of the pixel array unit 12, that is, a row scanning circuit 13, a column processing unit 14, a reference voltage supply unit 15, a column scanning circuit 16, a horizontal output line 17, and
  • the timing control circuit 18 and the like are integrated on the same chip (semiconductor substrate) as the pixel array unit 12.
  • an electric charge obtained by photoelectrically converting incident light with the photoelectric conversion element is FD (floating diffusion).
  • FD floating diffusion
  • a three-transistor configuration having a transfer transistor for transferring to a portion, a reset transistor for controlling the potential of the FD portion, and an amplifying transistor for outputting a signal corresponding to the potential of the FD portion, and further for performing pixel selection
  • a four-transistor structure having a separate selection transistor can be used.
  • the analog signal output from the unit pixel 11 is referred to as a pixel signal.
  • unit pixels 11 are two-dimensionally arranged by m rows and n columns, and row control lines 21 (21-1 to 21-m) are arranged for each row with respect to the pixel arrangement of m rows and n columns. ), And column signal lines 22 (22-1 to 22-n) are wired for each column.
  • row control lines 21-1 to 21-m is connected to each output end corresponding to each row of the row scanning circuit 13.
  • the row scanning circuit 13 is configured by a shift register or the like, and controls the row address and row scanning of the pixel array unit 12 via row control lines 21-1 to 21-m.
  • the column processing unit 14 includes, for example, AD converters (hereinafter referred to as ADC) 30-1 to 30-n provided for each pixel column of the pixel array unit 12, that is, for each of the column signal lines 22-1 to 22-n. Then, the pixel signal output for each column from each unit pixel 11 of the pixel array unit 12 is converted into a digital signal and output. Further, the ADCs 30-1 to 30-n for the column signal lines 22-1 to 22-n are collectively referred to as ADC30. Details of the ADC 30 will be described later.
  • ADC AD converters
  • the reference voltage supply unit 15 generates a reference voltage having a so-called ramp (RAMP) waveform in which the signal level changes in an inclined manner as time elapses.
  • the reference voltage supply unit 15 uses a DAC (digital-analog conversion circuit). Generate a reference voltage.
  • the means for generating the RAMP waveform reference voltage is not limited to the DAC.
  • the reference voltage supply unit 15 generates a RAMP waveform reference voltage based on the clock CLK supplied from the timing control circuit 18 according to the control signal supplied from the timing control circuit 18, and the ADCs 30-1 to 30-of the column processing unit 14. n.
  • the column scanning circuit 16 is configured by a shift register or the like, and controls column addresses and column scanning of the ADCs 30-1 to 30-n in the column processing unit 14. Under the control of the column scanning circuit 16, N-bit digital signals AD-converted by each of the ADCs 30-1 to 30-n are sequentially output via the horizontal output line 17.
  • the horizontal output line 17 is composed of N-bit signal lines.
  • the imaging device 10 has a so-called optical-black (OB) pixel (hereinafter referred to as a light-shielding pixel 11D) as a configuration for correcting the black level variation due to the influence of dark current.
  • OB optical-black
  • the configuration of the light-shielding pixel 11D is the same as that of the unit pixel 11, but is in a state of being shielded from light.
  • the light shielding pixel 11D is connected to the ADC 30D, and the analog signal output from the light shielding pixel 11D is converted into a digital signal by the ADC 30D.
  • the configuration of the ADC 30D is the same as that of the ADC 30 described above.
  • the signal processing unit 19 corrects the black level by taking the difference between the pixel signal obtained from the unit pixel 11 that is not shielded from light and the pixel signal obtained from the shielded pixel 11D that is shielded from light. Although details will be described later, the signal processing unit 19 receives a digital signal obtained from the ADC 30 and a digital signal obtained from the ADC 30D, and outputs a difference between these as imaging data.
  • the signal processing unit 19 may perform not only such black level correction but also various image processing functions such as digital signal buffering, variation correction, and color tone correction. Further, the signal processing unit 19 may convert N-bit parallel imaging data into serial imaging data and output the serial imaging data to a device outside the imaging device 10.
  • FIG. 2 is a block diagram of the ADC.
  • the ADCs 30-1 to 30-n and the ADC 30D all have the same configuration, and the ADC 30-n will be described here.
  • the ADC 30-n includes a comparison unit 31, a CE generation circuit 32, an AND gate 33, and an up counter 34.
  • the CE generation circuit 32, the AND gate 33, and the up counter 34 are an example of a counting unit described in the claims.
  • the comparison unit 31 includes a potential VSL of the column signal line 22-n corresponding to a signal output from each unit pixel 11 in the n-th column of the pixel array unit 12, and a reference voltage potential supplied from the reference voltage supply unit 15. Compare with RAMP. For example, when the potential RAMP is higher than the potential VSL, the output (Comp.out) becomes low level, and when the potential RAMP is equal to or lower than the potential VSL, the output (Comp.out) becomes high level.
  • the CE generation circuit 32 detects only the rising edge of the output of the comparison unit 31, and inverts the value held each time. For example, when the CE generation circuit 32 is reset, the low level is held. Next, when the rising edge of the output of the comparison unit 31 is detected, the high level is held. Next, when the rising edge of the output of the comparison unit 31 is detected, the low level is held. As described above, the comparison unit 31 compares the first reference signal with the reset component and inverts the output until the comparison unit 31 compares the second reference signal with the signal component and inverts the output.
  • the signal output to the counter is referred to as a counter enable signal, and is hereinafter abbreviated as a CE (Counter Enable) signal.
  • the CE signal is input to the AND gate 33.
  • the AND gate 33 outputs a logical product of the CE signal and the clock CLK supplied from the timing control circuit 18.
  • the output of the AND gate 33 is referred to as a counter clock (Counter CLK).
  • the up counter 34 is an asynchronous counter, which receives a counter clock from the AND gate 33 and performs up counting in synchronization with the counter clock.
  • the up counter 34 performs an up count using a binary code.
  • the value counted by the up counter 34 of the ADC 30 is referred to as a count value.
  • the up-counter 34 is not limited to an up-count using a binary code, and may perform an up-count using a gray code.
  • RAMP is represented by a one-dot chain line, and the others are represented by a solid line.
  • VSL represents the potential of the signal output from the unit pixel 11
  • RAMP represents the reference voltage of the RAMP waveform output from the reference voltage supply unit 15.
  • CLK represents the clock CLK supplied from the timing control circuit 18.
  • Comp. “out” represents the output of the comparison unit 31
  • CE represents the CE signal of the CE generation circuit 32
  • Counter CLK represents the counter clock output from the AND gate 33.
  • the unit pixel 11 performs a reset operation and a transfer operation.
  • the reset operation the potential of the FD portion when reset to a predetermined potential is output from the unit pixel 11 to the column signal lines 22-1 to 22-n as a reset component.
  • the transfer operation the potential of the FD portion when the photoelectric conversion charge is transferred from the photoelectric conversion element is output as a signal component from the unit pixel 11 to the column signal lines 22-1 to 22-n.
  • Vr is the potential of the reset component
  • Vs is the potential of the signal component including the reset component.
  • the RAMP waveform includes a first reference signal V ref1 and a second reference signal V ref2 .
  • the signal level of the first reference signal V ref1 gradually decreases from the reference potential V 0 with the lapse of time from t 0 to t 2 , and the second reference signal V ref2 is lapsed from the time of t 3 to t 5. the signal level from the accompanying reference potential V 0 which is gradually decreased.
  • the first reference signal V ref1 is compared with the reset component and compared with the second reference signal V ref2 .
  • the clock CLK is generated only when the first reference signal V ref1 and the second reference signal V ref2 are generated.
  • a row i is selected by row scanning by the row scanning circuit 13, and pixel signals are read from the unit pixels 11 of the selected row i to the column signal lines 22-1 to 22-n and input to the comparison unit 31.
  • the pixel signal composed of the reset component supplied from the unit pixel 11 is digitized.
  • the reference voltage supply unit 15 starts supplying the first reference signal V ref1 to the comparison unit 31 (time t 0 ). Further, the clock CLK is supplied while the first reference signal V ref1 is supplied (time t 0 to t 2 ).
  • the first reference signal V ref1 is the signal level decreases, the potential VSL of the column signal line 22-n, intersect at a potential Vr at time t 1, the time t 1 ⁇ t 2 In the reset component potential The potential becomes lower than Vr.
  • the output of the comparison unit 31 is inverted from the low level to the high level (time t 1 ).
  • the CE generation circuit 32 detects a rising edge of the output of the comparison unit 31, holds a high level, and outputs a high level CE signal.
  • the AND gate 33 outputs the clock CLK as a counter clock while the CE signal is at a high level. That, the AND gate 33, from the time t 1 when the potential Vr of the first reference signal V ref1 and the reset component is equal, over until time t 2 when the first reference signal V ref1 is completed, it outputs a counter clock To do.
  • the up counter 34 counts up while the counter clock is input from the AND gate 33 (time t 1 to t 2 ). Here, it is assumed that the count value at this time is counted from “0” to “C 1 ” (positive integer).
  • the pixel signal composed of the reset component and the signal component supplied from the unit pixel 11 is digitized. Specifically, the reference voltage supply unit 15 starts supplying the second reference signal V ref2 to the comparison unit 31 (time t 3 ).
  • the CE generation circuit 32 is configured to detect only the rising edge of the signal output from the comparison unit 31. When the reset component is detected, the CE generation circuit 32 maintains the high level as a result of detecting the rising edge of the signal output from the comparison unit 31.
  • the AND gate 33 Since such a high-level CE signal and the clock CLK are input, the AND gate 33 outputs a counter clock from the start of supply of the second reference signal V ref2 (time t 3 ).
  • the second reference signal V ref2 is the signal level decreases, the potential VSL of the column signal line 22-n, intersects the potential Vs at time t 4, than the time t 4 ⁇ t 5 the potential Vs The potential is lowered.
  • the output of the comparison unit 31 is inverted from the low level to the high level (time t 4 ).
  • the CE generation circuit 32 detects the rising edge of the output of the comparison unit 31, inverts the high level held so far, and holds the low level. Since the CE signal becomes low level, the AND gate 33 does not output the clock CLK as a counter clock.
  • the up counter 34 counts up while the counter clock is input from the AND gate 33 (time t 3 to t 4 ). This up-counting is continued from the value previously counted at time t 1 to t 2 . The final count value counted at time t 4 when the stop is "C" (a positive integer).
  • the counting unit including the CE generation circuit 32, the AND gate 33, and the up counter 34 generates a counter clock based on the clock CLK and the comparison result in the comparison unit 31, and the up counter 34 increases the counter clock.
  • Count Specifically, when the comparison unit 31 compares the first reference signal V ref1 with the potential Vr representing the reset component and inverts the output (time t 1 ), the up counter 34 counts up the counter clock. ing. In the counting unit, when the comparison unit 31 compares the second reference signal V ref2 with the potential Vs representing the signal component including the reset component and inverts the output (time t 4 ), the up counter 34 Counter clock up-count is stopped.
  • the predetermined value is an offset value (in the figure, the clock CLK supplied from the start of the first reference signal V ref1 (time t 0 ) to the start of the second reference signal V ref2 (time t 3 )). It is expressed as Offset).
  • the signal component can be obtained by subtracting the offset value from the count value C.
  • the counter clock is generated from the start of supply of the first reference signal V ref1 (time t 0 ) until the first reference signal V ref1 crosses the potential Vr (time t 1 ).
  • a value obtained by counting the counter clock by the up counter 34 is defined as C 0 .
  • the offset value is a value obtained by counting the clock CLK supplied between the start of the first reference signal V ref1 (time t 0 ) and the start of the second reference signal V ref2 (time t 3 ).
  • the clock CLK is generated only while the first reference signal V ref1 is generated (time t 0 to t 2 ), so that it occurs between time t 0 and time t 2 .
  • a value obtained by counting the clock CLK is an offset value.
  • the offset value is equal to the sum of the count value C 1 counted by the up counter 34 and the virtually assumed count value C 0 .
  • (Formula 2) Offset C 0 + C 1
  • the count value C 0 is a value counted until the signal level of the RAMP waveform decreases from the reference potential V 0 to the reset component potential Vr, that is, a value obtained by digitizing the reset component.
  • Count value C 2 is counted value between the reference potential V 0 which is RAMP waveform until the signal level falls to the potential Vs of the signal components including a reset component, i.e., digitized signal components including the reset component Value.
  • Count value obtained by subtracting the count value C 0 C 2 to is a value obtained by digitizing a real signal component (imaging data). Therefore, the difference obtained by subtracting the offset value from the count value C output from the up counter 34 is a value obtained by digitizing the true signal component obtained by performing the correlated double sampling.
  • the offset value is a fixed value because it is obtained by counting the clock CLK generated at the time when the first reference signal Vref1 is generated. Therefore, a counter for counting the offset value is not necessary. If the time length of the first reference signal V ref1 is determined, the offset value can be fixedly determined.
  • the offset value is a value common to all ADCs 30.
  • the signal processing unit 19 includes a circuit for removing the influence of dark current, which is performed by a general imaging device. Specifically, the signal processing unit 19 receives the count value C from the up counter 34 via the horizontal output line 17. The signal processing unit 19 also receives a count value (hereinafter referred to as a dark current count value D) from an ADC 30D that digitizes the pixel signal from the light-shielding pixel 11D. The signal processing unit 19 outputs the difference between the count value C and the dark current count value D as imaging data.
  • a dark current count value D a count value that digitizes the pixel signal from the light-shielding pixel 11D.
  • Expression 3 can be expressed as Expression 4.
  • the dark signal component is included in the true signal component when the black level is not corrected, when the dark current component is DC (Dark Current), it can be expressed as shown in Equation 5.
  • the dark current count value D is based on the analog signal of the light shielding pixel 11D
  • the signal component is zero and includes the dark current component DC and an offset value.
  • the signal processing unit 19 obtains the difference between the count value C of the unit pixel 11 that is not shielded from light and the dark current count value D of the shielded pixel 11D that is shielded from light.
  • the dark current component DC can be removed and the black level can be corrected, and at the same time, the offset value is reduced and the imaging data consisting of the true signal component is output in the same manner as when the correlated double sampling is performed. be able to.
  • the up counter 34 holds an N-bit digital signal.
  • the N-bit digital signals AD-converted by the ADCs 30-1 to 30-n of the column processing unit 14 are sequentially scanned via the N-bit width horizontal output line 17 by the column scanning by the column scanning circuit 16. 19 is output.
  • the signal processing unit 19 performs black level correction and offset value subtraction, and outputs image data. Thereafter, the same operation is sequentially repeated for each row to generate a two-dimensional image.
  • the ADC 30 (AD converter) described above digitizes an analog pixel signal from the unit pixels 11 arranged in a matrix and holds it as a count value in the up counter 34. As described above, the count value becomes a digital signal (imaging data) including a true signal component only by reducing the fixed offset value. As described above, the ADC 30 according to the present embodiment can output a count value that can obtain a digital signal including a true signal component only by reducing a fixed offset value. A configuration for obtaining such a count value is realized by the up counter 34. That is, since the conventional up / down counter is not used to perform correlated double sampling, the number of elements can be greatly reduced, and the layout size of the ADC 30 and the imaging device 10 can be reduced.
  • a switching time for switching between an up count and a down count is required.
  • a switching time is required between the first reference signal V ref1 and the second reference signal V ref2 (from time t 2 to t 3 in FIG. 3 ).
  • such a switching time is unnecessary. Therefore, higher-speed AD conversion can be performed, and a 1 / f noise reduction effect can be expected.
  • the up-counter 34 using a binary code has been described as an example, but a gray-code up-counter can also be used. Even when a gray code up counter is used, a memory for holding a reset signal for CDS is not required.
  • the memory for CDS and the circuit for converting the gray code to the binary code for CDS are not required, and the circuit and control are not complicated.
  • a gray code up-counter it is possible to realize a high-speed clock and low power consumption, and to avoid simultaneous inversion of bits, which is a problem in the binary code.
  • the imaging apparatus 10 including the ADC 30 of the present embodiment uses the signal processing unit 19 that performs black level correction as a configuration for subtracting the offset value from the count value obtained by the ADC 30.
  • the signal processing unit 19 that performs black level correction is generally provided in a conventional imaging apparatus. Since the imaging data from which the reset component is removed can be obtained simply by applying such a signal processing unit 19, it is not necessary to prepare a subtracting circuit for subtracting the offset value from the count value obtained by the ADC 30. Thereby, it is possible to avoid further complicating the circuit structure.
  • FIG. 2 is a block diagram of the ADC
  • FIG. 5 is a timing chart of the ADC.
  • symbol is attached
  • the CE generation circuit 32A of the ADC 30 of this embodiment is provided with a function for forcibly outputting a high-level CE signal.
  • the CE generation circuit 32A operates in the same manner as the CE generation circuit 32 of the first embodiment when the forced count start signal (indicated as “Forced Counter Start” in the drawing) is at a low level.
  • the forced count start signal is at a high level, a high level is output as a CE signal regardless of the input.
  • a high-level forced count start signal is supplied to the CE generation circuit 32A at an arbitrary timing after the first reference signal V ref1 ends and until the second reference signal V ref2 starts. .
  • the signal level of the first reference signal V ref1 decreases, but it may not intersect the potential VSL of the column signal line 22-n.
  • the potential VSL may be at a low level that does not intersect the first reference signal V ref1 .
  • the CE signal output from the CE generation circuit 32A remains at a low level. Therefore, in the first reference signal V ref1 (time t 0 to t 2 ), the counter clock is not output from the AND gate 33 and the up counter 34 does not start up counting.
  • a high-level forced count start signal is given to the CE generation circuit 32A.
  • CE generating circuit 32A until it detects a rising edge of the output from the next comparator unit 31 (until the time t 4), holds the high level.
  • the AND gate 33 outputs a counter clock during the second reference signal V ref2 (time t 3 to t 4 ), and the up counter 34 performs up counting. Thereafter, as in the first embodiment, the imaging data is obtained by subtracting the dark current count value D from the count value C up-counted by the up-counter 34.
  • the CE generation circuit 32A If the CE generation circuit 32A is not provided with a preset function, the CE signal output from the CE generation circuit 32A remains at a low level, so that the counter clock is not output from the AND gate 33. As a result, the count value C of the up counter 34 becomes zero and is output as black image data. That is, although it is actually quite bright, it is output as black image data.
  • the CE generation circuit 32A by providing the CE generation circuit 32A with a function of forcibly counting the up counter 34, it is possible to output data that is close to the imaging data that should be output instead of black. Can do.
  • FIG. 6 is a block diagram of the ADC
  • FIG. 7 is a timing chart of the ADC 30.
  • symbol is attached
  • the comparison unit 31 compares the first reference signal Vref1 with the reset component and inverts the output, if the clock is at a low level, the clock is left as it is. If the clock is high level, the clock is inverted and used.
  • the ADC 30 includes a DDR counter 34A as an up counter, a comparison unit 31 (not shown), a CE generation circuit 32 (not shown), and clock / clock bar generation.
  • a circuit 37 (in the figure, a CLK or CLKB generation circuit), a latch circuit 38, and a delay circuit 39 are provided.
  • the clock / clock bar generation circuit 37 When the clock / clock bar generation circuit 37 detects the rising edge of the CE signal, the clock / clock bar generation circuit 37 outputs the clock as it is when the clock is at a high level, and the inverted clock bar (CLKB) when the clock is at a low level. It is a circuit to output.
  • the output of the clock / clock bar generation circuit 37 is input to and held in the latch circuit 38.
  • the delay circuit 39 is used to hold the output of the clock / clock bar generation circuit 37 by the latch circuit 38.
  • CLK indicates the clock CLK
  • CLKB indicates a clock bar obtained by inverting the clock CLK.
  • time t 1 indicates the time when the reset component is detected (when the first reference signal V ref1 crosses the potential Vr), similarly to that shown in the first embodiment (FIG. 3).
  • Time t 4 shows when detecting a signal component including a reset component (when the second reference signal V ref2 crosses the potential Vs).
  • the clock / clock bar generation circuit 37 outputs CLKB obtained by inverting the clock CLK. Since the clock CLK is inverted in this way, the counter clock supplied to the DDR counter 34A becomes the clock bar CLKB, and when the counter clock starts counting, it starts at the rising edge (t a ) of the counter clock.
  • the DDR counter 34A counts up CLK instead of CLKB. If a DDR counter 34A that counts the rising edge of the counter clock, until the rising of the next counter clock (from time t 1 to t b), must wait, delayed more than a half cycle.
  • the DDR counter 34A can always start counting up from the rising edge of the counter clock. That is, it is possible to avoid waiting until the next counter clock rises as described above. Further, since the counter clock is up-counted by the DDR counter 34A, the frequency of the counter can be doubled, and AD conversion by the ADC 30 can be speeded up.
  • the clock / clock bar generation circuit 37 When a DDR counter that counts the falling edge of the clock is used, the following configuration is used.
  • the rising edge of the CE signal is detected by the clock / clock bar generation circuit 37 (time t 1 ), when the clock CLK is at a high level, the clock / clock bar generation circuit 37 outputs the clock CLK as it is.
  • the rising edge of the CE signal is detected by the clock / clock bar generation circuit 37 (time t 1 )
  • the clock CLK when the clock CLK is at the low level
  • the clock / clock bar generation circuit 37 inverts the clock CLK to Bar CLKB is output.
  • the counter clock supplied to the DDR counter becomes the clock bar CLKB, and when the counter clock starts counting, it starts at the falling edge of the counter clock.
  • the DDR counter can always start up counting from the falling edge of the clock. That is, it is possible to avoid waiting until the next clock fall.
  • FIG. 8 is a block diagram of the ADC.
  • symbol is attached
  • the ADC 30 of this embodiment has a DDR counter if the clock is high when the comparison unit 31 compares the first reference signal V ref1 with the reset component and inverts the output. 1 is added to the count value up-counted by 34A.
  • the ADC 30 includes a DDR counter 34A as an up counter, a comparison unit 31 (not shown), a CE generation circuit 32 (not shown), and a clock level detection circuit 40 ( In the figure, a CLK H or L detection circuit), a latch circuit 41, and an adder 42 are provided.
  • the clock level detection circuit 40 holds the signal level of the clock CLK when the rising edge of the CE signal that is the output of the CE generation circuit 32 described in the first embodiment is detected.
  • the latch circuit 41 outputs the clock CLK as a counter clock when the CE signal, which is the output of the CE generation circuit 32 described in the first embodiment, is at a high level, and holds the clock CLK at that time when the CE signal is at a low level. .
  • the output of the latch circuit 41 is input to the DDR counter 34A and counted up.
  • the adder 42 adds 1 to the count value up-counted by the DDR counter 34A and outputs the result, and the output of the clock level detection circuit 40 is at a low level. Then, the count value up-counted by the DDR counter 34A is output as it is.
  • the clock CLK when it detects a rising edge of the CE signal is at a high level, DDR counter 34A until the next rise of the counter clock (from time t 1 to t b), I have to wait.
  • the DDR counter 34A cannot count the counter clock during standby, the count value to be finally output is one less than the correct count value.
  • the ADC 30 of this embodiment adds 1 to the count value output by the DDR counter 34A when the clock CLK is at the high level when the rising edge of the CE signal is detected, so that the correct count value can be output. it can.
  • the adder 42 adds 1 to the count value up-counted by the DDR counter and outputs it when the output of the clock level detection circuit 40 is at a low level. To do.
  • the DDR counter must wait until the next falling clock. In this case, since the DDR counter cannot count the clock while waiting, the count value to be finally output is one less than the correct count value.
  • the ADC 30 of this embodiment adds 1 to the count value output by the DDR counter when the clock CLK is at the low level when the rising edge of the CE signal is detected, so that the correct count value can be output.
  • the signal processing unit 19 is used as means for subtracting the offset from the count value counted by the ADC 30, but the present invention is not limited to this.
  • each ADC 30 may be provided with a subtracting circuit for subtracting the offset value from the count value up-counted by the up counter 34.
  • the ADC 30 including the subtracting circuit can output a digital signal (imaging data) including a true signal component obtained by performing correlated double sampling from the pixel signal.
  • the offset value is obtained by counting the clock CLK only when the first reference signal V ref1 is generated.
  • the offset value may be obtained by counting the clock CLK supplied from the start of the first reference signal Vref1 to the start of the second reference signal Vref2 .
  • the clock CLK may be generated also at times t 2 to t 3 .
  • imaging data obtained by digitizing the true signal component from which the reset component is removed is obtained by subtracting the offset value from the count value up-counted by the up-counter 34 (or DDR counter 34A). be able to.
  • the first reference signal and the second reference signal are not limited to those exemplified in the first to fourth embodiments. It is only necessary that the waveform has a signal level that changes with time.
  • the ADC 30 is used to process the pixel signal of the imaging device, but is not limited to such an application.
  • the analog signal includes a reset component and a signal component
  • the AD converter of the present invention can be applied.
  • the AD converter of the present invention can also be applied when an analog signal is converted into a digital signal from an element that converts an electromagnetic wave such as radiation into an electrical signal.

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Abstract

第１参照信号及び第２参照信号と、リセット成分と信号成分とを含む画素信号を比較する比較部３１と、カウンタークロックをアップカウントするアップカウンタ３４と、アップカウンタ３４のカウント値の黒レベルを補正する黒レベル補正部３５とを備え、アップカウンタ３４は、比較部３１が第１参照信号とリセット成分とを比較して出力を反転させたときにアップカウントを開始し、比較部３１が第２参照信号と信号成分とを比較して出力を反転させたときにアップカウントを停止する。アップカウンタ３４でカウントされたカウント値から、遮蔽された画素からの画素信号をアップカウンタ３４でカウントした値を減ずることで、黒レベルを補正すると同時に信号成分からリセット成分が除去された撮像データを出力する。

Description

ＡＤ変換装置及び撮像装置
　本発明は、ＡＤ変換装置及び撮像装置に関する。
　従来、ＣＣＤやＣＭＯＳをはじめとする撮像装置が多様な用途で使用されている。一般に、撮像装置は、マトリックス状に配置された複数の画素の列（カラム）ごとに、ＡＤ変換装置（Analog Digital Converter）を備えている。ＡＤ変換装置は、入射光の光量を表すアナログの電気信号（画素信号）が画素から入力され、この画素信号をデジタル化する。
　ここで、画素信号は、リセット成分に信号成分が加わった形態で出力される。このため、ＡＤ変換装置では、相関２重サンプリング（Correlated Double Sampling：CDS）を実行する。ＣＤＳは、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差を取ることで、有効な信号成分を取り出す技術である。
　例えば、特許文献１には、ランプ波形発生器、比較器、及びアップダウンカウンタを備えたＡＤ変換装置が開示されている。このＡＤ変換装置は、リセット成分をＡＤ変換するときはダウンカウントし、信号成分をＡＤ変換するときはアップカウントする。これにより得られたカウント値は、リセット成分が除去された信号成分がデジタル化されたものとなる。
　また、固体撮像装置の高速化を実現するためには、クロックの高速化、及びカウンタの低消費電力化が必要となる。このために、特に高速動作が要求される下位ビットに関して、グレイコードを用いたカウンタを用いたＡＤ変換装置が提案されている（例えば、特許文献２参照）。このような構成とすることで、クロックの高速化に対応し、また、バイナリコードでの問題点であるビットの同時反転を避けることができる。
特開２００８－２５９２２８号公報 特開２０１１－２３４３２６号公報
　しかしながら、リセット成分及び信号成分をカウントするためにアップダウンカウンタが必要であるため、素子数が多くなり、カラムのレイアウトサイズが大きくなるという問題点がある。また、アップカウントとダウンカウントとを切替えるための時間が必要となり、ＡＤ変換に要する時間が長くなるという問題点がある。
　また、グレイコードのカウンタを用いた場合、ＣＤＳにおいてリセット成分と信号成分との差を取るために、リセット成分と信号成分のそれぞれのグレイコードをバイナリコードに変換する必要がある。このため、回路や制御が複雑になるという問題点がある。
　本発明は、このような事情に鑑み、レイアウトサイズを抑え、ＡＤ変換に要する時間を短縮し、複雑な構成となることを回避できるＡＤ変換装置及び撮像装置を提供することを目的とする。
　上記課題を解決する本発明の態様は、リセット成分と信号成分とを含むアナログ信号をデジタル信号に変換するＡＤ変換装置であって、時間経過に伴い信号レベルが変化する第１参照信号及び第２参照信号と、前記アナログ信号とを比較する比較部と、クロックの供給を受け、当該クロック及び前記比較部の比較結果に基づいてカウンタークロックを生成し、当該カウンタークロックをアップカウントするカウント部と、を備え、前記カウント部は、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記カウンタークロックをアップカウントし、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させたときに前記カウンタークロックのアップカウントを停止することを特徴とするＡＤ変換装置にある。
　第１の態様では、アナログ信号をデジタル化したカウント値を得ることができる。このカウント値は、第１参照信号から第２参照信号までの間のクロックをカウントした固定のオフセット値を減ずるだけで、リセット成分が除去された真の信号成分からなるデジタル信号となる。このように、ＡＤ変換装置は、固定のオフセット値を減ずるだけで真の信号成分からなるデジタル信号を得ることが可能なカウント値を得ることができる。また、カウント値をカウントするカウンタとしてアップカウンタのみで実現することができる。すなわち、相関二重サンプリングを実施するために従来のアップダウンカウンタを用いないので、大幅に素子数を削減することができ、レイアウトのサイズを小型化することができるとともに、回路の構成が複雑化することを回避できる。また、アップダウンカウンタを用いる場合では、アップカウントとダウンカウントを切替えるための切替え時間が必要になるが、本発明ではこのような切替え時間は不要となる。したがって、より高速なＡＤ変換を行うことができる。
　本発明の第２の態様は、第１の態様に記載のＡＤ変換装置において、前記カウント部は、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させてから、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させるまでの間にカウンターイネーブル信号を生成するカウンターイネーブル信号生成部と、前記カウンターイネーブル信号と前記クロックとを入力として前記カウンタークロックを出力するＡＮＤゲートと、前記ＡＮＤゲートにより出力される前記カウンタークロックをアップカウントするアップカウンタとを備えることを特徴とするＡＤ変換装置にある。
　第２の態様では、カウント部を簡易な回路構成で実現することができる。
　本発明の第３の態様は、第１又は第２の態様に記載のＡＤ変換装置において、前記カウント部は、前記第１参照信号の終了から前記第２参照信号の開始までの間に、強制的にアップカウントを開始させることを特徴とするＡＤ変換装置にある。
　第３の態様では、リセット成分を検出できない場合であっても、本来出力されるべきデジタル信号に近い値を出力することができる。
　本発明の第４の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルのときは前記クロックをそのまま用い、前記クロックがハイレベルのときは前記クロックを反転させて用いることを特徴とするＡＤ変換装置にある。
　第４の態様について説明する。本態様のダブルデータレートカウンタは、クロックの立ち上がりでカウントを開始し、終了時のクロックのハイレベル又はロウレベルを保持して最下位ビットとすることでダブルデータレートを実現している。第４の態様により、カウント開始時のクロックの状態に関わらず、常にクロックの立ち上がりからカウントを開始できるため、最下位ビットも含めた正しいＡＤ変換を行うことができる。
　本発明の第５の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは前記クロックをそのまま用い、前記クロックがロウレベルであるときは前記クロックを反転させて用いることを特徴とするＡＤ変換装置にある。
　第５の態様では、本態様のダブルデータレートカウンタは、クロックの立ち下りでカウントを開始し、終了時のクロックのハイレベル又はロウレベルを保持して最下位ビットとすることでダブルデータレートを実現している。第５の態様により、カウント開始時のクロックの状態に関わらず、常にクロックの立ち下りからカウントを開始できるため、最下位ビットも含めた正しいＡＤ変換を行うことができる。
　本発明の第６の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記クロックがハイレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算することを特徴とするＡＤ変換装置にある。
　第６の態様では、ダブルレートカウンタがクロックの立ち上がりからアップカウントを開始しない場合であっても、最下位ビットも含めた正しいカウント値を出力することができる。
　本発明の第７の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記クロックがロウレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算することを特徴とするＡＤ変換装置にある。
　第７の態様では、ダブルレートカウンタがクロックの立ち下がりからアップカウントを開始しない場合であっても、最下位ビットも含めた正しいカウント値を出力することができる。
　本発明の第８の態様は、第１から第７の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部でカウントされたカウント値から所定値を減じた差分をデジタル信号として出力する減算部とを備え、前記減算部は、前記カウント値から、前記所定値として、第１参照信号の開始から第２参照信号の開始までの間に供給される前記クロックをカウントしたオフセット値を減じた差分をデジタル信号として出力することを特徴とするＡＤ変換装置にある。
　第８の態様では、画素信号から相関２重サンプリングを施した真の信号成分からなるデジタル信号（撮像データ）を出力することができる。
　本発明の第９の態様は、第８の態様に記載するＡＤ変換装置と、光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素とを備え、前記アナログ信号を前記ＡＤ変換装置でデジタル信号に変換して撮像データを出力することを特徴とする撮像装置にある。
　第９の態様では、単位画素から得られたアナログの画素信号がＡＤ変換装置でデジタル化されて、撮像データを得ることができる。また、ＡＤ変換装置は、アナログ信号をデジタル化するために相関２重サンプリングを行うが、このときに用いるカウンタとしてアップカウンタのみで実現することができる。すなわち、相関二重サンプリングを実施するために従来のアップダウンカウンタを用いないので、大幅に素子数を削減することができ、撮像装置のレイアウトのサイズを小型化することができるとともに、回路の構成が複雑化することを回避できる。また、アップダウンカウンタを用いる場合では、アップカウントとダウンカウントを切替えるための切替え時間が必要になるが、本発明ではこのような切替え時間は不要となる。したがって、撮像装置はより高速なＡＤ変換を行い、高速にデジタル信号（撮像データ）を出力することができる。
　本発明の第１０の態様は、第６又は第７の態様に記載するＡＤ変換装置と、光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素と、遮光された前記単位画素である遮光画素と、前記単位画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値と、前記遮光画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値との差分を撮像データとして出力する信号処理部と、を備えることを特徴とする撮像装置にある。
　第１０の態様では、カウント値からオフセット値を減ずるための手段として、黒レベル補正を行うだけで、自動的にオフセット値を減ずることができる。これにより、アナログ信号を黒レベル補正し、かつオフセット値が減じられた真の信号成分からなるデジタル信号（撮像データ）を得ることができる。このように本態様の撮像装置では、カウント値からオフセット値を減ずるための減算回路を特別に用意する必要がない。これにより、さらに回路の構造が複雑化することを避けることができる。
　本発明によれば、レイアウトサイズを抑え、ＡＤ変換に要する時間を短縮し、複雑な構成となることを回避できるＡＤ変換装置及び撮像装置が提供される。
実施形態１に係る撮像装置の構成を示すブロック図である。 実施形態１に係るＡＤ変換装置のブロック図である。 実施形態１に係るＡＤ変換装置のタイミングチャートである。 実施形態２に係るＡＤ変換装置のブロック図である。 実施形態２に係るＡＤ変換装置のタイミングチャートである。 実施形態３に係るＡＤ変換装置のブロック図である。 実施形態３に係るＡＤ変換装置のタイミングチャートである。 実施形態４に係るＡＤ変換装置のブロック図である。
　〈実施形態１〉
　図１は、本実施形態に係る撮像装置の構成を示すブロック図である。本実施形態の撮像装置は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
　撮像装置１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２、行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７、タイミング制御回路１８、及び信号処理部１９を備えている。
　タイミング制御回路１８は、マスタークロックＭＣＬＫに基づいて、行走査回路１３、カラム処理部１４、参照電圧供給部１５、及び列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照電圧供給部１５、及び列走査回路１６などに対して与える。
　画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７、及びタイミング制御回路１８などは、画素アレイ部１２と同一のチップ（半導体基板）上に集積されている。
　単位画素１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で入射光を光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。単位画素１１から出力されたアナログ信号をここでは画素信号と称する。
　画素アレイ部１２には、単位画素１１がｍ行ｎ列分だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に行制御線２１（２１－１～２１－ｍ）が配線され、列毎に列信号線２２（２２－１～２２－ｎ）が配線されている。行制御線２１－１～２１－ｍの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタなどによって構成され、行制御線２１－１～２１－ｍを介して画素アレイ部１２の行アドレスや行走査の制御を行う。
　カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、即ち列信号線２２－１～２２－ｎ毎に設けられたＡＤ変換装置（以下、ＡＤＣ）３０－１～３０－ｎを有し、画素アレイ部１２の各単位画素１１から列毎に出力される画素信号をデジタル信号に変換して出力する。また、列信号線２２－１～２２－ｎごとのＡＤＣ３０－１～３０－ｎを総称してＡＤＣ３０とも表記する。ＡＤＣ３０の詳細については後述する。
　参照電圧供給部１５は、時間経過に伴い信号レベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧を生成するものであり、具体的には、ＤＡＣ（デジタル－アナログ変換回路）により参照電圧を生成する。なお、ＲＡＭＰ波形の参照電圧を生成する手段としては、ＤＡＣに限られるものではない。
　参照電圧供給部１５は、タイミング制御回路１８から与えられる制御信号により、タイミング制御回路１８から与えられるクロックＣＬＫに基づいてＲＡＭＰ波形の参照電圧を生成し、カラム処理部１４のＡＤＣ３０－１～３０－ｎに供給する。
　列走査回路１６は、シフトレジスタなどによって構成され、カラム処理部１４におけるＡＤＣ３０－１～３０－ｎの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、ＡＤＣ３０－１～３０－ｎの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線１７を経由して出力される。水平出力線１７はＮビット幅分の信号線から構成されている。
　また、撮像装置１０は、暗電流の影響により黒レベルのばらつきを補正するための構成として、いわゆるＯｐｔｉｃａｌ  Ｂｌａｃｋ（ＯＢ）と呼ばれる画素（以降、遮光画素１１Ｄと称する）を有している。遮光画素１１Ｄの構成は、単位画素１１と同じであるが、遮光された状態である。遮光画素１１Ｄは、ＡＤＣ３０Ｄに接続されており、遮光画素１１Ｄが出力したアナログ信号は、ＡＤＣ３０Ｄによりデジタル信号に変換される。このＡＤＣ３０Ｄの構成は上述したＡＤＣ３０と同じ構成である。
　信号処理部１９は、遮光されていない単位画素１１から得られた画素信号と、遮光された遮光画素１１Ｄから得られた画素信号との差分を取ることで黒レベルを補正する。詳細は後述するが、信号処理部１９は、ＡＤＣ３０から得たデジタル信号、及びＡＤＣ３０Ｄから得たデジタル信号を入力とし、これらの差分を撮像データとして出力する。なお、信号処理部１９は、このような黒レベル補正のみならず、例えば、デジタル信号のバッファリング、ばらつき補正、色調補正などの各種の画像処理機能を行ってもよい。また、信号処理部１９は、Ｎビットのパラレルの撮像データをシリアルの撮像データに変換して撮像装置１０の外部の装置に出力してもよい。
　図２はＡＤＣのブロック図である。ＡＤＣ３０－１～３０－ｎ、及びＡＤＣ３０Ｄは、何れも同じ構成であり、ここでは、ＡＤＣ３０－ｎについて説明する。
　ＡＤＣ３０－ｎは、比較部３１と、ＣＥ生成回路３２と、ＡＮＤゲート３３と、アップカウンタ３４とを備えている。なお、ＣＥ生成回路３２、ＡＮＤゲート３３、及びアップカウンタ３４は、請求項に記載のカウント部の一実施例である。
　比較部３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される信号に応じた列信号線２２－ｎの電位ＶＳＬと、参照電圧供給部１５から供給される参照電圧の電位ＲＡＭＰとを比較する。例えば、電位ＲＡＭＰが電位ＶＳＬよりも大なるときに出力（Ｃｏｍｐ．ｏｕｔ）がロウレベルになり、電位ＲＡＭＰが電位ＶＳＬ以下のときに出力（Ｃｏｍｐ．ｏｕｔ）がハイレベルになる。
　ＣＥ生成回路３２は、比較部３１の出力の立ち上がりエッジのみを検出し、その度に保持する値を反転させる。例えば、ＣＥ生成回路３２をリセットしたときは、ロウレベルを保持する。次に、比較部３１の出力の立ち上がりエッジを検出したときハイレベルを保持する。次に、比較部３１の出力の立ち上がりエッジを検出したときロウレベルを保持する。このように、比較部３１が第１参照信号とリセット成分とを比較して出力を反転させてから、比較部３１が第２参照信号と信号成分とを比較して出力を反転させるまでの間に出力される信号をカウンターイネーブル信号と称し、以後、ＣＥ（Ｃｏｕｎｔｅｒ Ｅｎａｂｌｅ）信号と略記する。ＣＥ信号は、ＡＮＤゲート３３の入力となる。
　ＡＮＤゲート３３は、ＣＥ信号と、タイミング制御回路１８から与えられるクロックＣＬＫとの論理積を出力する。ＡＮＤゲート３３の出力をカウンタークロック（Ｃｏｕｎｔｅｒ　ＣＬＫ）と称する。
　アップカウンタ３４は非同期カウンタであり、ＡＮＤゲート３３からのカウンタークロックが与えられ、当該カウンタークロックに同期してアップカウントを行う。ここでは、アップカウンタ３４はバイナリコードを用いたアップカウントを行う。ＡＤＣ３０のアップカウンタ３４がカウントした値をカウント値と称する。なお、アップカウンタ３４は、バイナリコードを用いたアップカウントに限らず、グレイコードを用いたアップカウントを行うものであってもよい。
　上述した構成の撮像装置１０の動作について、図３のタイミングチャートを用いて説明する。同図では、ＲＡＭＰを一点鎖線で表し、その他を実線で表している。
　ＶＳＬは、単位画素１１が出力した信号の電位を表し、ＲＡＭＰは、参照電圧供給部１５が出力したＲＡＭＰ波形の参照電圧を表している。ＣＬＫは、タイミング制御回路１８から与えられるクロックＣＬＫを表している。Ｃｏｍｐ．ｏｕｔは、比較部３１の出力を表し、ＣＥは、ＣＥ生成回路３２のＣＥ信号を表し、Ｃｏｕｎｔｅｒ  ＣＬＫは、ＡＮＤゲート３３から出力されたカウンタークロックを表している。
　単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット動作と転送動作とが行われる。リセット動作では所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素１１から列信号線２２－１～２２－ｎに出力される。転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素１１から列信号線２２－１～２２－ｎに出力される。同図では、Ｖｒがリセット成分の電位であり、Ｖｓがリセット成分を含んだ信号成分の電位である。
　ＲＡＭＰ波形は、第１参照信号Ｖｒｅｆ１及び第２参照信号Ｖｒｅｆ２を含んでいる。第１参照信号Ｖｒｅｆ１は、ｔ０からｔ２までの時間経過に伴い基準電位Ｖ０から信号レベルが漸減しており、第２参照信号Ｖｒｅｆ２は、ｔ３からｔ５までの時間経過に伴い基準電位Ｖ０から信号レベルが漸減している。第１参照信号Ｖｒｅｆ１は、リセット成分と比較され、第２参照信号Ｖｒｅｆ２と比較される。
　また、本実施形態では、クロックＣＬＫは、第１参照信号Ｖｒｅｆ１及び第２参照信号Ｖｒｅｆ２が生成されているときのみ発生するようになっている。
　行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２－１～２２－ｎへ画素信号が読み込まれ、比較部３１に入力される。
　次に、単位画素１１から供給されたリセット成分からなる画素信号をデジタル化する。具体的には、参照電圧供給部１５は、比較部３１に第１参照信号Ｖｒｅｆ１の供給を開始する（時刻ｔ０）。また、第１参照信号Ｖｒｅｆ１を供給している間、クロックＣＬＫを供給する（時刻ｔ０～ｔ２）。
　時間経過にともない、第１参照信号Ｖｒｅｆ１は信号レベルが低下し、列信号線２２－ｎの電位ＶＳＬとは、時刻ｔ１において電位Ｖｒで交わり、時刻ｔ１～ｔ２ではリセット成分の電位Ｖｒよりも電位が低くなる。
　第１参照信号Ｖｒｅｆ１がリセット成分の電位Ｖｒを下回ると、比較部３１の出力がロウレベルからハイレベルに反転する（時刻ｔ１）。ＣＥ生成回路３２は、比較部３１の出力の立ち上がりエッジを検出し、ハイレベルを保持し、ハイレベルのＣＥ信号を出力する。ＡＮＤゲート３３は、ＣＥ信号がハイレベルである間、クロックＣＬＫをカウンタークロックとして出力する。すなわち、ＡＮＤゲート３３は、第１参照信号Ｖｒｅｆ１とリセット成分の電位Ｖｒとが等しくなった時刻ｔ１から、第１参照信号Ｖｒｅｆ１が終わる時刻ｔ２までの間に亘り、カウンタークロックを出力する。
　アップカウンタ３４は、ＡＮＤゲート３３からカウンタークロックが入力されている間（時刻ｔ１～ｔ２）、アップカウントする。この時点におけるカウント値は、ここでは、「０」からカウントして「Ｃ１」（正の整数）までカウントしたとする。
　次に、単位画素１１から供給されたリセット成分及び信号成分からなる画素信号をデジタル化する。具体的には、参照電圧供給部１５は、比較部３１に第２参照信号Ｖｒｅｆ２の供給を開始する（時刻ｔ３）。
　また、第２参照信号Ｖｒｅｆ２を供給している間、クロックＣＬＫを供給する（時刻ｔ３～ｔ５）。上述したように、ＣＥ生成回路３２は、比較部３１が出力した信号の立ち上がりエッジのみを検出する構成とした。そして、リセット成分の検出時に、ＣＥ生成回路３２は、比較部３１が出力した信号の立ち上がりエッジを検出した結果、ハイレベルを保持したままである。
　このようなハイレベルのＣＥ信号及びクロックＣＬＫを入力とするので、ＡＮＤゲート３３は、第２参照信号Ｖｒｅｆ２の供給開始時（時刻ｔ３）からカウンタークロックを出力する。
　時間経過にともない、第２参照信号Ｖｒｅｆ２は信号レベルが低下し、列信号線２２－ｎの電位ＶＳＬとは、時刻ｔ４において電位Ｖｓに交わり、時刻ｔ４～ｔ５では電位Ｖｓよりも電位が低くなる。
　第２参照信号Ｖｒｅｆ２がリセット成分を含む信号成分の電位Ｖｓを下回ると、比較部３１の出力がロウレベルからハイレベルに反転する（時刻ｔ４）。ＣＥ生成回路３２は、比較部３１の出力の立ち上がりエッジを検出し、それまでに保持されていたハイレベルを反転してロウレベルを保持する。ＡＮＤゲート３３は、ＣＥ信号がロウレベルとなったので、クロックＣＬＫをカウンタークロックとして出力しない。
　このようにして、第２参照信号Ｖｒｅｆ２を開始した時刻ｔ３から、第２参照信号Ｖｒｅｆ２とリセット成分を含む信号成分の電位Ｖｓとが等しくなった時刻ｔ４までの間に亘り、ＡＮＤゲート３３からカウンタークロックが出力される。
　アップカウンタ３４は、ＡＮＤゲート３３からカウンタークロックが入力されている間（時刻ｔ３～ｔ４）、アップカウントする。このアップカウントは、先に、時刻ｔ１～ｔ２でカウントした値から続けてカウントする。カウントを停止した時刻ｔ４における最終的なカウント値は「Ｃ」（正の整数）とする。
　時刻ｔ３から時刻ｔ４の間において、アップカウンタ３４によりカウントされた値は「Ｃ２」（正の整数）とする。したがって、式１に示すように、カウント値Ｃは、カウント値Ｃ１とカウント値Ｃ２の和となる。
　（式１）Ｃ＝Ｃ１＋Ｃ２
　このようなＣＥ生成回路３２、ＡＮＤゲート３３及びアップカウンタ３４からなるカウント部では、クロックＣＬＫと、比較部３１における比較結果に基づいて、カウンタークロックを生成し、当該カウンタークロックをアップカウンタ３４でアップカウントする。具体的には、比較部３１が第１参照信号Ｖｒｅｆ１とリセット成分を表す電位Ｖｒとを比較して出力を反転させたとき（時刻ｔ１）に、アップカウンタ３４がカウンタークロックをアップカウントしている。そして、当該カウント部では、比較部３１が第２参照信号Ｖｒｅｆ２とリセット成分を含む信号成分を表す電位Ｖｓとを比較して出力を反転させたとき（時刻ｔ４）に、アップカウンタ３４がカウンタークロックのアップカウントを停止している。
　アップカウンタ３４により出力されたカウント値Ｃから所定値を減じることで、単位画素１１から得られた画素信号のうちリセット成分を除去した真の信号成分を得ることができる。この所定値とは、第１参照信号Ｖｒｅｆ１の開始（時刻ｔ０）から第２参照信号Ｖｒｅｆ２の開始（時刻ｔ３）までの間に供給されるクロックＣＬＫをカウントしたオフセット値（図ではＯｆｆｓｅｔと表記してある）である。
　まず、カウント値Ｃからオフセット値を減じることで信号成分が得られることを説明する。
　ここで、第１参照信号Ｖｒｅｆ１の供給開始（時刻ｔ０）から、第１参照信号Ｖｒｅｆ１が電位Ｖｒと交わるまで（時刻ｔ１）の間に、カウンタークロックが発生していると仮定し、その間にカウンタークロックをアップカウンタ３４がカウントした値をＣ０とする。
　オフセット値は、第１参照信号Ｖｒｅｆ１の開始（時刻ｔ０）から第２参照信号Ｖｒｅｆ２の開始（時刻ｔ３）までの間に供給されるクロックＣＬＫをカウントした値である。本実施形態では、第１参照信号Ｖｒｅｆ１が発生している間（時刻ｔ０～ｔ２）のみでクロックＣＬＫが発生するようにしたので、時刻ｔ０から時刻ｔ２までの間に発生したクロックＣＬＫをカウントした値がオフセット値となる。
　したがって、オフセット値は、式２に示すように、アップカウンタ３４がカウンタークロックをカウントしたカウント値Ｃ１と、仮想的に想定したカウント値Ｃ０の和に等しい。
　（式２）Ｏｆｆｓｅｔ＝Ｃ０＋Ｃ１
　（式１）及び（式２）から、カウント値Ｃからオフセット値を減じた差は、式３に示すように、カウント値Ｃ２と、カウント値Ｃ０の差に等しい。
　（式３）Ｃ－Ｏｆｆｓｅｔ＝Ｃ２－Ｃ０
　カウント値Ｃ０は、ＲＡＭＰ波形が基準電位Ｖ０からリセット成分の電位Ｖｒに信号レベルが低下するまでの間にカウントされた値、すなわち、リセット成分をデジタル化した値である。
　カウント値Ｃ２は、ＲＡＭＰ波形が基準電位Ｖ０からリセット成分を含む信号成分の電位Ｖｓに信号レベルが低下するまでの間にカウントされた値、すなわち、リセット成分を含む信号成分をデジタル化した値である。
　カウント値Ｃ２からカウント値Ｃ０を減じた値は、真の信号成分をデジタル化した値（撮像データ）である。したがって、アップカウンタ３４が出力するカウント値Ｃからオフセット値を減じることで得られる差分は、相関２重サンプリングを施して得られる真の信号成分をデジタル化した値となる。
　オフセット値は、第１参照信号Ｖｒｅｆ１が発生している時間に発生したクロックＣＬＫをカウントしたものであるから、固定値である。したがって、オフセット値をカウントするためのカウンタは不要である。第１参照信号Ｖｒｅｆ１の時間的長さが定まれば、固定的にオフセット値を定めることができる。また、オフセット値は、全てのＡＤＣ３０に共通の値としてある。
　アップカウンタ３４により得られたカウント値Ｃからオフセット値を減算する減算回路（請求項の減算部に該当する）を設けることで、真の信号成分をデジタル化した撮像データを得ることができる。しかしながら、次に説明する黒レベル補正を実行することで、減算回路を特別に設けなくても、カウント値Ｃに基づいて撮像データを得ることができる。このような処理は、信号処理部１９により行われる。
　信号処理部１９は、一般的な撮像装置で行われる、暗電流の影響を除去するための回路を備えている。具体的には、信号処理部１９は、アップカウンタ３４から水平出力線１７を介してカウント値Ｃが入力される。また、信号処理部１９は、遮光画素１１Ｄからの画素信号をデジタル化するＡＤＣ３０Ｄからもカウント値（以後、暗電流カウント値Ｄと称する）が入力される。そして信号処理部１９は、これらのカウント値Ｃと暗電流カウント値Ｄとの差分を撮像データとして出力する。 
　カウント値Ｃからオフセット値を減じた真の信号成分をＳｉｇｎａｌとすると、式３は式４のように表せる。ここで、黒レベルを補正しない場合における、真の信号成分には、暗電流成分が含まれているので、暗電流成分をＤＣ（Ｄａｒｋ Ｃｕｒｒｅｎｔ）とすると、式５のように表すことができる。暗電流カウント値Ｄについても式５と同様にして式６のように表せる。
　（式４）Ｃ－Ｏｆｆｓｅｔ＝Ｃ２－Ｃ０＝Ｓｉｇｎａｌ
　（式５）Ｃ＝Ｓｉｇｎａｌ＋ＤＣ＋Ｏｆｆｓｅｔ
　（式６）Ｄ＝０＋ＤＣ＋Ｏｆｆｓｅｔ
　暗電流カウント値Ｄは、遮光画素１１Ｄのアナログ信号を元にしているので、信号成分がゼロであり、暗電流成分ＤＣとオフセット値を含む。換言すれば、暗電流カウント値Ｄからオフセット値を減じた値は、暗電流のみの黒レベル信号を表す。オフセット値は、全てのＡＤＣ３０に共通であるので、式５から式６を引くと、式７に示すように、暗電流成分及びオフセット値が除去された真の信号成分を表すデジタル信号（撮像データ）となる。
　（式７）Ｃ－Ｄ＝Ｓｉｇｎａｌ
　このように、信号処理部１９は、遮光されていない単位画素１１のカウント値Ｃと、遮光された遮光画素１１Ｄの暗電流カウント値Ｄとの差分をとる。これにより、暗電流成分ＤＣを除去して黒レベル補正をすることができると同時に、オフセット値を減じ、相関２重サンプリングを実施したのと同様に、真の信号成分からなる撮像データを出力することができる。
　ＡＤＣ３０において一連のＣＤＳ及びＡＤ変換が行われた後、アップカウンタ３４にはＮビットのデジタル信号が保持される。そして、カラム処理部１４の各ＡＤＣ３０－１～３０－ｎでＡＤ変換されたＮビットのデジタル信号は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次信号処理部１９へ出力される。信号処理部１９により黒レベル補正及びオフセット値の減算が行われ、撮像データが出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
　以上に説明したＡＤＣ３０（ＡＤ変換装置）は、マトリクス状に配置された単位画素１１からアナログの画素信号をデジタル化してアップカウンタ３４においてカウント値として保持する。このカウント値は、上述したように、固定のオフセット値を減ずるだけで真の信号成分からなるデジタル信号（撮像データ）となる。このように、本実施形態のＡＤＣ３０は、固定のオフセット値を減ずるだけで真の信号成分からなるデジタル信号を得ることが可能なカウント値を出力することができる。このようなカウント値を得るための構成として、アップカウンタ３４で実現する。すなわち、相関二重サンプリングを実施するために従来のアップダウンカウンタを用いないので、大幅に素子数を削減することができ、ＡＤＣ３０並びに撮像装置１０のレイアウトのサイズを小型化することができる。
　また、アップダウンカウンタを用いる場合では、アップカウントとダウンカウントを切替えるための切替え時間が必要になる。図３でいえば、第１参照信号Ｖｒｅｆ１と第２参照信号Ｖｒｅｆ２との間（図３の時刻ｔ２からｔ３）に切替え時間を要する。しかしながら、本実施形態のＡＤＣ３０では、このような切替え時間は不要となる。したがって、より高速なＡＤ変換を行うことができ、また、１／ｆノイズの低減効果も期待できる。
　また、本実施形態では、バイナリコードを用いるアップカウンタ３４を例に説明したが、グレイコードのアップカウンタを用いることもできる。グレイコードのアップカウンタを用いる場合であっても、ＣＤＳ用にリセット信号を保持するメモリは不要である。
　このように、グレイコードのアップカウンタを用いても、ＣＤＳ用のメモリや、ＣＤＳ用にグレイコードからバイナリコードへ変換する回路が不要となり、回路や制御が複雑になることがない。そして、グレイコードのアップカウンタを用いることで、クロックの高速化及び低消費電力化を実現することができ、さらに、バイナリコードでの問題点であるビットの同時反転を避けることができる。
　さらに、本実施形態のＡＤＣ３０を備えた撮像装置１０は、ＡＤＣ３０により得られたカウント値からオフセット値を減ずるための構成として、黒レベル補正を行う信号処理部１９を用いた。このような信号処理部１９を設けることで、黒レベル補正を行うとともに、相関２重サンプリングを実施し、画素信号に含まれるリセット成分を除去して真の信号成分からなる撮像データを得ることができる。黒レベル補正を行う信号処理部１９は、従来の撮像装置が一般に備えるものである。このような信号処理部１９を適用するだけでリセット成分を除去した撮像データが得られるので、ＡＤＣ３０により得られたカウント値からオフセット値を減ずるための減算回路を特別に用意する必要がない。これにより、さらに回路の構造が複雑化することを避けることができる。
　〈実施形態２〉
　本実施形態では、リセット成分を検出できない場合に対応したＡＤＣ３０について説明する。図４はＡＤＣのブロック図であり、図５はＡＤＣのタイミングチャートである。なお、実施形態１と同一のものには、同一の符号を付し、重複する説明は省略する。
　図４に示すように、本実施形態のＡＤＣ３０のＣＥ生成回路３２Ａは、強制的にハイレベルのＣＥ信号を出力させる機能が設けられている。ＣＥ生成回路３２Ａは、強制カウント開始信号（図ではＦｏｒｃｅｄ Ｃｏｕｎｔｅｒ Ｓｔａｒｔと記してある）がロウレベルであるときの動作は、実施形態１のＣＥ生成回路３２と同様である。強制カウント開始信号がハイレベルであるときは、入力のいかんに関わらず、ＣＥ信号としてハイレベルを出力する。
　第１参照信号Ｖｒｅｆ１が終了した後から、第２参照信号Ｖｒｅｆ２が開始するまでの間の任意のタイミングで、ハイレベルの強制カウント開始信号がＣＥ生成回路３２Ａに与えられるようになっている。
　図５を用いて本実施形態のＡＤＣ３０の動作について説明する。
　時間経過にともない、第１参照信号Ｖｒｅｆ１は信号レベルが低下するが、列信号線２２－ｎの電位ＶＳＬとは交わらない場合がある。例えば、単位画素１１に強い光が入射したとき、画素信号の信号量が大きいほど電位ＶＳＬは低いので、電位ＶＳＬが第１参照信号Ｖｒｅｆ１と交わらないような低いレベルとなることがある。
　このような場合、ＣＥ生成回路３２Ａから出力されるＣＥ信号はロウレベルのままである。したがって、第１参照信号Ｖｒｅｆ１（時刻ｔ０～ｔ２）においては、ＡＮＤゲート３３からカウンタークロックが出力されず、アップカウンタ３４ではアップカウントが開始されない。
　次に、第１参照信号Ｖｒｅｆ１の終了から第２参照信号Ｖｒｅｆ２の開始までの間（時刻ｔ２～ｔ３）において、ハイレベルの強制カウント開始信号がＣＥ生成回路３２Ａに与えられる。これにより、ＣＥ生成回路３２Ａは、次の比較部３１からの出力の立ち上がりエッジを検出するまで（時刻ｔ４まで）、ハイレベルを保持する。そして、ＡＮＤゲート３３は、第２参照信号Ｖｒｅｆ２の間（時刻ｔ３～ｔ４）、カウンタークロックを出力し、アップカウンタ３４は、アップカウントを行う。その後は、実施形態１と同様に、アップカウンタ３４でアップカウントされたカウント値Ｃから、暗電流カウント値Ｄを引くことで、撮像データが得られる。
　仮に、ＣＥ生成回路３２Ａにプリセット機能が設けられていない場合、ＣＥ生成回路３２Ａから出力されるＣＥ信号がロウレベルのままとなるから、ＡＮＤゲート３３からカウンタークロックも出力されない。この結果、アップカウンタ３４のカウント値Ｃはゼロとなり、黒色の撮像データとして出力される。つまり、実際には相当の明るさがあるにも関わらず、黒色の撮像データとして出力されてしまう。
　しかしながら、本実施形態のＡＤＣ３０によれば、ＣＥ生成回路３２Ａに強制的にアップカウンタ３４のカウントを行う機能を設けることで、黒色ではなく、本来出力されるべき撮像データに近いものを出力することができる。
　〈実施形態３〉
　本実施形態では、アップカウンタとしてダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；ＤＤＲ）カウンタを用いるＡＤＣ３０について説明する。図６はＡＤＣのブロック図であり、図７はＡＤＣ３０のタイミングチャートである。なお、実施形態１と同一のものには、同一の符号を付し、重複する説明は省略する。
　図６に示すように、本実施形態のＡＤＣ３０は、比較部３１が第１参照信号Ｖｒｅｆ１とリセット成分とを比較して出力を反転させたときに、クロックがロウレベルであれば、クロックをそのまま用い、クロックがハイレベルであればクロックを反転させて用いる。
　このようなクロックの反転を行うための具体的な構成として、ＡＤＣ３０は、アップカウンタとしてＤＤＲカウンタ３４Ａ、比較部３１（図示せず）、ＣＥ生成回路３２（図示せず）、クロック・クロックバー生成回路３７（図では、ＣＬＫ ｏｒ ＣＬＫＢ生成回路）、ラッチ回路３８、及びディレイ回路３９を備えている。
　クロック・クロックバー生成回路３７は、ＣＥ信号の立ち上がりエッジを検出したときに、クロックがハイレベルのときはそのままクロックを出力し、クロックがロウレベルのときはクロックを反転させたクロックバー（ＣＬＫＢ）を出力する回路である。
　また、クロック・クロックバー生成回路３７の出力は、ラッチ回路３８に入力されて保持される。ディレイ回路３９は、このラッチ回路３８によるクロック・クロックバー生成回路３７の出力を保持するために用いられる。
　図７を用いて本実施形態のＡＤＣ３０の動作を説明する。同図のＣＬＫは、クロックＣＬＫを示し、ＣＬＫＢは、クロックＣＬＫを反転させたクロックバーを示している。また、時刻ｔ１は、実施形態１（図３）に示したものと同様に、リセット成分を検出したとき（第１参照信号Ｖｒｅｆ１が電位Ｖｒと交わるとき）を示している。時刻ｔ４は、リセット成分を含む信号成分を検出したとき（第２参照信号Ｖｒｅｆ２が電位Ｖｓと交わるとき）を示している。
　まず、クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがロウレベルである場合について説明する。このとき、クロック・クロックバー生成回路３７は、クロックＣＬＫをそのまま出力する。したがって、ＤＤＲカウンタ３４Ａがカウンタークロックのカウントを開始するときは、カウンタークロックの立ち上がりで開始することになる。
　一方、クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがハイレベルである場合について説明する。このとき、クロック・クロックバー生成回路３７は、クロックＣＬＫを反転させたＣＬＫＢを出力する。このようにクロックＣＬＫを反転させたので、ＤＤＲカウンタ３４Ａに与えられるカウンタークロックはクロックバーＣＬＫＢとなり、カウンタークロックのカウントを開始するときは、カウンタークロックの立ち上がり（ｔａ）で開始することになる。
　仮に、クロック・クロックバー生成回路３７がクロックＣＬＫを反転させない場合、ＤＤＲカウンタ３４Ａは、ＣＬＫＢではなく、ＣＬＫをアップカウントすることになる。カウンタークロックの立ち上がりをカウントするＤＤＲカウンタ３４Ａである場合、次のカウンタークロックの立ち上がりまで（時刻ｔ１からｔｂまで）、待機しなければならず、半周期以上遅れてしまう。
　しかしながら、本実施形態のＡＤＣ３０では、ＣＥ信号の立ち上がりエッジを検出したときのクロックＣＬＫがハイレベルであれば反転させる。これにより、ＤＤＲカウンタ３４Ａが常にカウンタークロックの立ち上がりからアップカウントを開始することができる。すなわち、上述したような次のカウンタークロックの立ち上がりまで待機することを回避することができる。また、ＤＤＲカウンタ３４Ａでカウンタークロックをアップカウントするので、カウンタの周波数を２倍にすることができ、ＡＤＣ３０によるＡＤ変換を高速化することができる。
　なお、クロックの立ち下がりをカウントするＤＤＲカウンタを用いる場合、次のように構成する。クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがハイレベルである場合、クロック・クロックバー生成回路３７は、クロックＣＬＫをそのまま出力する。一方、クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがロウレベルである場合、クロック・クロックバー生成回路３７は、クロックＣＬＫを反転させてクロックバーＣＬＫＢを出力する。このようにクロックＣＬＫを反転させたので、ＤＤＲカウンタに与えられるカウンタークロックはクロックバーＣＬＫＢとなり、カウンタークロックのカウントを開始するときは、カウンタークロックの立ち下がりで開始することになる。これにより、ＤＤＲカウンタが常にクロックの立ち下がりからアップカウントを開始することができる。すなわち、次のクロックの立ち下がりまで待機することを回避することができる。
　〈実施形態４〉
　本実施形態では、アップカウンタとしてダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ　Ｒａｔｅ；ＤＤＲ）カウンタを用いるＡＤＣ３０について説明する。図８はＡＤＣのブロック図である。なお、実施形態３と同一のものには、同一の符号を付し、重複する説明は省略する。
　図８に示すように、本実施形態のＡＤＣ３０は、比較部３１が第１参照信号Ｖｒｅｆ１とリセット成分とを比較して出力を反転させたときに、クロックがハイレベルであれば、ＤＤＲカウンタ３４Ａによりアップカウントされたカウント値に１を加算する。
　このような処理を実現するための具体的な構成として、ＡＤＣ３０は、アップカウンタとしてＤＤＲカウンタ３４Ａ、比較部３１（図示せず）、ＣＥ生成回路３２（図示せず）、クロックレベル検出回路４０（図では、ＣＬＫ Ｈ ｏｒ Ｌ検出回路）、ラッチ回路４１、及び加算部４２を備えている。
　クロックレベル検出回路４０は、実施形態１で説明したＣＥ生成回路３２の出力であるＣＥ信号の立ち上がりエッジを検出したときのクロックＣＬＫの信号レベルを保持する。
　ラッチ回路４１は、実施形態１で説明したＣＥ生成回路３２の出力であるＣＥ信号がハイレベルであればクロックＣＬＫをカウンタークロックとして出力し、ロウレベルになったとき、そのときのクロックＣＬＫを保持する。ラッチ回路４１の出力は、ＤＤＲカウンタ３４Ａに入力され、アップカウントされる。
　加算部４２は、クロックレベル検出回路４０の出力がハイレベルであるならば、ＤＤＲカウンタ３４Ａでアップカウントされたカウント値に１を加算して出力し、クロックレベル検出回路４０の出力がロウレベルであるならば、ＤＤＲカウンタ３４Ａでアップカウントされたカウント値をそのまま出力する。
　実施形態３で述べたように、ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがハイレベルであると、ＤＤＲカウンタ３４Ａは、次のカウンタークロックの立ち上がりまで（時刻ｔ１からｔｂまで）、待機しなければならない。この場合、ＤＤＲカウンタ３４Ａは、待機している間のカウンタークロックをカウントできないのであるから、最終的に出力するカウント値は、正しいカウント値よりも１少ない値である。
　本実施形態のＡＤＣ３０は、ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがハイレベルであるときは、ＤＤＲカウンタ３４Ａが出力したカウント値に１を加算するので、正しいカウント値を出力することができる。
　なお、クロックの立ち下がりをカウントするＤＤＲカウンタを用いる場合、加算部４２は、クロックレベル検出回路４０の出力がロウレベルであるならば、ＤＤＲカウンタでアップカウントされたカウント値に１を加算して出力する。
　ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがロウレベルであると、ＤＤＲカウンタは、次のクロックの立ち下がりまで待機しなければならない。この場合、ＤＤＲカウンタは、待機している間のクロックをカウントできないのであるから、最終的に出力するカウント値は、正しいカウント値よりも１少ない値である。本実施形態のＡＤＣ３０は、ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがロウレベルであるときは、ＤＤＲカウンタが出力したカウント値に１を加算するので、正しいカウント値を出力することができる。
　〈他の実施形態〉
　以上、本発明の各実施形態について説明したが、本発明の基本的な構成は上述したものに限定されるものではない。
　実施形態１～実施形態４では、ＡＤＣ３０がカウントしたカウント値からオフセットを減算する手段として信号処理部１９を用いたがこれに限定されない。例えば、各ＡＤＣ３０に、アップカウンタ３４によりアップカウントされたカウント値から、オフセット値を減算するための減算回路を設けてもよい。このように減算回路を備えたＡＤＣ３０によれば、画素信号から相関２重サンプリングを施した真の信号成分からなるデジタル信号（撮像データ）を出力することができる。
　実施形態１～実施形態４では、オフセット値は、第１参照信号Ｖｒｅｆ１が発生しているときのみクロックＣＬＫをカウントしたものであったが、これに限定されない。オフセット値は、第１参照信号Ｖｒｅｆ１の開始から第２参照信号Ｖｒｅｆ２の開始までの間に供給されるクロックＣＬＫをカウントしたものであってもよい。図３の例でいえば、時刻ｔ２～ｔ３においてもクロックＣＬＫを発生させてもよい。この場合においても、アップカウンタ３４（又はＤＤＲカウンタ３４Ａ）によりアップカウントされたカウント値から、当該オフセット値を減算することで、リセット成分が除去された真の信号成分をデジタル化した撮像データを得ることができる。また、第１参照信号及び第２参照信号は、実施形態１～実施形態４に例示したものに限定されない。少なくとも、時間経過に伴い、信号レベルが変化する波形であればよい。
　実施形態１～実施形態４では、ＡＤＣ３０は、撮像装置の画素信号を処理するために用いられたが、このような用途に限定されない。リセット成分と信号成分とを含むアナログ信号であれば、本発明のＡＤ変換装置を適用することができる。例えば、上記実施形態で説明した光の他に、放射線などの電磁波を電気信号に変換する素子からアナログ信号をデジタル信号に変換する場合にも本発明のＡＤ変換装置を適用することができる。
１０…撮像装置、１１…単位画素、１１Ｄ…遮光画素、１９…信号処理部、３１…比較部、３２、３２Ａ…ＣＥ生成回路、３３…ＡＮＤゲート、３４…アップカウンタ、３４Ａ…ＤＤＲカウンタ、３７…クロック・クロックバー生成回路、３８、４１…ラッチ回路、３９…ディレイ回路、４０…クロックレベル検出回路、４２…加算部

Claims (10)

  1. 　リセット成分と信号成分とを含むアナログ信号をデジタル信号に変換するＡＤ変換装置であって、
    　時間経過に伴い信号レベルが変化する第１参照信号及び第２参照信号と、前記アナログ信号とを比較する比較部と、
    　クロックの供給を受け、当該クロック及び前記比較部の比較結果に基づいてカウンタークロックを生成し、当該カウンタークロックをアップカウントするカウント部と、を備え、
    　前記カウント部は、
    　前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記カウンタークロックをアップカウントし、
    　前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させたときに前記カウンタークロックのアップカウントを停止する
    　ことを特徴とするＡＤ変換装置。
  2. 　請求項１に記載のＡＤ変換装置において、
    　前記カウント部は、
    　前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させてから、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させるまでの間にカウンターイネーブル信号を生成するカウンターイネーブル信号生成部と、
    　前記カウンターイネーブル信号と前記クロックとを入力として前記カウンタークロックを出力するＡＮＤゲートと、
    　前記ＡＮＤゲートにより出力される前記カウンタークロックをアップカウントするアップカウンタとを備える
    　ことを特徴とするＡＤ変換装置。
  3. 　請求項１又は請求項２に記載のＡＤ変換装置において、
    　前記カウント部は、前記第１参照信号の終了から前記第２参照信号の開始までの間に、強制的にアップカウントを開始させる
    　ことを特徴とするＡＤ変換装置。
  4. 　請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
    　前記カウント部は、
    　前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、
    　前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルのときは前記クロックをそのまま用い、前記クロックがハイレベルのときは前記クロックを反転させて用いる
    　ことを特徴とするＡＤ変換装置。
  5. 　請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
    　前記カウント部は、
    　前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、
    　前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは前記クロックをそのまま用い、前記クロックがロウレベルであるときは前記クロックを反転させて用いる
    　ことを特徴とするＡＤ変換装置。
  6. 　請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
    　前記カウント部は、
    　前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、
    　前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算する
    　ことを特徴とするＡＤ変換装置。
  7. 　請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
    　前記カウント部は、
    　前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、
    　前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算する
    　ことを特徴とするＡＤ変換装置。
  8. 　請求項１から請求項７の何れか一項に記載のＡＤ変換装置において、
    　前記カウント部でカウントされたカウント値から所定値を減じた差分をデジタル信号として出力する減算部とを備え、
    　前記減算部は、前記カウント値から、前記所定値として、第１参照信号の開始から第２参照信号の開始までの間に供給される前記クロックをカウントしたオフセット値を減じた差分をデジタル信号として出力する
    　ことを特徴とするＡＤ変換装置。
  9. 　請求項８に記載するＡＤ変換装置と、
    　光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素とを備え、前記アナログ信号を前記ＡＤ変換装置でデジタル信号に変換して撮像データを出力することを特徴とする撮像装置。
  10. 　請求項６又は請求項７に記載するＡＤ変換装置と、
    　光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素と、
    　遮光された前記単位画素である遮光画素と、
    　前記単位画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値と、前記遮光画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値との差分を撮像データとして出力する信号処理部と、を備える
    　ことを特徴とする撮像装置。
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