KR20090014980A

KR20090014980A - 고체 촬상 장치, 고체 촬상 장치의 아날로그/디지털 변환방법 및 촬상 장치

Info

Publication number: KR20090014980A
Application number: KR1020080076531A
Authority: KR
Inventors: 순지 가와구치
Original assignee: 소니 가부시끼 가이샤
Priority date: 2007-08-06
Filing date: 2008-08-05
Publication date: 2009-02-11
Also published as: CN101365073A; US20090040352A1; JP4389981B2; CN101365073B; JP2009038781A; TWI392352B; KR101491524B1; US7859583B2; TW200915862A

Abstract

고체 촬상 장치는, 광전 변환 소자를 포함하는 단위 화소가 행렬형으로 배치되어 이루어지는 화소 어레이 유닛, 및 상기 화소 어레이 유닛의 상기 단위 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환하는 아날로그/디지털 변환 수단을 포함한다. 상기 아날로그/디지털 변환 수단은, 상기 디지털 데이터로 변환하기 위한 참조 신호와 상기 아날로그 화소 신호를 비교함으로써 상기 화소 신호의 크기를 시간축 방향의 정보로 변환하는 비교 유닛, 상기 비교 유닛에서의 비교 처리의 개시 시점으로부터 상기 비교 처리의 종료 시점까지 소정의 클록에 따라 카운트 처리를 행하는 카운터 유닛, 상기 소정의 클록에 따라 일정한 위상차를 가지는 다상 클록을 생성하는 다상 클록 생성 유닛, 상기 비교 유닛에서의 상기 비교 처리가 종료되었을 때 상기 다상 클록의 논리 상태를 래치하는 래치 유닛, 및 상기 래치 유닛의 래치 데이터를 디코드하여 상기 카운트 처리에 의한 카운트 값보다 하위의 값을 얻는 디코드 유닛을 포함한다.

Description

고체 촬상 장치, 고체 촬상 장치의 아날로그/디지털 변환 방법 및 촬상 장치{SOLID STATE IMAGE CAPTURE DEVICE, ANALOG/DIGITAL CONVERSION METHOD FOR SOLID STATE IMAGE CAPTURE DEVICE, AND IMAGE CAPTURE DEVICE}

본 발명은 고체 촬상 장치, 고체 촬상 장치의 아날로그/디지털 변환 방법 및 촬상 장치에 관한 것이다.

고체 촬상 장치의 한 방식으로서 컬럼 AD 변환 방식이라는 기술이 알려져 있다. 컬럼 AD 변환 방식의 기술에 따르면, X－Y 어드레스형 고체 촬상 장치의 일종인 증폭형 고체 촬상 장치, 예를 들면, MOS(CMOS를 포함함)형 고체 촬상 장치에 있어서, 광전 변환 소자를 포함하는 화소가 행렬형으로 2차원 배치되어 이루어지는 화소 어레이 유닛에 대하여, 예를 들면, 화소 열마다, 즉 열 병렬로 AD(아날로그/디지털) 변환기를 배치하고, 화소 어레이 유닛의 각 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환하여 출력하는 기술이다.

열 병렬로 배치된 AD 변환기에서는, 화소 어레이 유닛의 각 화소로부터 행 단위로 열 신호선을 통해 판독되는 아날로그 화소 신호를 램프(RAMP) 파형의 참조 신호와 비교기로 비교함으로써, 기준 성분이나 신호 성분의 각 크기에 대응한 시간 축 방향으로 크기(펄스 폭)를 가지는 펄스 신호를 생성하고, 이 펄스 신호의 펄스 폭의 기간에 있어서 소정의 클록을 카운터 유닛에서 카운트하고, 상기 카운터 유닛의 카운트 값을 화소 신호의 크기에 따른 디지털 데이터로 함으로써 AD 변환 동작이 행해진다.

이 컬럼 AD 변환 방식의 고체 촬상 장치에서 고속의 AD 변환을 실현하기 위하여, 마스터 클록더 고속의 클록을 생성하는 클록 변환 유닛을 설치하여, 상기 클록 변환 유닛으로 생성한 고속의 클록을 상기 카운터 유닛의 카운트 클록으로서 사용함으로써, AD 변환 처리의 처리 속도가 마스터 클록의 속도(주파수)에 의해 제한되지 않도록 하고 있다(예를 들면, 특허 문헌 1, 일본 특개 2005-303648호 공보 참조).

보다 구체적으로는, 상기 카운터 유닛에 있어서, 비교기의 비교 완료까지 펄스 신호의 펄스 폭을 고속의 클록으로 카운트 처리를 행하고, 비교 완료 시점의 카운트 값을 유지하는 것으로 되지만, 1회째의 카운트 처리로 화소로부터 판독되는 기준 성분(리셋 성분)에 대하여 다운 카운트를 행하는 한편, 2회째의 카운트 처리로 화소로부터 판독되는 신호 성분에 대하여 업 카운트를 행한다.

이같이 하여, 2회에 걸쳐 카운트 처리를 행함으로써, 2회째의 카운트 처리 후에 유지되는 카운트 값은, 1회째의 카운트 값과의 차로 된다. 즉, 고속의 클록에 따라 카운트 처리를 행할 때, 카운트 모드를 전환 2회의 카운트 처리를 행함으로써, 기준 성분과 신호 성분과의 차에 따른 디지털 값이 2회째의 카운트 처리의 카운트 값으로서 얻어진다.

전술한 바와 같이, 2회에 걸쳐 카운트 처리를 행함으로써 기준 성분과 신호 성분과의 차신호 성분을 디지털 데이터로 변환하는 종래 기술(특허 문헌 1)에 따르면, 토탈(total) AD 변환 처리를 고속으로 동작시켜, AD 변환 시간(AD 변환에 필요한 시간)을 짧게 하는 데는, 더 고속의 클록을 준비할 필요가 있고, AD 변환 시간은 카운터 유닛의 동작 속도에 의해 제한받게 된다.

그래서, 본 발명은, 카운터 유닛의 동작 속도에 의해 제한받지 않고, 더 고속의 AD 변환의 실현을 가능하게 하는 고체 촬상 장치, 고체 촬상 장치의 AD 변환 방법 및 촬상 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명은, 광전 변환 소자를 포함하는 단위 화소가 행렬형으로 배치되어 이루어지는 화소 어레이 유닛을 구비한 고체 촬상 장치에 있어서, 상기 단위 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환할 때, 상기 디지털 데이터로 변환하기 위한 참조 신호와 상기 아날로그 화소 신호를 비교함으로써 상기 화소 신호의 크기를 시간축 방향의 정보로 변환하는 동시에, 이 비교 처리와 병행하여 비교 처리의 개시 시점으로부터 종료 시점까지 카운터 유닛에서 소정의 클록에 따라 카운트 처리를 행한다. 한편, 상기 소정의 클록에 따라 일정한 위상차를 가지는 다상 클록(multi-phase clock)을 생성하고, 상기 비교 처리가 종료되었을 때 상기 다상 클록의 논리 상태를 래치한다. 그리 고, 이 래치 데이터를 디코드하여 상기 카운트 처리에 의한 카운트 값보다 하위의 값으로 한다.

단위 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환하는 AD 변환 처리에 있어서, 참조 신호와 화소 신호와의 비교 출력으로 되는 시간축 방향의 정보가 상기 화소 신호의 크기에 대응함으로써, 비교 처리의 개시 시점으로부터 종료 시점까지의 기간(시간축 방향의 정보)에 걸쳐 카운터 유닛에서 카운트 처리를 행함으로써, 화소 신호의 크기를 그 카운트 값(디지털 값)으로서 얻을 수 있다. 또, 비교 처리가 종료되었을 때 다상 클록의 논리 상태를 래치함으로써, 카운터 유닛의 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 가지는 비트열을 얻을 수 있다. 그리고, 이 비트열을 디코드 처리하여, 그 디코드 데이터를 카운트 처리에 의한 카운트 값보다 하위의 값으로서 추가한다.

본 발명의 실시예에 의하면, 참조 신호와 화소 신호와의 비교 처리가 종료되었을 때의 다상 클록의 논리 상태를 래치하고 디코드하여 카운터 유닛의 카운트 값보다 하위의 값으로서 추가한다. 따라서, 같은 비트 폭의 AD 변환을 행하는 경우에는 카운터 유닛의 비트 폭을 삭감할 수 있기 때문에, 카운터 유닛의 동작 속도에 의해 제한받지 않고, 카운터 유닛의 비트 폭을 삭감할 수 있는 분만큼 더 고속의 AD 변환이 가능해진다. 같은 AD 변환 시간으로 AD 변환을 행하는 경우에는, AD 변환의 비트 폭을 증가시킬 수 있다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세하게 설명한다.

[CMOS 이미지 센서의 구성]

도 1은, 본 발명의 일실시예에 관한 고체 촬상 장치, 예를 들면, 컬럼(열 병렬) AD 변환 방식 CMOS 이미지 센서의 구성의 개략을 나타내는 시스템 구성도이다.

도 1에 나타낸 바와 같이, 본 실시예에 관한 CMOS 이미지 센서(10)는, 광전 변환 소자를 포함하는 단위 화소(11)가 매트릭스형으로 2차원적으로 배치되어 이루어지는 화소 어레이 유닛(12)과 그 주변 회로를 가지는 시스템 구성으로 되어 있다. 여기서, 주변 회로로서는, 행 주사 회로(13), 컬럼 처리 유닛(column process unit)(14), 참조 신호 생성 유닛(15), 열 주사 회로(column scan circuit)(16), 수평 출력 선(17), 클록 변환 유닛(18), 타이밍 제어 유닛(19), 다상 클록 생성 유닛(20) 및 신호 처리 유닛(21) 등이 설치되어 있다.

이 시스템 구성에 있어서, 화소 어레이 유닛(12)의 각 단위 화소(11)를 구동 제어하는 주변의 구동계나 신호 처리계, 즉 행 주사 회로(row scan circuit)(13), 컬럼 처리 유닛(14), 참조 신호 생성 유닛(15), 열 주사 회로(16), 수평 출력 선(17), 클록 변환 유닛(18), 타이밍 제어 유닛(19), 다상 클록 생성 유닛(20) 및 신호 처리 유닛(21) 등의 주변 회로는, 화소 어레이 유닛(12)과 함께, 반도체 집적회로 제조 기술과 마찬가지의 기술을 사용하여 단결정 실리콘 등의 반도체 영역에 일체적으로 형성된다.

컬럼 처리 유닛(14)의 전단 또는 후단에는, 필요에 따라 신호 증폭 기능을 가지는 AGC(Auto Gain Control) 회로 등을 컬럼 처리 유닛(14)과 동일한 반도체 영 역에 설치하는 것도 가능하다. 컬럼 처리 유닛(14)의 전단에서 AGC를 행하는 경우에는 아날로그 증폭, 컬럼 처리 유닛(15)의 후단에서 AGC를 행하는 경우에는 디지털 증폭으로 된다. 단, N비트의 디지털 데이터를 단순하게 증폭해버리면, 계조(tone)가 손상될 가능성이 있으므로, 데이터를 아날로그에 의해 증폭한 후에 디지털 변환을 행하는 것이 더 바람직한 것으로 생각된다.

여기서는 도시하지 않지만, 단위 화소(11)는, 전형적으로는, 광전 변환 소자(예를 들면, 포토 다이오드)와 증폭용의 반도체 소자(예를 들면, 트랜지스터)를 가지는 화소내 앰프(intra-pixel amplifier)로 구성된다. 화소내 앰프로서는, 예를 들면, 플로팅 디퓨전 앰프 구성(floating diffusion amplifer structure)의 것이 사용된다.

일례로서는, 광전 변환 소자에 대하여, 전하 판독 유닛(전송 게이트 유닛)의 일례인 전송 트랜지스터; 리셋 게이트 유닛의 일례인 리셋 트랜지스터; 선택 트랜지스터; 및 예를 들면, 소스 폴로워 구성의 증폭 트랜지스터를 가지는 4개의 트랜지스터로 이루어지는 구성의 것을 사용할 수 있다.

이 화소내 앰프에 있어서, 판독 트랜지스터는, 광전 변환 소자로 광전 변환된 전하를 플로팅 디퓨전에 판독한다. 리셋 트랜지스터는, 플로팅 디퓨전의 전위를 소정의 전위에 리셋한다. 선택 트랜지스터는, 행 주사 회로(13)에 의한 주사에 동기하여 단위 화소(11)를 선택한다. 증폭 트랜지스터는, 플로팅 디퓨전의 전위 변화를 검지한다.

단위 화소(11)로서는, 상기 4 트랜지스터 구성의 것에 한정되지 않고, 선택 트랜지스터의 화소 선택의 기능을 증폭 트랜지스터에 갖게 해서 트랜지스터의 수를 1개 삭감하여 3 트랜지스터 구성으로 하는 등, 다른 화소 구성의 것을 사용할 수 있는 것은 물론이다.

화소 어레이 유닛(12)에는, 단위 화소(11)이 m행 n열 분만큼 2차원 배치되는 동시에, 이 m행 n열의 화소 배열에 대하여 행마다 행 제어선(121)(121-1 ~ 121-m)이 배선되어 있고 열마다 열 신호선(122)(122-1 ~ 122-n)이 배선되어 있다.

행 제어선(121-1 ~ 121-m)의 각 일단은, 행 주사 회로(13)의 각 행에 대응한 각 출력단에 접속되어 있다.

행 주사 회로(13)는, 시프트 레지스터 또는 디코더 등에 의해 구성되며, 화소 어레이 유닛(12)의 각 단위 화소(11)의 구동에 즈음하여, 행 제어선(121-1 ~ 121-m)을 통하여 화소 어레이 유닛(12)의 행 어드레스나 행 주사의 제어를 행한다.

컬럼 처리 유닛(14)은, 예를 들면, 화소 어레이 유닛(12)의 화소 열마다, 즉 열 신호선(122-1 ~ 122-n)마다 설치된 아날로그/디지털 변환 유닛(이하, 컬럼 ADC 유닛이라고 기술함)(22-1 ~ 22-n)을 가지고, 화소 어레이 유닛(12)의 각 단위 화소(11)로부터 화소 열마다 열 신호선(122-1 ~ 122-n)을 통해 판독되는 아날로그 화소 신호를 디지털 데이터로 변환하여 출력한다.

그리고, 본 예에서는, 화소 어레이 유닛(12)의 화소 열에 대하여 1 대 1의 대응 관계를 가지고 컬럼 ADC 유닛(22)(22-1 ~ 22-n)을 배치하는 구성을 채용하고 있지만, 이것은 일례에 지나지 않고, 이 배치 관계로 한정되는 것은 아니다. 예를 들면, 복수의 화소 열에 대하여 컬럼 ADC 유닛(22)을 1개 배치하고, 상기 1개의 컬 럼 ADC 유닛(22)을 복수의 화소 열 사이에서 시분할에 의해 사용하는 구성을 채용하는 것도 가능하다.

컬럼 처리 유닛(14)은, 후술하는 참조 신호 생성 유닛(15), 다상 클록 생성 유닛(20) 및 신호 처리 유닛(21)의 디코드 유닛(210)과 함께, 화소 어레이 유닛(11)의 선택 화소 행의 단위 화소(12)로부터 판독되는 아날로그 화소 신호를 디지털의 화소 데이터로 변환하는 아날로그/디지털 변환 수단을 구성하고 있다. 이 컬럼 처리 유닛(14), 특히 컬럼 ADC 유닛(22)(22-1 ~ 22-n)의 상세한 것에 대하여는 후술한다.

참조 신호 생성 유닛(15)은, 예를 들면, 적분기(151)에 의해 구성되며, 타이밍 제어 유닛(19)에 의한 제어 하에, 시간이 경과하는 것에 따라 레벨이 경사형에 변화(본 예에서는, 하강)하는, 이른바 램프(RAMP) 파형의 참조 전압 RAMP를 생성하고, 참조 신호선(23)을 통하여 컬럼 처리 유닛(14)의 컬럼 ADC 유닛(22-1 ~ 22-n)의 각각에 공급한다.

그리고, 램프 파형의 참조 전압 RAMP를 생성하는 수단으로서는, 적분기(151)를 사용한 구성의 것에 한정되지 않고, 적분기(151)에 대신하여 예를 들면, 디지털/아날로그 변환기(DAC)를 사용함으로써도 램프 파형의 참조 전압 RAMP를 생성할 수 있다.

단, 적분기(151)를 사용하여 아날로그적으로 램프 파형의 참조 전압 RAMP를 생성하는 구성을 채용한 경우는 평활한 참조 전압 RAMP를 얻을 수 있다. 한편, DAC를 사용하여 디지털적으로 램프 파형의 참조 전압 RAMP를 생성하는 구성을 채용 하는 경우에는, 참조 전압 RAMP는 계단형의 램프 파형으로 되고, 특히 고분해능의 참조 전압 RAMP를 얻는 경우에는, 계단형의 램프 파형의 1단 1단을 정밀하게 할 필요가 있고, 이를 위한 회로 규모가 커지는 문제점이 있다.

열 주사 회로(16)는, 시프트 레지스터 또는 디코더 등에 의해 구성되며, 컬럼 처리 유닛(14)의 컬럼 ADC 유닛(22-1 ~ 22-n)의 열 어드레스나 열 주사의 제어를 행한다. 이 열 주사 회로(16)에 의한 제어 하에, 컬럼 ADC 유닛(22-1 ~ 22-n)의 각각에서 AD 변환된 디지털 데이터는 차례로 수평 출력 선(17)에 판독된다.

클록 변환 유닛(18)은, 예를 들면, 증폭기 회로(181)에 의해 구성되며, 외부로부터 입력되는 마스터 클록 MCK를 수취하고, 그것을 기초로 해서 마스터 클록 MCK보다 2배 이상 높은 주파수의 고속 클록 CLK로 변환하여, 상기 고속 클록 CLK를 타이밍 제어 유닛(19)에 공급한다.

타이밍 제어 유닛(19)는, 클록 변환 유닛(18)으로부터 공급되는 고속 클록 CLK에 따라 행 주사 회로(13), 컬럼 처리 유닛(14), 참조 신호 생성 유닛(15), 열 주사 회로(16) 및 다상 클록 생성 유닛(20) 등의 동작의 기준으로 되는 내부 클록이나 제어 신호 등을 생성하여, 행 주사 회로(13), 컬럼 처리 유닛(14), 참조 신호 생성 유닛(15), 열 주사 회로(16), 다상 클록 생성 유닛(20) 및 신호 처리 유닛(21) 등에 대하여 제공한다.

이와 같이, 클록 변환 유닛(18)에서 생성된 고속 클록 CLK에 기초해서 내부 클록이나 제어 신호 등을 생성하고, 상기 내부 클록을 사용하여 회로 동작을 행하도록 함으로써, 아날로그 화소 신호를 디지털 데이터로 변환하는 AD 변환 처리나, 영상 데이터를 외부로 출력하는 출력 처리 등의 각종의 신호 처리를, 마스터 클록 MCK에 따른 경우 더 고속으로 실행시키는 것이 가능하게 된다.

다상 클록 생성 유닛(20)은, 예를 들면, 지연 제어 회로(Delay Lock Loop； DLL)(201)에 의해 구성되며, 클록 변환 유닛(증폭기 회로)(18)에서 생성되고, 타이밍 제어 유닛(19)를 통하여 공급되는 고속 클록 CLK에 일정한 위상차(지연)를 부여하는 것에 의해 다상 클록, 예를 들면 4-상 클록 CK0, CK1, CK2, CK3를 출력한다. 지연 제어 회로(201)의 구체적인 구성에 대하여는 후술한다.

신호 처리 유닛(21)은, 열 주사 회로(16)에 의한 제어 하에 컬럼 처리 유닛(14)의 컬럼 ADC 유닛(22-1 ~ 22-n)으로부터 판독되는 디지털 데이터를, 수평 출력 선(17)을 통하여 받아 상기 디지털 데이터에 대하여 후술하는 디코드 등의 신호 처리를 가하여, 영상 데이터로서 출력한다.

(컬럼 ADC 유닛)

이어서, 컬럼 ADC 유닛(아날로그/디지털 변환 유닛)(22-1 ~ 22-n)의 구성에 대하여 설명한다.

컬럼 ADC 유닛(22-1 ~ 22-n)은 각각, 화소 어레이 유닛(12)의 각 단위 화소(11)로부터 열 신호선(122-1 ~ 122-n)을 통해 판독되는 아날로그 화소 신호를, 참조 신호 생성 유닛(15)으로부터 공급되는, 디지털 데이터로 변환하기 위한 참조 신호와 비교함으로써, 기준 성분이나 신호 성분의 각 크기에 대응한 시간축 방향으로 크기(펄스 폭)를 가지는 펄스 신호를 생성한다. 그리고, 이 펄스 신호의 펄스 폭(시간축 방향의 정보)의 기간에 있어서 소정의 클록을 카운트하고, 그 카운트 값 을 화소 신호의 크기에 따른 디지털 데이터로 함으로써 AD 변환을 행한다.

컬럼 ADC 유닛(22-1 ~ 22-n)의 구성의 상세에 대하여, 도 1을 사용하여 보다 구체적으로 설명한다. 컬럼 ADC 유닛(22-1 ~ 22-n)은 모두 같은 구성으로 되어 있고, 여기서는, 컬럼 ADC(22－n)를 예로 들어 설명하는 것으로 한다.

컬럼 ADC(22－n)는, 전압 비교 유닛(콤퍼레이터)(221), 제1 래치 유닛(222), 계수 수단의 일례인 카운터, 예를 들면, 업/다운 카운터(도면 중, U/D 카운터로 표시됨)(223) 및 제2 래치 유닛(224)을 가지는 구성으로 되어 있다.

비교 유닛의 일례인 전압 비교 유닛(221)은, 화소 어레이 유닛(12)의 n열째의 단위 화소(11)로부터 열 신호선(122-n)을 통해 출력되는 아날로그 화소 신호에 따른 신호 전압 Vx와, 참조 신호 생성 유닛(15)으로부터 공급되는 램프 파형의 참조 전압 RAMP를 비교함으로써 상기 화소 신호의 크기를 시간축 방향의 정보(펄스 신호의 펄스 폭)로 변환한다. 전압 비교 유닛(221)의 비교 출력 Vco는, 예를 들면, 참조 전압 RAMP가 신호 전압 Vx보다 크게 될 때 High 레벨로 되고, 참조 전압 RAMP가 신호 전압 Vx보다 크지 않을 때 Low 레벨이 된다.

제1 래치 유닛(222)은, 전압 비교 유닛(221)의 비교 출력 Vco를 받아, 상기 비교 출력 Vco가 반전하는 타이밍에서, 다상 클록 생성 유닛(20)에서 생성된 4-상 클록(CK0, CK1, CK2, CK3)의 논리 상태, 즉 논리가 "1"(high 레벨)인지, "0"(Low 레벨)인지를 래치(유지·기억)한다.

카운터 유닛의 일례인 업/다운 카운터(223)는, 4-상 클록 CK0, CK1, CK2, CK3중, 제1 래치 유닛(222)를 통하여 공급되는 예를 들면, 클록 CK0(=고속 클록 CLK)를 카운트 클록으로서 업(UP)/다운(DOWN)의 카운트 동작(계수 동작)을 행함으로써, 전압 비교 유닛(221)에서의 비교 처리의 개시 시점으로부터 비교 처리의 종료 시점까지의 비교 기간(=카운트 값×카운트 클록 주기)을 계측한다.

구체적으로는, 업/다운 카운터(223)는, 1개의 단위 화소(11)로부터의 신호의 판독 동작에 있어서, 타이밍 제어 유닛(19)로부터 공급되는 제어 신호에 의한 제어 하에, 1회째의 판독 동작시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다.

그리고, 여기서는, 업/다운 카운터(223)가, 1회째의 판독 동작시에 다운 카운트를 행하고, 2회째의 판독 동작시에 업 카운트를 행하도록 했지만, 1회째의 판독 동작시에 업 카운트를 행하고, 2회째의 판독 동작시에 다운 카운트를 행하는 구성을 채용하는 것도 가능하다. 1회째, 2회째의 판독 동작의 상세한 것에 대하여는 후술한다.

제2 래치 유닛(224)는, 타이밍 제어 유닛(19)에 의한 제어 하에, 업/다운 카운터(223)의 최종적인 카운트 값을 래치한다. 그리고, 업/다운 카운터(223)로서 래치 기능을 가지는 카운터를 사용하는 것도 가능하며, 이 경우는, 제2 래치 유닛(224)이 불필요하게 된다.

제1 및 제2 래치 유닛(222, 224)의 각 래치 데이터는, 열 주사 회로(16)에 의한 열 주사의 제어 하에, 단위 화소(11)의 아날로그 화소 신호에 따른 디지털의 화소 데이터로서 차례로 수평 출력 선(17)에 판독되어, 상기 수평 출력 선(17)에 의해 신호 처리 유닛(21)에 전송된다.

여기서, 제1 래치 유닛(222)의 래치 데이터는, 4-상 클록 CK0~CK3에 대응하는 4비트의 데이터이다. 제2 래치 유닛(224)의 래치 데이터는, 예를 들면 10 비트의 데이터이다. 그리고, 10 비트는 일례로서, 10 비트 미만의 비트수(예를 들면, 8 비트)나 10 비트를 초과하는 비트수(예를 들면, 14 비트) 등이어도 된다.

(다상 클록 생성 유닛)

다음에, 다상 클록 생성 유닛(20)을 구성하는 지연 제어 회로(201)의 구체적인 회로 구성에 대하여, 도 2를 사용하여 설명한다. 도 2는, 지연 제어 회로(201)의 회로 구성의 일례를 나타낸 블록도이다.

본 예에 관한 지연 제어 회로(DLL)(201)는, 분주 회로(31), 인버터(32), 지연 회로(마스터)(33), 위상 비교기(34), 차지 펌프(charge pump)(35), 루프 필터(36), 지연 회로(슬레이브)(37) 및 클록 이네이블 회로(38-0 ~ 38-3)에 의해 구성되어 있다.

지연 회로(마스터)(33)는, n단 종속 접속된 지연 회로(331-1 ~ 331-n)로 지연 회로(331-1 ~ 331-n)-1의 각 출력단에 접속된 n－1개의 버퍼(332-1 ~ 332-n-1)에 의해 구성되어 있다.

여기서, 지연 회로(331-1 ~ 331-n)의 단수 n은, 분주 회로(31)의 분주비에 의해 정해진다. 구체적으로는, 분주 회로(31)의 분주비가 2일 때 단수가 4, 분주비가 4일 때 단수가 8, 분주비가 6일 때 단수가 16, 분주비가 16일 때 단수가 32 라는 상태로 정해진다.

단, 지연 회로(331-1 ~ 331-n)의 단수 n은, 다상 클록의 상수에 의해 정해진다. 구체적으로는,

n=(다상 클록의 상수)×(분주비)/2

로 되는 식에서 지연 회로(331-1 ~ 331-n)의 단수 n가 정해진다.

지연 회로(슬레이브)(37)는, 종속 접속된 5개의 지연 회로(371-1 ~ 371-5)와 지연 회로(371-1 ~ 371-4)의 각 출력단에 접속된 4개의 버퍼(372-1 ~ 372-4)에 의해 구성되어 있다.

이러한 구성의 지연 제어 회로(201)는, 입력된 클록을 분주 회로(31)에서 분주하고, 지연 회로(마스터)(33)에서 지연된 지연 클록과 분주 회로(31)의 출력을 인버터(32)에서 반전한 반전 클록을 위상 비교기(34)에서 비교하고, 이들 위상이 일치하도록 차지 펌프(35), 루프 필터(36)를 경유하여 구동 능력 제어를 행함으로써, 지연 회로(마스터)(33)의 지연량을 제어한다.

여기서의 구동 능력 제어에 의해, 지연 회로(슬레이브)(37)에 있어서도 지연량의 제어가 행해진다. 이때, 지연 회로(슬레이브)(37) 내의 1단 분의 지연 회로(371)(371-1 ~ 371-5)는, 지연 회로(마스터)(33) 내의 1단 분의 지연 회로(331)(331-1 ~ 331-5)의 카피이므로, 지연 회로(슬레이브)(37)의 1단 분의 지연은, 지연 회로(마스터)(33)의 1단 분의 지연과 일치한다.

이같이 하여, 지연 회로(슬레이브)(37)에 의ㅎ해 일정한 위상차(지연)가 붙여진 클록은, 타이밍 제어 유닛(19)(도 1 참조)로부터 지연 제어 회로(201)에 입력되는 클록 제어 신호에 따라 클록 이네이블 회로(38-0 ~ 38-3)에 있어서 출력/정지 의 제어가 행해져, 4-상 클록 CK0, CK1, CK2, CK3로서 출력된다.

(신호 처리 유닛)

이어서, 신호 처리 유닛(21)의 1개의 기능, 즉 열 주사 회로(16)에 의한 제어 하에, 컬럼 ADC 유닛(22-1 ~ 22-n)으로부터 차례로 판독되는 디지털 데이터를 디코드하는 디코드 유닛에 대하여 설명한다.

도 3은 신호 처리 유닛(21)의 디코드 유닛의 구성의 일례를 나타낸 블록도이다. 도 3에 나타낸 바와 같이, 본 예에 관한 디코드 유닛(210)은, 디코더(211, 212), 차분 회로(213) 및 보로-연산 회로(borrow-calculation circuit)(214)를 가지는 구성으로 되어 있다.

디코드 유닛(210)은, 고속 클록 CLK에 근거하는 4-상 클록 CK0, CK1, CK2, CK3의 논리 상태를 래치하는 제1 래치 유닛(222)의 래치 데이터와, 업/다운 카운터(223)의 카운트 값을 래치하는 제2 래치 유닛(224)의 래치 데이터로부터, 업/다운 카운터(223)의 카운트 값의 최하위 비트보다 더 하위의 비트를 확장한 바이너리 출력으로 디코드한다.

여기서, 4-상 클록 CK0, CK1, CK2, CK3의 논리 상태를 래치하는 제1 래치 유닛(222)의 래치 데이터는, 그 상세한 것에 대하여는 다음에, 설명하지만, 업/다운 카운터(223)의 다운 카운트 기간에 래치되고 래치 출력(DOWN)과 업 카운트 기간에 래치되고 래치 출력(UP)으로 되어 있다.

디코더(211, 212)는, 래치 출력(DOWN), 래치 출력(UP)을 도 4의 디코드 표에 나타내는 내용에 따라 디코드한다. 구체적으로는, 4 비트의 입력, 이것들은 각각 MSB가 Latch3, 다음에, Latch2, Latch1, 그리고, LSB가 Latch0으로 되어 있다(Latch0~Latch3의 내용에 대하여는 후술한다). 이들이, 0001일 때 2 비트의 출력 00, 0011일 때 01, 0111일 때 10, 1111일 때 11, 1110일 때 00, 1100일 때 01, 1000일 때 10, 0000일 때 11로 각각 디코드한다.

차분 회로(213)는, 디코더(211, 212)의 각 디코드 출력의 차분, 즉 래치 출력(UP)으로부터의 디코드 값과 래치 출력(DOWN)으로부터의 디코드 값과의 차분을 연산한다.

보로-연산 회로(214)는, 래치 출력(UP)으로부터의 디코드 값보다 래치 출력(DOWN)으로부터의 디코드 값이 큰 경우에, 업/다운 카운터(223)의 카운트 값의 래치 출력인 카운터 출력(10 비트)으로부터의 보로-연산 처리를 행함으로써, 래치 출력(UP)으로부터의 디코드 값에 보로(borrow)를 가한 값과 래치 출력(DOWN)으로부터의 디코드 값과의 차분 연산을 행한다.

이같이 하여 얻어진 차분 연산의 결과는, 업/다운 카운터(223)의 출력(10 비트)으로부터 2 비트 하위 비트를 확장한 10비트+2비트의 영상 데이터로서, 신호 처리 유닛(21)으로부터 출력된다.

[CMOS 이미지 센서의 동작]

다음에, 상기 구성의 CMOS 이미지 센서(10)의 전체의 동작, 특히 컬럼 ADC 유닛(22-1 ~ 22-n)의 동작에 대하여, 도 5의 타이밍 차트를 사용하여 설명한다.

여기서는, 단위 화소(11)의 구체적인 동작에 대하여는 설명을 생략하지만, 주지하는 바와 같이, 단위 화소(11)에서는 리셋 트랜지스터에 의한 리셋 동작과 전 송 트랜지스터에 의한 전송 동작이 행해진다.

그리고, 리셋 동작에서는 소정의 전위에 리셋되었을 때의 플로팅 디퓨전의 전위가 기준 성분(리셋 성분)으로서 단위 화소(11)로부터 열 신호선(122-1 ~ 122-n)에 판독되어, 전송 동작에서는 광전 변환에 의한 전하가 광전 변환 소자로부터 전송되었을 때의 플로팅 디퓨전의 전위가 신호 성분으로서 단위 화소(11)로부터 열 신호선(122-1 ~ 122-n)에 판독된다.

또, 컬럼 ADC 유닛(22-1 ~ 22-n)에 있어서의 AD 변환의 구조, 즉 화소 어레이 유닛(12)의 각 단위 화소(11)로부터 출력되는 아날로그 화소 신호를 디지털 신호로 변환하는 구조로서는, 다음과 같은 방법을 채용한다.

즉, 예를 들면, 소정의 경사로 하강하는 램프 파형상의 참조 전압 RAMP와 단위 화소(11)로부터의 화소 신호에서의 기준 성분이나 신호 성분의 각 전압이 일치하는 점을 찾아, 이 비교 처리에서 사용하는 참조 전압 RAMP의 생성 시점으로부터, 화소 신호에서의 기준 성분이나 신호 성분에 따른 신호와 참조 전압 RAMP가 일치하는 시점까지의 기간을, 고속 클록 CLK에 의한 카운트, 및 일정한 위상차를 가지는 다상 클록(본 예에서는, 4-상 클록 CK0~CK3)의 논리 상태로부터 계측함으로써, 기준 성분이나 신호 성분의 각 크기에 대응한 디지털 데이터를 얻도록 한다.

여기서, 화소 어레이 유닛(12)의 선택 행의 각 단위 화소(11)로부터는, 아날로그 화소 신호로서, 1회째의 판독 동작으로 화소 신호의 잡음을 포함하는 리셋 성분(기준 성분) ΔV가 판독되고, 그 후, 2회째의 판독 동작으로 신호 성분 Vsig가 판독된다. 그리고, 리셋 성분 ΔV와 신호 성분 Vsig가 열 신호선(122-1 ~ 122-n) 을 통해 컬럼 ADC 유닛(22-1 ~ 22-n)에 시계열로 입력된다.

1회째에 판독되는 리셋 성분 ΔV에는, 단위 화소(11)마다 불균일해지는 고정 패턴 노이즈가 오프셋으로서 포함되어 있다. 2회째에 판독 동작에서는, 리셋 성분 ΔV에 더하여, 단위 화소(11)마다의 입사광량에 따른 신호 성분 Vsig가 판독된다. 그리고, 1회째의 AD 변환 처리를 리셋 성분 ΔV에 대하여 행하는 경우, 2회째의 AD 변환 처리는 리셋 성분 ΔV에 신호 성분 Vsig를 가한 신호에 대한 처리로 된다.

＜1회째의 판독＞

1회째의 판독 동작을 위하여, 먼저 타이밍 제어 유닛(19)는, 업/다운 카운터(223)의 카운트 값을 초기값 "0"에 리셋시키는 동시에, 업/다운 카운터(223)를 다운 카운트 모드로 설정한다.

그리고, 임의의 화소 행의 단위 화소(11)로부터 열 신호선(122-1 ~ 122-n)으로의 1회째의 판독이 안정된 후, 타이밍 제어 유닛(19)는, 참조 신호 생성 유닛(15)의 적분기(151)에 대하여, 참조 신호 RAMP 생성용의 제어 데이터를 공급한다.

타이밍 제어 유닛(19)로부터의 참조 신호 RAMP 생성용의 제어 데이터의 공급을 받아, 참조 신호 생성 유닛(15)은, 전압 비교 유닛(221)의 한쪽의 입력 단자에 주는 비교 전압으로서, 전체적으로 램프 형상(ramp shape)으로 시간 변화시킨 참조 전압 RAMP를 입력한다. 전압 비교 유닛(221)은, 이 램프 파형의 참조 전압 RAMP와 화소 어레이 유닛(12)의 선택 행의 각 단위 화소(11)로부터 공급되는 아날로그의 신호 전압 Vx를 비교한다.

이때, 전압 비교 유닛(221)으로의 참조 전압 RAMP의 입력과 동시에(시각 t1), 전압 비교 유닛(221)에 있어서의 비교 시간을, 열마다 배치된 업/다운 카운터(223)에서 계측하기 위하여, 참조 신호 생성 유닛(15)에서 발생되는 참조 전압 RAMP에 동기하여 지연 제어 회로(DLL)(201)로부터, 업/다운 카운터(223)의 클록 단자에 제1 래치 유닛(222)을 통하여 카운트 클록 CK0를 입력한다.

이로써, 업/다운 카운터(223)는, 1회째의 카운트 동작으로서, 초기값 "0"으로부터 다운 카운트를 개시한다. 즉, 업/다운 카운터(223)는, 마이너스의 방향으로 카운트 처리를 개시한다.

카운트 클록 CK0는, 지연 제어 회로(201)에 있어서, 클록 변환 유닛(18)으로부터의 고속 클록 CLK을 기초로 생성되므로 외부로부터 입력되는 마스터 클록 MCK보다 더 고속이다. 또, 카운트 클록 CK0는, 지연 제어 회로(201)의 작용에 의해 다른 클록(CK1~CK3)에 대하여 일정한 위상차를 유지하고 있다.

전압 비교 유닛(221)은, 참조 신호 생성 유닛(15)으로부터 공급되는 램프 형상의 참조 전압 RAMP와 선택 행의 단위 화소(11)로부터 열 신호선(122-1 ~ 122-n)을 통하여 입력되는 신호 전압 Vx를 비교하고, 양쪽의 전압이 일치했을 때, 비교 출력 Vco를 High 레벨로부터 Low 레벨로 반전시킨다.

즉, 1회째의 판독 동작에서는, 전압 비교 유닛(221)은, 단위 화소(11)의 리셋 성분(기준 성분) ΔV에 따른 신호 전압과 참조 전압 RAMP를 비교하고, 리셋 성분 ΔV의 크기에 대응한 시간의 경과 후에 액티브 로우(Low)의 펄스 신호(비교 출력 Vco)를 출력하여 제1 래치 유닛(222)에 공급한다.

비교 출력 Vco의 반전 전후의 타이밍 관계를 확대하여 도 6에 나타낸다. 제1 래치 유닛(222)은, Low 액티브의 비교 출력 Vco를 받아 상기 비교 출력 Vco의 반전과 대략 동시에, 지연 제어 회로(201)로부터 공급되는 4-상 클록 CK0~CK3의 논리 상태를 래치한다(Latch0~Latch3). 이 래치 데이터는, 열 주사 회로(16)에 의한 열 주사에 의해 판독되기까지 제1 래치 유닛(222)에 유지된다.

이 제1 래치 유닛(222)의 래치 결과를 받아, 업/다운 카운터(223)는, 다운 카운트 동작을 정지한다. 보다 구체적으로는, 제1 래치 유닛(222)에 있어서, Latch0가 논리 "1"(High 레벨)에 고정된 상태로 되어, 제1 래치 유닛(222)으로부터의 업/다운 카운터(223)로의 카운트 클록 CK0의 공급이 정지하기 위하여, 업/다운 카운터(223)는, 비교 출력 Vco의 반전과 대략 동시에 카운트 동작을 정지한다(시각 t2).

환언하면, Low 액티브의 비교 출력 Vco의 반전을 받아, 제1 래치 유닛(222)이 4-상 클록 CK0~CK3의 논리 상태를 래치하는 동시에, 업/다운 카운터(223)가 카운트 동작을 정지한다. 제1 래치 유닛(222)은, 업/다운 카운터(223)의 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 래치 열의 정보로서 취득한다.

상기한 예에서는, Latch0가 논리 "1"(High 레벨)에 고정된 상태로 되어, 카운트 클록 CK0의 공급이 정지하지만, 실제의 동작으로서는, Latch0가 논리 "0"(Low)에 고정된 상태로 된 경우에도, 카운트 클록 CK0의 공급은 정지한다. 즉, Latch0가 논리 "1"의 경우뿐 아니라, 논리 "0"의 경우에도 마찬가지로 카운트 클록 CK0의 공급이 정지한다.

그리고, 여기서는, 시간의 계측을 행하는 업/다운 카운터(223)에 대하여 클록 CK0를 카운트 클록으로서 제1 래치 유닛(222)을 경유하여 공급하는 동시에, 제1 래치 유닛(222)의 래치 타이밍에서 업/다운 카운터(223)에 대한 상기 클록 CK0의 공급을 정지하는 것으로 했지만, 예를 들면, 업/다운 카운터(223)에 대하여 클록 CK0를 다상 클록 생성 유닛(20)으로부터 직접 공급하는 동시에, 전압 비교 유닛(221)의 비교 출력 Vco의 반전 타이밍에서 업/다운 카운터(223)에 대한 상기 클록 CK0의 공급을 정지하는 구성을 채용하는 것도 가능하다.

단, 업/다운 카운터(223)로의 고속 클록 CLK(본 예에서는, 클록 CK0)의 공급을, 일정한 위상차를 가지는 4-상 클록 CK0~CK3의 논리 상태를 유지하는 제1 래치 유닛(222)을 통하여 행하는 구성을 채용한 편이, 전술한 동작 설명으로부터 명백한 바와 같이, 제1 래치 유닛(222)에서 4-상 클록 CK0~CK3의 논리 상태가 래치되는 것에서 자동적으로 클록 CK0의 공급이 정지되므로 카운터(223)로의 카운트 클록의 공급을 정지하는 수단을 특별히 설치할 필요가 없고, 회로 구성의 간략화를 도모하는 점에서 유리하다.

이같이 하여, 시각 t1에서 참조 신호 생성 유닛(15)에서의 램프 파형의 참조 전압 RAMP의 생성과 동시에, 업/다운 카운터(223)에서의 다운 카운트를 개시하고, 전압 비교 유닛(221)에서의 비교 처리에 의해 액티브 로우(Low)의 펄스 신호가 얻어지기까지, 즉 전압 비교 유닛(221)의 비교 출력 Vco가 반전할 때까지 클록 CK0로 카운트하는 동시에 지연 제어 회로(201)에 의해 얻어지는 일정한 위상차를 가지는4-상 클록 CK0~CK3의 논리 상태를 비교 출력 Vco가 반전하는 타이밍에서 래치함으 로써, 리셋 성분 ΔV의 크기에 대응한 카운트 값과 상기 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 가지는 비트열을 얻을 수 있다.

타이밍 제어 유닛(19)는, 소정의 다운 카운트 기간이 경과하면(시각 t3), 참조 신호 생성 유닛(15)으로의 제어 데이터의 공급과 다상 클록 생성 유닛(20)으로부터의 제1 래치 유닛(222)으로의 4-상 클록 CK0~CK3의 공급을 정지한다. 이로써, 참조 신호 생성 유닛(15)은, 램프 형상의 참조 전압 RAMP의 생성을 정지한다.

＜2회째의 판독＞

2회째의 판독 시에는, 리셋 성분 ΔV에 더하여, 단위 화소(11)마다의 입사광량에 따른 신호 성분 Vsig를 판독하고, 1회째의 판독과 마찬가지의 동작을 행한다. 즉, 먼저 타이밍 제어 유닛(19)는, 업/다운 카운터(223)를 업 카운트 모드로 설정한다.

그리고, 임의의 화소 행의 단위 화소(11)로부터 열 신호선(122-1 ~ 122-n)으로의 2회째의 판독이 안정된 후, 타이밍 제어 유닛(19)는, 참조 신호 생성 유닛(15)의 적분기(151)에 대하여, 참조 신호 RAMP 생성용의 제어 데이터를 공급한다.

타이밍 제어 유닛(19)로부터의 참조 신호 RAMP 생성용의 제어 데이터를 받아, 참조 신호 생성 유닛(15)은, 전압 비교 유닛(221)의 한쪽의 입력 단자에 공급하는 비교 전압으로서, 전체적으로 램프 형상으로 시간 변화시킨 참조 전압 RAMP를 입력한다. 전압 비교 유닛(221)은, 이 램프 파형의 참조 전압 RAMP와 화소 어레이 유닛(12)의 선택 행의 각 단위 화소(11)로부터 공급되는 아날로그의 신호 전압 Vx 를 비교한다.

이때, 전압 비교 유닛(221)으로의 참조 전압 RAMP의 입력과 동시에(시각 t4), 전압 비교 유닛(221)에 있어서의 비교 시간을, 열마다 배치된 업/다운 카운터(223)에서 계측하기 위하여, 참조 신호 생성 유닛(15)에서 발생되는 참조 전압 RAMP에 동기하여 지연 제어 회로(201)로부터, 업/다운 카운터(223)의 클록 단자에 제1 래치 유닛(222)를 통하여 카운트 클록 CK0를 입력한다.

이로써, 업/다운 카운터(223)는, 2회째의 카운트 동작으로서, 1회째의 판독 시에 취득된 단위 화소(11)의 리셋 성분 ΔV에 대응하는 카운트 값으로부터, 1회째와는 역으로 업 카운트를 개시한다. 즉, 업/다운 카운터(223)는, 플러스의 방향으로 카운트 처리를 개시한다.

즉, 신호 성분 Vsig에 따른 신호 전압과 참조 전압 RAMP를 비교하고, 신호 성분 Vsig의 크기에 대응한 시간의 경과 후에 액티브 로우(Low)의 펄스 신호(비교 출력 Vco)를 출력하여 제1 래치 유닛(222)에 공급한다.

제1 래치 유닛(222)은, Low 액티브의 비교 출력 Vco를 받아, 지연 제어 회로(201)로부터 공급되는 4-상 클록 CK0~CK3의 논리 상태를 래치한다(Latch0~Latch 3). 래치 데이터는, 열 주사 회로(16)에 의한 열 주사에 의해 판독되기까지, 1회 째의 판독 동작시의 래치 데이터는 별도로 제1 래치 유닛(222)에 유지된다.

이 제1 래치 유닛(222)의 래치 결과를 받아, 업/다운 카운터(223)는, 업 카운트 동작을 정지한다. 보다 구체적으로는, 제1 래치 유닛(222)에 있어서, Latch0가 논리 "1"(High 레벨)에 고정된 상태로 되어, 제1 래치 유닛(222)으로부터의 업/다운 카운터(223)로의 카운트 클록 CK0의 공급이 정지하기 위하여, 업/다운 카운터(223)는, 비교 출력 Vco의 반전과 대략 동시에 카운트 동작을 정지한다(시각 t 5).

환언하면, Low 액티브의 비교 출력 Vco의 반전을 받아, 제1 래치 유닛(222)가 4-상 클록 CK0~CK3의 논리 상태를 래치하는 동시에, 업/다운 카운터(223)가 카운트 동작을 정지한다.

이 업 카운트 동작일 때도, 전술한 다운 카운트 동작일 때와 마찬가지로, Latch0가 논리 "1"의 경우뿐 아니라, 논리 "0"의 경우에도 마찬가지로 카운트 클록 CK0의 공급이 정지한다.

이같이 하여, 시각 t4에서 참조 신호 생성 유닛(15)에서의 램프 파형의 참조 전압 RAMP의 생성과 동시에, 업/다운 카운터(223)에서의 리셋 성분 ΔV에 대응하는 카운트 값으로부터의 업 카운트를 개시하고, 전압 비교 유닛(221)에서의 비교 처리에 의해 액티브 로우(Low)의 펄스 신호가 얻어지기까지, 즉 전압 비교 유닛(221)의 비교 출력 Vco가 반전할 때까지 클록 CK0로 카운트하는 동시에 지연 제어 회로(201)에 의해 얻어지는 일정한 위상차를 가지는 4-상 클록 CK0~CK3의 논리 상태를 비교 출력 Vco가 반전하는 타이밍에서 래치함으로써, 신호 성분 Vsig의 크기에 대응한 카운트 값과 상기 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 가지는 비트열을 얻을 수 있다.

타이밍 제어 유닛(19)는, 소정의 업 카운트 기간이 경과하면(시각 t6), 참조 신호 생성 유닛(15)로의 제어 데이터의 공급과 다상 클록 생성 유닛(20)으로부터의 제1 래치 유닛(222)에의 4-상 클록 CK0~CK3의 공급을 정지한다. 이로써, 참조 신호 생성 유닛(15)은, 램프 형상의 참조 전압 RAMP의 생성을 정지한다.

전술한 바와 같이, 화소 어레이 유닛(12)의 선택 행의 각 단위 화소(11)로부터 리셋 성분 ΔV와 신호 성분 Vsig가 열 신호선(122-1 ~ 122-n)을 통해 컬럼 ADC 유닛(22-1 ~ 22-n)에 시계열로 입력되는 CMOS 이미지 센서(10)에 있어서, 업/다운 카운터(223)의 카운트 동작을 1회째에 다운 카운트 동작으로 하고, 2회째에 업 카운트 동작으로 함으로써, 상기 업/다운 카운터(223) 내에서 자동적으로 (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리가 행해지고, 이 감산 결과에 따른 카운트 값이 업/다운 카운터(223)에 유지된다.

(2회째의 비교 기간)-(1회째의 비교 기간)=(신호 성분 Vsig＋리셋 성분 ΔV＋컬럼 ADC 유닛(22)의 오프셋 성분)-(리셋 성분 ΔV＋컬럼 ADC 유닛(22)의 오프셋 성분)=신호 성분 Vsig이다. 그러므로 이상 2회의 판독 동작과 업/다운 카운터(223)에서의 감산 처리에 의해, 단위 화소(11)마다의 불균일을 포함한 리셋 성분 ΔV에 더하여, 컬럼 ADC 유닛(22)(22-1 ~ 22-n)마다의 오프셋 성분도 제거되므로 단위 화소(11)마다의 입사광량에 따른 신호 성분 Vsig만을 인출할 수 있다.

여기서, 단위 화소(11)마다의 불균일을 포함한 리셋 성분 ΔV를 제거하는 처 리는, 이른바 상관 이중 샘플링(Correlated Double Sampling; CDS) 처리이다. 이 CDS 처리를, 본 실시예에서는 컬럼 ADC 유닛(22)(22-1 ~ 22-n)에서 행하도록 하고 있지만, 후단의 신호 처리 유닛(21)에서 행하는 구성을 채용하는 것도 가능하다. 이 경우는, 컬럼 ADC 유닛(22)(22-1 ~ 22-n)에서 감산 처리를 행할 필요가 없으므로, 업/다운 카운터(222)에 대신하여 통상의 카운터를 사용하도록 하면 된다.

2회째의 판독 해에 따라 감산 결과로서 업/다운 카운터(223)에 유지된 카운트 값은, 타이밍 제어 유닛(19)에 의한 제어 하에, 제2 래치 유닛(224)에 래치된다. 그리고, 제2 래치 유닛(224)에 래치되는 1행 분의 카운트 값은, 열 주사 회로(16)에 의한 열 주사에 의해, 신호 성분 Vsig의 크기에 따른 비트열의 화소 데이터로서 수평 출력 선(17)에 차례로 판독되어, 신호 처리 유닛(21)에 공급된다.

이 신호 성분 Vsig의 크기에 따른 화소 데이터의 판독 동작시에, 열 주사 회로(16)에 의한 열 주사에 의해, 제1 래치 유닛(222)에 래치되어 있는, 1회째의 판독(DOWN) 동작시의 래치 데이터와 2회째의 판독(UP) 동작시의 래치 데이터가, 수평 출력 선(17)에 차례로 판독되어, 신호 처리 유닛(21)에 공급된다.

그리고, 제1 래치 유닛(222)에서 얻어지는 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 가지는 비트열, 즉 1회째, 2회째 각각의 래치 데이터에 대하여는, 신호 처리 유닛(21)에 있어서, 디코더(211, 212)에서 디코드된 후, 차분 회로(213)로 양자의 차분이 취득된다.

[본 실시예의 작용 효과]

이상 설명한 바와 같이, 일정한 위상차를 가지는 다상 클록을 생성하고, 아 날로그 화소 신호의 신호 전압 Vx와 램프 파형의 참조 전압 RAMP와의 비교 출력 Vco가 반전했을 때의 다상 클록의 논리 상태를 래치함으로써, 고속 클록 CLK에 의한 업/다운 카운터(223)의 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 가지는 비트열을 얻을 수 있다.

본 예의 경우는, 다상 클록으로서 예를 들면 4-상 클록 CK0~CK3를 사용하고 있으므로, 고속 클록 CLK(본 예에서는, 클록 CK0)의 1 클록 사이의 시간을 4 분해할 수 있기 때문에, 고속 클록 CLK의 1 클록 주기의 1/4 단위의 미세한 시간 정보를 가지는 비트열을 얻을 수 있다. 다상 클록의 상수를 증가시킴으로써, 또한 미세한 시간 정보를 가지는 비트열을 얻을 수 있다.

그리고, 업/다운 카운터(223)의 카운트 값의 최하위 비트보다 더 미세한 시간 정보를 가지는 비트열을 후단의 신호 처리 유닛(21)에서 디코드 처리함으로써, 그 디코드 데이터를 고속 클록 CLK에 의한 업/다운 카운터(223)의 카운트 값보다 하위 비트의 출력값으로서 추가할 수 있으므로, 같은 비트 폭의 AD 변환을 행하는 경우에는 업/다운 카운터(223)의 비트 폭을 삭감할 수 있다.

이로써, 업/다운 카운터(223)의 동작 속도에 의해 제한받지 않고, 업/다운 카운터(223)의 비트 폭을 삭감할 수 있는 분만큼 더 고속의 AD 변환이 가능해진다. 또, 같은 AD 변환 시간에 AD 변환을 행하는 경우에는, AD 변환의 비트 폭을 증가시킬 수 있게 된다.

[변형예]

상기 실시예에서는, 가시광선의 광량에 따른 전하량의 신호 전하를 물리량으 로서 검지하는 단위 화소가 행렬형으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였으나, 본 발명은 CMOS 이미지 센서에의 적용에 한정되지 않고, 화소 어레이 유닛의 화소 열에 대응하여 ADC 유닛을 배치하여 이루어지는 컬럼(열 병렬) AD 변환 방식의 고체 촬상 장치 전반에 대하여 적용할 수 있다.

또, 본 발명은, 가시광선의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치로의 적용에 한정되지 않고, 적외선이나 X선, 또는 입자 등의 입사 양의 분포를 화상으로서 촬상하는 고체 촬상 장치나, 광의의 의미로서 압력이나 정전 용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대하여 적용할 수 있다.

또한, 본 발명은, 화소 어레이 유닛의 각 단위 화소를 행 단위로 차례로 주사해서 각 단위 화소로부터 화소 신호를 판독하는 고체 촬상 장치에 한정되지 않고, 화소 단위로 임의의 화소를 선택하여, 상기 선택 화소로부터 화소 단위로 신호를 판독하는 X－Y 어드레스형의 고체 촬상 장치에 대해도 적용할 수 있다.

그리고, 고체 촬상 장치는 원칩으로서 형성된 형태이어도 되고, 촬상 유닛과 신호 처리 유닛 또는 광학계를 모아서 패키징된 촬상 기능을 가지는 모듈형의 형태이어도 된다.

또, 본 발명은, 고체 촬상 장치로의 적용에 한정되지 않고, 촬상 장치에도 적용할 수 있다. 여기서, 촬상 장치와는, 디지털 스틸 카메라나 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 가지는 전자 기기를 말한다. 그리고, 전자 기기에 탑재되는 상기 모듈형의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.

[촬상 장치]

도 7은 본 발명에 관한 촬상 장치의 구성의 일례를 나타낸 블록도이다. 도 7에 나타낸 바와 같이, 본 발명에 관한 촬상 장치(50)는, 렌즈군(51)을 포함하는 광학계, 고체 촬상 장치(52), 카메라 신호 처리 회로인 DSP 회로(53), 프레임 메모리(54), 표시 장치(55), 기록 장치(56), 조작계(57) 및 전원계(58) 등을 가지고, DSP 회로(53), 프레임 메모리(54), 표시 장치(55), 기록 장치(56), 조작계(57) 및 전원계(58)가 버스 라인(59)을 통하여 서로 접속된 구성으로 되어 있다.

렌즈군(51)은, 피사체로부터의 입사광(상 광(image light))을 판독하여 고체 촬상 장치(52)의 촬상 면 상에 결상한다. 고체 촬상 장치(52)는, 렌즈군(51)에 의해 촬상 면 상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(52)로서 전술한 실시예에 관한 컬럼 AD 변환 방식 CMOS 이미지 센서(10)가 사용된다.

표시 장치(55)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(52)로 촬상된 동영상 또는 정지화상을 표시한다. 기록 장치(56)는, 고체 촬상 장치(52)로 촬상된 동영상 또는 정지화상을, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.

조작계(57)는, 사용자에 의한 조작 하에, 본 촬상 장치가 가지는 다양한 기 능에 대하여 조작 지령을 발한다. 전원계(58)는, DSP 회로(53), 프레임 메모리(54), 표시 장치(55), 기록 장치(56) 및 조작계(57)의 동작 전원으로 되는 각종의 전원을 이들 공급 대상에 대하여 적당히 공급한다.

전술한 바와 같이, 비디오 카메라나 디지털 스틸 카메라, 또한 휴대 전화기 등의 모바일 기기 향해 카메라 모듈 등의 촬상 장치에 있어서, 그 고체 촬상 장치(52)로서 전술한 실시예에 관한 컬럼 AD 변환 방식 CMOS 이미지 센서(10)를 사용함으로써, 상기 CMOS 이미지 센서(10)에서는 더 고속의 AD 변환 처리를 실현할 수 있기 때문에, 촬상 장치로서의 처리 속도의 고속화를 도모할 수 있다.

다양한 변형, 조합, 서브조합 및 수정이 첨부된 청구의 범위 및 그 등가물의 범주 내에 부합하는 한 설계 요건 및 그외 요인에 따라 수행될 수 있다는 것은 당업자에게는 물론이다.

도 1은 본 발명의 일실시예에 관한 컬럼 AD 변환 방식 CMOS 이미지 센서의 구성의 개략을 나타내는 시스템 구성도이다.

도 2는 다상 클록 생성 유닛을 구성하는 지연 제어 회로의 회로 구성의 일례를 나타낸 블록도이다.

도 3은 신호 처리 유닛의 디코드 유닛의 구성의 일례를 나타낸 블록도이다.

도 4는 디코드 유닛의 디코더의 디코드 표를 나타내는 도면이다.

도 5는 컬럼 ADC 유닛의 동작 설명을 위한 타이밍 차트이다.

도 6은 비교 출력 Vco의 반전 전후의 타이밍 관계를 확대하여 나타낸 타이밍 차트이다.

도 7은 본 발명에 관한 촬상 장치의 구성의 일례를 나타낸 블록도이다.

Claims

고체 촬상 장치에 있어서,

광전 변환 소자를 포함하는 단위 화소가 행렬형으로 배치되어 이루어지는 화소 어레이 유닛; 및

상기 화소 어레이 유닛의 상기 단위 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환하는 아날로그/디지털 변환 수단

을 포함하고,

상기 아날로그/디지털 변환 수단은,

상기 디지털 데이터로 변환하기 위한 참조 신호와 상기 아날로그 화소 신호를 비교함으로써 상기 화소 신호의 크기를 시간축 방향의 정보로 변환하는 비교 유닛;

상기 비교 유닛에서의 비교 처리의 개시 시점으로부터 상기 비교 처리의 종료 시점까지 소정의 클록에 따라 카운트 처리를 행하는 카운터 유닛;

상기 소정의 클록에 따라 일정한 위상차를 가지는 다상 클록(multi-phase clock)을 생성하는 다상 클록 생성 유닛;

상기 비교 유닛에서의 상기 비교 처리가 종료되었을 때 상기 다상 클록의 논리 상태를 래치하는 래치 유닛; 및

상기 래치 유닛의 래치 데이터를 디코드하여 상기 카운트 처리에 의한 카운트 값보다 하위의 값을 얻는 디코드 유닛

을 포함하는, 고체 촬상 장치.
제1항에 있어서,

상기 화소 신호는, 기준 성분과 신호 성분을 포함하고,

상기 비교 유닛은, 상기 기준 성분에 대응하는 신호와 상기 참조 신호를 비교하는 제1 비교 처리와, 상기 신호 성분에 대응하는 신호와 상기 참조 신호를 비교하는 제2 비교 처리를 실행하고,

상기 카운터 유닛은, 상기 제1 비교 처리의 개시 시점으로부터 상기 제1 비교 처리의 종료 시점까지 다운 카운트 또는 업 카운트의 처리를 행하고, 상기 제2 비교 처리의 개시 시점으로부터 상기 제2 비교 처리의 종료 시점까지 업 카운트 또는 다운 카운트의 처리를 행하는, 고체 촬상 장치.
제2항에 있어서,

상기 래치 유닛은, 상기 비교 유닛에서의 상기 제1 비교 처리가 종료되었을 때의 상기 다상 클록의 제1 논리 상태와, 상기 비교 유닛에서의 상기 제2 비교 처리가 종료되었을 때의 상기 다상 클록의 제2 논리 상태를 유지하는, 고체 촬상 장치.
제3항에 있어서,

상기 래치 유닛의 상기 제1 논리 상태의 래치 데이터와 상기 래치 유닛의 상 기 제2 논리 상태의 래치 데이터와의 차분을 연산하는 연산 유닛을 더 포함하는, 고체 촬상 장치.
제1항에 있어서,

상기 래치 유닛은, 상기 다상 클록 생성 유닛으로부터 공급되는 상기 다상 클록 중 하나를 상기 카운트 클록으로서 상기 카운터 유닛에 공급하는, 고체 촬상 장치.
고체 촬상 장치의 아날로그/디지털 변환 방법에 있어서,

광전 변환 소자를 각각 포함하는 단위 화소가 행렬형으로 배치되어 이루어지는 화소 어레이 유닛의 상기 단위 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환시킬 때, 상기 아날로그/디지털 변환 방법은,

상기 디지털 데이터로 변환하기 위한 참조 신호와 상기 아날로그 화소 신호를 비교함으로써 상기 화소 신호의 크기를 시간축 방향의 정보로 변환하는 단계;

상기 비교 처리의 개시 시점으로부터 상기 비교 처리의 종료 시점까지 소정의 클록에 따라 카운트 처리를 실행하는 단계;

상기 비교 처리가 종료되었을 때, 상기 소정의 클록에 따라 생성된 일정한 위상차를 가지는 다상 클록의 논리 상태를 래치하고, 상기 래치 데이터를 디코드하여 상기 카운트 처리에 의한 카운트 값보다 하위의 값을 얻는 단계

를 포함하는 아날로그/디지털 변환 방법.
촬상 장치에 있어서,

광전 변환 소자를 포함하는 단위 화소가 행렬형으로 배치되어 이루어지는 화소 어레이 유닛과, 상기 화소 어레이 유닛의 상기 단위 화소로부터 판독되는 아날로그 화소 신호를 디지털 데이터로 변환하는 아날로그/디지털 변환 수단을 구비하는 고체 촬상 장치;

입사광을 상기 고체 촬상 장치의 촬상 면 상에 결상하는 광학계

를 포함하고,

상기 아날로그/디지털 변환 수단은,

상기 디지털 데이터로 변환하기 위한 참조 신호와 상기 아날로그 화소 신호를 비교함으로써 상기 화소 신호의 크기를 시간축 방향의 정보로 변환하는 비교 유닛;

상기 비교 유닛에서의 비교 처리의 개시 시점으로부터 상기 비교 처리의 종료 시점까지 소정의 클록에 따라 카운트 처리를 행하는 카운터 유닛;

상기 소정의 클록에 따라 일정한 위상차를 가지는 다상 클록을 생성하는 다상 클록 생성 유닛;

상기 비교 유닛에서의 상기 비교 처리가 종료되었을 때 상기 다상 클록의 논리 상태를 래치하는 래치 유닛; 및

상기 래치 유닛의 래치 데이터를 디코드하여 상기 카운트 처리에 의한 카운트 값보다 하위의 값을 얻는 디코드 유닛

을 포함하는, 촬상 장치.