JP4096250B2 - 帰還形パルス幅変調方式ａ／ｄ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関し、詳しくは、分解能の改善に関するものである。
【０００２】
【従来の技術】
帰還形パルス幅変調方式Ａ／Ｄ変換器は、高精度のＡ／Ｄ変換器として、各種の測定器で広く用いられている。
【０００３】
図８はこのような従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の構成例を示すブロック図である。被変換アナログ入力信号Vxが入力される入力端子１と出力Ecの矩形波信号発生器２と基準電圧源の切替スイッチ８の可動接点は、それぞれ抵抗を介して積分器３を構成する演算増幅器の反転入力端子に接続されている。切替スイッチ８の固定接点ａには+Vsの基準電圧源が接続され、固定接点ｂには-Vsの基準電圧源が接続されている。
【０００４】
積分器３を構成する演算増幅器の反転入力端子と出力端子間にはコンデンサが接続され、非反転入力端子は共通電位点に接続され、出力端子はコンパレータ４を構成する演算増幅器の反転入力端子に接続されている。コンパレータ４を構成する演算増幅器の非反転入力端子は共通電位点に接続されている。
【０００５】
コンパレータ４は、積分器３の出力INTと共通電位点（接地電位）とを比較し、その出力CMPをＤ形フリップフロップ（DFF1）６のＤ端子に入力する。フリップフロップ６のクロック端子にはカウントクロック発生器５からカウントクロックCLKが入力されていて、フリップフロップ６はコンパレータ４の出力CMPをカウントクロックCLKに同期させるように動作する。
【０００６】
フリップフロップ６の出力PWMは、アンドゲートを用いた制御ゲート９に入力されるとともに、切替スイッチ８に切替信号FBとして加えられている。制御ゲート９には、制御信号発生器７の出力であるカウンタ制御信号CTLとカウントクロックCLKも入力されている。制御ゲート９の出力OUTは、カウンタ１０に加えられて計数される。
【０００７】
図８の動作を図９のタイミングチャートを用いて説明する。
矩形波信号発生器２の出力Ecが立ち上がる時刻t1において、切替スイッチ８は固定接点ａに接続されている。また、時刻t1において制御信号CTLも立ち上がったとする。この状態で、積分器３には、被変換アナログ入力信号Vxと矩形波出力+Ecと基準電圧源Es(=+Vs)による電流ix，ic，isが入力される。ここで、ix 最大値は|is|に等しく、|ic|は例えば|is|×2.5と設定されている。この結果、積分器３の出力INTは、最大傾斜で減少し、時刻t2で零レベルとなる。
【０００８】
積分器３の出力INTが零レベルになるとコンパレータ４の出力CMPが反転し、切替スイッチ８の可動接点はクロックCLKに同期して固定接点ｂに接続されてEs=-Vsとなる。これにより、時刻t2以降の積分器３の出力INTは、最大傾斜より緩やかな傾斜で減少する。一方、フリップフロップ６の出力PWMは"H"レベルになり、カウンタ１０がカウント動作を始める。
【０００９】
時刻t3で矩形波出力Ecが反転すると、積分器３の出力INTは最大傾斜で増加し、時刻t4で零レベルになる。この時、コンパレータ４の出力CMPは再び反転し、切替スイッチ８は再び固定接点ａに接続されてEs=+Vsとなり、積分器３の出力INTの増加は最大傾斜より緩やかになる。フリップフロップ６の出力PWMは"L"レベルになって制御ゲート９が閉じられ、カウンタ１０のカウント動作は中断される。この時、カウンタ１０のカウント値は保持される。
【００１０】
矩形波出力Ecは時刻t5で再び反転し、時刻t6で制御信号CTLが立ち下がるまでの間、同様の動作を繰り返す。ここで、フリップフロップ６の出力PWMのパルス幅は入力信号Vxに比例するので、Vxが零の時とフルスケールの時のカウントを校正によって予め測定しておくことにより、カウンタ１０のカウント値に基づきアナログ入力信号Vxの値を求めることができる。
【００１１】
また、制御信号CTLを矩形波出力EcのＭ周期分に設定してフリップフロップ６の出力PWMが"H"の期間にカウントを行う場合におけるカウントクロックCLKの周期未満の誤差分は、FB信号(=PWM)がCLKと同期した信号のため、(Ｍ−１)周期目までは積分器３に残る形で次の周期に伝達される。従って、全カウント誤差はＭ周期目のカウント誤差分にのみ依存することになって、±１カウントとなる。
【００１２】
【特許文献１】
特開平８-３７４６０
【００１３】
特許文献１には、Ａ／Ｄ変換を上位桁と下位桁に分割して行うように構成した高分解能で実用性の高い帰還形パルス幅変調方式Ａ／Ｄ変換器に関する発明が開示されている。
【００１４】
【発明が解決しようとする課題】
ところで、このような帰還形パルス幅変調方式Ａ／Ｄ変換器において、カウントの分解能を上げるためには、
ａ）カウントクロックCLKの周波数を上げる。
ｂ）制御信号CTLを長くして、カウンタ１０のカウント数が大きくなるようにする。
の二点が考えられる。
【００１５】
しかし、ａ）項を実現するためには、回路の構成に高速素子が必要となる。
また、ｂ）項を実現しようとするとＡ／Ｄ変換の時間が長くなり、高速測定が行えない。
【００１６】
本発明はこれらの問題点に着目したものであり、その目的は、従来と同じ測定時間およびカウントクロック周波数でありながら、カウントの分解能を高めることができる帰還形パルス幅変調方式Ａ／Ｄ変換器を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、矩形波電圧と正負の基準電圧と被変換入力電圧を積分して被変換入力電圧に対応したパルス幅に変換し、このパルス幅をクロックでカウントすることによりデジタル信号に変換するように構成された帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記クロックとして位相差Ｔ／（２×Ｎ）（但しＴは周期、Ｎは相数）を有する多相（Ｎ相）のクロックを用い、カウントの分解能を高めることを特徴とする。
【００１８】
請求項２の発明は、請求項１記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記Ｎ相のクロックのうちの１相のクロックでカウントを行い、残りのクロックでカウント分解能の補正演算を行うことを特徴とする。
【００１９】
請求項３の発明は、請求項１または請求項２記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
カウント分解能の補正演算にあたり、前記Ｎ相のクロックの立ち上がりと立ち下がりの両方のタイミングを利用することを特徴とする。
【００２０】
請求項４の発明は、請求項1から請求項３のいずれかに記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
少なくとも、
積分出力と共通電位点電位を比較するコンパレータと、
このコンパレータの出力を前記Ｎ相のクロックの立ち上がりと立ち下がりのタイミングでそれぞれラッチしてパルス幅信号を出力する手段を含む２N個の補正信号発生ブロック、
を有することを特徴とする。
【００２１】
これらにより、従来と同じ測定時間，カウントクロック周波数でありながら、カウントの分解能を２Ｎ倍（Ｎは分解能改善のために使用するカウントクロックの相数）に高めることができる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は本発明の実施の形態の一例を示すブロック図であり、図８と共通する部分には同一の符号を付けている。図１において、入力端子１、矩形波信号発生器２、積分器３、コンパレータ４、切替スイッチ８、制御ゲート９およびカウンタ１０は、図８と同様に機能するものである。
【００２３】
カウントクロック発生器５は、２相クロックCLKおよびCKBを出力する。
【００２４】
補正信号発生ブロック１１〜１４は、それぞれ２個のＤ形フリップフロップ（以下フリップフロップという）DFF1,DFF2と２個のアンドゲートAG1、AG2とで構成されている。
【００２５】
補正信号発生ブロック１１において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはカウントクロックCLKが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子と信号切替器１５のＢ端子とアンドゲートAG1の一方の入力端子および制御ゲート９の入力端子に接続され、反転出力端子Ｑ’（以下「Ｑ’」を反転出力端子記号とする）はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはカウントクロックCLKが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG3、AG5、AG7の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG4、AG6、AG8の入力端子に接続されている。
【００２６】
補正信号発生ブロック１２において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはインバータINV１を介してカウントクロックCKBが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子およびアンドゲートAG1の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはインバータINV１を介してカウントクロックCKBが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG3、AG11の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG4の入力端子に接続されている。
【００２７】
補正信号発生ブロック１３において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはインバータINV2を介してカウントクロックCLKが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子およびアンドゲートAG1の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはインバータINV2を介してカウントクロックCLKが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG5、AG10の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG6の入力端子に接続されている。
【００２８】
補正信号発生ブロック１４において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはカウントクロックCKBが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子およびアンドゲートAG1の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはカウントクロックCKBが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG7、AG9の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG8の入力端子に接続されている。
【００２９】
アンドゲートAG3〜AG8の出力端子は、それぞれ対応するJK形のフリップフロップFF3〜FF8のＪ端子に接続されている。これらフリップフロップFF3〜FF8のクロック端子にはカウントクロックCLK入力され、Ｋ端子には制御信号発生器７からクリア信号CLRが入力されている。これらフリップフロップFF3〜FF8は補正信号発生ブロック１１〜１４から出力される信号を有効なタイミングで保持することにより、反転出力端子Ｑ’から分解能を補正するための補正信号LDB,LDC,LDD,LD2,LD3,LD4を出力する。
【００３０】
制御信号発生器７はクリア信号CLRを含む３種類の信号CTL、EOCを発生するものであって、制御信号CTLはアンドゲート９の入力端子および信号切替器１５の制御端子に入力され、制御信号EOCはアンドゲートAG3〜AG11の入力端子に入力されている。
【００３１】
信号切替器１５は、制御信号CTLのレベルに応じて出力端子Yに出力される信号を切り替える。すなわち、制御信号CTLが"H"の時は入力端子Bに入力されているPWM信号を出力し、"L"の時は入力端子Aに入力されているCMP信号を出力するように切り替える。
【００３２】
オアゲート１６は、信号切替器１５の出力信号とアンドゲートAG9〜AG11の出力信号を加算して切替スイッチ８の切替信号FBを出力する。
【００３３】
図１の動作を図２のタイミングチャートを用いて説明する。
制御信号CTLは、矩形波信号発生器２の出力EcのM周期分に対応する時間幅の間"H"レベルになる信号である。出力Ecが立ち上がる時刻tcで立ち上がって出力EcのM+1周期目が立ち上がる時刻teで立ち下がり、カウンタ１０の動作時間を制御する。
【００３４】
制御信号EOCは、矩形波信号発生器２の出力EcのM周期目だけ"H"レベルになる信号であり、出力EcのM周期目が立ち上がる時刻ｔdで立ち上がってM+1周期目が立ち上がる時刻teで立ち下がり、アンドゲートAG3〜AG11を制御する。
【００３５】
クリア信号CLRは、制御信号CTLが立ち上がる時刻tcに先行する時刻taで立ち上がって時刻tbで立ち下がり、カウンタ１０と補正出力を取り込むフリップフロップFF3〜FF8をクリアする。
【００３６】
次に、図３のタイミングチャートを用い、多相クロックについて説明する。
カウントクロック発生器５は周期Ｔの多相ＮのクロックをＴ／(2×N)の位相差で発生させる。図１の実施例では２相クロックCLK,CKBを発生するので、位相差はＴ／４になる。カウンタ１０のカウント動作は従来例と同様にクロックCLKのみを用いて行い、その他のＮ−１相のクロック信号（図１の実施例ではクロックCKB）は補正信号の発生にのみ使用される。
【００３７】
これらＮ相のクロックの立ち上がり，立ち下がりの両方のタイミングを利用することにより、従来の2×N倍の分解能で、コンパレータ出力CMPの立ち上がりと立ち下がりを判別できる。図１の実施例の場合には、図３に示すように、２相クロックCLK,CKBの立ち上がり，立ち下がりの両方のタイミングに基づいてコンパレータ出力CMPの立ち上がりと立ち下がりを判別できるので、従来のCLKのみによる判別に比べて４倍の分解能が得られる。
【００３８】
このような２相クロック信号を使用した場合の動作を、図４〜図７を用いて説明する。ここで、Ａ／Ｄ動作の誤差分は、前述のようにＭ周期目のEcに対応するPWM信号に伝達されるので、Ｍ周期目の動作について述べる。なお、図４〜図７では、各図中に表示する信号が多いため、図の左右半面ずつに信号の変化部分のみを記載している。また、図中におけるコンパレータ出力CMPの後の括弧付き記号は、図３に示したクロックCLKに対する位相関係を表示している。
【００３９】
これら図４〜図７の中の図５を用いて動作の詳細を説明する。他の図はコンパレータ出力CMPの位相が異なることによって補正出力信号の値が変化しているだけであり、動作は同様である。
【００４０】
信号LCKAはコンパレータ出力CMPの立ち上がりをクロックCLKの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１１のアンドゲートAG1から出力される。信号LCK1はコンパレータ出力CMPの立ち下がりをクロックCLKの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１１のアンドゲートAG2から出力される。
【００４１】
信号LCKBはコンパレータ出力CMPの立ち上がりをクロックCKBの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１２のアンドゲートAG1から出力される。信号LCK2はコンパレータ出力CMPの立ち下がりをクロックCKBの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１２のアンドゲートAG2から出力される。
【００４２】
信号LCKCはコンパレータ出力CMPの立ち上がりをクロックCLKの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１３のアンドゲートAG1から出力される。信号LCK3はコンパレータ出力CMPの立ち下がりをクロックCLKの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１３のアンドゲートAG2から出力される。
【００４３】
信号LCKDはコンパレータ出力CMPの立ち上がりをクロックCKBの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１４のアンドゲートAG1から出力される。信号LCK4はコンパレータ出力CMPの立ち下がりをクロックCKBの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１４のアンドゲートAG2から出力される。
【００４４】
信号ANB,ANC,ANDは信号LCKB,LCKC,LCKDとLCKAとの論理積出力であり、それぞれアンドゲートAG3、AG5、AG7から出力される。これら論理積出力はクロックCLKの立ち上がりタイミングでそれぞれ対応したフリップフロップFF3、FF5、FF7にラッチされ、分解能を補正するための補正信号LDB,LDC,LDDとして反転出力端子Ｑ’から出力される。
【００４５】
さらに、信号AN2,AN3,AN4は信号LCK2,LCK3,LCK4とLCK1との論理積出力であり、それぞれアンドゲートAG4、AG6、AG8から出力される。これら論理積出力はクロックCLKの立ち上がりタイミングでそれぞれ対応したフリップフロップFF4、FF6、FF8にラッチされ、分解能を補正するための補正信号LD2,LD3,LD4として反転出力端子Ｑ’から出力される。
【００４６】
各信号LCKxは、コンパレータ出力CMPの変化後に入る各クロックの順番に出力される。この回路で基準になるのは、コンパレータ出力CMPと同期したクロックCLKの立ち上がりで同期微分した信号CLKAとCLK1である。信号LCKAを基準にして比較される信号LCKB,LCKC,LCKDが先に出力されると、フリップフロップFF3、FF5、FF7のラッチ出力LDB,LDC,LDDは"H"となり、後で出力されると"L"になる。信号LCK1に対する信号LCK2,LCK3,LCK4の比較結果も同様に、先に出力されるとフリップフロップFF4、FF6、FF8のラッチ出力LD2,LD3,LD4は"H"となり、後で出力されると"L"となる。
【００４７】
図５では、コンパレータ出力CMPが立ち上がってからは、
1.CLK立ち下がり
2.CKB立ち下がり
3.CLK立ち上がり
4.CKB立ち上がり
の順に変化するので、LCKC→LCKB→LCKA→LCKDの順番で信号が出力され、結果は
LDB＝"H",LDC＝"H",LDD＝"L"となる。
【００４８】
また、コンパレータ出力CMPが立ち下がってからは、
1.CLK立ち下がり
2.CKB立ち下がり
3.CLK立ち上がり
4.CKB立ち上がり
の順に変化するので、LCK3→LCK2→LCK1→LCK4の順番で信号が出力され、結果は
LD2＝"H",LD3＝"H",LD4＝"L"となる。
【００４９】
これらから、フリップフロップFF3、FF5、FF7のラッチ出力LDB,LDC,LDDおよびフリップフロップFF4、FF6、FF8のラッチ出力LD2,LD3,LD4の結果を調べることにより、コンパレータ出力CMPの変化をクロックCLKの周期の１／４の分解能で知ることが可能となる。
【００５０】
具体的には、これらフリップフロップFF3、FF5、FF7のラッチ出力LDB,LDC,LDDおよびフリップフロップFF4、FF6、FF8のラッチ出力LD2,LD3,LD4を使い、カウント値CNTを以下のように補正する。
LDD,LDC,LDB−LD4,LD3,LD2−カウント補正値
H,H,H H,H,H CNT
H,H,H L,H,H CNT＋0.25
H,H,H L,L,H CNT＋0.5
H,H,H L,L,L CNT＋0.75
L,H,H H,H,H CNT−0.25
L,H,H L,H,H CNT
L,H,H L,L,H CNT＋0.25
L,H,H L,L,L CNT＋0.5
L,L,H H,H,H CNT−0.5
L,L,H L,H,H CNT−0.25
L,L,H L,L,H CNT
L,L,H L,L,L CNT＋0.25
L,L,L H,H,H CNT−0.75
L,L,L L,H,H CNT−0.5
L,L,L L,L,H CNT−0.25
L,L,L L,L,L CNT
この補正によって、コンパレータ出力CMPの立ち上がりと立ち下がりの測定分解能を４倍にすることができる。
【００５１】
また、信号切替器１５によってCTL＝"H"のときはフリップフロップ６の出力PWMがFB信号として返され、カウント誤差分を積分器３に返している。そして、CTL＝"L"でカウントしていないときにはコンパレータ出力CMPをFB信号として返すことで、積分器３のチャージを零にしている。
【００５２】
なお、図１の実施例ではクロックが２相の場合について説明したが、相数を増加させることは可能である。
例えば、Ｎ相のクロックを使用した場合、Ｔ／（２×Ｎ）の位相差でＮ相のクロック（周期Ｔ）を生成し、そのクロックの立ち上がりと立ち下がりの両方のタイミングを利用して、例示したのと同様の方法を用いることにより、計測したカウントの分解能を２×Ｎ倍 に拡張することができる。
【００５３】
そのために必要な補正値フラグの出力数は（２×Ｎ−１）×２個で、カウント補正値の計算法は次のようになる。
カウント補正値＝（Ｘu＋Ｘd）／（２×Ｎ）−（１−１／（２×Ｎ））
ただし、
Ｘu：コンパレータ出力CMPの立ち上がり側での有効なフラグ数（具体例ではフラグ"H"の数）
Ｘd：コンパレータ出力CMPの立ち下がり側の有効なフラグの数（具体例ではフラグ"L"の数）
【００５４】
なお、アナログ回路は従来の回路を変更しなくてよいことから汎用素子を用いることができる。また、補正信号発生ブロックは汎用ロジックアレイを組み合わせればよく、コストアップを大幅に抑制できる。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、多相(Ｎ相)のクロックを使用することにより、従来と同じ測定時間、カウントクロック周波数でありながら、カウントの分解能を２Ｎ倍に高められる帰還形パルス幅変調方式Ａ／Ｄ変換器を、比較的安価に実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示すブロック図である。
【図２】図１の動作を説明するタイミングチャートである。
【図３】多相クロックの動作を説明するタイミングチャートである。
【図４】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図５】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図６】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図７】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図８】従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の構成例を示すブロック図である。
【図９】図８の動作を説明するタイミングチャートである。
【符号の説明】
１ 入力端子
２ 矩形波信号発生器
３ 積分器
４ コンパレータ
５ カウントクロック発生器
６ Ｄ形フリップフロップ
７ 制御信号発生器
８ 切替スイッチ
９ 制御ゲート
１０ カウンタ
１１〜１４ 補正信号発生ブロック
１５ 信号切替器
１６ オアゲート
【発明の属する技術分野】
本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関し、詳しくは、分解能の改善に関するものである。
【０００２】
【従来の技術】
帰還形パルス幅変調方式Ａ／Ｄ変換器は、高精度のＡ／Ｄ変換器として、各種の測定器で広く用いられている。
【０００３】
図８はこのような従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の構成例を示すブロック図である。被変換アナログ入力信号Vxが入力される入力端子１と出力Ecの矩形波信号発生器２と基準電圧源の切替スイッチ８の可動接点は、それぞれ抵抗を介して積分器３を構成する演算増幅器の反転入力端子に接続されている。切替スイッチ８の固定接点ａには+Vsの基準電圧源が接続され、固定接点ｂには-Vsの基準電圧源が接続されている。
【０００４】
積分器３を構成する演算増幅器の反転入力端子と出力端子間にはコンデンサが接続され、非反転入力端子は共通電位点に接続され、出力端子はコンパレータ４を構成する演算増幅器の反転入力端子に接続されている。コンパレータ４を構成する演算増幅器の非反転入力端子は共通電位点に接続されている。
【０００５】
コンパレータ４は、積分器３の出力INTと共通電位点（接地電位）とを比較し、その出力CMPをＤ形フリップフロップ（DFF1）６のＤ端子に入力する。フリップフロップ６のクロック端子にはカウントクロック発生器５からカウントクロックCLKが入力されていて、フリップフロップ６はコンパレータ４の出力CMPをカウントクロックCLKに同期させるように動作する。
【０００６】
フリップフロップ６の出力PWMは、アンドゲートを用いた制御ゲート９に入力されるとともに、切替スイッチ８に切替信号FBとして加えられている。制御ゲート９には、制御信号発生器７の出力であるカウンタ制御信号CTLとカウントクロックCLKも入力されている。制御ゲート９の出力OUTは、カウンタ１０に加えられて計数される。
【０００７】
図８の動作を図９のタイミングチャートを用いて説明する。
矩形波信号発生器２の出力Ecが立ち上がる時刻t1において、切替スイッチ８は固定接点ａに接続されている。また、時刻t1において制御信号CTLも立ち上がったとする。この状態で、積分器３には、被変換アナログ入力信号Vxと矩形波出力+Ecと基準電圧源Es(=+Vs)による電流ix，ic，isが入力される。ここで、ix 最大値は|is|に等しく、|ic|は例えば|is|×2.5と設定されている。この結果、積分器３の出力INTは、最大傾斜で減少し、時刻t2で零レベルとなる。
【０００８】
積分器３の出力INTが零レベルになるとコンパレータ４の出力CMPが反転し、切替スイッチ８の可動接点はクロックCLKに同期して固定接点ｂに接続されてEs=-Vsとなる。これにより、時刻t2以降の積分器３の出力INTは、最大傾斜より緩やかな傾斜で減少する。一方、フリップフロップ６の出力PWMは"H"レベルになり、カウンタ１０がカウント動作を始める。
【０００９】
時刻t3で矩形波出力Ecが反転すると、積分器３の出力INTは最大傾斜で増加し、時刻t4で零レベルになる。この時、コンパレータ４の出力CMPは再び反転し、切替スイッチ８は再び固定接点ａに接続されてEs=+Vsとなり、積分器３の出力INTの増加は最大傾斜より緩やかになる。フリップフロップ６の出力PWMは"L"レベルになって制御ゲート９が閉じられ、カウンタ１０のカウント動作は中断される。この時、カウンタ１０のカウント値は保持される。
【００１０】
矩形波出力Ecは時刻t5で再び反転し、時刻t6で制御信号CTLが立ち下がるまでの間、同様の動作を繰り返す。ここで、フリップフロップ６の出力PWMのパルス幅は入力信号Vxに比例するので、Vxが零の時とフルスケールの時のカウントを校正によって予め測定しておくことにより、カウンタ１０のカウント値に基づきアナログ入力信号Vxの値を求めることができる。
【００１１】
また、制御信号CTLを矩形波出力EcのＭ周期分に設定してフリップフロップ６の出力PWMが"H"の期間にカウントを行う場合におけるカウントクロックCLKの周期未満の誤差分は、FB信号(=PWM)がCLKと同期した信号のため、(Ｍ−１)周期目までは積分器３に残る形で次の周期に伝達される。従って、全カウント誤差はＭ周期目のカウント誤差分にのみ依存することになって、±１カウントとなる。
【００１２】
【特許文献１】
特開平８-３７４６０
【００１３】
特許文献１には、Ａ／Ｄ変換を上位桁と下位桁に分割して行うように構成した高分解能で実用性の高い帰還形パルス幅変調方式Ａ／Ｄ変換器に関する発明が開示されている。
【００１４】
【発明が解決しようとする課題】
ところで、このような帰還形パルス幅変調方式Ａ／Ｄ変換器において、カウントの分解能を上げるためには、
ａ）カウントクロックCLKの周波数を上げる。
ｂ）制御信号CTLを長くして、カウンタ１０のカウント数が大きくなるようにする。
の二点が考えられる。
【００１５】
しかし、ａ）項を実現するためには、回路の構成に高速素子が必要となる。
また、ｂ）項を実現しようとするとＡ／Ｄ変換の時間が長くなり、高速測定が行えない。
【００１６】
本発明はこれらの問題点に着目したものであり、その目的は、従来と同じ測定時間およびカウントクロック周波数でありながら、カウントの分解能を高めることができる帰還形パルス幅変調方式Ａ／Ｄ変換器を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、矩形波電圧と正負の基準電圧と被変換入力電圧を積分して被変換入力電圧に対応したパルス幅に変換し、このパルス幅をクロックでカウントすることによりデジタル信号に変換するように構成された帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記クロックとして位相差Ｔ／（２×Ｎ）（但しＴは周期、Ｎは相数）を有する多相（Ｎ相）のクロックを用い、カウントの分解能を高めることを特徴とする。
【００１８】
請求項２の発明は、請求項１記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記Ｎ相のクロックのうちの１相のクロックでカウントを行い、残りのクロックでカウント分解能の補正演算を行うことを特徴とする。
【００１９】
請求項３の発明は、請求項１または請求項２記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
カウント分解能の補正演算にあたり、前記Ｎ相のクロックの立ち上がりと立ち下がりの両方のタイミングを利用することを特徴とする。
【００２０】
請求項４の発明は、請求項1から請求項３のいずれかに記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
少なくとも、
積分出力と共通電位点電位を比較するコンパレータと、
このコンパレータの出力を前記Ｎ相のクロックの立ち上がりと立ち下がりのタイミングでそれぞれラッチしてパルス幅信号を出力する手段を含む２N個の補正信号発生ブロック、
を有することを特徴とする。
【００２１】
これらにより、従来と同じ測定時間，カウントクロック周波数でありながら、カウントの分解能を２Ｎ倍（Ｎは分解能改善のために使用するカウントクロックの相数）に高めることができる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は本発明の実施の形態の一例を示すブロック図であり、図８と共通する部分には同一の符号を付けている。図１において、入力端子１、矩形波信号発生器２、積分器３、コンパレータ４、切替スイッチ８、制御ゲート９およびカウンタ１０は、図８と同様に機能するものである。
【００２３】
カウントクロック発生器５は、２相クロックCLKおよびCKBを出力する。
【００２４】
補正信号発生ブロック１１〜１４は、それぞれ２個のＤ形フリップフロップ（以下フリップフロップという）DFF1,DFF2と２個のアンドゲートAG1、AG2とで構成されている。
【００２５】
補正信号発生ブロック１１において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはカウントクロックCLKが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子と信号切替器１５のＢ端子とアンドゲートAG1の一方の入力端子および制御ゲート９の入力端子に接続され、反転出力端子Ｑ’（以下「Ｑ’」を反転出力端子記号とする）はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはカウントクロックCLKが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG3、AG5、AG7の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG4、AG6、AG8の入力端子に接続されている。
【００２６】
補正信号発生ブロック１２において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはインバータINV１を介してカウントクロックCKBが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子およびアンドゲートAG1の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはインバータINV１を介してカウントクロックCKBが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG3、AG11の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG4の入力端子に接続されている。
【００２７】
補正信号発生ブロック１３において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはインバータINV2を介してカウントクロックCLKが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子およびアンドゲートAG1の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはインバータINV2を介してカウントクロックCLKが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG5、AG10の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG6の入力端子に接続されている。
【００２８】
補正信号発生ブロック１４において、フリップフロップDFF1のＤ端子にはコンパレータ４の出力CMPが入力され、クロック端子にはカウントクロックCKBが入力され、非反転出力端子ＱはフリップフロップDFF2のＤ端子およびアンドゲートAG1の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG2の一方の入力端子に接続されている。フリップフロップDFF2のクロック端子にはカウントクロックCKBが入力され、非反転出力端子ＱはアンドゲートAG2の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートAG1の他方の入力端子に接続されている。アンドゲートAG1の出力端子はアンドゲートAG7、AG9の入力端子に接続されている。アンドゲートAG2の出力端子はアンドゲートAG8の入力端子に接続されている。
【００２９】
アンドゲートAG3〜AG8の出力端子は、それぞれ対応するJK形のフリップフロップFF3〜FF8のＪ端子に接続されている。これらフリップフロップFF3〜FF8のクロック端子にはカウントクロックCLK入力され、Ｋ端子には制御信号発生器７からクリア信号CLRが入力されている。これらフリップフロップFF3〜FF8は補正信号発生ブロック１１〜１４から出力される信号を有効なタイミングで保持することにより、反転出力端子Ｑ’から分解能を補正するための補正信号LDB,LDC,LDD,LD2,LD3,LD4を出力する。
【００３０】
制御信号発生器７はクリア信号CLRを含む３種類の信号CTL、EOCを発生するものであって、制御信号CTLはアンドゲート９の入力端子および信号切替器１５の制御端子に入力され、制御信号EOCはアンドゲートAG3〜AG11の入力端子に入力されている。
【００３１】
信号切替器１５は、制御信号CTLのレベルに応じて出力端子Yに出力される信号を切り替える。すなわち、制御信号CTLが"H"の時は入力端子Bに入力されているPWM信号を出力し、"L"の時は入力端子Aに入力されているCMP信号を出力するように切り替える。
【００３２】
オアゲート１６は、信号切替器１５の出力信号とアンドゲートAG9〜AG11の出力信号を加算して切替スイッチ８の切替信号FBを出力する。
【００３３】
図１の動作を図２のタイミングチャートを用いて説明する。
制御信号CTLは、矩形波信号発生器２の出力EcのM周期分に対応する時間幅の間"H"レベルになる信号である。出力Ecが立ち上がる時刻tcで立ち上がって出力EcのM+1周期目が立ち上がる時刻teで立ち下がり、カウンタ１０の動作時間を制御する。
【００３４】
制御信号EOCは、矩形波信号発生器２の出力EcのM周期目だけ"H"レベルになる信号であり、出力EcのM周期目が立ち上がる時刻ｔdで立ち上がってM+1周期目が立ち上がる時刻teで立ち下がり、アンドゲートAG3〜AG11を制御する。
【００３５】
クリア信号CLRは、制御信号CTLが立ち上がる時刻tcに先行する時刻taで立ち上がって時刻tbで立ち下がり、カウンタ１０と補正出力を取り込むフリップフロップFF3〜FF8をクリアする。
【００３６】
次に、図３のタイミングチャートを用い、多相クロックについて説明する。
カウントクロック発生器５は周期Ｔの多相ＮのクロックをＴ／(2×N)の位相差で発生させる。図１の実施例では２相クロックCLK,CKBを発生するので、位相差はＴ／４になる。カウンタ１０のカウント動作は従来例と同様にクロックCLKのみを用いて行い、その他のＮ−１相のクロック信号（図１の実施例ではクロックCKB）は補正信号の発生にのみ使用される。
【００３７】
これらＮ相のクロックの立ち上がり，立ち下がりの両方のタイミングを利用することにより、従来の2×N倍の分解能で、コンパレータ出力CMPの立ち上がりと立ち下がりを判別できる。図１の実施例の場合には、図３に示すように、２相クロックCLK,CKBの立ち上がり，立ち下がりの両方のタイミングに基づいてコンパレータ出力CMPの立ち上がりと立ち下がりを判別できるので、従来のCLKのみによる判別に比べて４倍の分解能が得られる。
【００３８】
このような２相クロック信号を使用した場合の動作を、図４〜図７を用いて説明する。ここで、Ａ／Ｄ動作の誤差分は、前述のようにＭ周期目のEcに対応するPWM信号に伝達されるので、Ｍ周期目の動作について述べる。なお、図４〜図７では、各図中に表示する信号が多いため、図の左右半面ずつに信号の変化部分のみを記載している。また、図中におけるコンパレータ出力CMPの後の括弧付き記号は、図３に示したクロックCLKに対する位相関係を表示している。
【００３９】
これら図４〜図７の中の図５を用いて動作の詳細を説明する。他の図はコンパレータ出力CMPの位相が異なることによって補正出力信号の値が変化しているだけであり、動作は同様である。
【００４０】
信号LCKAはコンパレータ出力CMPの立ち上がりをクロックCLKの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１１のアンドゲートAG1から出力される。信号LCK1はコンパレータ出力CMPの立ち下がりをクロックCLKの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１１のアンドゲートAG2から出力される。
【００４１】
信号LCKBはコンパレータ出力CMPの立ち上がりをクロックCKBの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１２のアンドゲートAG1から出力される。信号LCK2はコンパレータ出力CMPの立ち下がりをクロックCKBの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１２のアンドゲートAG2から出力される。
【００４２】
信号LCKCはコンパレータ出力CMPの立ち上がりをクロックCLKの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１３のアンドゲートAG1から出力される。信号LCK3はコンパレータ出力CMPの立ち下がりをクロックCLKの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１３のアンドゲートAG2から出力される。
【００４３】
信号LCKDはコンパレータ出力CMPの立ち上がりをクロックCKBの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１４のアンドゲートAG1から出力される。信号LCK4はコンパレータ出力CMPの立ち下がりをクロックCKBの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１４のアンドゲートAG2から出力される。
【００４４】
信号ANB,ANC,ANDは信号LCKB,LCKC,LCKDとLCKAとの論理積出力であり、それぞれアンドゲートAG3、AG5、AG7から出力される。これら論理積出力はクロックCLKの立ち上がりタイミングでそれぞれ対応したフリップフロップFF3、FF5、FF7にラッチされ、分解能を補正するための補正信号LDB,LDC,LDDとして反転出力端子Ｑ’から出力される。
【００４５】
さらに、信号AN2,AN3,AN4は信号LCK2,LCK3,LCK4とLCK1との論理積出力であり、それぞれアンドゲートAG4、AG6、AG8から出力される。これら論理積出力はクロックCLKの立ち上がりタイミングでそれぞれ対応したフリップフロップFF4、FF6、FF8にラッチされ、分解能を補正するための補正信号LD2,LD3,LD4として反転出力端子Ｑ’から出力される。
【００４６】
各信号LCKxは、コンパレータ出力CMPの変化後に入る各クロックの順番に出力される。この回路で基準になるのは、コンパレータ出力CMPと同期したクロックCLKの立ち上がりで同期微分した信号CLKAとCLK1である。信号LCKAを基準にして比較される信号LCKB,LCKC,LCKDが先に出力されると、フリップフロップFF3、FF5、FF7のラッチ出力LDB,LDC,LDDは"H"となり、後で出力されると"L"になる。信号LCK1に対する信号LCK2,LCK3,LCK4の比較結果も同様に、先に出力されるとフリップフロップFF4、FF6、FF8のラッチ出力LD2,LD3,LD4は"H"となり、後で出力されると"L"となる。
【００４７】
図５では、コンパレータ出力CMPが立ち上がってからは、
1.CLK立ち下がり
2.CKB立ち下がり
3.CLK立ち上がり
4.CKB立ち上がり
の順に変化するので、LCKC→LCKB→LCKA→LCKDの順番で信号が出力され、結果は
LDB＝"H",LDC＝"H",LDD＝"L"となる。
【００４８】
また、コンパレータ出力CMPが立ち下がってからは、
1.CLK立ち下がり
2.CKB立ち下がり
3.CLK立ち上がり
4.CKB立ち上がり
の順に変化するので、LCK3→LCK2→LCK1→LCK4の順番で信号が出力され、結果は
LD2＝"H",LD3＝"H",LD4＝"L"となる。
【００４９】
これらから、フリップフロップFF3、FF5、FF7のラッチ出力LDB,LDC,LDDおよびフリップフロップFF4、FF6、FF8のラッチ出力LD2,LD3,LD4の結果を調べることにより、コンパレータ出力CMPの変化をクロックCLKの周期の１／４の分解能で知ることが可能となる。
【００５０】
具体的には、これらフリップフロップFF3、FF5、FF7のラッチ出力LDB,LDC,LDDおよびフリップフロップFF4、FF6、FF8のラッチ出力LD2,LD3,LD4を使い、カウント値CNTを以下のように補正する。
LDD,LDC,LDB−LD4,LD3,LD2−カウント補正値
H,H,H H,H,H CNT
H,H,H L,H,H CNT＋0.25
H,H,H L,L,H CNT＋0.5
H,H,H L,L,L CNT＋0.75
L,H,H H,H,H CNT−0.25
L,H,H L,H,H CNT
L,H,H L,L,H CNT＋0.25
L,H,H L,L,L CNT＋0.5
L,L,H H,H,H CNT−0.5
L,L,H L,H,H CNT−0.25
L,L,H L,L,H CNT
L,L,H L,L,L CNT＋0.25
L,L,L H,H,H CNT−0.75
L,L,L L,H,H CNT−0.5
L,L,L L,L,H CNT−0.25
L,L,L L,L,L CNT
この補正によって、コンパレータ出力CMPの立ち上がりと立ち下がりの測定分解能を４倍にすることができる。
【００５１】
また、信号切替器１５によってCTL＝"H"のときはフリップフロップ６の出力PWMがFB信号として返され、カウント誤差分を積分器３に返している。そして、CTL＝"L"でカウントしていないときにはコンパレータ出力CMPをFB信号として返すことで、積分器３のチャージを零にしている。
【００５２】
なお、図１の実施例ではクロックが２相の場合について説明したが、相数を増加させることは可能である。
例えば、Ｎ相のクロックを使用した場合、Ｔ／（２×Ｎ）の位相差でＮ相のクロック（周期Ｔ）を生成し、そのクロックの立ち上がりと立ち下がりの両方のタイミングを利用して、例示したのと同様の方法を用いることにより、計測したカウントの分解能を２×Ｎ倍 に拡張することができる。
【００５３】
そのために必要な補正値フラグの出力数は（２×Ｎ−１）×２個で、カウント補正値の計算法は次のようになる。
カウント補正値＝（Ｘu＋Ｘd）／（２×Ｎ）−（１−１／（２×Ｎ））
ただし、
Ｘu：コンパレータ出力CMPの立ち上がり側での有効なフラグ数（具体例ではフラグ"H"の数）
Ｘd：コンパレータ出力CMPの立ち下がり側の有効なフラグの数（具体例ではフラグ"L"の数）
【００５４】
なお、アナログ回路は従来の回路を変更しなくてよいことから汎用素子を用いることができる。また、補正信号発生ブロックは汎用ロジックアレイを組み合わせればよく、コストアップを大幅に抑制できる。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、多相(Ｎ相)のクロックを使用することにより、従来と同じ測定時間、カウントクロック周波数でありながら、カウントの分解能を２Ｎ倍に高められる帰還形パルス幅変調方式Ａ／Ｄ変換器を、比較的安価に実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示すブロック図である。
【図２】図１の動作を説明するタイミングチャートである。
【図３】多相クロックの動作を説明するタイミングチャートである。
【図４】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図５】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図６】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図７】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図８】従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の構成例を示すブロック図である。
【図９】図８の動作を説明するタイミングチャートである。
【符号の説明】
１ 入力端子
２ 矩形波信号発生器
３ 積分器
４ コンパレータ
５ カウントクロック発生器
６ Ｄ形フリップフロップ
７ 制御信号発生器
８ 切替スイッチ
９ 制御ゲート
１０ カウンタ
１１〜１４ 補正信号発生ブロック
１５ 信号切替器
１６ オアゲート
Claims (4)
- 矩形波電圧と正負の基準電圧と被変換入力電圧を積分して被変換入力電圧に対応したパルス幅に変換し、このパルス幅をクロックでカウントすることによりデジタル信号に変換するように構成された帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記クロックとして位相差Ｔ／（２×Ｎ）（但しＴは周期、Ｎは相数）を有する多相（Ｎ相）のクロックを用い、カウントの分解能を高めることを特徴とする帰還形パルス幅変調方式Ａ／Ｄ変換器。 - 前記Ｎ相のクロックのうちの１相のクロックでカウントを行い、残りのクロックでカウント分解能の補正演算を行うことを特徴とする請求項１記載の帰還形パルス幅変調方式Ａ／Ｄ変換器。
- カウント分解能の補正演算にあたり、前記Ｎ相のクロックの立ち上がりと立ち下がりの両方のタイミングを利用することを特徴とする請求項１または請求項2記載の帰還形パルス幅変調方式Ａ／Ｄ変換器。
- 少なくとも、
積分出力と共通電位点電位を比較するコンパレータと、
このコンパレータの出力を前記Ｎ相のクロックの立ち上がりと立ち下がりのタイミングでそれぞれラッチしてパルス幅信号を出力する手段を含む２N個の補正信号発生ブロック、
を有することを特徴とする請求項１から請求項３のいずれかに記載の帰還形パルス幅変調方式Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003048556A JP4096250B2 (ja) | 2003-02-26 | 2003-02-26 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003048556A JP4096250B2 (ja) | 2003-02-26 | 2003-02-26 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004260517A JP2004260517A (ja) | 2004-09-16 |
| JP4096250B2 true JP4096250B2 (ja) | 2008-06-04 |
Family
ID=33114487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003048556A Expired - Fee Related JP4096250B2 (ja) | 2003-02-26 | 2003-02-26 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4096250B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4389981B2 (ja) * | 2007-08-06 | 2009-12-24 | ソニー株式会社 | 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置 |
-
2003
- 2003-02-26 JP JP2003048556A patent/JP4096250B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004260517A (ja) | 2004-09-16 |
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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