JPH01277026A - 帰還形パルス幅変調方式ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関す
るものであり、詳しくは分解能の改善に関するものであ
る。

（従来の技術） Ａ／Ｄ変換器の一種に、帰還形パルス幅変調方式Ａ／Ｄ
変換器がある。

第６図はこのようなＡ／Ｄ変換器の一例を示す構成説明
図である。第６図において、１は被変換アナログ入力信
号Ｖχの入力端子、２は矩形波信号発生器であり、これ
ら入力端子１および矩形波信号発生器２の出力端子は積
分器３の入力端子に接続されている。４はコンパレータ
であり、積分器３の出力信号ＩＮ’Ｉ”と接地電位とを
比較する。

このコンパレータ４の出力端子はフリップフロップ６の
データ端子に接続されている。５はカウントクロック発
生器であり、その出力端子はフリップフロップ６のクロ
ック端子に接続されるとともにアンドゲート９の第３の
入力端子に接続されている。フリップフロップ６はコン
パレータ４の出力信号ＰＷＭをカウントクロックＣＬＫ
に同期させるものであり、その出力信号はアンドゲート
９の第３の入力端子に加えられるとともに切換スイッチ
回路８に切換駆動信号ＦＢとして加えられている。切換
スイッチ回路８の一方の固定接点ａには基準電圧源子■
ｓの陽極側が接続され、他方の固定接点には基準電圧源
−Ｖｓの負極側が接続され、可動接点は積分器３の入力
端子に接続されている。なお、基準電圧源子Ｖｓの負極
側および基準電圧源−Ｖｓの陽極側はそれぞれ接地−電
位点に接続されている。７は制御信号発生器であり、そ
の出力端子はアンドゲート９の第１の入力端子に接続さ
れている。この制御信号発生器７の出力信号ＣＴＩ、の
周期は、矩形波信号発生器２の出力信号Ｅｃの周期の少
なくとも２倍に設定される。１０Ｉはアンドゲート９か
ら出力されるタロツクパルスＣＬＫをカウントするカウ
ンタである。

第７図は、このような回路の動作を説明するためのタイ
ミングチャートである。第７図において、（ア）は矩形
波信号発生器２から出力される矩形波信号ＥＣを示し、
（イ）は積分器３の出力信号ＩＮＴを示し、（つ）はフ
リップフロップ６の出力信号を示し、（１）はカウント
クロック発生器５の出力パルスＣＬＫを示し、（オ）は
制御信号発生器７の出力パルスＣＴＬを示し、（力）は
オアゲート９の出力信号ＯＵＴを示している。

矩形波信号発生器２の出力レベルは例えばＨレベルで＋
５Ｖ、Ｌレベルで一５ｖになるように設定され、基準電
圧源子Ｖｓ　、−ｖｓの出力レベルも例えば＋５Ｖ、−
５Ｖになるように設定されている。積分器３の入力抵抗
に着目すると、矩形波信号発生器２から入力される電流
が各基準電圧源子ｖ、、−Ｖｓから入力される電流の例
えば２゜５倍になるように設定されている。また、被変
換アナログ入力信号Ｖχとの関係は、被変換アナログ入
力信号Ｖχから積分器３に入力される電流の最大値が各
基準電圧源子Ｖｓ、−Ｖｓから入力される電流と等しく
なるように設定されている。

矩形波信号Ｅｃが立ち上がる時刻ｔ、において切換スイ
ッチ回路８の可動接点は基準電圧源＋ＶＳ側の固定接点
ａに切換接続され、制御信号発生器７の出力信号ＣＴＬ
も立ち上がる。この状態では、積分器３には被変換アナ
ログ入力信号Ｖχ。

矩形波信号子Ｅｃおよび基準電圧源子ＶＳのそれぞれに
関連した電流が入力され、積分器３の出力信号ＩＮ’ｌ
’は最大傾斜で減少して時刻ｔ２で零レベルになる。積
分器３の出力信号ＩＮ’Ｉ’が零レベルになるとコンパ
レータ４の出力信号は反転し、フリップフロップ６の出
力信号もＨレベルになる。

フリップフロップ６の出力信号がＨレベルになることに
より切換スイッチ回路８の可動接点は基準電圧源−ＶＳ
側の固定接点すに切換接続される。

これにより、積分器３には被変換アナログ入力信号Ｖχ
、矩形波信号十Ｅｃおよび基準電圧源−ＶＳのそれぞれ
に関連した電流が入力され、積分器３の出力信号ＩＮ’
［’は最大傾斜よりも緩い傾斜で減少する。また、フリ
ップフロップ６の出力信号がＨレベルになることにより
アンドゲート９が開かれ、カウントクロック発生器５の
出力パルスＣＬ、　Ｋはカウンタ１０に加えられてカウ
ントされることになる。矩形波信号Ｅｃは立ち上がり時
刻ｔ１から一定の時間Ｔ／２が経過した時刻ｔ３で立ち
下がる。これにより、積分器３には被変換アナログ入力
信号Ｖχ、矩形波信号−ＥＣおよび基準電圧源−Ｖｓの
それぞれに関連した電流が入力されて積分器３の出力信
号ＩＮ’ｌ”は反転し、最大傾斜で増加して時刻ｔ４で
零レベルになる。積分器３の出力信号ＩＮＴが零レベル
になるとコンパレータ４の出力信号は再び反転してフリ
ップフロッグ６の出力信号はＬレベルになる。フリップ
フロップ６の出力信号がＬレベルになることにより切換
スイッチ回路８の可動接点は基準電圧源＋Ｖｓ側の固定
接点すに切換接続される。この状態では、積分器３には
被変換アナログ入力信号Ｖχ、矩形波信号−Ｅｃおよび
基準電圧源十Ｖｓのそれぞれに関連した電流が入力され
、積分器３の出力信号ＩＮＴは最大傾斜よりも緩い傾斜
で増加する。また、フリップフロップ６の出力信号がＬ
レベルになることによりアンドゲート９は閉じられ、カ
ウンタ１０はカウントクロック発生器５から出力される
タロツクパルスＣＬＫのカウントを中断してカウント値
を保持する。矩形波信号Ｅｃは立ち下がり時刻１コから
一定の時間Ｔ／２が経過した時刻ｔ５で立ち上がる。以
下、同様の動作を時刻ｔ６で制御信号ＣＴＬが立ち下が
るまでの間繰り返す、第７図では、制御信号ＣＴＬは矩
形波信号ＥＣの２周期間Ｈレベルが保たれている。

これにより、カウンタ１０は、矩形波信号Ｅｃの２周期
間の積分によるパルス幅信号ＰＷＭの時間に関連したク
ロックパルスＣＬＫをカウントする。従って、被変換ア
ナログ入力信号Ｖχが零の時とフルスケールの時におけ
るカウンタ１０のカウント値を予め校正しておくことに
より、カウンタ１０のカウント値から未知の被変換アナ
ログ入力信号Ｖχの値を求めることができる。

（発明が解決しようとする問題点） ところで、このように構成されるＡ／Ｄ変換器の分解能
はカウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号Ｃ’Ｔ’　Ｌにより制御されるカウンタ
１０のカウント時間によって決定される。すなわち、従
来の構成では、カウンタ１０に加えられるクロックパル
スＣＬＫの周波数を高くし、カウンタ１０のカウント時
間を長くすることにより測定分解能を高めることができ
る。

しかし、クロックパルスＣＬＫの周波数を高くしな場合
には回路素子としてクロックパルスの周波数に応じて高
速素子を用いなければならず、コストが高くなってしま
う。

また、カウント時間を長くすると測定時間が長くなり、
高速測定が行えなくなる。

本発明は、このような点に着目したものであり、その目
的は、比較的低速の回路素子を用いながら　−比較的短
時間で高分解能の測定が行える帰還形パルス幅変調方式
Ａ／Ｄ変換器を提供することにある。

（問題点を解決するための手段） 本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器は、 矩形波信号発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイッチ回路
と、 前記矩形波信号、前記スイッチ回路を介して送出される
基準電圧源の出力信号および被変換アナログ入力信号を
加算して積分する積分器と、この積分器の出力信号と接
地電位を比較するコンパレータと、 前記矩形波信号の周期よりも短い周期を有し矩形波信号
に同期したｎ相（ｎは２以上）のカウントクロックパル
スを出力するカウントクロックパルス発生手段と、 前記コンパレータの出力信号と各カウントクロックパル
スを入力としてコンパレータの出力信号をそれぞれのカ
ウントクロックパルスに同期させるとともに、これら同
期化された信号に従って前記積分器に入力される電流の
平均値が零になるように前記スイッチ回路を駆動する同
期化手段と、少なくとも前記矩形波信号の２倍の周期を
有し矩形波信号に同期した制御信号を出力する制御信号
発生手段と、 カウントクロックパルスの各相の系統毎に設けられ、そ
れぞれに対応した相のカウントクロックパルス、対応し
た相の同期化された信号および制御信号が入力される複
数ｎ個のゲートと、これら各ゲートから出力されるカウ
ントクロツクパルスをカウントする複数ｎ個のカウンタ
、とで構成されたことを特徴とする。

（実施例） 、以下、図面を用いて本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示す構成説明図であり、第
６図と同一部分には同一符号を付けている。第１図にお
いて、１１はアンドゲート、１２はナントゲートであり
、それぞれの一方の入力端子にはカウントクロックパル
ス５の出力信号ＣＬＫが入力され、他方の入力端子はＨ
レベルにプルアップされている。これらゲート１１．１
２からは位相が１８０°ずれたクロックパルスＣＬＫ。

ＣＬＫ−が出力されることになる。１３．１４はフリッ
プフロップであり、各データ端子りにはそれぞれコンパ
レータ４の出力信号ＰＷＭが入力されている。フリップ
フロップ１３のクロック端子にはアンドゲート１１から
出力されるクロックパルスＣＬＫが入力され、フリップ
フロップ１４のタロツク端子にはナントゲート１２から
出力されるクロックパルスＣＬＫ−が入力されている。

１５はノアゲート、１６はナントゲートであり、それぞ
れの一方の入力端子にはフリップフロップ１３の出力信
号Ａが入力され、他方の入力端子にはフリップフロップ
１４の出力信号Ｂが入力されている。ノアゲート１５の
出力信号Ｘはフリップフロップ１７のクロック端子に入
力され、ナントゲート１６の出力信号Ｙはフリップフロ
ップ１７のクリア端子に入力されている。フリップフロ
ップ１７のデータ端子はＨレベルにプルアップされ、出
力信号はスイッチ回路８に切換スイッチ回路８に切換駆
動信号ＦＢとして加えられている。１８゜２０はアンド
ゲートであり、それぞれの第１の入力端子には制御信号
発生器７の出力信号ＣＴ　Ｌが加えられている。アンド
ゲート１８の第２の入力端子にはフリップフロップ１３
の出力信号Ａが加えられ、第３の入力端子にはアンドゲ
ート１１の出力信号ＣＬＫが加えられ、出力端子にはカ
ウンタ１９が接続されている。アンドゲート２０の第２
の入力端子にはフリップフロップ１４の出力信号Ｂが加
えられ、第３の入力端子にはナントゲート１２の出力信
号ＣＬＫ−が加えられ、出力端子にはカウンタ２１が接
続されている。

第２図および第３図はこのような回路の動作を説明する
ためのタイミングチャートであり、第２図はカウンタ１
９，２１のカウント値が等しい場合を示し、第３図はカ
ウンタ１９．２１のカウント値が異なる場合を示してい
る。第２図および第３図において、（ア）はコンパレー
タ４の出力信号ＰＷＭを示し、（イ）はアンドゲート１
１の出力信号ＣＬＫを示し、（つ）はナントゲート１２
の出力信号ＣＬＫ−を示し、（１）はフリップフロップ
１３の出力信号Ａを示し、（オ）はフリップフロップ１
４の出力信号Ｂを示し、（力）はノアゲート１５の出力
信号Ｘを示し、（キ）はナントゲート１６の出力信号Ｙ
を示し、（り）はフリップフロップ１７の出力信号ＦＢ
を示している。

まず、第２図について説明する。アンドゲート１１の出
力信号ＣＬＫとナントゲート１２の出力信号ＣＬＫ−の
位相は１８０°異なっている。フリップフロップ１３は
コンパレータ４の出力信号ＰＷＭを時刻ｔ１で立ち下が
った後の時刻１コにおけるクロックパルスＣＬＫの最初
の立ち上がりに同期させて出力信号Ａとして送出し、フ
リップフロップ１４は同じコンパレータ４の出力信号Ｐ
ＷＭをクロックパルスＣＬＫの立ち上がりよりも１／２
周期早い時刻ｔ２で立ち上がるクロックパルスＣＬＫ−
に同期させて出力信号Ｂとして送出する。フリップフロ
ップ１３の出力信号Ａはコンパレータ４の出力信号ＰＷ
Ｍが時刻ｔ４で反転した後の時刻ｔ６におけるクロック
パルスＣＬＫの最初の立ち上がりに同期して反転し、フ
リップフロップ１４の出力信号Ｂはコンパレータ４の出
力信号ＰＷＭが時刻ｔ４で反転した後の時刻ｔ５におけ
るクロックパルスＣＬＫ−の最初の立ち上がりに同期し
て反転する。ここで、これら出力信号Ａ、Ｂのパルス幅
は等しくなる。ノアゲート１５からは出力−信号Ｂが立
ち上がる時刻ｔ２で立ち下がり出力信号Ａが立ち下がる
時刻上６で立ち上がる出力信号Ｘが７リツプフロツプ１
７のクロック端子に送出され、ナントゲート１６からは
出力信号Ａが立ち上がる時刻ｔ、で立ち下がり出力信号
Ｂが立ち下がる時刻ｔ５で立ち上がる出力信号Ｙがフリ
ップフロップ１７のクリア端子に送出される。フリップ
フロップ１７からは、出力信号Ｙが立ち下がる時刻ｔ３
で立ち下がり出力信号Ｘが立ち上がる時刻ｔ６で立ち上
がる出力信号ＦＢがスイッチ回路８に切換駆動信号とし
て帰還される。

ここで、出力信号Ａ、Ｂ、ＦＢのパルス幅は等しい。

従って、出力信号Ａのパルス幅に対応したカウンタ１９
のカウント値と出力信号Ｂのパルス幅に対応したカウン
タ２１のカウント値の加算値を総カウント値とすること
により、従来と同様のクロック周波数およびカウンタ１
９．２１のカウント時間でありながら従来に比べて２倍
の分解能が得られる。なお、スイッチ回路８には総カウ
ント値に対応したパルス幅が帰還されることになる。

次に、第３図について、第２図と異なる部分を説明する
。フリップフロップ１３の出力信号Ａはコンパレータ４
の出力信号ＰＷＭが時刻ｔ４で反転した後の時刻ｔ５に
おけるタロツクパルスＣＬＫの最初の立ち上がりに同期
して反転し、ブリップフロップ１４の出力信号Ｂはコン
パレータ４の出力信号ＰＷＭが時刻ｔ４で反転した後の
時刻ｔ６におけるクロックパルスＣＬＫ−の最初の立ち
上がりに同期して反転する。ここで、出力信号Ｂのパル
ス幅は出力信号Ａのパルス幅よりもクロックの１周期分
長くなる。ノアゲート１５からは出力信号Ｂが立ち上が
る時刻ｔ２で立ち下がり出力信号Ｂが立ち下がる時刻ｔ
６で立ち上がる出力信号Ｘがフリップフロップ１７のク
ロック端子に送出され、ナントゲート１６からは出力信
号Ａが立ち上がる時刻１コで立ち下がり出力信号Ａが立
ち下がる時刻ｔ５で立ち上がる出力信号Ｙがフリップフ
ロップ１７のクリア端子に送出される。フリップフロッ
プ１７からは、出力信号Ｙが立ち下がる時刻１コで立ち
下がり出力信号Ｘが立ち上がる時刻ｔ６で立ち上がる出
力信号ＦＢがスイッチ回路８に切換駆動信号として帰還
される。ここで、出力信号ＦＢのパルス幅は、出力信号
Ａよりもクロックの１／２周期分長くなり、出力信号Ｂ
よりもクロックの１／２周期分短くなっている。

従って、この場合も、出力信号Ａのパルス幅に対応した
カウンタ１９のカウント値と出力信号Ｂのパルス幅に対
応したカウンタ２１のカウント値の加算値を総カウント
値とすることにより、従来に比べて２倍の分解能が得ら
れる。そして、スイッチ回路８には総カウント値に対応
したパルス幅が帰還されることになる。

このような回路構成素子としては従来回路と同様のクロ
ック周波数に応答できるものであればよく、特別な高速
素子を用いなくてもよい、また、カウンタ１９，２１の
カウント時間は従来と等しくてよく、測定時間が長くな
ることもない。

第４図は本発明の他の実施例を示す構成説明図であり、
第１図と同一部分には同一符号を付けている。第４図に
おいて、２２はフリップフロップであり、２３は排他的
オアゲートである。フリッ７’　７０ツブ２２のデータ
端子にはコンパレータ４の出力信号ＰＷＭが加えられ、
クロック端子にはは排他的オアゲート２３の出力信号２
が加えられている。排他的オアゲート２３には、フリッ
プフロップ１３の出力信号Ａおよびフリップフロップ１
４の出力信号Ｂが加えられている。

第５図はこのような回路の動作を説明するためのタイミ
ングチャートであり、（ア）はコンパレータ４の出力信
号ＰＷＭを示し、（イ）はアンドゲート１１の出力信号
ＣＬ　Ｋを示し、（つ）はナントゲート１２の出力信号
ＣＬＫ−を示し、（工）はフリップフロップ１３の出力
信号Ａを示し、（オ）はフリップフロップ１４の出力信
号Ｂを示し、（力）は排他的オアゲート２３の出力信号
Ｚを示し、（キ）はフリップフロップ２２の出力信号Ｆ
Ｂを示している。

フリップフロップ１３．１４からは第３図と同様の時間
関係で出力信号Ａ、Ｂが送出される。排他的オアゲート
２３からは出力信号Ａ、Ｂのいずれか一方がＨレベルの
状態に応じた出力信号Ｚがフリップフロップ２２のクロ
ック信号として送出される、フリップフロップ２２は、
コンパレータの出力信号ＰＷＭを排他的オアゲート２３
の出力信号Ｚに同期させてスイッチ回路８に切換駆動信
号ＦＢとして帰還させる。ここで、フリップフロップ２
２の出力信号ＦＢのパルス幅は、第３図と同様に、出力
信号Ａよりもクロックの１／２周期分長くなり、出力信
号Ｂよりもクロックの１／２周期分短くなっている。

従って、この場合も、出力信号Ａのパルス幅に対応した
カウンタ１９のカウント値と出力信号Ｂのパルス幅に対
応したカウンタ２１のカウント値の加算値を総カウント
値とすることにより、従来に比べて２倍の分解能が得ら
れる。そして、スイッチ回路８には総カウント値に対応
したパルス幅が帰還されることになる。

このような回路構成素子も従来回路と同様のクロック周
波数に応答できるものであればよく、特別な高速素子を
用いなくてもよい、また、カウンタ１９．２１のカウン
ト時間は従来と等しくてよく、測定時間が長くなること
もない。

なお、上記実施例では、いずれもカウントクロック発生
器の出力パルスを２相化する例を示したが、必要に応じ
て３相以上に多相化してもよい。

このように多相化することにより、得ようとする測定分
解能に従来必要とされた回路素子の動作速度条件を相対
的に緩和できて低コスト化を図ることができ、測定時間
を短縮することもできる。

（発明の効果） 以上説明したように、本発明、によれば、比軸的低速の
回路素子を用いながら比較的短時間で高分解能の測定が
行える帰還形パルス幅変調方式Ａ／Ｄ変換器が実現でき
、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は第１図の動作を説明するためのタイミング
チャート、第４図は本発明の他の実施例を示す構成説明
図、第５図は第４図の動作を説明するためのタイミング
チャート、第６図は従来の回路の一例を示す構成説明図
、第７図は第６図の動作を説明するためのタイミングチ
ャートである。 １・・・被変換アナログ電圧入力端子、２・・・矩形波
信号発生器、３・・・積分器、４・・・コンパレータ、
５・・・カウントクロック発生器、７・・・制御信号発
生器、１１．１８．２０・・・アンドゲート、１２．１
６・・・ナントゲート、１３．１４．１７．２２・・・
フリップフロップ、１５・・・ノアゲート、１９．２１
・・・カウンタ、２３・・・排他的オアゲート。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 矩形波信号発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイッチ回路
   と、 前記矩形波信号、前記スイッチ回路を介して送出される
   基準電圧源の出力信号および被変換アナログ入力信号を
   加算して積分する積分器と、この積分器の出力信号と接
   地電位を比較するコンパレータと、 前記矩形波信号の周期よりも短い周期を有し矩形波信号
   に同期したｎ相（ｎは２以上）のカウントクロックパル
   スを出力するカウントクロックパルス発生手段と、 前記コンパレータの出力信号と各カウントクロックパル
   スを入力としてコンパレータの出力信号をそれぞれのカ
   ウントクロックパルスに同期させるとともに、これら同
   期化された信号に従つて前記積分器に入力される電流の
   平均値が零になるように前記スイッチ回路を駆動する同
   期化手段と、少なくとも前記矩形波信号の２倍の周期を
   有し矩形波信号に同期した制御信号を出力する制御信号
   発生手段と、 カウントクロックパルスの各相の系統毎に設けられ、そ
   れぞれに対応した相のカウントクロックパルス、対応し
   た相の同期化された信号および制御信号が入力される複
   数ｎ個のゲートと、 これら各ゲートから出力されるカウントクロックパルス
   をカウントする複数ｎ個のカウンタ、とで構成されたこ
   とを特徴とする帰還形パルス幅変調方式Ａ／Ｄ変換器。