JPS589970B2 - アナログ演算装置 - Google Patents
アナログ演算装置Info
- Publication number
- JPS589970B2 JPS589970B2 JP3183877A JP3183877A JPS589970B2 JP S589970 B2 JPS589970 B2 JP S589970B2 JP 3183877 A JP3183877 A JP 3183877A JP 3183877 A JP3183877 A JP 3183877A JP S589970 B2 JPS589970 B2 JP S589970B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse width
- analog
- width signal
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Control By Computers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロコンピュータ等のプロセッサを用い
たアナログ演算装置に関するものである。
たアナログ演算装置に関するものである。
最近のディジタル回路技術の進歩によって、マイクロコ
ンピュータ等のプロセッサが小形化され一つの電気部品
として安価に入手できるようになり、これに伴ってマイ
クロコンピュータ等をアナログ演算装置に導入しようと
する試みがなされている。
ンピュータ等のプロセッサが小形化され一つの電気部品
として安価に入手できるようになり、これに伴ってマイ
クロコンピュータ等をアナログ演算装置に導入しようと
する試みがなされている。
この場合、第1図に示すようにプロセッサ20入力側に
アナログ信号をディジタル信号に変換するためのA/D
変換器1を、また、出力側にディジクル信号をアナログ
信号に変換するためのD/A変換器3をそれぞれ設ける
のが一般的である。
アナログ信号をディジタル信号に変換するためのA/D
変換器1を、また、出力側にディジクル信号をアナログ
信号に変換するためのD/A変換器3をそれぞれ設ける
のが一般的である。
しかしながら、A/D変換器やD/A変換器はいずれも
回路構成が複雑で、かつ価格も高価である欠点がある。
回路構成が複雑で、かつ価格も高価である欠点がある。
また、A/D変換器あるいはD/A変換器とプロセッサ
2との相互間は一つのアナログ信号入出力に対して複数
ビットを占めるため、プロセッサ2において、限られた
数の110ポートを有効に利用できないという欠点があ
る。
2との相互間は一つのアナログ信号入出力に対して複数
ビットを占めるため、プロセッサ2において、限られた
数の110ポートを有効に利用できないという欠点があ
る。
また、信号の電気的な絶縁を行なう場合、各ビットごと
に行なわなければならないため、構成が複雑となる欠点
を有している。
に行なわなければならないため、構成が複雑となる欠点
を有している。
ここにおいて、本発明は、このような種々の欠点を除去
し、全体として構成の簡単なアナログ演算装置を実現し
ようとするものである。
し、全体として構成の簡単なアナログ演算装置を実現し
ようとするものである。
第2図は本発明の詳細な説明するためのブロック図であ
る。
る。
本発明においては、プロセッサ20入力側にアナログ信
号eikパルス幅信号に変換するためのパルス幅信号変
換器4を設け、アナログ信号eiK対応するパルス幅信
号をプロセッサ2に印加するようにしたものである。
号eikパルス幅信号に変換するためのパルス幅信号変
換器4を設け、アナログ信号eiK対応するパルス幅信
号をプロセッサ2に印加するようにしたものである。
そして、プロセッサ2は、印加されるパルス幅信号の時
間幅を計数機能によって計数することによってアナログ
信号eiに対応するディジタル信号を得、このディジタ
ル信号にディジクル演算を施すようにしている。
間幅を計数機能によって計数することによってアナログ
信号eiに対応するディジタル信号を得、このディジタ
ル信号にディジクル演算を施すようにしている。
また、プロセッサ2の出力側にパルス幅信号をアナログ
信号に変換するためのPWM/A変換回路5を設け、プ
ロセッサ2は演算結果をパルス幅信号の形式で出力する
ようにしている。
信号に変換するためのPWM/A変換回路5を設け、プ
ロセッサ2は演算結果をパルス幅信号の形式で出力する
ようにしている。
このような構成にか5わる装置によれば、プロセッサ2
の入出力側に回路構成の複雑なA/D変換器やD/A変
換器を必要とせず、また、プロセッサ2との結合も1個
の110ポートを占めるだけでよいという効果がある。
の入出力側に回路構成の複雑なA/D変換器やD/A変
換器を必要とせず、また、プロセッサ2との結合も1個
の110ポートを占めるだけでよいという効果がある。
第3図は、本発明の一実施例を示す構成ブロック図であ
る。
る。
この実施例において、SWは基準電圧+Esと−Esを
切換えて取り出すスイッチ、INTは積分器で、入力ア
ナログ信号eiとスイッチSWを介して取り出された信
号とを加算、積分するもので、入力抵抗R1,R2、コ
ンデンサCおよび演算増幅器へ〇で構成されている。
切換えて取り出すスイッチ、INTは積分器で、入力ア
ナログ信号eiとスイッチSWを介して取り出された信
号とを加算、積分するもので、入力抵抗R1,R2、コ
ンデンサCおよび演算増幅器へ〇で構成されている。
COPは比較器で、一方の入力端に積分器INTの出力
信号e1が、入力端に発振器O8からの三角波信号e2
がそれぞれ印加され、両信号を比較する。
信号e1が、入力端に発振器O8からの三角波信号e2
がそれぞれ印加され、両信号を比較する。
スイッチSWは、比較器COPの出力信号によって駆動
され、この駆動信号がパルス幅信号e3としてプロセッ
サ2に印加されている。
され、この駆動信号がパルス幅信号e3としてプロセッ
サ2に印加されている。
このような構成のパルス幅信号変換器4において、比較
器COPは、第4図イ50に示すように積分器INTの
出力電圧e1が、三角波信号e2に比べて大きい期間t
。
器COPは、第4図イ50に示すように積分器INTの
出力電圧e1が、三角波信号e2に比べて大きい期間t
。
はスイッチSWを正の基準電圧+Es側に1駆動し、積
分器INTの出力電圧e1が下降するように動作し、ま
た、逆に積分器INTの出力電圧e1が三角波信号e2
に比べて小さい期間t2は、スイッチSWを負の基準電
圧−ES側に駆動し、積分器INTの出力電圧e1が上
昇するように動作する。
分器INTの出力電圧e1が下降するように動作し、ま
た、逆に積分器INTの出力電圧e1が三角波信号e2
に比べて小さい期間t2は、スイッチSWを負の基準電
圧−ES側に駆動し、積分器INTの出力電圧e1が上
昇するように動作する。
これによって積分器INTの出力電圧e1が三角波信号
e2に等しくなるように、換言すれば積分器INTの入
力総和が零になるようにスイッチSWが、駆動されるこ
ととなり、(1)式が成立する。
e2に等しくなるように、換言すれば積分器INTの入
力総和が零になるようにスイッチSWが、駆動されるこ
ととなり、(1)式が成立する。
(1)式から(2)式が得られる。
ここで、三角波信号e2の最大値を積分器INTの出力
信号e1に比較して充分大きな値に設定しておくものと
すれば、elは三角波信号e2の1サイクル中に必ず2
回交錯する。
信号e1に比較して充分大きな値に設定しておくものと
すれば、elは三角波信号e2の1サイクル中に必ず2
回交錯する。
したがって、比較器COPからのパルス幅信号e3のく
り返し周期t1+t2=Tは三角波信号e2の周期To
と一致したものとなる。
り返し周期t1+t2=Tは三角波信号e2の周期To
と一致したものとなる。
よって、プロセッサ2に印加されるパルス幅信号e3は
(2)式から明らかなようにくり返し周期Tが一定で、
かつデユーティレシオなる。
(2)式から明らかなようにくり返し周期Tが一定で、
かつデユーティレシオなる。
プロセッサ2は、第4図口に示すようなデユーティレシ
オが入力アナログ信号eiに対応したパルス幅信号を入
力としており、このパルス幅t1.t2全計数すること
によってeiに対応するディジタル信号をプロセッサ2
内に得る。
オが入力アナログ信号eiに対応したパルス幅信号を入
力としており、このパルス幅t1.t2全計数すること
によってeiに対応するディジタル信号をプロセッサ2
内に得る。
そしてこのディジタル信号を利用して所望のディジタル
演算を行ない、演算結果は必要ならばディジタル信号の
まま出力され、またアナログ信号として得る場合にはパ
ルス幅信号の形式でスイッチSWoに出力される。
演算を行ない、演算結果は必要ならばディジタル信号の
まま出力され、またアナログ信号として得る場合にはパ
ルス幅信号の形式でスイッチSWoに出力される。
スイッチSWoがパルス幅信号で駆動されると、基準電
圧EがこのスイッチSWoを介して断続され、これが、
抵抗R8、コンデンサC8で構成したフィルタ回路に印
加され、その出力端からディジタル信号に対応するアナ
ログ電圧E。
圧EがこのスイッチSWoを介して断続され、これが、
抵抗R8、コンデンサC8で構成したフィルタ回路に印
加され、その出力端からディジタル信号に対応するアナ
ログ電圧E。
を得ることができる。
この実施例装置によれば、パルス幅信号変換器4、PW
M/A変換回路の一要素を構成するフィルタ回路5は、
いずれもA/D変換器、D/A変換器に比べて構成が簡
単で、全体装置を簡単にできる。
M/A変換回路の一要素を構成するフィルタ回路5は、
いずれもA/D変換器、D/A変換器に比べて構成が簡
単で、全体装置を簡単にできる。
第5図は本発明の他の実施例を示す構成ブロック図で、
第3図におけるPWM/A変換回路を更に改善したもの
である。
第3図におけるPWM/A変換回路を更に改善したもの
である。
この実施例においては、積分器INTの入力端にコンデ
ンサC1、抵抗R3を介してプロセッサ2から得られる
クロックパルスCPを印加したもので、これによって第
3図装置において三角波信号e2を比較器の一方の入力
端に与えるのと同様な動作を行なわせている。
ンサC1、抵抗R3を介してプロセッサ2から得られる
クロックパルスCPを印加したもので、これによって第
3図装置において三角波信号e2を比較器の一方の入力
端に与えるのと同様な動作を行なわせている。
なお、比較器COPは、ここでは積分器INTの出力信
号e1を零比較するようにしている。
号e1を零比較するようにしている。
プロセッサ2において、入力アナログ信号eiをディジ
タル信号に変換する場合、スイッチS1を入力アナログ
信号6iを取り出すように接続し、スイッチS2をオフ
とする。
タル信号に変換する場合、スイッチS1を入力アナログ
信号6iを取り出すように接続し、スイッチS2をオフ
とする。
この状態では、全体回路は第3図装置におけるパルス幅
信号変換器4と同様な動作をなし、比較器COPからプ
ロセッサ2にeiに対応するパルス幅信号c3が印加さ
れる。
信号変換器4と同様な動作をなし、比較器COPからプ
ロセッサ2にeiに対応するパルス幅信号c3が印加さ
れる。
プロセッサ2において、演算した結果はパルス幅信号の
形式で出力され、このパルス幅信号をアナログ信号に変
換する場合、スイッチS1をサンプルホールド回路SH
の出力信号E。
形式で出力され、このパルス幅信号をアナログ信号に変
換する場合、スイッチS1をサンプルホールド回路SH
の出力信号E。
を取り出すように接続する。
なお、ここでは、サンプルホールド回路SHは、サンプ
ルスイッチS2、コンデンサC8、増幅信A3で構成し
である。
ルスイッチS2、コンデンサC8、増幅信A3で構成し
である。
そして、プロセッサ2からはディジタル信号に対応する
第6図イに示すようなパルス幅信号で、スイッチSWを
駆動するとともに、スイッチS2にこのスイッチの駆動
周期に対応した第6図ハに示すような周期のサンプルパ
ルスSPを与える。
第6図イに示すようなパルス幅信号で、スイッチSWを
駆動するとともに、スイッチS2にこのスイッチの駆動
周期に対応した第6図ハに示すような周期のサンプルパ
ルスSPを与える。
いま、スイッチSWがプロセッサ2からのパルス幅信号
によって、tloの期間は−Es側に、t20の期間は
+E8側に1駆動されるものとすれば、積分器INTの
出力電圧e、は110の期間は増大し、120の期間減
少し、第6図口に示すように変化する。
によって、tloの期間は−Es側に、t20の期間は
+E8側に1駆動されるものとすれば、積分器INTの
出力電圧e、は110の期間は増大し、120の期間減
少し、第6図口に示すように変化する。
したがつて、スイッチSWの第1周期日の終点T1にお
ける積分器INTの出力電圧e1は(3)式で示すこと
ができる。
ける積分器INTの出力電圧e1は(3)式で示すこと
ができる。
サンプルホールド回路SHは、T1時点における積分器
INTの出力電圧e1をサンプルホールドし、これを第
6図二に示すように とともに、スイッチS1、抵抗R1を介して積分器IN
Tの入力側に印加する。
INTの出力電圧e1をサンプルホールドし、これを第
6図二に示すように とともに、スイッチS1、抵抗R1を介して積分器IN
Tの入力側に印加する。
スイッチSWの第2周切目においては、積分器INTは
、スイッチSWe介して得られる信号と、スイッチ81
に介して印加されるサンプルホールド回路SHの出力電
圧E。
、スイッチSWe介して得られる信号と、スイッチ81
に介して印加されるサンプルホールド回路SHの出力電
圧E。
、とを加算積分することとなり、スイッチSWの第2周
切目の終点T2においてサンプルホールドした出力値E
02は(4)式で示すことができる。
切目の終点T2においてサンプルホールドした出力値E
02は(4)式で示すことができる。
以下同じようにして、スイッチSWの第3周切目の終点
におけるサンプルホールドした出力値EO3は(5)式
の通りとなる。
におけるサンプルホールドした出力値EO3は(5)式
の通りとなる。
と、スイッチSWのn周期目の出力電圧EC,n式の通
りとなる。
りとなる。
したがって、
となる。
よって、スイッチSWのn周期目には出力電圧E。
、はパルス幅信号のデユーティレシオになる関係とすれ
ば、(7)式より明らかなようにスイッチSWの僅か第
1周切目でパルス幅信号のデユーティレシオに対応した
アナログ信号をサンプルホールド回路SHの出力端より
得ることができる。
ば、(7)式より明らかなようにスイッチSWの僅か第
1周切目でパルス幅信号のデユーティレシオに対応した
アナログ信号をサンプルホールド回路SHの出力端より
得ることができる。
この実施例装置によれば、パルス幅信号変換回路の一部
の回路をパルス幅信号アナログ信号変換のための回路に
共用できるもので、全体構成を簡単にできるうえに、プ
ロセッサ2からのパルス幅信号をリップル分のないアナ
ログ信号に応答よく変換できるという特徴がある。
の回路をパルス幅信号アナログ信号変換のための回路に
共用できるもので、全体構成を簡単にできるうえに、プ
ロセッサ2からのパルス幅信号をリップル分のないアナ
ログ信号に応答よく変換できるという特徴がある。
なお、この実施例では基準電圧+Es、−Es。
積分器INTをパルス幅信号変換回路とパルス幅信号ア
ナログ信号変換回路とに共用させたものであるが、それ
ぞれ別々に設けるようにしてもよい。
ナログ信号変換回路とに共用させたものであるが、それ
ぞれ別々に設けるようにしてもよい。
第7図は本発明の更に他の実施例を示す構成ブロック図
である。
である。
ここではパルス幅信号変換器4として可飽和鉄心を用い
た変成器Tと、この可飽和鉄心の磁束変化に対応した信
号e4を入力とするヒステリシス特性をもった比較器C
OPとで構成されたものを用いている。
た変成器Tと、この可飽和鉄心の磁束変化に対応した信
号e4を入力とするヒステリシス特性をもった比較器C
OPとで構成されたものを用いている。
可飽和鉄心には、入力アナログ信号i7が印加される巻
線nい可飽和鉄心を飽和させるに充分なアンペアターン
となるような第8図イに示すような三角波信号12が与
えられる巻線n2および可飽和鉄心内の磁束変化を検出
する検出巻線n3が施されている。
線nい可飽和鉄心を飽和させるに充分なアンペアターン
となるような第8図イに示すような三角波信号12が与
えられる巻線n2および可飽和鉄心内の磁束変化を検出
する検出巻線n3が施されている。
前記したように、巻線n2には可飽和鉄心を飽和させる
に充分なアンペアターンの三角波信号が与えられている
ので、可飽和鉄心内の磁束はその飽和の極性が変わる僅
かな時点を除いてほとんど飽和状態におかれる。
に充分なアンペアターンの三角波信号が与えられている
ので、可飽和鉄心内の磁束はその飽和の極性が変わる僅
かな時点を除いてほとんど飽和状態におかれる。
したがって、検出巻線n3には飽和e4が第8図口に示
すように発生する。
すように発生する。
比較器COPはこの微分パルスe4e入力とし、第8図
ハに示すようなパルス幅信号を出力する。
ハに示すようなパルス幅信号を出力する。
ここで実線は巻線n1に与えられる入力アナログ信号が
0の場合であり、破線は、入力アナログ信号が第8図イ
の11に示すようにある値存在する場合で、ナログ信号
iiの大きさに対応したーものどなる。
0の場合であり、破線は、入力アナログ信号が第8図イ
の11に示すようにある値存在する場合で、ナログ信号
iiの大きさに対応したーものどなる。
この実施例装置によれば、入力側とプロセッサ2との間
を電気的に容易に絶縁できる点、および入力アナログ信
号に含まれるノイズ等の影響を受けないパルス幅信号を
プロセッサ2に剛力口できる点にある。
を電気的に容易に絶縁できる点、および入力アナログ信
号に含まれるノイズ等の影響を受けないパルス幅信号を
プロセッサ2に剛力口できる点にある。
以上説明したように、本発明は、プロセッサに入力すべ
きアナログ信号に対応したパルス幅信号を与え、プロセ
ッサ内部においてこのパルス幅信号の時間幅を計数して
ディジタル信号を得、またプロセッサからの演算結果ヲ
ハルス幅信号の形式で出力するもので、全体構成が簡単
で、かつプロセッサの限られた数の110ポートを有効
に利用できるアナログ演算装置が実現できる。
きアナログ信号に対応したパルス幅信号を与え、プロセ
ッサ内部においてこのパルス幅信号の時間幅を計数して
ディジタル信号を得、またプロセッサからの演算結果ヲ
ハルス幅信号の形式で出力するもので、全体構成が簡単
で、かつプロセッサの限られた数の110ポートを有効
に利用できるアナログ演算装置が実現できる。
第1図は従来の演算装置の一例を示す構成ブロック図、
第2図は本発明の詳細な説明するためのブロック図、第
3図は本発明の一実施例を示す構成ブロック図、第4図
は第3図装置の動作波形図、第5図は本発明の他の実施
例を示す構成ブロック図、第6図は第5図装置の動作波
形図、第7図は本発明の更に他の実施例を示す構成ブロ
ック図、第8図は第7図装置の動作波形図である。 1……A/D変換器、2……プロセツサ、3……D/A
変換器、4……パルス幅信号変換器、5……パルス幅信
号アナログ信号変換手段、INT……積分器、COP…
…比較器、SH……サンプルホールド回路。
第2図は本発明の詳細な説明するためのブロック図、第
3図は本発明の一実施例を示す構成ブロック図、第4図
は第3図装置の動作波形図、第5図は本発明の他の実施
例を示す構成ブロック図、第6図は第5図装置の動作波
形図、第7図は本発明の更に他の実施例を示す構成ブロ
ック図、第8図は第7図装置の動作波形図である。 1……A/D変換器、2……プロセツサ、3……D/A
変換器、4……パルス幅信号変換器、5……パルス幅信
号アナログ信号変換手段、INT……積分器、COP…
…比較器、SH……サンプルホールド回路。
Claims (1)
- 【特許請求の範囲】 1 アナログ信号を入力とするパルス幅信号変換器、こ
のパルス幅信号変換器からのパルス幅信号を入力とする
プロセッサ、このプロセッサからのパルス幅信号をアナ
ログ信号に変換する手段を具備し、前記プロセッサは印
加されるパルス幅信号の時間幅を計数することにより前
記アナログ信号に対応するディジタル信号を得、演算結
果をパルス幅信号の形式で出力することを特徴とするア
ナログ演算装置。 2 パルス幅信号変換器として、アナログ信号と交互に
切換えて取り出された2つの異なったレベルの基準電圧
とを加算し積分する積分器と、この積分器の出力と一定
のくり返し周期の三角波信号とを比較する比較器とを有
し、比較器の出力信号によって前記2つの異なったレベ
ルの基準電圧を切換え、前記比較器の出力信号が前記ア
ナログ信号に対応するパルス幅信号になるように構成さ
れたものを用いた特許請求の範囲第1項記載のアナログ
演算装置。 3 パルス幅信号をアナログ信号に変換する手段として
、パルス幅信号によって基準電圧をスイッチングするス
イッチ素子と、このスイッチ素子に接続されたフィルタ
ー回路とで構成されたものを用いた特許請求の範囲第1
項記載のアナログ演算装置。 4 パルス幅信号をアナログ信号に変換する手段として
、パルス幅信号に対応して2つの異なったレベルの基準
電圧を交互に積分する積分器と、この積分器からの信号
を前記パルス幅信号の周期に対応した周期でサンプルホ
ールドするサンプルホールド回路とを有し、サンプルホ
ールド回路(7)出力電圧を前記積分器の入力側に与え
ることにより前記サンプルホールド回路の出力信号が前
記パルス幅信号に対応するアナログ信号になるように構
成されたものを用いた特許請求の範囲第1項記載のアナ
ログ演算装置。 52つの異なったレベルの基準電圧を積分する積分器を
、パルス幅信号変換器の構成要素とパルス幅信号をアナ
ログ信号に変換する手段の構成要素とに共通に使用する
ようにした特許請求の範囲第4項記載のアナログ演算装
置。 6 パルス幅信号変換器として、可飽和鉄心にアナログ
信号が与えられる巻線と三角波信号が与えられる巻線と
を施した変成器と、この変成器の可飽和鉄心の磁束変化
に対応する信号を入力とするヒステリシス特性をもつ比
較器の出力端から前記アナログ信号に対応するパルス幅
信号を得るようにしたものを用いた特許請求の範囲第1
項記載のアナログ演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3183877A JPS589970B2 (ja) | 1977-03-23 | 1977-03-23 | アナログ演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3183877A JPS589970B2 (ja) | 1977-03-23 | 1977-03-23 | アナログ演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53116753A JPS53116753A (en) | 1978-10-12 |
JPS589970B2 true JPS589970B2 (ja) | 1983-02-23 |
Family
ID=12342190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3183877A Expired JPS589970B2 (ja) | 1977-03-23 | 1977-03-23 | アナログ演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS589970B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5840655A (ja) * | 1981-09-03 | 1983-03-09 | Canon Inc | 演算処理装置制御方式 |
KR100755681B1 (ko) * | 2006-06-30 | 2007-09-05 | 삼성전자주식회사 | 아날로그 신호를 디지털 신호로 변환하기 위한 장치 및방법 |
-
1977
- 1977-03-23 JP JP3183877A patent/JPS589970B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS53116753A (en) | 1978-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2914667B2 (ja) | H−ブリッジ段を通る電流の大きさと方向を検出する電流検出回路 | |
KR870001709A (ko) | D/a 변환기 | |
JPS589970B2 (ja) | アナログ演算装置 | |
JPH05191238A (ja) | Pwm回路 | |
JPS5823009B2 (ja) | 信号絶縁回路 | |
JPS62231499A (ja) | サンプルホ−ルド回路 | |
SU1008900A1 (ru) | Преобразователь код-аналог | |
SU1598111A1 (ru) | Многоканальный усилитель посто нного напр жени | |
JPS5920692Y2 (ja) | f/v変換回路 | |
JPS59202724A (ja) | アナログ・デイジタル変換器 | |
JPH01245622A (ja) | D/a変換方法 | |
SU1285599A1 (ru) | Преобразователь напр жени в интервал времени | |
SU1621052A1 (ru) | Устройство дл интегрировани электрических сигналов с фоновой составл ющей | |
RU2189046C1 (ru) | Устройство для измерения ускорений | |
SU1091334A1 (ru) | Преобразователь напр жени в интервал времени | |
SU577674A1 (ru) | Преобразователь посто нного напр жени в частоту | |
SU1320847A1 (ru) | Аналоговое запоминающее устройство | |
SU1406491A1 (ru) | Цифровой универсальный измерительный прибор | |
SU734808A1 (ru) | Посто нное запоминающее устройство | |
SU1242991A1 (ru) | Устройство дл перемножени электрических сигналов | |
SU1485278A1 (ru) | Частотно-широтно-импульсный развертывающий преобразователь | |
SU782152A1 (ru) | Интегрирующий аналого-цифровой преобразователь | |
SU828101A1 (ru) | Преобразователь коэффициента мощностиВ КОд | |
SU1046930A2 (ru) | Интегрирующий преобразователь напр жени в интервал времени | |
RU2057346C1 (ru) | Устройство для измерения скорости перемещения |