JPS589970B2 - アナログ演算装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロコンピュータ等のプロセッサを用い
たアナログ演算装置に関するものである。

最近のディジタル回路技術の進歩によって、マイクロコ
ンピュータ等のプロセッサが小形化され一つの電気部品
として安価に入手できるようになり、これに伴ってマイ
クロコンピュータ等をアナログ演算装置に導入しようと
する試みがなされている。

この場合、第１図に示すようにプロセッサ２０入力側に
アナログ信号をディジタル信号に変換するためのＡ／Ｄ
変換器１を、また、出力側にディジクル信号をアナログ
信号に変換するためのＤ／Ａ変換器３をそれぞれ設ける
のが一般的である。

しかしながら、Ａ／Ｄ変換器やＤ／Ａ変換器はいずれも
回路構成が複雑で、かつ価格も高価である欠点がある。

また、Ａ／Ｄ変換器あるいはＤ／Ａ変換器とプロセッサ
２との相互間は一つのアナログ信号入出力に対して複数
ビットを占めるため、プロセッサ２において、限られた
数の１１０ポートを有効に利用できないという欠点があ
る。

また、信号の電気的な絶縁を行なう場合、各ビットごと
に行なわなければならないため、構成が複雑となる欠点
を有している。

ここにおいて、本発明は、このような種々の欠点を除去
し、全体として構成の簡単なアナログ演算装置を実現し
ようとするものである。

第２図は本発明の詳細な説明するためのブロック図であ
る。

本発明においては、プロセッサ２０入力側にアナログ信
号ｅｉｋパルス幅信号に変換するためのパルス幅信号変
換器４を設け、アナログ信号ｅｉＫ対応するパルス幅信
号をプロセッサ２に印加するようにしたものである。

そして、プロセッサ２は、印加されるパルス幅信号の時
間幅を計数機能によって計数することによってアナログ
信号ｅｉに対応するディジタル信号を得、このディジタ
ル信号にディジクル演算を施すようにしている。

また、プロセッサ２の出力側にパルス幅信号をアナログ
信号に変換するためのＰＷＭ／Ａ変換回路５を設け、プ
ロセッサ２は演算結果をパルス幅信号の形式で出力する
ようにしている。

このような構成にか５わる装置によれば、プロセッサ２
の入出力側に回路構成の複雑なＡ／Ｄ変換器やＤ／Ａ変
換器を必要とせず、また、プロセッサ２との結合も１個
の１１０ポートを占めるだけでよいという効果がある。

第３図は、本発明の一実施例を示す構成ブロック図であ
る。

この実施例において、ＳＷは基準電圧＋Ｅｓと−Ｅｓを
切換えて取り出すスイッチ、ＩＮＴは積分器で、入力ア
ナログ信号ｅｉとスイッチＳＷを介して取り出された信
号とを加算、積分するもので、入力抵抗Ｒ１，Ｒ２、コ
ンデンサＣおよび演算増幅器へ〇で構成されている。

ＣＯＰは比較器で、一方の入力端に積分器ＩＮＴの出力
信号ｅ１が、入力端に発振器Ｏ８からの三角波信号ｅ２
がそれぞれ印加され、両信号を比較する。

スイッチＳＷは、比較器ＣＯＰの出力信号によって駆動
され、この駆動信号がパルス幅信号ｅ３としてプロセッ
サ２に印加されている。

このような構成のパルス幅信号変換器４において、比較
器ＣＯＰは、第４図イ５０に示すように積分器ＩＮＴの
出力電圧ｅ１が、三角波信号ｅ２に比べて大きい期間ｔ
。

はスイッチＳＷを正の基準電圧＋Ｅｓ側に１駆動し、積
分器ＩＮＴの出力電圧ｅ１が下降するように動作し、ま
た、逆に積分器ＩＮＴの出力電圧ｅ１が三角波信号ｅ２
に比べて小さい期間ｔ２は、スイッチＳＷを負の基準電
圧−ＥＳ側に駆動し、積分器ＩＮＴの出力電圧ｅ１が上
昇するように動作する。

これによって積分器ＩＮＴの出力電圧ｅ１が三角波信号
ｅ２に等しくなるように、換言すれば積分器ＩＮＴの入
力総和が零になるようにスイッチＳＷが、駆動されるこ
ととなり、（１）式が成立する。

（１）式から（２）式が得られる。

ここで、三角波信号ｅ２の最大値を積分器ＩＮＴの出力
信号ｅ１に比較して充分大きな値に設定しておくものと
すれば、ｅｌは三角波信号ｅ２の１サイクル中に必ず２
回交錯する。

したがって、比較器ＣＯＰからのパルス幅信号ｅ３のく
り返し周期ｔ１＋ｔ２＝Ｔは三角波信号ｅ２の周期Ｔｏ
と一致したものとなる。

よって、プロセッサ２に印加されるパルス幅信号ｅ３は
（２）式から明らかなようにくり返し周期Ｔが一定で、
かつデユーティレシオなる。

プロセッサ２は、第４図口に示すようなデユーティレシ
オが入力アナログ信号ｅｉに対応したパルス幅信号を入
力としており、このパルス幅ｔ１．ｔ２全計数すること
によってｅｉに対応するディジタル信号をプロセッサ２
内に得る。

そしてこのディジタル信号を利用して所望のディジタル
演算を行ない、演算結果は必要ならばディジタル信号の
まま出力され、またアナログ信号として得る場合にはパ
ルス幅信号の形式でスイッチＳＷｏに出力される。

スイッチＳＷｏがパルス幅信号で駆動されると、基準電
圧ＥがこのスイッチＳＷｏを介して断続され、これが、
抵抗Ｒ８、コンデンサＣ８で構成したフィルタ回路に印
加され、その出力端からディジタル信号に対応するアナ
ログ電圧Ｅ。

を得ることができる。

この実施例装置によれば、パルス幅信号変換器４、ＰＷ
Ｍ／Ａ変換回路の一要素を構成するフィルタ回路５は、
いずれもＡ／Ｄ変換器、Ｄ／Ａ変換器に比べて構成が簡
単で、全体装置を簡単にできる。

第５図は本発明の他の実施例を示す構成ブロック図で、
第３図におけるＰＷＭ／Ａ変換回路を更に改善したもの
である。

この実施例においては、積分器ＩＮＴの入力端にコンデ
ンサＣ１、抵抗Ｒ３を介してプロセッサ２から得られる
クロックパルスＣＰを印加したもので、これによって第
３図装置において三角波信号ｅ２を比較器の一方の入力
端に与えるのと同様な動作を行なわせている。

なお、比較器ＣＯＰは、ここでは積分器ＩＮＴの出力信
号ｅ１を零比較するようにしている。

プロセッサ２において、入力アナログ信号ｅｉをディジ
タル信号に変換する場合、スイッチＳ１を入力アナログ
信号６ｉを取り出すように接続し、スイッチＳ２をオフ
とする。

この状態では、全体回路は第３図装置におけるパルス幅
信号変換器４と同様な動作をなし、比較器ＣＯＰからプ
ロセッサ２にｅｉに対応するパルス幅信号ｃ３が印加さ
れる。

プロセッサ２において、演算した結果はパルス幅信号の
形式で出力され、このパルス幅信号をアナログ信号に変
換する場合、スイッチＳ１をサンプルホールド回路ＳＨ
の出力信号Ｅ。

を取り出すように接続する。

なお、ここでは、サンプルホールド回路ＳＨは、サンプ
ルスイッチＳ２、コンデンサＣ８、増幅信Ａ３で構成し
である。

そして、プロセッサ２からはディジタル信号に対応する
第６図イに示すようなパルス幅信号で、スイッチＳＷを
駆動するとともに、スイッチＳ２にこのスイッチの駆動
周期に対応した第６図ハに示すような周期のサンプルパ
ルスＳＰを与える。

いま、スイッチＳＷがプロセッサ２からのパルス幅信号
によって、ｔｌｏの期間は−Ｅｓ側に、ｔ２０の期間は
＋Ｅ８側に１駆動されるものとすれば、積分器ＩＮＴの
出力電圧ｅ、は１１０の期間は増大し、１２０の期間減
少し、第６図口に示すように変化する。

したがつて、スイッチＳＷの第１周期日の終点Ｔ１にお
ける積分器ＩＮＴの出力電圧ｅ１は（３）式で示すこと
ができる。

サンプルホールド回路ＳＨは、Ｔ１時点における積分器
ＩＮＴの出力電圧ｅ１をサンプルホールドし、これを第
６図二に示すように とともに、スイッチＳ１、抵抗Ｒ１を介して積分器ＩＮ
Ｔの入力側に印加する。

スイッチＳＷの第２周切目においては、積分器ＩＮＴは
、スイッチＳＷｅ介して得られる信号と、スイッチ８１
に介して印加されるサンプルホールド回路ＳＨの出力電
圧Ｅ。

、とを加算積分することとなり、スイッチＳＷの第２周
切目の終点Ｔ２においてサンプルホールドした出力値Ｅ
０２は（４）式で示すことができる。

以下同じようにして、スイッチＳＷの第３周切目の終点
におけるサンプルホールドした出力値ＥＯ３は（５）式
の通りとなる。

と、スイッチＳＷのｎ周期目の出力電圧ＥＣ，ｎ式の通
りとなる。

したがって、 となる。

よって、スイッチＳＷのｎ周期目には出力電圧Ｅ。

、はパルス幅信号のデユーティレシオになる関係とすれ
ば、（７）式より明らかなようにスイッチＳＷの僅か第
１周切目でパルス幅信号のデユーティレシオに対応した
アナログ信号をサンプルホールド回路ＳＨの出力端より
得ることができる。

この実施例装置によれば、パルス幅信号変換回路の一部
の回路をパルス幅信号アナログ信号変換のための回路に
共用できるもので、全体構成を簡単にできるうえに、プ
ロセッサ２からのパルス幅信号をリップル分のないアナ
ログ信号に応答よく変換できるという特徴がある。

なお、この実施例では基準電圧＋Ｅｓ、−Ｅｓ。

積分器ＩＮＴをパルス幅信号変換回路とパルス幅信号ア
ナログ信号変換回路とに共用させたものであるが、それ
ぞれ別々に設けるようにしてもよい。

第７図は本発明の更に他の実施例を示す構成ブロック図
である。

ここではパルス幅信号変換器４として可飽和鉄心を用い
た変成器Ｔと、この可飽和鉄心の磁束変化に対応した信
号ｅ４を入力とするヒステリシス特性をもった比較器Ｃ
ＯＰとで構成されたものを用いている。

可飽和鉄心には、入力アナログ信号ｉ７が印加される巻
線ｎい可飽和鉄心を飽和させるに充分なアンペアターン
となるような第８図イに示すような三角波信号１２が与
えられる巻線ｎ２および可飽和鉄心内の磁束変化を検出
する検出巻線ｎ３が施されている。

前記したように、巻線ｎ２には可飽和鉄心を飽和させる
に充分なアンペアターンの三角波信号が与えられている
ので、可飽和鉄心内の磁束はその飽和の極性が変わる僅
かな時点を除いてほとんど飽和状態におかれる。

したがって、検出巻線ｎ３には飽和ｅ４が第８図口に示
すように発生する。

比較器ＣＯＰはこの微分パルスｅ４ｅ入力とし、第８図
ハに示すようなパルス幅信号を出力する。

ここで実線は巻線ｎ１に与えられる入力アナログ信号が
０の場合であり、破線は、入力アナログ信号が第８図イ
の１１に示すようにある値存在する場合で、ナログ信号
ｉｉの大きさに対応したーものどなる。

この実施例装置によれば、入力側とプロセッサ２との間
を電気的に容易に絶縁できる点、および入力アナログ信
号に含まれるノイズ等の影響を受けないパルス幅信号を
プロセッサ２に剛力口できる点にある。

以上説明したように、本発明は、プロセッサに入力すべ
きアナログ信号に対応したパルス幅信号を与え、プロセ
ッサ内部においてこのパルス幅信号の時間幅を計数して
ディジタル信号を得、またプロセッサからの演算結果ヲ
ハルス幅信号の形式で出力するもので、全体構成が簡単
で、かつプロセッサの限られた数の１１０ポートを有効
に利用できるアナログ演算装置が実現できる。

【図面の簡単な説明】

第１図は従来の演算装置の一例を示す構成ブロック図、
第２図は本発明の詳細な説明するためのブロック図、第
３図は本発明の一実施例を示す構成ブロック図、第４図
は第３図装置の動作波形図、第５図は本発明の他の実施
例を示す構成ブロック図、第６図は第５図装置の動作波
形図、第７図は本発明の更に他の実施例を示す構成ブロ
ック図、第８図は第７図装置の動作波形図である。 １……Ａ／Ｄ変換器、２……プロセツサ、３……Ｄ／Ａ
変換器、４……パルス幅信号変換器、５……パルス幅信
号アナログ信号変換手段、ＩＮＴ……積分器、ＣＯＰ…
…比較器、ＳＨ……サンプルホールド回路。

Claims (1)

1. 【特許請求の範囲】 １ アナログ信号を入力とするパルス幅信号変換器、こ
   のパルス幅信号変換器からのパルス幅信号を入力とする
   プロセッサ、このプロセッサからのパルス幅信号をアナ
   ログ信号に変換する手段を具備し、前記プロセッサは印
   加されるパルス幅信号の時間幅を計数することにより前
   記アナログ信号に対応するディジタル信号を得、演算結
   果をパルス幅信号の形式で出力することを特徴とするア
   ナログ演算装置。 ２ パルス幅信号変換器として、アナログ信号と交互に
   切換えて取り出された２つの異なったレベルの基準電圧
   とを加算し積分する積分器と、この積分器の出力と一定
   のくり返し周期の三角波信号とを比較する比較器とを有
   し、比較器の出力信号によって前記２つの異なったレベ
   ルの基準電圧を切換え、前記比較器の出力信号が前記ア
   ナログ信号に対応するパルス幅信号になるように構成さ
   れたものを用いた特許請求の範囲第１項記載のアナログ
   演算装置。 ３ パルス幅信号をアナログ信号に変換する手段として
   、パルス幅信号によって基準電圧をスイッチングするス
   イッチ素子と、このスイッチ素子に接続されたフィルタ
   ー回路とで構成されたものを用いた特許請求の範囲第１
   項記載のアナログ演算装置。 ４ パルス幅信号をアナログ信号に変換する手段として
   、パルス幅信号に対応して２つの異なったレベルの基準
   電圧を交互に積分する積分器と、この積分器からの信号
   を前記パルス幅信号の周期に対応した周期でサンプルホ
   ールドするサンプルホールド回路とを有し、サンプルホ
   ールド回路（７）出力電圧を前記積分器の入力側に与え
   ることにより前記サンプルホールド回路の出力信号が前
   記パルス幅信号に対応するアナログ信号になるように構
   成されたものを用いた特許請求の範囲第１項記載のアナ
   ログ演算装置。 ５２つの異なったレベルの基準電圧を積分する積分器を
   、パルス幅信号変換器の構成要素とパルス幅信号をアナ
   ログ信号に変換する手段の構成要素とに共通に使用する
   ようにした特許請求の範囲第４項記載のアナログ演算装
   置。 ６ パルス幅信号変換器として、可飽和鉄心にアナログ
   信号が与えられる巻線と三角波信号が与えられる巻線と
   を施した変成器と、この変成器の可飽和鉄心の磁束変化
   に対応する信号を入力とするヒステリシス特性をもつ比
   較器の出力端から前記アナログ信号に対応するパルス幅
   信号を得るようにしたものを用いた特許請求の範囲第１
   項記載のアナログ演算装置。