JP7109998B2

JP7109998B2 - 撮像装置および撮像装置の制御方法

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Publication number: JP7109998B2
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Inventors: 聡史鈴木; 伸弘竹田
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Description

本発明は、撮像装置および撮像装置の制御方法に関するものである。

近年、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置において、ＣＭＯＳイメージセンサなどの撮像素子が使用されている。その撮像素子において、行列状に配列された画素の列毎にアナログデジタル（ＡＤ）変換を行うＡＤ変換器を備えることで、高速に信号を読み出すことを可能とした撮像素子が使用されている。そのＡＤ変換の一つの方法として、列毎に配置された比較器が、画素信号と時間に対して変化するスロープ信号を比較し、画素信号のレベルに応じたＡＤ変換結果を取得する方法が知られている。

特許文献１には、画素信号が高輝度信号であるか低輝度信号であるかを判定し、その判定結果に適した傾きのスロープ信号を比較に使用する方法が示されている。このような方法では、ＡＤ変換時間を延ばさずにカウント数を一定にしてＡＤ変換を行うことができるため、高速なＡＤ変換を行うことが可能である。このＡＤ変換方法の特徴として、高輝度信号のＡＤ変換を行う場合には、傾きの大きいスロープ信号を用いている。また、ＡＤ変換されたデジタル信号は、そのスロープ信号の傾きの大きさに応じて、最上位ビット側へビットシフトされる。

しかし、傾きの大きいスロープ信号を用いてＡＤ変換したデジタル信号にゲイン強調を行うと、ビットシフトにより、本来は滑らかに変動する階調部分が階段状に見えてしまう。すなわち、ビットシフトにより階調の離散化が発生し、画質が低下することになる。ビットシフトによる階調の離散化を防ぐ方法として、特許文献２では、ビットシフトをした信号に対して、下位ビットにランダムビットを付加することで、階調を滑らかに再現する印象を与えさせる技術が示されている。

特開２０１３－９０８７号公報特開２００８－５３８６号公報

しかしながら、特許文献２では、ランダムビットを付加するため、ノイズを増やしていることになり、画質の低下につながる。

本発明は上記の問題点に鑑み、ノイズを増やすことなく、高分解能の画素信号を生成することが可能な撮像装置および撮像装置の制御方法を提供することを目的とする。

本発明の撮像装置は、光電変換により信号を生成する画素と、時間に対して変化する第１の参照信号と前記画素の信号とを比較する比較手段と、前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントするカウント手段と、前記第１の参照信号と前記画素の信号との大小関係が逆転した時の、相互に位相が異なる複数のクロック信号の状態に応じたデコード値を出力するデコード手段と、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成する合成手段とを有し、前記比較手段は、第１の期間では、前記画素の信号と基準信号とを比較し、第２の期間では、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号とを比較し、前記画素の信号が前記基準信号より大きい場合には、前記第１の参照信号とは異なる変化率で時間に対して変化する第２の参照信号と前記画素の信号とを比較し、前記カウント手段は、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、前記画素の信号が前記基準信号より大きい場合には、前記第２の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、前記合成手段は、前記画素の信号が前記基準信号より小さい場合と前記画素の信号が前記基準信号より大きい場合とのいずれか一方の場合に、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成し、他方の場合には、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成しないようにすることを特徴とする。

本発明によれば、ノイズを増やすことなく、高分解能の画素信号を生成することが可能である。

撮像装置の構成例を示すブロック図である。撮像素子の構成例を示すブロック図である。撮像素子の画素部の等価回路図である。撮像素子の読み出し回路の構成例を示すブロック図である。撮像素子の読み出しを示すタイミングチャートである。撮像素子のＡＤ変換動作を示すタイミングチャートである。撮像素子の読み出し回路の構成例を示すブロック図である。撮像素子のＡＤ変換動作を示すタイミングチャートである。撮像素子の読み出し回路の構成例を示すブロック図である。撮像素子のＡＤ変換動作を示すタイミングチャートである。

以下、図面を参照しながら本発明の好適な実施の形態を説明する。
（第１の実施形態）
本発明の第１の実施形態に係る撮像装置について図１～図６を用いて説明する。撮像装置は、高輝度信号のＡＤ変換を行う際に、相互に位相が異なる複数のクロック信号を用いて、分解能が高い下位ビットを生成して出力するＡＤ変換方法を行う。まず、撮像装置の構成について、図１～図４を用いて説明する。

図１は、本発明の第１の実施形態に係る撮像装置１００の構成例を示すブロック図である。撮像装置１００は、撮影レンズ１０１と、撮像素子１０２と、デジタル信号処理回路１０３と、メモリ回路１０４と、記録回路１０５と、制御回路１０６と、操作回路１０７と、表示回路１０８とを有する。撮影レンズ１０１は、光学像を撮像素子１０２上に結像する。撮像素子１０２は、ＣＭＯＳイメージセンサなどの固体撮像素子であり、光電変換により画像信号を生成する。

デジタル信号処理回路（ＤＦＥ）１０３は、画像処理回路であり、撮像素子１０２から出力される画像信号に対して、信号増幅、基準レベル調整、および、欠陥補正などの各種画像処理等のデジタル信号処理を行う。メモリ回路１０４および記録回路１０５は、それぞれ、デジタル信号処理回路１０３から出力された画像信号などを記録保持する不揮発性メモリおよびメモリカード等の記録媒体である。

制御回路１０６は、撮像素子１０２およびデジタル信号処理回路１０３などの撮像装置１００の全体を統括的に駆動および制御する。操作回路１０７は、操作部材の信号を入力し、制御回路１０６に対してユーザの指示に応じた信号を出力する。表示回路１０８は、撮影後の画像、ライブビュー画像、および各種設定画面等を表示する。

図２は、撮像素子１０２の構成例を示すブロック図である。撮像素子１０２は、画素領域２０１と、読み出し回路２０２と、垂直走査回路２０３と、水平走査回路２０４と、タイミング生成回路（ＴＧ）２０５と、デジタル信号出力回路２０６とを有する。画素領域２０１は、２次元行列状に配置された複数の画素２００を有する。図２では、画素領域２０１は、３行３列の計９個の画素２００を示しているが、実際には、数百万～数千万の多くの画素２００を有する。複数の画素２００の各々は、光電変換により画素信号を生成する。複数の信号線２０７は、それぞれ、画素２００の各列に設けられる。垂直走査回路２０３は、行列状の画素２００を１行単位で選択するために、選択行の画素２００に対して、制御線２０８を介して駆動信号を出力する。選択行の各列の画素２００は、それぞれ、各列の信号線２０７に画素信号を出力する。

読み出し回路２０２は、複数の列回路２０９と、参照信号生成回路２１０とを有する。参照信号生成回路２１０は、図５に示すように、時間に対して一定の傾き（変化率）で電位が変化するスロープ状の参照信号ＶＨ，ＶＬと、基準信号ＶＲＥＦとを生成し、参照信号ＶＨ，ＶＬおよび基準信号ＶＲＥＦを複数の列回路２０９に出力する。参照信号ＶＨおよびＶＬは、相互に傾きが異なるスロープ状の参照信号である。タイミング生成回路２０５は、クロック信号ＣＬＫ１を複数の列回路２０９に出力する。複数の列回路２０９は、それぞれ、各列の信号線２０７に接続され、各列の信号線２０７の画素信号をアナログからデジタルに変換する。

水平走査回路２０４は、複数の列回路２０９に順次、水平走査パルスを出力する。複数の列回路２０９は、水平走査パルスに応じて、順次、デジタルの画素信号をデジタル信号出力回路２０６に出力する。タイミング生成回路２０５は、読み出し回路２０２、垂直走査回路２０３および水平走査回路２０４を制御する。デジタル信号出力回路２０６は、デジタルの画素信号に補正処理を施し、処理後の画像信号を撮像素子１０２の外部に出力する。

図３は、図２の画素２００の構成例を示す等価回路図である。画素２００は、フォトダイオード３０１と、転送スイッチ３０２と、フローティングディフュージョン（以下、ＦＤ）３０３と、リセットスイッチ３０４と、ソースフォロアアンプ３０５と、選択スイッチ３０６とを有する。フォトダイオード３０１は、転送スイッチ３０２に接続される。転送スイッチ３０２は、ＦＤ３０３に接続される。ＦＤ３０３は、リセットスイッチ３０４とソースフォロアアンプ３０５に接続される。ソースフォロアアンプ３０５は、トランジスタであり、選択スイッチ３０６に接続される。電源電位ノード３０７は、リセットスイッチ３０４およびソースフォロアアンプ３０５のドレインに接続される。

フォトダイオード３０１は、光電変換部であり、撮像素子１０２に入射した光を受光し、その光を電荷に変換する。転送スイッチ３０２は、フォトダイオード３０１により生成された電荷をＦＤ３０３に転送する。転送スイッチ３０２は、転送信号ＰＴＸによって制御される。ＦＤ３０３は、電荷を保持するとともに、保持した電荷を電圧に変換する電荷電圧変換部として機能する。リセットスイッチ３０４は、ＦＤ３０３の電位を電源電位ノード３０７の電源電位にリセットする。リセットスイッチ３０４は、リセット信号ＰＲＥＳによって制御される。

ソースフォロアアンプ３０５は、ソースフォロア回路であり、ＦＤ３０３に保持されている電荷に基づく電圧を増幅して、画素信号として出力する。選択スイッチ３０６は、ソースフォロアアンプ３０５で増幅された画素信号を信号線２０７に出力する。選択スイッチ３０６は、選択信号ＰＳＥＬによって制御される。

図４は、図２の読み出し回路２０２の構成例を示すブロック図である。読み出し回路２０２は、複数の列回路２０９と、参照信号生成回路２１０と、遅延回路４０９とを有する。複数の列回路２０９の各々は、選択回路４０１と、比較器４０２と、カウンタ４０３と、デコーダ４０４と、合成回路４０５と、判定値メモリ４０６と、Ｎメモリ４０７と、Ｓメモリ４０８とを有する。

参照信号生成回路２１０は、図５に示すように、傾きが大きい参照信号ＶＨを信号線４１３に出力する。また、参照信号生成回路２１０は、図５に示すように、傾きが小さい参照信号ＶＬと基準信号ＶＲＥＦとを選択的に信号線４１４に出力する。選択回路４０１は、比較器４０２が出力する判定信号ＣＯＭＰに応じて、信号線４１３および４１４のいずれかの信号を選択し、その選択した信号を比較器４０２に出力する。選択回路４０１の動作の詳細は、後述する。比較器４０２は、信号線２０７の画素信号と選択回路４０１の出力信号とを比較し、その大小関係によってローレベルおよびハイレベルの２値のいずれかを判定信号ＣＯＭＰとして出力する。具体的には、比較器４０２は、選択回路４０１の出力信号が信号線２０７の画素信号より小さい場合にはローレベルを出力し、選択回路４０１の出力信号が信号線２０７の画素信号より大きい場合にはハイレベルを出力する。

タイミング生成回路２０５は、参照信号ＶＨまたはＶＬのレベル変化開始と同時に、クロック信号ＣＬＫ１の出力を開始する。遅延回路４０９は、クロック信号ＣＬＫ１を１／４位相遅延させたクロック信号ＣＬＫ２を出力する。クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１に対して、位相が１／４だけ異なる。カウンタ４０３は、比較器４０２の判定信号ＣＯＭＰがハイレベルの時に、クロック信号ＣＬＫ１のパルス数に応じてカウントアップし、比較器４０２の判定信号ＣＯＭＰがハイレベルからローレベルに反転すると同時に、カウント値のカウントアップを停止する。

デコーダ４０４は、比較器４０２の判定信号ＣＯＭＰがハイレベルからローレベルに反転した時点の、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２の状態に応じた２ビットのデコード値を出力する。合成回路４０５は、カウンタ４０３の出力値を整数部（上位ビット）とし、デコーダ４０４の出力値を小数部（下位ビット）とし、整数部と小数部を合成して出力する。カウンタ４０３、デコーダ４０４、および合成回路４０５におけるＡＤ変換動作の詳細については、図６（ａ）および（ｂ）を用いて後述する。

判定値メモリ４０６は、比較器４０２が基準信号ＶＲＥＦと画素信号とを比較した時の判定信号ＣＯＭＰを判定値として保持する。Ｎメモリ４０７は、図３のリセットスイッチ３０４のリセット解除に基づく合成回路４０５の出力信号（以下、Ｎ信号）を保持する。Ｓメモリ４０８は、フォトダイオード３０１の光電変換に基づく合成回路４０５の出力信号（以下、Ｓ信号）を保持する。Ｓ信号は、Ｎ信号成分を含む。その詳細は、後述する。

判定値メモリ４０６は、水平走査回路２０４の水平走査パルスに応じて、保持している判定値を、出力線４１０を介してデジタル信号出力回路２０６に出力する。Ｎメモリ４０７は、水平走査回路２０４の水平走査パルスに応じて、保持しているＮ信号を、出力線４１１を介してデジタル信号出力回路２０６に出力する。Ｓメモリ４０８は、水平走査回路２０４の水平走査パルスに応じて、保持しているＳ信号を、出力線４１２を介してデジタル信号出力回路２０６に出力する。デジタル信号出力回路２０６は、Ｓ信号に対してＡＤ変換のための補正を行い、補正後のＳ信号とＮ信号との差分を画素信号として出力する。これにより、デジタル信号出力回路２０６は、ＦＤ３０３のノイズ成分が除去された画素信号を出力することができる。

図５は、撮像素子１０２の制御方法を示すタイミングチャートである。まず、時刻ｔ５０１では、水平同期信号ＳＹＮＣがハイレベルパルスとなる。同じく時刻ｔ５０１では、垂直走査回路２０３は、リセット信号ＰＲＥＳをハイレベルにする。すると、リセットスイッチ３０４は、ＦＤ３０３を電源電位にリセットする。同じく時刻ｔ５０１では、垂直走査回路２０３は、選択信号ＰＳＥＬをハイレベルにする。すると、選択スイッチ３０６は、ソースフォロアアンプ３０５の出力ノードを信号線２０７に接続する。

時刻ｔ５０２では、垂直走査回路２０３は、リセット信号ＰＲＥＳをローレベルにする。すると、リセットスイッチ３０４は、ＦＤ３０３のリセットを解除する。ソースフォロアアンプ３０５は、ＦＤ３０３のリセット解除に基づく信号をＮ信号として信号線２０７に出力する。

時刻ｔ５０３～ｔ５０５の期間では、参照信号生成回路２１０は、信号線４１４の参照信号ＶＬを時刻と共に初期値から減少させていく。参照信号ＶＬは、傾きが小さい参照信号である。選択回路４０１は、信号線４１４の参照信号ＶＬを比較器４０２に出力する。時刻ｔ５０３～ｔ５０４の期間では、比較器４０２は、参照信号ＶＬが信号線２０７のＮ信号より大きいので、ハイレベルの判定信号ＣＯＭＰを出力する。

時刻ｔ５０３では、タイミング生成回路２０５は、参照信号ＶＬのレベル変化開始と共に、クロック信号ＣＬＫ１の供給を開始する。カウンタ４０３は、判定信号ＣＯＭＰがハイレベルの場合には、クロック信号ＣＬＫ１のパルス数に応じてカウント値をカウントアップする。

時刻ｔ５０４では、比較器４０２は、参照信号ＶＬがＮ信号より小さくなると、ローレベルの判定信号ＣＯＭＰを出力する。すると、カウンタ４０３は、カウント値のカウントアップを停止し、カウント値を保持する。すなわち、カウンタ４０３は、参照信号ＶＬとＮ信号との大小関係が逆転するまでカウントしたカウント値を保持する。選択回路４０１が参照信号ＶＬを選択している場合には、デコーダ４０４は動作しない。Ｎメモリ４０７は、カウンタ４０３が保持するカウント値をデジタルのＮ信号として保持する。このデジタルのＮ信号がＡＤ変換された値である。読み出し回路２０２は、ＡＤ変換回路であり、信号線２０７のアナログのＮ信号をデジタルのＮ信号に変換する。Ｎ信号のＡＤ変換時には、比較器４０２は、傾きが小さい参照信号ＶＬを用いることにより、傾きが大きい参照信号ＶＨを用いる場合よりも信号振幅に対して分解能が高いＡＤ変換をすることができる。時刻ｔ５０７では、参照信号生成回路２１０は、参照信号ＶＬを初期値にリセットする。タイミング生成回路２０５は、クロック信号ＣＬＫ１の供給を停止する。

時刻ｔ５０６～ｔ５０７では、垂直走査回路２０３は、転送信号ＰＴＸをハイレベルにする。すると、転送スイッチ３０２は、フォトダイオード３０１により光電変換された電荷をＦＤ３０３に転送する。ソースフォロアアンプ３０５は、ＦＤ３０３の電荷に基づくＳ信号を信号線２０７に出力する。

時刻ｔ５０８～ｔ５０９の期間では、参照信号生成回路２１０は、基準信号ＶＲＥＦを信号線４１４に出力する。選択回路４０１は、信号線４１４の基準信号ＶＲＥＦを比較器４０２に出力する。比較器４０２は、信号線２０７のＳ信号と基準信号ＶＲＥＦとを比較する。比較器４０２は、Ｓ信号が基準信号ＶＲＥＦより小さい場合には、ハイレベルの判定信号ＣＯＭＰを出力し、Ｓ信号が基準信号ＶＲＥＦより大きい場合には、ローレベルの判定信号ＣＯＭＰを出力する。図示しないスイッチは、時刻ｔ５０８～ｔ５０９の期間のみ、比較器４０２の判定信号ＣＯＭＰを選択回路４０１および判定値メモリ４０６に出力する。判定値メモリ４０６は、時刻ｔ５０８～ｔ５０９の判定信号ＣＯＭＰを判定値として保持する。

時刻ｔ５１０～ｔ５１２の期間では、参照信号生成回路２１０は、信号線４１３の参照信号ＶＨを時刻と共に初期値から減少させ、信号線４１４の参照信号ＶＬを時刻と共に初期値から減少させていく。参照信号ＶＨは、参照信号ＶＬより傾きが大きい参照信号である。タイミング生成回路２０５は、クロック信号ＣＬＫ１を供給する。

選択回路４０１は、時刻ｔ５０８～ｔ５０９の判定信号ＣＯＭＰがハイレベルの場合には、参照信号ＶＨを比較器４０２に出力する。比較器４０２は、参照信号ＶＨと信号線２０７のＳ信号とを比較する。時刻ｔ５１０～ｔ５１１の期間では、比較器４０２は、参照信号ＶＨがＳ信号より大きいので、ハイレベルの判定信号ＣＯＭＰを出力する。時刻ｔ５１１～ｔ５１２の期間では、比較器４０２は、参照信号ＶＨがＳ信号より小さいので、ローレベルの判定信号ＣＯＭＰを出力する。Ｓ信号が基準信号ＶＲＥＦより小さい場合には、Ｓ信号が高輝度信号であるので、傾きが大きい参照信号ＶＨを用いることにより、高速にＡＤ変換を行うことができる。

なお、選択回路４０１は、時刻ｔ５０８～ｔ５０９の判定信号ＣＯＭＰがローレベルの場合には、参照信号ＶＬを比較器４０２に出力する。比較器４０２は、参照信号ＶＬと信号線２０７のＳ信号とを比較する。比較器４０２は、参照信号ＶＬがＳ信号より大きい期間では、ハイレベルの判定信号ＣＯＭＰを出力し、参照信号ＶＬがＳ信号より小さい期間では、ローレベルの判定信号ＣＯＭＰを出力する。Ｓ信号が基準信号ＶＲＥＦより大きい場合には、Ｓ信号が低輝度信号であるので、傾きが小さい参照信号ＶＬを用いることにより、高分解能のＡＤ変換を行うことができる。

時刻ｔ５１０～ｔ５１１では、カウンタ４０３は、判定信号ＣＯＭＰがハイレベルであるので、クロック信号ＣＬＫ１のパルス数に応じてカウント値をカウントアップする。時刻ｔ５１１では、カウンタ４０３は、判定信号ＣＯＭＰがハイレベルからローレベルに反転すると、カウント値のカウントアップを停止し、カウント値を保持する。すなわち、カウンタ４０３は、参照信号ＶＨとＳ信号との大小関係が逆転するまでカウントしたカウント値を保持する。このカウント値は、デジタルのＳ信号である。

選択回路４０１が参照信号ＶＬを選択している場合には、デコーダ４０４は動作しない。Ｓメモリ４０８は、カウンタ４０３が保持するカウント値をデジタルのＳ信号として保持する。

選択回路４０１が参照信号ＶＨを選択している場合には、デコーダ４０４は、比較器４０２の判定信号ＣＯＭＰがハイレベルからローレベルに反転した時点のクロック信号ＣＬＫ１とクロック信号ＣＬＫ２の状態に応じた２ビットのデコード値を出力する。合成回路４０５は、カウンタ４０３のカウント値を整数部とし、デコーダ４０４の出力値を小数部とし、整数部と小数部を合成して出力する。Ｓメモリ４０８は、合成回路４０５の合成値をＳ信号として保持する。その詳細は、後述する。

時刻ｔ５１３では、水平走査回路２０４は、各列の判定値メモリ４０６とＮメモリ４０７とＳメモリ４０８に順に水平走査パルスを出力する。これにより、水平走査回路２０４は、判定値メモリ４０６に保持されている判定値と、Ｎメモリ４０７に保持されているＮ信号と、Ｓメモリ４０８に保持されているＳ信号を、列順に、出力線４１０～４１２を介してデジタル信号出力回路２０６に転送する。デジタル信号出力回路２０６は、Ｓ信号に対してＡＤ変換のための補正を行い、補正後のＳ信号とＮ信号との差分を画素信号として出力する。その詳細は、後述する。

ここで、ＡＤ変換のための補正について説明する。例えば、参照信号ＶＨの傾きが参照信号ＶＬの傾きの４倍である場合を説明する。クロック信号ＣＬＫ１の１パルスすなわちカウンタ４０３の１カウントに対応するＳ信号の振幅は、参照信号ＶＨを用いた場合の方が参照信号ＶＬを用いた場合よりも４倍大きくなる。そこで、デジタル信号出力回路２０６は、参照信号ＶＨを用いた場合のＳ信号と、参照信号ＶＬを用いた場合のＳ信号とのレベルを合わせるために、Ｓ信号の補正を行う。具体的には、デジタル信号出力回路２０６は、参照信号ＶＨを用いてＡＤ変換を行ったカウント値に対して、デジタルゲインで４倍する処理を行う。デジタル信号出力回路２０６は、Ｓメモリ４０８のＳ信号に対して、補正処理が必要か否かは、判定値メモリ４０６に保持された判定値を基に判断することができる。すなわち、デジタル信号出力回路２０６は、判定値が１（ハイレベル）である場合には、参照信号ＶＨが選択されたため、Ｓ信号に対して４倍する処理を行う。また、デジタル信号出力回路２０６は、判定値が０（ローレベル）である場合には、参照信号ＶＬが選択されたため、Ｓ信号に対して４倍する処理を行わない。

なお、判定値を求めるための基準信号ＶＲＥＦのレベルは、任意に設定可能だが、例えば、参照信号ＶＨの傾きが参照信号ＶＬの傾きの４倍である場合、ＡＤ変換したい信号振幅の１／４が好ましい。ＡＤ変換したい信号振幅が１［Ｖ］である場合、基準信号ＶＲＥＦの振幅を０．２５［Ｖ］相当に設定する。ＡＤ変換時にカウンタ４０３が１２ビットのカウント値を最大値４０９５までカウントアップする場合において、参照信号ＶＬは、カウンタ４０３の４０９５カウントで、振幅が０．２５［Ｖ］となるように制御する。そして、参照信号ＶＨは、カウンタ４０３の４０９５カウントで、振幅が１［Ｖ］となるよう制御する。この構成でＡＤ変換を行った場合において、参照信号ＶＬを用いた低輝度の場合には、アナログのＳ信号は、０．２５［Ｖ］以下の小振幅信号であり、デジタル信号出力回路２０６の補正後のＳ信号は、０から４０９５までの１カウント刻みのデジタル信号になる。参照信号ＶＨを用いた高輝度の場合には、アナログのＳ信号は、０．２５［Ｖ］以上１［Ｖ］以下の大振幅信号であり、デジタル信号出力回路２０６の補正後のＳ信号は、４０９６から１６３８０までの４カウント刻みのデジタル信号になる。

図６（ａ）および（ｂ）は、撮像素子１０２のＡＤ変換動作を説明するためのタイミングチャートである。クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１を１／４位相遅延された信号である。

図６（ａ）は、参照信号ＶＬが選択された場合のＡＤ変換動作を説明するためのタイミングチャートである。時刻ｔ５１０では、参照信号ＶＬのレベル変化が開始されると共に、クロック信号ＣＬＫ１がカウンタ４０３に供給される。カウンタ４０３は、クロック信号ＣＬＫ１のパルス数に応じて、カウント値をカウントアップしていく。そして、時刻ｔ５１１では、比較器４０２は、参照信号ＶＬがＳ信号と同じレベルになると、ローレベルの判定信号ＣＯＭＰを出力し、カウンタ４０３は、カウント値のカウントアップを停止する。

参照信号ＶＬが選択された場合は、デコーダ４０４は、動作を行わない。なお、Ｎ信号のＡＤ変換時および行全体のＳ信号が低輝度レベルである場合には、全ての列回路２０９の選択回路４０１は、参照信号ＶＬを選択するので、消費電力削減のため、クロック信号ＣＬＫ２の生成を止めてもよい。参照信号ＶＬが選択された場合には、カウンタ４０３がカウントアップを停止した時のカウント値は、Ｓ信号をＡＤ変換したデジタル値となり、合成回路４０５を介して、Ｓメモリ４０８に保持される。図６（ａ）においては、比較器４０２の判定信号ＣＯＭＰがローレベルとなった時刻ｔ５１１のカウンタ４０３のカウント値は、「Ｎ」であるため、Ｓメモリ４０８に保持される値は「Ｎ」である。デジタル信号出力回路２０６は、Ｓメモリ４０８のＳ信号とＮメモリ４０７のＮ信号との差分を画素信号として出力する。

図６（ｂ）は、参照信号ＶＨが選択された場合のＡＤ変換動作を説明するためのタイミングチャートである。時刻ｔ５１０では、参照信号ＶＨのレベル変化が開始されると共に、クロック信号ＣＬＫ１がカウンタ４０３およびデコーダ４０４に供給される。それと同時に、遅延回路４０９は、クロック信号ＣＬＫ１を１／４位相遅延させたクロック信号ＣＬＫ２を生成してデコーダ４０４に出力する。カウンタ４０３は、クロック信号ＣＬＫ１のパルス数に応じて、カウント値をカウントアップしていく。デコーダ４０４は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２の状態に応じた２ビットのデコード値を生成する。具体的には、図６（ｂ）に示すように、デコーダ４０４は、クロック信号ＣＬＫ１が１であり、クロック信号ＣＬＫ２が０である場合には、「０」のデコード値を生成する。また、デコーダ４０４は、クロック信号ＣＬＫ１が１であり、クロック信号ＣＬＫ２が１である場合には、「１」のデコード値を生成する。また、デコーダ４０４は、クロック信号ＣＬＫ１が０であり、クロック信号ＣＬＫ２が１である場合には、「２」のデコード値を生成する。また、デコーダ４０４は、クロック信号ＣＬＫ１が０であり、クロック信号ＣＬＫ２が０である場合には、「３」のデコード値を生成する。

時刻ｔ５１１では、比較器４０２は、参照信号ＶＨがＳ信号と同じレベルになると、ローレベルの判定信号ＣＯＭＰを出力する。カウンタ４０３は、カウント値のカウントアップを停止し、時刻ｔ５１１のカウント値を保持する。デコーダ４０４は、デコード動作を停止し、時刻ｔ５１１のデコード値を保持する。合成回路４０５は、時刻ｔ５１１のカウンタ４０３のカウント値を整数部として、時刻ｔ５１１のデコーダ４０４のデコード値を２ビットの小数部として、整数部と小数部を合成する。Ｓメモリ４０８は、合成回路４０５の合成値をＳ信号として保持する。この合成値は、Ｓ信号をＡＤ変換したデジタル値である。図６（ｂ）においては、時刻ｔ５１１のカウンタ４０３のカウント値は、「Ｎ」であり、時刻ｔ５１１のデコーダ４０４のデコード値は、「２」である。この場合、Ｓメモリ４０８は、整数部「Ｎ」＋２ビットの小数部「１０」の合成値をＳ信号として保持する。

デジタル信号出力回路２０６は、上記のように、参照信号ＶＨが選択された場合には、Ｓメモリ４０８のＳ信号に対して、参照信号ＶＨの傾きと参照信号ＶＬの傾きとの比の分だけ乗算する。参照信号ＶＨの傾きが参照信号ＶＬの傾きの４倍である場合には、デジタル信号出力回路２０６は、Ｓメモリ４０８のＳ信号に対して４倍の乗算を行う。デジタル信号出力回路２０６は、参照信号ＶＨが選択された場合には、Ｓメモリ４０８のＳ信号を左２ビットシフト（４倍）する。これにより、Ｓ信号の２ビットの小数部は、左２ビットシフトにより、整数値になる。そして、デジタル信号出力回路２０６は、整数のＳ信号とＮ信号との差分を画素信号として出力する。

なお、Ｓメモリ４０８は、１４ビットのＳ信号を保持している。１４ビットの信号は、１２ビットの整数部と、２ビットの小数部を有する。この１４ビットの信号を４倍すれば、小数点位置が右に２桁シフトする。すなわち、１２ビットの整数部と２ビットの小数部を有する１４ビットのＳ信号を、１４ビットの整数とみなすことにより、４倍したことになる。この場合は、デジタル信号出力回路２０６は、Ｓメモリ４０８の１４ビットのＳ信号とＮメモリ４０７の１２ビットのＳ信号との差分を画素信号として出力する。

デコーダ４０４がない場合には、デジタルのＳ信号の分解能は１２ビットである。本実施形態では、デコーダ４０４を設けることにより、デジタルのＳ信号の分解能を１４ビットにすることができる。撮像素子１０２は、高輝度時には、１２ビットのカウント値を基に、高速なＡＤ変換を維持したまま、Ｓ信号を１４ビットの分解能まで向上させることができる。

なお、本実施形態は、これに限定されることはなく、様々な形態をとることが可能である。例えば、遅延回路４０９が出力するクロック信号ＣＬＫ２は、クロック信号ＣＬＫ１を１／４位相遅延したクロック信号であるため、デコーダ４０４のデコード値は、２ビットの小数部の分解能としたが、これに限定されない。例えば、遅延回路４０９は、クロック信号ＣＬＫ１を１／８位相、２／８位相、３／８位相遅延させた３つのクロック信号ＣＬＫ２を出力するようにしてもよい。その場合、デコーダ４０４は、１つのクロック信号ＣＬＫ１と３つのクロック信号ＣＬＫ２の状態に応じた３ビットのデコード値を出力し、デジタル信号出力回路２０６は、１５ビットのＳ信号を生成することができる。また、クロック信号ＣＬＫ２の数をさらに増やし、Ｓ信号をより多ビットの分解能にしてもよい。

（第２の実施形態）
次に、本発明の第２の実施形態に係る撮像装置１００について、図７および図８を用いて説明する。第２の実施形態では、撮像装置１００は、高輝度信号のＡＤ変換を行う際に、クロック信号のハイレベル／ローレベル状態を用いて、下位１ビットを生成して出力する。

まず、読み出し回路２０２の構成について、図７を用いて説明する。なお、読み出し回路２０２以外の撮像装置１００の構成は、図１、図２、および図３を用いて説明した第１の実施形態の構成と同様であるため、詳細な説明は割愛する。

図７は、本発明の第２の実施形態に係る読み出し回路２０２の構成例を示すブロック図である。図７の読み出し回路２０２は、図４の読み出し回路２０２に対して、遅延回路４０９を削除したものである。デコーダ４０４は、クロック信号ＣＬＫ１のハイレベル／ローレベル状態に応じて、１ビットの小数部を生成する。以下、本実施形態が第１の実施形態と異なる点を説明する。

カウンタ４０３は、比較器４０２の判定信号ＣＯＭＰがハイレベルの時に、クロック信号ＣＬＫ１のパルス数に応じてカウント値をカウントアップする。そして、カウンタ４０３は、比較器４０２の判定信号ＣＯＭＰがハイレベルからローレベルに反転すると同時に、カウント値のカウントアップを停止する。

デコーダ４０４は、クロック信号ＣＬＫ１の状態に応じた１ビットのデコード値を生成し、比較器４０２の判定信号ＣＯＭＰがハイレベルからローレベルに反転した時点のデコード値を保持して出力する。合成回路４０５は、カウンタ４０３のカウント値を整数部（上位ビット）とし、デコーダ４０４のデコード値を小数部（下位ビット）とし、整数部と小数部を合成して出力する。

カウンタ４０３、デコーダ４０４、合成回路４０５におけるＡＤ変換動作の詳細については、図８を用いて後述する。なお、カウンタ４０３、デコーダ４０４、合成回路４０５を用いたＡＤ変換動作以外の各構成要素の役割については、第１の実施形態と同様であるため、詳細な説明は割愛する。

図８（ａ）および（ｂ）は、撮像素子１０２のＡＤ変換動作を説明するためのタイミングチャートである。図８（ａ）は、参照信号ＶＬが選択された場合のＡＤ変換動作を説明するためのタイミングチャートである。時刻ｔ５１０では、参照信号ＶＬのレベル変化が開始されると共に、クロック信号ＣＬＫ１がカウンタ４０３に供給される。カウンタ４０３は、クロック信号ＣＬＫ１のパルス数に応じて、カウント値をカウントアップしていく。時刻ｔ５１１では、比較器４０２は、参照信号ＶＬがＳ信号と同じレベルになると、ローレベルの判定信号ＣＯＭＰを出力し、カウンタ４０３は、カウント値のカウントアップを停止する。選択回路４０１が参照信号ＶＬを選択した場合に、デコーダ４０４は、常に「０」のデコード値を出力する。カウンタ４０３のカウントアップが停止した時のカウント値が、Ｓ信号をＡＤ変換したデジタル値となり、合成回路４０５を介して、Ｓメモリ４０８に保持される。図８（ａ）においては、時刻ｔ５１１のカウンタ４０３のカウント値は「Ｎ」であるため、Ｓメモリ４０８に保持される値は「Ｎ」となる。デジタル信号出力回路２０６は、Ｓメモリ４０８のＳ信号とＮメモリ４０７のＮ信号との差分を画素信号として出力する。

図８（ｂ）は、参照信号ＶＨが選択された場合のＡＤ変換動作を説明するためのタイミングチャートである。時刻ｔ５１０では、参照信号ＶＨのレベル変化が開始されると共に、クロック信号ＣＬＫがカウンタ４０３に供給される。カウンタ４０３は、クロック信号ＣＬＫ１のパルス数に応じて、カウント値をカウントアップしていく。デコーダ４０４は、クロック信号ＣＬＫ１の状態に応じた１ビットのデコード値を生成する。具体的には、図８（ｂ）に示すように、デコーダ４０４は、クロック信号ＣＬＫ１がハイレベルの時には、「０」のデコード値を生成する。また、デコーダ４０４は、クロック信号ＣＬＫ１がローレベルの時には、「１」のデコード値を生成する。

時刻ｔ５１１では、比較器４０２は、参照信号ＶＨがＳ信号と同じレベルになると、ローレベルの判定信号ＣＯＭＰを出力する。カウンタ４０３は、カウント値のカウントアップを停止し、時刻ｔ５１１のカウント値を保持する。デコーダ４０４は、デコード動作を停止し、時刻ｔ５１１のデコード値を保持する。合成回路４０５は、時刻ｔ５１１のカウンタ４０３のカウント値を整数部として、時刻ｔ５１１のデコーダ４０４のデコード値を１ビットの小数部として、整数部と小数部を合成する。Ｓメモリ４０８は、合成回路４０５の合成値をＳ信号として保持する。この合成値は、Ｓ信号をＡＤ変換したデジタル値である。図８（ｂ）においては、時刻ｔ５１１のカウンタ４０３のカウント値は、「Ｎ」であり、時刻ｔ５１１のデコーダ４０４のデコード値は、「１」である。この場合、Ｓメモリ４０８は、整数部「Ｎ」＋１ビットの小数部「１」の合成値をＳ信号として保持する。

デジタル信号出力回路２０６は、上記のように、参照信号ＶＨが選択された場合には、Ｓメモリ４０８のＳ信号に対して、参照信号ＶＨの傾きと参照信号ＶＬの傾きの比の分だけ乗算する。参照信号ＶＨの傾きが参照信号ＶＬの傾きの４倍である場合には、デジタル信号出力回路２０６は、Ｓメモリ４０８のＳ信号に対して、４倍の乗算を行う。デジタル信号出力回路２０６は、参照信号ＶＨが選択された場合には、Ｓメモリ４０８のＳ信号を左２ビットシフト（４倍）する。これにより、Ｓ信号の１ビットの小数部は、左２ビットシフトにより、整数値になる。そして、デジタル信号出力回路２０６は、整数のＳ信号とＮ信号との差分を画素信号として出力する。

なお、Ｓメモリ４０８は、１３ビットのＳ信号を保持している。１３ビットの信号は、１２ビットの整数部と、１ビットの小数部を有する。この１３ビットの信号を２倍すれば、小数点位置が右に１桁シフトする。すなわち、１２ビットの整数部と１ビットの小数部を有する１３ビットのＳ信号を、１３ビットの整数とみなすことにより、２倍したことになる。この場合は、デジタル信号出力回路２０６は、Ｓメモリ４０８の１３ビットのＳ信号を２倍（左１ビットシフト）し、２倍したＳ信号とＮメモリ４０７の１２ビットのＳ信号との差分を画素信号として出力する。

デコーダ４０４がない場合には、デジタルのＳ信号の分解能は１２ビットである。本実施形態では、デコーダ４０４を設けることにより、デジタルのＳ信号の分解能を１３ビットにすることができる。撮像素子１０２は、高輝度時には、１２ビットのカウント値を基に、高速なＡＤ変換を維持したまま、Ｓ信号を１３ビットの分解能まで向上させることができる。

（第３の実施形態）
本発明の第３の実施形態に係る撮像装置１００について、図９および図１０を用いて説明する。第３の実施形態では、撮像装置１００は、高周波数のクロック信号を用いて高輝度信号のＡＤ変換を行うことにより、分解能が高いＳ信号を生成する。

まず、読み出し回路２０２の構成について、図９を用いて説明する。なお、読み出し回路２０２以外の撮像装置１００の構成は、図１、図２、および図３を用いて説明した第１の実施形態の構成と同様であるため、詳細な説明は割愛する。

図９は、本発明の第３の実施形態に係る読み出し回路２０２の構成例を示すブロック図である。図９の読み出し回路２０２は、図４の読み出し回路２０２に対して、デコーダ４０４、合成回路４０５および遅延回路４０９を削除し、逓倍回路９０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

逓倍回路９０１は、クロック信号ＣＬＫ１を４逓倍し、クロック信号ＣＬＫ２を生成する。クロック信号ＣＬＫ２の周波数は、クロック信号ＣＬＫ１の周波数の４倍である。カウンタ４０３は、比較器４０２の判定信号ＣＯＭＰがハイレベルの時に、クロック信号ＣＬＫ１およびＣＬＫ２のいずれか一方のパルス数に応じて、カウント値をカウントアップする。また、カウンタ４０３は、比較器４０２の判定信号ＣＯＭＰがハイレベルからローレベルに反転すると、カウント値のカウントアップを停止する。その詳細については、図１０を用いて後述する。なお、カウンタ４０３を用いたＡＤ変換動作以外の各構成要素の役割については、第１の実施形態と同様であるため、詳細な説明は割愛する。

図１０（ａ）および（ｂ）は、撮像素子１０２のＡＤ変換動作を説明するためのタイミングチャートである。図１０（ａ）は、参照信号ＶＬが選択された場合のＡＤ変換動作を説明するためのタイミングチャートである。時刻ｔ５１０では、参照信号ＶＬのレベル変化が開始されると共に、クロック信号ＣＬＫ１がカウンタ４０３に供給される。選択回路４０１が参照信号ＶＬを選択した場合には、カウンタ４０３は、クロック信号ＣＬＫ２を使用しない。Ｎ信号のＡＤ変換時および行全体が低輝度である場合には、全ての列回路２０９の選択回路４０１が参照信号ＶＬを選択するので、消費電力削減のため、逓倍回路９０１は、クロック信号ＣＬＫ２の生成を止めてもよい。カウンタ４０３は、クロック信号ＣＬＫ１のパルス数に応じて、カウント値をカウントアップしていく。時刻ｔ５１１では、比較器４０２は、参照信号ＶＬがＳ信号と同じレベルになると、ローレベルの判定信号ＣＯＭＰを出力し、カウンタ４０３は、カウント値のカウントアップを停止する。カウンタ４０３のカウントアップを停止した時のカウント値が、Ｓ信号をＡＤ変換したデジタル値となり、Ｓメモリ４０８に保持される。図１０（ａ）においては、時刻ｔ５１１のカウンタ４０３のカウント値は「Ｎ」であるため、Ｓメモリ４０８に保持される値は「Ｎ」となる。デジタル信号出力回路２０６は、Ｓメモリ４０８のＳ信号とＮメモリ４０７のＮ信号との差分を画素信号として出力する。

図１０（ｂ）は、参照信号ＶＨが選択された場合のＡＤ変換動作を説明するタイミングチャートである。時刻ｔ５１０では、参照信号ＶＨのレベル変化が開始され、逓倍回路９０１は、クロック信号ＣＬＫ１を４倍の周波数に逓倍したクロック信号ＣＬＫ２を生成する。カウンタ４０３は、選択回路４０１が参照信号ＶＨを選択した場合には、クロック信号ＣＬＫ１を使用しない。カウンタ４０３は、クロック信号ＣＬＫ２のパルス数に応じて、カウント値をカウントアップしていく。時刻ｔ５１１では、比較器４０２は、参照信号ＶＨがＳ信号と同じレベルになると、ローレベルの判定信号ＣＯＭＰを出力し、カウンタ４０３は、カウント値のカウントアップを停止し、停止時のカウント値を出力する。このカウンタ４０３のカウント値が、Ｓ信号をＡＤ変換したデジタル値となり、Ｓメモリ４０８に保持される。図１０（ｂ）においては、時刻ｔ５１１のカウント値は「Ｍ」であるため、Ｓメモリ４０８に保持される値は、整数値「Ｍ」となる。

参照信号ＶＨが選択された場合、すなわち、高輝度信号の場合、カウンタ４０３は、４倍の周波数のクロック信号ＣＬＫ２を使用することにより、１４ビットのＡＤ変換が可能となる。この場合、カウンタ４０３のカウント値は、４０９６から１６３８０までの１カウント刻みの値になる。カウンタ４０３は、１４ビットのカウント値を出力する。Ｓメモリ４０８は、カウンタ４０３の１４ビットのカウント値をＳ信号として保持する。Ｓメモリ４０８の１４ビットのＳ信号は、Ｎメモリ４０７の１２ビットのＳ信号に対して、４倍のゲインを有する。したがって、デジタル信号出力回路２０６は、Ｓメモリ４０８の１４ビットのＳ信号とＮメモリ４０７の１２ビットのＳ信号との差分を画素信号として出力する。

カウンタ４０３は、参照信号ＶＬが選択された場合には、クロック信号ＣＬＫ１を使用し、１２ビットの分解能のＳ信号を生成する。また、カウンタ４０３は、参照信号ＶＨが選択された場合には、クロック信号ＣＬＫ２を使用し、１４ビットの分解能のＳ信号を生成する。本実施形態では、４倍の周波数のクロック信号ＣＬＫ２を使用することにより、デジタルのＳ信号の分解能を１４ビットにすることができる。撮像素子１０２は、高輝度時には、高速なＡＤ変換を維持したまま、Ｓ信号を１４ビットの分解能まで向上させることができる。

また、第３の実施形態では、デジタル信号出力回路２０６は、第１および第２の実施形態のように、参照信号ＶＨが選択された場合に、Ｓ信号に対して、参照信号ＶＨの傾きと参照信号ＶＬの傾きの比の分だけ乗算する必要がない。

なお、本実施形態は、これに限定されることはなく、様々な形態をとることが可能である。例えば、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１を４倍の周波数に逓倍したクロック信号である例を説明したが、これに限定されない。例えば、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１の２倍の周波数に逓倍したものでもよい。その場合、カウンタ４０３は、１３ビットの分解能のＳ信号を生成することができる。また、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１の８倍または１６倍の周波数に逓倍したものとしてもよい。

以上のように、第１～第３の実施形態によれば、撮像装置１００は、画素信号を高速にＡＤ変換しつつ高画質な画像を生成することができる。特に、撮像装置１００は、高輝度信号のＡＤ変換時において、ノイズを増やすことなくビットシフトによる階調の離散化を防ぎ、階調を滑らかに再現する画像を生成することができる。

なお、撮像装置１００は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ等に適用可能である。また、画素２００の信号は、低輝度信号が大きく、高輝度信号が小さい場合を例に説明したが、その大小関係が逆でもよい。

すなわち、合成回路４０５は、Ｓ信号が基準信号ＶＲＥＦより小さい場合とＳ信号が基準信号ＶＲＥＦより大きい場合とのいずれか一方の場合に、カウンタ４０３のカウント値とデコーダ４０４のデコード値とを合成する。また、合成回路４０５は、その他方の場合には、カウンタ４０３のカウント値とデコーダ４０４のデコード値とを合成しない。同様に、デジタル信号出力回路２０６は、Ｓ信号が基準信号ＶＲＥＦより小さい場合とＳ信号が基準信号ＶＲＥＦより大きい場合とのいずれか一方の場合に、合成回路４０５により合成された値を乗算により補正する。

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

４０１：選択回路、４０２：比較器、４０３：カウンタ、４０４：デコーダ、４０５：合成回路、４０６，４０７，４０８：メモリ、４０９：遅延回路、４１０，４１１，４１２：出力線

Claims

光電変換により信号を生成する画素と、
時間に対して変化する第１の参照信号と前記画素の信号とを比較する比較手段と、
前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントするカウント手段と、
前記第１の参照信号と前記画素の信号との大小関係が逆転した時の、相互に位相が異なる複数のクロック信号の状態に応じたデコード値を出力するデコード手段と、
前記カウント手段のカウント値と前記デコード手段のデコード値とを合成する合成手段と
を有し、
前記比較手段は、
第１の期間では、前記画素の信号と基準信号とを比較し、
第２の期間では、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号とを比較し、前記画素の信号が前記基準信号より大きい場合には、前記第１の参照信号とは異なる変化率で時間に対して変化する第２の参照信号と前記画素の信号とを比較し、
前記カウント手段は、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、前記画素の信号が前記基準信号より大きい場合には、前記第２の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、
前記合成手段は、前記画素の信号が前記基準信号より小さい場合と前記画素の信号が前記基準信号より大きい場合とのいずれか一方の場合に、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成し、他方の場合には、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成しないようにすることを特徴とする撮像装置。
光電変換により信号を生成する画素と、
時間に対して変化する第１の参照信号と前記画素の信号とを比較する比較手段と、
前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントするカウント手段と、
前記第１の参照信号と前記画素の信号との大小関係が逆転した時の、クロック信号の状態に応じたデコード値を出力するデコード手段と、
前記カウント手段のカウント値と前記デコード手段のデコード値とを合成する合成手段と
を有し、
前記比較手段は、
第１の期間では、前記画素の信号と基準信号とを比較し、
第２の期間では、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号とを比較し、前記画素の信号が前記基準信号より大きい場合には、前記第１の参照信号とは異なる変化率で時間に対して変化する第２の参照信号と前記画素の信号とを比較し、
前記カウント手段は、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、前記画素の信号が前記基準信号より大きい場合には、前記第２の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、
前記合成手段は、前記画素の信号が前記基準信号より小さい場合と前記画素の信号が前記基準信号より大きい場合とのいずれか一方の場合に、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成し、他方の場合には、前記カウント手段のカウント値と前記デコード手段のデコード値とを合成しないようにすることを特徴とする撮像装置。
前記カウント手段は、前記複数のクロック信号のうちの１つのクロック信号に応じて、カウント値をカウントすることを特徴とする請求項１に記載の撮像装置。
前記カウント手段は、前記クロック信号に応じて、カウント値をカウントすることを特徴とする請求項２に記載の撮像装置。
前記画素の信号が前記基準信号より小さい場合と前記画素の信号が前記基準信号より大きい場合とのいずれか一方の場合に、前記合成手段により合成された値を補正する補正手段をさらに有することを特徴とする請求項１～４のいずれか１項に記載の撮像装置。
前記補正手段は、前記合成手段により合成された値に対して、前記第１の参照信号の変化率と前記第２の参照信号の変化率との比を乗算することを特徴とする請求項５に記載の撮像装置。
光電変換により画素の信号を生成する生成ステップと、
時間に対して変化する第１の参照信号と前記画素の信号とを比較する比較ステップと、
前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントするカウントステップと、
前記第１の参照信号と前記画素の信号との大小関係が逆転した時の、相互に位相が異なる複数のクロック信号の状態に応じたデコード値を出力するデコードステップと、
前記カウント値と前記デコード値とを合成する合成ステップと
を有し、
前記比較ステップにおいては、
第１の期間では、前記画素の信号と基準信号とを比較し、
第２の期間では、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号とを比較し、前記画素の信号が前記基準信号より大きい場合には、前記第１の参照信号とは異なる変化率で時間に対して変化する第２の参照信号と前記画素の信号とを比較し、
前記カウントステップにおいては、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、前記画素の信号が前記基準信号より大きい場合には、前記第２の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、
前記合成ステップにおいては、前記画素の信号が前記基準信号より小さい場合と前記画素の信号が前記基準信号より大きい場合とのいずれか一方の場合に、前記カウントステップでのカウント値と前記デコードステップでのデコード値とを合成し、他方の場合には、前記カウントステップでのカウント値と前記デコードステップでのデコード値とを合成しないようにすることを特徴とする撮像装置の制御方法。
光電変換により画素の信号を生成する生成ステップと、
時間に対して変化する第１の参照信号と前記画素の信号とを比較する比較ステップと、
前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントするカウントステップと、
前記第１の参照信号と前記画素の信号との大小関係が逆転した時の、クロック信号の状態に応じたデコード値を出力するデコードステップと、
前記カウント値と前記デコード値とを合成する合成ステップと
を有し、
前記比較ステップにおいては、
第１の期間では、前記画素の信号と基準信号とを比較し、
第２の期間では、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号とを比較し、前記画素の信号が前記基準信号より大きい場合には、前記第１の参照信号とは異なる変化率で時間に対して変化する第２の参照信号と前記画素の信号とを比較し、
前記カウントステップにおいては、前記画素の信号が前記基準信号より小さい場合には、前記第１の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、前記画素の信号が前記基準信号より大きい場合には、前記第２の参照信号と前記画素の信号との大小関係が逆転するまで、カウント値をカウントし、
前記合成ステップにおいては、前記画素の信号が前記基準信号より小さい場合と前記画素の信号が前記基準信号より大きい場合とのいずれか一方の場合に、前記カウントステップでのカウント値と前記デコードステップでのデコード値とを合成し、他方の場合には、前記カウントステップでのカウント値と前記デコードステップでのデコード値とを合成しないようにすることを特徴とする撮像装置の制御方法。