JP2010062764A - 撮像素子、その信号変換方法およびカメラ - Google Patents
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Abstract
【課題】省電力化を図ることができるCMOSイメージセンサ等の撮像素子、その信号変換方法およびカメラを提供する。
【解決手段】撮像素子1は、行列状に配列された複数の画素回路11と、各画素回路11から読み出したアナログ信号をデジタル信号に変換する変換部13とを有する。変換部13は、対象の画素回路11から読み出したアナログ信号と、対象の画素回路11とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
【選択図】図4
【解決手段】撮像素子1は、行列状に配列された複数の画素回路11と、各画素回路11から読み出したアナログ信号をデジタル信号に変換する変換部13とを有する。変換部13は、対象の画素回路11から読み出したアナログ信号と、対象の画素回路11とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
【選択図】図4
Description
本発明は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の撮像素子、その信号変換方法およびカメラに関するものである。
CMOSイメージセンサ等の撮像素子は、撮像によって得られた画素データにA/D変換を施すカラム処理回路を有する(たとえば特許文献1参照)。
カラム処理回路は、比較器、カウンタ等で構成され、アナログ信号をデジタル信号に変換するA/D変換器を有する。比較器は、画素回路が出力した電圧信号とランプ波形の参照信号とを比較する。カウンタは、参照信号のレベルが画素回路の電圧信号のレベルよりも低いときに、入力されたクロックのカウントを行う。
CMOSイメージセンサの多画素化に伴って、A/D変換の分解能が向上すると、カラム処理回路、とりわけ、A/D変換器の消費電力が増大する。これは、CMOSイメージセンサが多画素化するに連れて、カウンタのカウント数が増大するためである。単純に、A/D変換の分解能が1bit増加すると、カウンタのカウント数は2倍になる。
たとえば、非特許文献1は、カウンタのカウント数を削減することで、A/D変換器の低消費電力化を図っている。
特開2005−323331号公報
United States Patent US6,841,770 B2
非特許文献1が開示する方法は、CCD(Charge Coupled Device)が一旦出力した電圧信号のA/D変換を施すため、A/D変換の処理に時間を要する欠点がある。これに加え、非特許文献1が開示する方法は、複数の参照信号を必要とするため、回路構成が複雑となり、狭ピッチの画素配列には不向きである。
本発明は、回路構成の複雑化を抑制し、省電力化を図ることができるCMOSイメージセンサ等の撮像素子、その信号変換方法およびカメラを提供する。
本発明の撮像素子は、行列状に配列された複数の画素回路と、上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部とを有し、上記変換部は、対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
好適には、上記撮像素子は、上記変換部にクロックを供給するクロック供給部と、上記変換部に参照信号を供給する参照信号供給部とを有し、上記変換部は、上記各画素回路の読み出し信号と上記参照信号とを比較し、比較結果信号を出力する複数の比較部と、上記クロックによりカウント動作を行うカウンタと、第1の画素回路の読み出し信号と上記参照信号とを比較する第1の比較器の比較結果信号と、当該第1の画素回路とは異なる第2の画素回路の読み出し信号と上記参照信号とを比較する第2の比較器の比較結果信号とが異なる場合に、上記クロックを上記カウンタに入力するクロック監視部とを含み、上記カウンタのカウント値を用いて上記差分信号をデジタル信号に変換する。
好適には、上記カウンタは、上記第1の比較器の比較結果信号のレベルが上記第2の比較器の比較結果信号のレベルより大きい場合に、上記クロックをアップカウントまたはダウンカウントし、上記第1の比較器の比較結果信号のレベルが上記第2の比較器の比較結果信号のレベルより小さい場合に、上記クロックをダウンカウントまたはアップカウントする。
好適には、上記変換部は、上記第1の比較器の比較結果信号のレベルと上記第2の比較器の比較結果信号のレベルとが異なることを検知した場合に、上記カウンタをアップカウントまたはダウンカウントのいずれかに切り替える切り替え回路を有する。
好適には、上記撮像素子は、上記カウンタのカウント値を画像データに復元する復元回路を有し、上記カウンタは、上記画素回路の読み出し順に上記差分信号をデジタル信号に変換し、上記復元回路は、上記画素回路の読み出し順に上記カウンタがカウントしたカウント値が入力され、上記対象の画素回路のカウント値が入力される直前までに入力されたカウント値を積算し、当該積算値に当該対象の画素回路のカウント値を加算する。
本発明の撮像素子の信号変換方法は、行列状に配列された複数の画素回路のうち、対象の画素回路からアナログ信号を読み出し、当該対象の画素回路とは異なる画素回路からアナログ信号を読み出すステップと、上記対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号を取得するステップと、上記差分信号をデジタル信号に変換するステップとを有する。
本発明のカメラは、撮像素子と、上記撮像素子の画素領域に対して入射光を導く光学系と、上記撮像素子が出力した出力信号に信号処理を施す信号処理部とを有し、上記撮像素子は、行列状に配列された複数の画素回路と、上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部とを有し、上記変換部は、対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
本発明によれば、変換部は、各画素回路から読み出したアナログ信号をデジタル信号に変換する。
このとき、変換部は、対象の画素回路から読み出したアナログ信号と、この対象の画素回路と異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
このとき、変換部は、対象の画素回路から読み出したアナログ信号と、この対象の画素回路と異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
本発明によれば、CMOSイメージセンサ等の撮像素子の省電力化を図ることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図1は、本発明の実施形態に係るCMOSイメージセンサの概略ブロック図である。
図1に図示する撮像素子としてのCMOSイメージセンサ1は、画素部10、画素回路(PIX)11、行駆動回路12、カラム処理回路13、制御部14、水平転送回路15、および出力回路16を有する。
カラム処理回路13は、本発明の変換部に対応する。出力回路16は、本発明の復元回路に対応する。制御部14は、本発明のクロック供給部に対応する。
画素部10は、入射光を受光する画素領域であって、m(行方向)×n(列方向)個の画素回路11がマトリクス状に配列されている。mおよびnは、正の整数であって、mおよびnの最大値は、たとえば2048である。
各画素回路11には、Gr(緑)、R(赤)、B(青)、およびGb(緑)の何れかのカラーフィルタが被されている。各画素回路11は、ベイヤー型に配列され、各色のカラーフィルタに対応した色を検知する。
m行目に配列された画素回路11には、各々の画素回路を駆動するための転送信号線、リセット信号線および選択信号線が共通に接続されている(図2参照)。n列目の画素回路11には、垂直信号線VSL(n)が共通に接続されている。
m行n列目の画素回路11は、光電変換によって入射光を電荷(電子)に変換し、この電荷を電圧信号として垂直信号線VSL(n)に出力する。m行n列目の画素回路11が出力した電圧信号を「電圧信号SPIX(n)」と表記する。
行駆動回路12は、画素回路11を駆動(制御)するための駆動信号を転送信号線、リセット信号線および選択信号線に出力する。
カラム処理回路13は、ADC回路(ADC)131、レジスタ(REG)132、およびスイッチSWを画素部10の列数と同様のn個有する。ここでは、カラム処理回路13の概要について説明する。
カラム処理回路13の各ADC回路131は、画素部10の列に対応して配置されている。レジスタ132、およびスイッチSWについても同様である。
ADC回路131の入力側には、垂直信号線VSL(n)および参照電圧信号線VREFLが接続されている。ADC回路131の出力側には、スイッチSWを介してレジスタ132が接続されている。レジスタ132は、水平転送回路15に接続されている。
行駆動回路12がm行目の画素回路を駆動したとき、m行n列目の画素回路11は、電圧信号SPIX(n)を垂直信号線VSL(n)に出力する。
カラム処理回路13は、垂直信号線VSL(n)を介して電圧信号SPIX(n)が入力されたとき、アナログの電圧信号SPIX(n)をデジタルの電圧信号に変換する(A/D変換)。
このとき、カラム処理回路13は、入力された電圧信号SPIX(n)に相関二重サンプリング(CDS:Correlated Double Sampling)の処理を施す。カラム処理回路13は、デジタルに変換された電圧信号を水平転送回路15に出力する。
カラム処理回路13は、上述のA/D変換を行うときに、対象の画素回路11から読み出した電圧信号SPIXと隣接する画素回路11から読み出した電圧信号SPIXとの差分値をA/D変換することで、A/D変換の高速化および低消費電力化を実現している。
本実施形態においては、対象の画素回路11がm行n列目の画素回路11であった場合、隣接する画素回路11はm行(n−1)列目の画素回路11である。このカラム処理回路13の詳細については、後述する。
制御部14は、参照電圧生成部141を有する。制御部14は、カラム処理回路13の制御および水平転送回路15の制御を行う。参照電圧生成部141は、本発明の参照信号供給部に対応する。
詳細には、制御部14は、後述する参照電圧生成部141が生成した参照電圧信号をカラム処理回路13の各ADC回路131に出力する。この他、制御部14は、水平転送回路15がカラム処理回路13が処理した電圧信号を列毎に読み出す際に、各スイッチSWのオンまたはオフを制御する。
参照電圧生成部141は、たとえば、デジタル信号をアナログ信号に変換(D/A変換)するDAC回路を有する(不図示)。参照電圧生成部141は、ランプ(RAMP)波形の参照電圧を生成し、この参照電圧を電圧信号として参照電圧信号線VREFLに出力する。このランプ波形の参照電圧を「参照電圧VRAMP」と表記する
水平転送回路15は、制御部14の制御に従って、カラム処理回路13を構成するレジスタ132から入力された電圧信号を順次出力回路16に出力する。
詳細については後述するが、カラム処理回路13が出力した電圧信号は、互いに隣接する画素回路11が出力した電圧信号SPIXの差分値をA/D変換したものである。
そこで、出力回路16は、水平転送回路15から入力された差分値を本来の電圧信号に復元する。出力回路16の詳細については、後述する。
次に、画素回路11の回路構成例ついて説明する。
図2は、本発明の実施形態に係る画素回路の構成例を示す等価回路図である。図2には、n行m列目の画素回路が図示されている。
図2に図示する画素回路11は、たとえばフォトダイオードで形成された光電変換素子111、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115を有する。
光電変換素子111は、アノード側が接地(GND)され、カソード側が転送トランジスタ112のソースに接続されている。光電変換素子111は、入射光をその光量に応じて電荷(電子)に光電変換し、その電荷を蓄積する。
図2に図示する各々のトランジスタには、nチャネルのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が一例として採用されている。
転送トランジスタ112は、光電変換素子111が蓄積した電荷をフローティングディフュージョンFDに転送するために、光電変換素子111のカソード側とフローティングディフュージョンFDとの間に接続されている。転送トランジスタ112のゲートには、転送信号線TRNL(m)が接続されている。
フローティングディフュージョンFDには、転送トランジスタ112のドレイン、リセットトランジスタ113のソース、および増幅トランジスタ114のゲートが接続されている。
リセットトランジスタ113は、フローティングディフュージョンFDの電位を電源電圧VDDにリセットするために、フローティングディフュージョンFDと電源電圧VDDとの間に接続されている。リセットトランジスタ113のゲートには、リセット信号線RSTL(m)が接続されている。
増幅トランジスタ114は、ドレインが電源電圧VDDに、ソースが選択トランジスタ115のドレインに接続されている。増幅トランジスタ114は、フローティングディフュージョンFDの電位を増幅する。
選択トランジスタ115は、増幅トランジスタ114と直列接続となるようにドレインが増幅トランジスタ114のソースに接続され、ソースが垂直信号線VSL(n)に接続され、ゲートが選択信号線SELL(m)に接続されている。
垂直信号線VSL(n)には、電流源17が接続されており、増幅トランジスタ114と電流源17とによって、ソースフォロワ回路が形成されている。垂直信号線VSL(n)の一端には、カラム処理回路13が接続されている。
図2に図示する画素回路11の動作例を図3に関連付けて説明する。以下、m行n列目の画素回路11の動作について説明する。
図3は、本発明の実施形態に係る画素回路の動作例を示すタイミングチャートである。図3(A)はリセット信号SRSTを示し、図3(B)は駆動信号STRNを示し、図3(C)は選択信号SSELを示し、図3(D)は画素回路11が出力した電圧信号SPIXを示す。
初めに、m行目の画素回路11に対してリセット(電子シャッタ)が実行される。
時間t1において、行駆動回路12は、パルス状のリセット信号SRETをリセット信号線RSTL(m)に供給する(図3(A)参照)。同時に、行駆動回路12は、パルス状の駆動信号STRNを転送信号線TRNL(n)に供給する(図3(B)参照)。
転送トランジスタ112およびリセットトランジスタ113は、パルス幅の期間、同時にオン状態となる。光電変換素子111に蓄積されている電荷が、フローティングディフュージョンFDに転送され、光電変換素子111に蓄積された電荷が、電源電圧VDDに排出されると共に、フローティングディフュージョンFDの電位が、電源電圧VDDにリセットされる。
フローティングディフュージョンFDの電位が電源電圧VDDにリセットされることを単に「リセット」もしくは「電子シャッタ」という。
リセットの実行後、光電変換素子111は、入射光を受けて電荷の蓄積を開始する。画素回路11が電荷を蓄積する期間は、電荷蓄積時間Δtで示される期間である。その後、画素回路11に蓄積された電荷の読み出しが行われる。
時間t2において、行駆動回路12は、ハイレベルの選択信号SSELを電荷の読み出し動作が終了する時間t8まで選択信号線SELL(m)に供給する(図3(C)参照)。画素回路11の選択トランジスタ115は、同一行の画素回路11の電荷の読み出し動作が終了するまでオン状態が保持される。
これと共に、行駆動回路12は、パルス状のリセット信号SRSTをリセット信号線RSTL(m)に供給する(図3(A)参照)。これにより、フローティングディフュージョンFDの電位が一旦、電源電圧VDDにリセットされる。このとき、フローティングディフュージョンFDの電位が電圧信号SPIXとして垂直信号線VSL(n)に出力される。
時間t3において、垂直信号線VSL(n)に出力された電圧信号SPIXが、カラム処理回路13に入力される。電圧信号SPIXは、時間t2から急激に上昇し、時間t3を経て時間t4に安定するものとする。
このとき、カラム処理回路13のADC回路131は、入力された電圧信号SPIXをA/D変換する。ADC回路131がこの電圧信号SPIXにA/D変換する期間を「P相」という。
時間t5において、行駆動回路12は、パルス状の駆動信号STRNを転送信号線TRNL(m)に供給する(図3(B)参照)。
パルス幅の期間、転送トランジスタ112がオン状態となる。このとき、リセットトランジスタ113は、オフ状態に保持されているため、光電変換素子111に蓄積されている電荷がフローティングディフュージョンFDに転送される。
フローティングディフュージョンFDの電位は、増幅トランジスタ114によって増幅される。図2に図示するように、増幅トランジスタ114と電流源17とによって、ソースフォロワ回路が形成されている。
電流源17と増幅トランジスタ114との間にバイアス電流が流れ、増幅された電圧信号は、選択トランジスタ115を介して、時間t4〜t8の間、垂直信号線VSL(n)に出力される。
時間t6において、垂直信号線VSL(n)に出力された電圧信号SPIXが、カラム処理回路13のADC回路131に入力される。
このとき、カラム処理回路13のADC回路131は、入力された電圧信号SPIXをA/D変換する。ADC回路131がこの電圧信号SPIXにA/D変換する期間を「D相」という。
上述したように、画素回路11が蓄積した電荷を読み出すことを「電荷の読み出し」、「画素の読みだし」という。時間t3〜時間t8の期間は、「電荷読み出し期間」という。時間t1から時間t8の期間は、1フレーム期間である。
本発明の特徴であるカラム処理回路13について説明する。
図4は、本発明の実施形態に係るADC回路の構成例を示す等価回路図である。図4には、n列目のADC回路131が図示されている。以下の説明では、このn列目のADC回路131について説明する。
図4に図示するADC回路131は、比較器1311、EOR(Exclusive OR)ゲート1312、ANDゲート1313、PDセレクタ1314、およびカウンタ(CNT)1315を有する。
PDセレクタ1314は、本発明の切り替え回路に対応する。EORゲート1312およびANDゲート1313は、本発明のクロック監視部に対応する。
始めに、ADC回路131の接続形態について説明する。
比較器1311の非反転入力端子(+)は、垂直信号線VSL(n)に接続されている。比較器1311の反転入力端子(−)は、参照電圧信号線VREFLに接続されている。比較器1311の出力端子は、EORゲート1312に接続されている。
EORゲート1312の第1入力端子は、比較器1311の出力端子に接続されている。EORゲート1312の第2入力端子は、出力信号線OUTL(n−1)およびPDセレクタ1314に共通に接続されている。EORゲート1312の出力端子は、ANDゲート1313の第1入力端子に接続されている。
なお、出力信号線OUTL(n−1)の一端は、隣接する(n−1)列目のADC回路131の比較器1311の出力端子に接続されている。
ANDゲート1313の第1入力端子は、EORゲート1312の出力端子に接続されている。ANDゲート1313の第2入力端子は、クロック信号線CKLに接続されている。ANDゲート1313の出力端子は、カウンタ1315のクロック端子CKに接続されている。
PDセレクタ1314は、ANDゲート13141、ANDゲート13142、およびORゲート13143を有する。
ANDゲート13141の反転入力端子は、出力信号線OUTL(n)、EORゲート1312の第1入力端子、ANDゲート13142の第1入力端子に共通に接続されている。
なお、出力信号線OUTL(n)の一端は、隣接する(n+1)列目のADC回路131のEORゲート1312の第2入力端子、およびPDセレクタ1314の入力側に接続されている。
ANDゲート13141の第1入力端子は、出力信号線OUTL(n−1)、EORゲート1312の第2入力端子、およびANDゲート13142の第1反転入力端子に共通に接続されている。
ANDゲート13141の第2入力端子は、PDセレクタ信号線PDSEL、およびANDゲート13142の第2反転入力端子に共通に接続されている。
ANDゲート13141の出力端子は、ORゲート13143の第1入力端子に接続されている。
ANDゲート13142の第1入力端子は、出力信号線OUTL(n)、EORゲート1312の第1入力端子、ANDゲート13141の反転入力端子に共通に接続されている。
ANDゲート13142の第1反転入力端子は、出力信号線OUTL(n−1)、EORゲート1312の第2入力端子、およびANDゲート13141の第1入力端子に共通に接続されている。
ANDゲート13142の第2反転入力端子は、PDセレクタ信号線PDSEL、およびANDゲート13141の第2入力端子に共通に接続されている。
ANDゲート13142の出力端子は、ORゲート13143の第2入力端子に接続されている。
ORゲート13143の第1入力端子は、ANDゲート13141の出力端子に接続されている。ORゲート13143の第2入力端子は、ANDゲート13142の出力端子に接続されている。ORゲート13143の出力端子は、カウンタ1315のU/Dセレクト端子CU/Dに接続されている。
カウンタ1315のクロック端子CKは、ANDゲート1313の出力端子に接続されている。カウンタ1315のU/Dセレクト端子CU/Dは、ORゲート13143の出力端子に接続されている。カウンタ1315の出力端子COUTは、図4に不図示のスイッチSWを介してレジスタ132に接続されている。
次に、ADC回路131の各構成要素について説明する。
比較器1311の反転入力端子には、制御部14の参照電圧生成部141が生成した参照電圧VRAMPが入力される。これと共に、比較器1311の非反転入力端子には、画素回路11が出力したアナログの電圧信号SPIX(n)が入力される。
比較器1311は、電圧信号SPIX(n)の電圧と参照電圧VRAMPとを比較し、電圧信号SPIX(n)が参照電圧VRAMPより高いとき、ハイレベル(Hレベル)の出力信号(比較結果信号)COnを出力信号線OUTL(n)に出力する。
逆に、比較器1311は、電圧信号SPIX(n)が参照電圧VRAMPより低いとき、ローレベル(Lレベル)の出力信号COnを出力信号線OUTL(n)に出力する。
EORゲート1312の第1入力端子には、比較器1311の出力信号COnが入力される。これと共に、EORゲート1312の第2入力端子には、隣接する(n−1)列目のADC回路131が出力信号線OUTL(n−1)に出力した出力信号COn−1が入力される。
EORゲート1312は、出力信号COnのレベルと出力信号COn−1のレベルとが異なるとき、Hレベルの出力信号をANDゲート1313の第1入力端子に出力する。
逆に、EORゲート1312は、出力信号COnのレベルと出力信号COn−1のレベルとが一致するとき、Lレベルの出力信号をANDゲート1313の第1入力端子に出力する。
ANDゲート1313の第1入力端子には、EORゲート1312の出力信号が入力され、ANDゲート1313の第2入力端子には、制御部14からクロックSCKが入力される。
ANDゲート1313は、EORゲート1312の出力信号がHレベルのとき、クロックSCKをカウンタ1315のクロック端子CKに出力する。
PDセレクタ1314の動作について図5を参照しながら説明する。図5は、本発明の実施形態に係るPDセレクタの真理値を示す図である。
PDセレクタ1314には、比較器1311の出力信号COn、隣接する(n−1)列目のADC回路131が出力した出力信号COn−1、および制御部14がPDセレクタ信号線PDSELに出力したPDセレクタ信号SEPDが入力される。
具体的には、ANDゲート13141の反転入力端子に出力信号COnが入力され、ANDゲート13141の第1入力端子にCOn−1が入力され、ANDゲート13141の第2入力端子にPDセレクタ信号SEPDが入力される。
一方、ANDゲート13142の第1入力端子に出力信号COnが入力され、ANDゲート13142の第1反転入力端子に出力信号COn−1が入力され、ANDゲート13142の第2反転入力端子にPDセレクタ信号SEPDが入力される。
制御部14は、後述するP相においては、PDセレクタ信号線PDSELにLレベルのPDセレクタ信号SEPDを出力する。
この場合、PDセレクタ1314は、出力信号COnがHレベル、かつ出力信号COn−1がLレベルのとき、Hレベルの出力信号SPDをカウンタ1315のU/Dセレクト端子CU/Dに出力する。
逆に、PDセレクタ1314は、出力信号COnがLレベル、かつ出力信号COn−1がHレベルのとき、Lレベルの出力信号SPDをカウンタ1315のU/Dセレクト端子CU/Dに出力する。
一方、制御部14は、後述するD相においては、PDセレクタ信号線PDSELにHレベルのPDセレクタ信号SEPDを出力する。
この場合、PDセレクタ1314は、出力信号COnがHレベル、かつ出力信号COn−1がLレベルのとき、Lレベルの出力信号SPDをカウンタ1315のU/Dセレクト端子CU/Dに出力する。
逆に、PDセレクタ1314は、出力信号COnがLレベル、かつ出力信号COn−1がHレベルのとき、Hレベルの出力信号SPDをカウンタ1315のU/Dセレクト端子CU/Dに出力する。
なお、PDセレクタ1314は、出力信号COnのレベルと出力信号COn−1のレベルとが一致する場合、Lレベルの出力信号をカウンタ1315のU/Dセレクト端子CU/Dに出力する。
カウンタ1315の動作について図6を参照しながら説明する。図6は、本発明の実施形態に係るカウンタの動作例を示すフローチャートである。
カウンタ1315は、PDセレクタ1314の出力信号SPDに応じて、クロック端子CKに入力されたクロックSCKをカウントし、カウント結果をカウント値CNTnとしてレジスタ132に出力する。このとき、スイッチSWがオンであるものとする。
ただし、カウンタ1315は、P相とD相とで、カウント方法が異なる。詳細には、カウンタ1315は、出力信号COnのレベルと出力信号COn−1のレベルとが異なるとき(ステップST1のYES)、クロックSCKをカウントする。
一方、カウンタ1315は、出力信号COnのレベルと出力信号COn−1のレベルとが一致するとき(ステップST1のNO)、クロックSCKのカウントを停止する。
これは、EORゲート1312が、2つの出力信号の排他的論理和をとり、ANDゲート1313が、EORゲート1312からHレベルの信号が入力された場合にのみ、クロックSCKをクロック端子CKに出力するからである。
P相である場合に(ステップST2のYES)、出力信号COnがHレベル、かつ、出力信号COn−1がLレベルのとき(ステップST3のYES)、カウンタ1315は、アップカウントする(ステップST4)。
このとき、LレベルのPDセレクタ信号SEPDがPDセレクタ1314に入力され、PDセレクタ1314は、Hレベルの出力信号SPDをU/Dセレクト端子CU/Dに出力する(図5参照)。
一方、P相である場合に、出力信号COnがLレベル、かつ、出力信号COn−1がHレベルのとき(ステップST3のNO)、カウンタ1315は、ダウンカウントする(ステップST5)。
このとき、LレベルのPDセレクタ信号SEPDがPDセレクタ1314に入力され、PDセレクタ1314は、Lレベルの出力信号SPDをU/Dセレクト端子CU/Dに出力する(図5参照)。
D相である場合に(ステップST2のNO)、出力信号COnがHレベル、かつ、出力信号COn−1がLレベルのとき(ステップST6のYES)、カウンタ1315は、ダウンカウントする(ステップST7)。
このとき、HレベルのPDセレクタ信号SEPDがPDセレクタ1314に入力され、PDセレクタ1314は、Lレベルの出力信号SPDをU/Dセレクト端子CU/Dに出力する(図5参照)。
一方、D相である場合に、出力信号COnがLレベル、かつ、出力信号COn−1がHレベルのとき(ステップST6のNO)、カウンタ1315は、アップカウントする(ステップST8)。
このとき、HレベルのPDセレクタ信号SEPDがPDセレクタ1314に入力され、PDセレクタ1314は、Hレベルの出力信号SPDをU/Dセレクト端子CU/Dに出力する(図5参照)。
本発明の特徴であるカラム処理回路13の動作を図7に関連付けて説明する。ただし、以下の説明では、n列目のADC回路131に着目して説明を行う。
図7は、本発明の実施形態に係るADC回路の動作例を示すタイミングチャートである。
図7(A)は、クロックSCKを示す図である。図7(B)は、参照電圧VRAMP(実線)、m行n列目の画素回路11が出力した電圧信号SPIX(太実線)を示す図である。図7(B)には、m行(n−1)列目の画素回路11が出力した電圧信号SPIX(破線)も合わせて図示されている。
適宜、m行n列目の画素回路11に隣接する、m行(n−1)列目の画素回路11が出力した電圧信号SPIXを「電圧信号SPIX(n−1)」と表記する。
図7(C)は、出力信号COnを示し、図7(D)は、出力信号COn−1を示し、図7(C)は、カウント値CNTnを示す図である。
始めに、P相でのカラム処理回路13の動作について説明する。P相は、図3に図示する時間t4〜t5の期間に相当する。
カラム処理回路13のADC回路131には、電荷の読み出し時の時間t2におけるリセットによって(図3参照)、m行n列目の画素回路11が出力したアナログの電圧信号SPIX(n)が垂直信号線VSL(n)を介して入力される(図1参照)。
この電荷読み出し時のリセット直後にADC回路131に入力される電圧信号SPIXは、ノイズ等による揺らぎによって不安定であるため、ADC回路131は、電圧信号SPIX(n)の供給が安定する時間t4にてA/D変換を開始する。
時間t4において、制御部14は、クロック信号線CKLにクロックSCKを出力すると共に(図7(A)参照)、制御部14の参照電圧生成部141は、参照電圧信号線VREFLに参照電圧VRAMPを出力する(図7(B)参照)。
時間t4において、比較器1311の反転入力端子には、制御部14の参照電圧生成部141が生成した参照電圧VRAMPが入力される。これと共に、比較器1311の非反転入力端子には、画素回路11が出力したアナログの電圧信号SPIX(n)が入力される。
比較器1311は、電圧信号SPIX(n)の電圧と参照電圧VRAMPとの比較を開始する。
図7(B)に例示される参照電圧VREF、および電圧信号SPIX(n)の場合、図7に示す期間ΔtP1では、電圧信号SPIX(n)の電圧が参照電圧VRAMPより低い。このとき、比較器1311は、Lレベルの出力信号COnを出力信号線OUTL(n)に出力する(図7(C)参照)。
その後、図7に示す期間ΔtP2では、電圧信号SPIX(n)の電圧が参照電圧VRAMPより高い。このとき、比較器1311は、Hレベルの出力信号COnを出力信号線OUTL(n)に出力する(図7(C)参照)。
ここで、電圧信号SPIX(n−1)に着目すると、期間ΔtP2では、電圧信号SPIX(n−1)の電圧が参照電圧VRAMPより低い。したがって、期間ΔtP2において、出力信号線OUTL(n−1)に出力された出力信号COnは、Lレベルである(図7(D)参照)。
P相において、制御部14は、PDセレクタ信号線PDSELにLレベルのPDセレクタ信号SEPDを出力する。P相では、期間ΔtP2においてのみ、出力信号COnがHレベル、かつ出力信号COn−1がLレベルである。
したがって、PDセレクタ1314には、LレベルのPDセレクタ信号SEPD、Hレベルの出力信号COn、およびLレベルの出力信号COn−1が入力され、Hレベルの出力信号SPDをカウンタ1315のU/Dセレクト端子CU/Dに出力する(図5参照)。
期間ΔtP2において、カウンタ1315は、出力信号COnがHレベル、かつ出力信号COn−1がLレベルであるため、クロック端子CKにクロックSCKが入力され、アップカウントを行う(図7(E)参照)。
その後、出力信号COn−1がHレベルに切り替わると(図7(D)参照)、出力信号COnと出力信号COn−1とが共にHレベルとなり、カウンタ1315は、アップカウントを停止する。
このP相の期間ΔDtP2におけるカウント値CNTPnは、次式で示される。
(数1)
CNTPn ∝ VRST(n−1)−VRST(n) …(1)
CNTPn ∝ VRST(n−1)−VRST(n) …(1)
(1)式のVRST(n−1)は、リセット時に(t2)、m行(n−1)列目の画素回路11が出力した電圧信号SPIX(n−1)の電圧レベルである。VRST(n)は、リセット時に(t2)、m行n列目の画素回路11が出力した電圧信号SPIXの電圧レベルである。
カウント値CNTPnは、図7に示すように、電圧信号SPIX(n−1)の電圧レベルと電圧信号SPIX(n)の電圧レベルとの差であり、この差がデジタル化されたものである。この差が大きい程、カウント値CNTPnは大きくなる。
カウンタ1315がアップカウントを終了した後、制御部14は、スイッチSWをオンの状態に切替える。カウンタ1315は、カウント値CNTPnをレジスタ132に出力する。レジスタ132は、カウンタ1315から入力されたカウント値CNTPnを記憶する。
次に、D相でのカラム処理回路13の動作について説明する。D相は、図3に図示する時間t6〜t6の期間に相当する。
カラム処理回路13のADC回路131には、時間t5における電荷の読み出しによって(図3参照)、m行n列目の画素回路11が出力したアナログの電圧信号SPIX(n)が垂直信号線VSL(n)を介して入力される(図1参照)。
ADC回路131は、電圧信号SPIX(n)の供給が安定する時間t6にてA/D変換を開始する。
時間t6において、制御部14は、クロック信号線CKLにクロック信号SCKを出力すると共に(図7(A)参照)、制御部14の参照電圧生成部141は、参照電圧信号線VREFLに参照電圧VRAMPを出力する(図7(B)参照)。
時間t6において、比較器1311の反転入力端子には、制御部14の参照電圧生成部141が生成した参照電圧VRAMPが入力される。これと共に、比較器1311の非反転入力端子には、画素回路11が出力したアナログの電圧信号SPIX(n)が入力される。
比較器1311は、電圧信号SPIX(n)の電圧と参照電圧VRAMPとの比較を開始する。
図7(B)に例示される参照電圧VREF、および電圧信号SPIX(n)の場合、図7に示す期間ΔtD1、ΔtD2では、電圧信号SPIX(n)の電圧が参照電圧VRAMPより低い。このとき、比較器1311は、Lレベルの出力信号COnを出力信号線OUTL(n)に出力する(図7(C)参照)。
その後、図7に示す期間ΔtD3では、電圧信号SPIX(n)の電圧が参照電圧VRAMPより高い。このとき、比較器1311は、Hレベルの出力信号COnを出力信号線OUTL(n)に出力する(図7(C)参照)。
電圧信号SPIX(n−1)に着目すると、期間ΔtD2では、電圧信号SPIX(n−1)の電圧が参照電圧VRAMPより高い。したがって、期間ΔtD2において、出力信号線OUTL(n−1)に出力された出力信号COnは、Hレベルである(図7(D)参照)。
D相において、制御部14は、PDセレクタ信号線PDSELにHレベルのPDセレクタ信号SEPDを出力する。D相では、期間ΔtD2においてのみ、出力信号COnがLレベル、かつ出力信号COn−1がHレベルである。
したがって、PDセレクタ1314には、HレベルのPDセレクタ信号SEPD、Lレベルの出力信号COn、およびHレベルの出力信号COn−1が入力され、Hレベルの出力信号SPDをカウンタ1315のU/Dセレクト端子CU/Dに出力する(図5参照)。
期間ΔtD2において、カウンタ1315は、出力信号COnがLレベル、かつ出力信号COn−1がHレベルであるため、クロック端子CKにクロックSCKが入力され、アップカウントを行う(図7(E)参照)。
このとき、カウンタ1315は、P相でのカウント値CNTPnを初期値としてカウントを開始する。
その後、出力信号COnがHレベルに切り替わると(図7(C)参照)、出力信号COnと出力信号COn−1とが共にHレベルとなり、カウンタ1315は、アップカウントを停止する。
D相の期間ΔtD2におけるカウント値CNTDnは、次式で示される。
(数2)
CNTDn ∝ VDATA(n)−VDATA(n−1) …(2)
CNTDn ∝ VDATA(n)−VDATA(n−1) …(2)
(2)式のVDATA(n−1)は、電荷の読み出し時に(t5)、m行(n−1)列目の画素回路11が出力した電圧信号SPIX(n−1)の電圧レベルである。VDATA(n)は、電荷の読み出し時に(t5)、m行n列目の画素回路11が出力した電圧信号SPIX(n)の電圧レベルである。
カウント値CNTDnは、図7に示すように、電圧信号SPIX(n)の電圧レベルと電圧信号SPIX(n−1)の電圧レベルとの差であり、この差がデジタル化されたものである。この差が大きい程、カウント値CNTDnは大きくなる。
ところで、カウンタ1315は、D相でのカウント値CNTDnを求める際に、P相でのカウント値CNTPnを初期値としてカウントを行う。
したがって、カウントの終了時(t7)におけるカウント値CNTnは、次式で示される。
(数3)
CNTn=CNTDn+CNTPn
=(VDATA(n)−VDATA(n−1))+(VRST(n−1)−VRST(n))
=(VDATA(n)−VRST(n))−(VDATA(n−1)−VRST(n−1))
=SPIX(n)−SPIX(n−1) …(3)
CNTn=CNTDn+CNTPn
=(VDATA(n)−VDATA(n−1))+(VRST(n−1)−VRST(n))
=(VDATA(n)−VRST(n))−(VDATA(n−1)−VRST(n−1))
=SPIX(n)−SPIX(n−1) …(3)
(3)式によれば、カウント値CNTnは、m行n列目の画素回路11が出力した電圧信号SPIX(n)と、その隣接するm行(n−1)列目の画素回路11が出力した電圧信号SPIX(n−1)との差分がデジタル化されたものである。
カウンタ1315がアップカウントを終了した後、制御部14は、スイッチSWをオンの状態に切替える。カウンタ1315は、カウント値CNTnをレジスタ132に出力する。レジスタ132は、カウンタ1315から入力されたカウント値CNTnを記憶する。
水平転送回路15は、制御部14の制御に基づいて、レジスタ132に記憶されたカウント値CNPnおよびカウント値CNTnを読み出し、読み出したカウント値CNPnおよびカウント値CNTnを差分信号SDIFとして出力回路16に出力する。
図7の説明においては、P相、D相共に、カウンタ1315は、クロックSCKをアップカウントする場合について説明した。
セレクタ1314は、出力信号COnのレベルと出力信号COn−1のレベルとが異なることを検知した場合に、カウンタ1315をアップカウントまたはダウンカウントのいずれかに、図5に図示する真理値に従って、切り替える。
カウンタ1315は、図6に図示するフローチャートに従って、出力信号COnのレベルが出力信号COn−1のレベルより大きい場合に、クロックCKLをアップカウントまたはダウンカウントする。カウンタ1315は、、出力信号COnのレベルが出力信号COn−1のレベルより小さい場合に、クロックCKLをダウンカウントまたはアップカウントする。
出力回路16を図8に関連付けて説明する。図8は、本発明の実施形態に係る出力回路の構成例を示すブロック図である。
出力回路16は、加算器161およびフリップフロップ(FF)162を有する。
加算器161の第1入力端子CIN1は、水平転送回路15の出力側に接続されている。加算器161の第2入力端子CIN2は、フリップフロップ162の出力端子COに接続されている。
加算器161の出力端子COは、フリップフロップ162の入力端子CINおよびCMOSイメージセンサ1外部の画像処理回路22(図11参照)に接続されている。加算器161のクロック端子CKは、クロック信号線CKLに接続されている。
フリップフロップ162の入力端子CINは、加算器161の出力端子COに接続されている。フリップフロップ162の出力端子COは、加算器161の第2入力端子CIN2に接続されている。フリップフロップ162のクロック端子CKは、クロック信号線CKLに接続されている。
出力回路16には、水平転送回路15から入力されたカウント値CNTnとしての差分信号SDIFに対して、次式で示される処理を施すことで、差分信号SDIFを元の画像信号に復号する。
(4)式によれば、1列目からn列目の画素回路11のカウント値CNTnの総和は、n列目の画素回路11の電圧信号SPIX(n)から1列目の画素回路11の電圧信号SPIX(1)を減算したものである。
(4)式は、次式のように変形することができる。
(5)式によれば、n列目の画素回路11の電圧信号SPIX(n)は、1列目からn列目の画素回路11のカウント値CNTnの総和に1列目の画素回路11の電圧信号SPIX(1)を加算したものである。
次に、具体例を挙げて、出力回路16の動作について説明する。
制御部14は、加算器161のクロック端子CKおよびフリップフロップ162のクロック端子CKに共通のクロックSCKを出力する。加算器161およびフリップフロップ162は、クロックSCKに同期して作動する。
1列目の画素回路11の電圧信号SPIX(1)を基準黒レベルに固定し、この基準黒レベルの値が「1」であるものとする。2列目の画素回路11のカウント値CNTが「10」であるものとする。
加算器161の第1入力端子CIN1には、水平転送回路15から1列目の画素回路11の差分信号SDIF(基準黒レベル)が入力され、差分信号SDIFを出力端子COに出力する。このとき、加算器161の出力端子COには、「1」が出力される。
そして、フリップフロップ162の入力端子CINには、加算器161が出力した差分信号SDIF、すなわち「1」が入力される。
次に、加算器161の第1入力端子CIN1には、水平転送回路15から2列目の画素回路11の差分信号SDIF(カウント値CNT「10」)が入力され、加算器161の第2入力端子CIN2には、フリップフロップ162の出力端子COから差分信号SDIF(基準黒レベル)の「1」が入力される。
加算器161は、第2入力端子CIN2に入力された「1」に、第1入力端子CIN1に入力された「10」を加算し、出力端子COに出力する。このとき、加算器161の出力端子COには、本来の2列目の画素回路11が取得した「11」が出力される。
このように、加算器161は、水平転送回路15から入力された差分信号に、フリップフロップ1332から入力されたカウント値CNTnを加算する。フリップフロップ162は、加算器161が出力した加算値を加算器161に出力する。
これにより、出力回路16は、差分信号SDIから画像信号を復元する。
図9は、本発明の実施形態に係るCMOSイメージセンサの動作例を示す図である。
図9(A)に図示するように、カラム処理回路13および出力回路16の処理は、パイプライン化することができる。具体的には、カラム処理回路13によるA/D変換の処理と出力回路16の処理とが行単位でパイプライン化されている。
図9(B)に図示するように、差分信号SDIFから元の画送信号への復元と、復元した画送信号の外部装置へ出力とが、画素単位でパイプライン化されている。このように、一連の処理をパイプラインかすることで、上述の復元処理の遅延を防止することができる。
図10は、本発明の実施形態に係るカラム処理回路の処理結果の例を示す図である。
図10(A)は、CMOSイメージセンサ1が撮像すべき被写体画像PIXを示す図である。この被写体画像PIXの破線A1−A2間における電圧信号レベルは、図10(B)に図示する電圧信号レベルであったものとする。この電圧信号レベルは、たとえば輝度レベルである。被写体画像PIXの陰影部は、電圧信号レベルが「5」であるものとし、陰影部以外は、電圧信号レベルが「1」であるものとする。
ところで、一般的なCMOSイメージセンサは、被写体画像PIXを撮像した場合、列毎の画素回路から得られた電圧信号にA/D変換を施す。図10(C)は、被写体画像PIXの破線A1−A2間の電圧信号レベルをA/D変換したものである。
このとき、一般的なCMOSイメージセンサのA/D変換部は、電圧信号にA/D変換を施す際に、図10(C)に図示するように、「1」×4+「5」×7+「1」×4=43回のカウントを行う。なお、電圧信号レベルが「5」の場合には、5回のカウントが行われる。図10(D)は、画素数が2倍の場合のカウント数で、そのカウント数は81回である。
一方、本発明のCMOSイメージセンサ1のADC回路131は、図10(E)に図示するように、隣接する画素回路11間の電圧信号SPIXの差分をA/D変換するため、カウント数は、「1」+「5」+「1」=7回である。図10(F)は、画素数が2倍の場合のカウント数で、そのカウント数は、図10(E)の場合と同数の7回である。
このように、本発明のCMOSイメージセンサ1によれば、画素回路11から得られた電圧信号SPIXにA/D変換を施す際に、カウンタ1315がカウントするカウント数を削減することができる。その結果、カラム処理回路13の省電力化を図ることができる。
CMOSイメージセンサ1内部で、画素回路11が電圧信号SPIXを出力する毎に、逐次A/D変換を施すため、A/D変換の処理の時間を短縮することができる。これに加え、回路構成が容易となり、画素配列の狭ピッチ化を図ることができる。
CMOSイメージセンサが多画素化されても、カウンタ1315によるカウント数を増加させることがないという利益を得ることができる。
本発明は、CCD等の撮像素子にも適用することができる。
本発明の撮像素子としてのCMOSイメージセンサ1は、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。以下、CMOSイメージセンサ1を撮像デバイスとして適用させて場合について説明する。
図11は、本発明の実施形態に係るCMOSイメージセンサが適用されるカメラの構成例を示す図である。
カメラ2は、図11に示すように、CMOSイメージセンサ1、このCMOSイメージセンサ1の画素領域(画素部10)に入射光を導く(被写体像を結像する)光学系、およびCMOSイメージセンサ1の画像信号を処理する信号処理部(DSP)22を有する。光学系は、たとえば入射光(像光)を撮像面上に結像させるレンズ21で構成されている。
信号処理部22は、CMOSイメージセンサ1の出力回路16が出力した出力データに対して、カラー補間、γ補正、RGB変換処理、YUV変換処理等の画像処理を施す。
信号処理部22で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。信号処理部22で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
このようなCMOSイメージセンサ1をカメラに搭載することによって、カメラの省電力化を図ることができる。
1…CMOSイメージセンサ、10…画素部、11…画素回路(PIX)、12…行駆動回路、13…カラム処理回路、14…制御部、15…水平転送回路、16…出力回路、1311…比較器、1312…EORゲート、1313…ANDゲート、1314…PDセレクタ、1315…カウンタ(CNT)、161…加算器、162…フリップフロップ(FF)
Claims (7)
- 行列状に配列された複数の画素回路と、
上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部と
を有し、
上記変換部は、
対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する
撮像素子。 - 上記変換部にクロックを供給するクロック供給部と、
上記変換部に参照信号を供給する参照信号供給部とを有し、
上記変換部は、
上記各画素回路の読み出し信号と上記参照信号とを比較し、比較結果信号を出力する複数の比較部と、
上記クロックによりカウント動作を行うカウンタと、
第1の画素回路の読み出し信号と上記参照信号とを比較する第1の比較器の比較結果信号と、当該第1の画素回路とは異なる第2の画素回路の読み出し信号と上記参照信号とを比較する第2の比較器の比較結果信号とが異なる場合に、上記クロックを上記カウンタに入力するクロック監視部とを含み、
上記カウンタのカウント値を用いて上記差分信号をデジタル信号に変換する
請求項1記載の撮像素子。 - 上記カウンタは、
上記第1の比較器の比較結果信号のレベルが上記第2の比較器の比較結果信号のレベルより大きい場合に、上記クロックをアップカウントまたはダウンカウントし、
上記第1の比較器の比較結果信号のレベルが上記第2の比較器の比較結果信号のレベルより小さい場合に、上記クロックをダウンカウントまたはアップカウントする
請求項2記載の撮像素子。 - 上記変換部は、
上記第1の比較器の比較結果信号のレベルと上記第2の比較器の比較結果信号のレベルとが異なることを検知した場合に、上記カウンタをアップカウントまたはダウンカウントのいずれかに切り替える切り替え回路を有する
請求項3記載の撮像素子。 - 上記カウンタのカウント値を画像データに復元する復元回路を有し、
上記カウンタは、
上記画素回路の読み出し順に上記差分信号をデジタル信号に変換し、
上記復元回路は、
上記画素回路の読み出し順に上記カウンタがカウントしたカウント値が入力され、上記対象の画素回路のカウント値が入力される直前までに入力されたカウント値を積算し、当該積算値に当該対象の画素回路のカウント値を加算する
請求項2から4のいずれか1に記載の撮像素子。 - 行列状に配列された複数の画素回路のうち、対象の画素回路からアナログ信号を読み出し、当該対象の画素回路とは異なる画素回路からアナログ信号を読み出すステップと、
上記対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号を取得するステップと、
上記差分信号をデジタル信号に変換するステップと
を有する撮像素子の信号変換方法。 - 撮像素子と、
上記撮像素子の画素領域に対して入射光を導く光学系と、
上記撮像素子が出力した出力信号に信号処理を施す信号処理部と
を有し、
上記撮像素子は、
行列状に配列された複数の画素回路と、
上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部と
を有し、
上記変換部は、
対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する
カメラ。
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