KR20150017956A - 2-스텝 구조 및 차동 멀티 램핑 업/다운 신호를 적용하여 싱글 슬로프 기법으로 구현한 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치들 - Google Patents

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Abstract

이미지 센서의 동작 방법은 복수의 램핑 업/다운 신호들을 생성하는 (a) 단계와, 리셋 구간 동안 픽셀로부터 출력된 픽셀 신호와 상기 복수의 램핑 업/다운 신호들 중의 제1램핑 업/다운 신호를 비교하는 (b) 단계를 포함한다. 상기 방법은 이미지 구간 동안 하나 또는 그 이상의 샘플링 시점에서 상기 픽셀 신호와 상기 제1램핑 업/다운 신호를 비교하는 (c) 단계와, 상기 (c) 단계의 결과에 기초하여 상기 복수의 램핑 업/다운 신호들 중의 제2램핑 업/다운 신호를 출력하는 단계를 더 포함한다.

Description

2-스텝 구조 및 차동 멀티 램핑 업/다운 신호를 적용하여 싱글 슬로프 기법으로 구현한 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치들{IMAGE SENSOR WITH SINGLE-SLOPE SCHEME USING 2-STEP STRUCTURE AND MULTIPLE DIFFERENTIAL RAMPING UP/DOWN SIGNAL, PROCESSING THE SAME, AND IMAGE PROCESSING DEVICE HAVING THE IMAGE SENSOR}
본 발명의 개념에 따른 실시 예는 CMOS 이미지 센서(complementary metal oxide semiconductor image sensor(CIS))에 관한 것으로, 특히 차동 램핑 업/다운 신호들 중 어느 하나를 이용하여 픽셀 신호에 상관 이중 샘플링을 적용하여 전체 아날로그-디지털 변환 시간을 줄여 고속 동작이 가능한 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치들에 관한 것이다.
이미지 센서의 아날로그-디지털 변환 방법으로서, 싱글-슬로프 아날로그 디지털 변환(single-slope analog digital converting) 방법이 널리 사용된다.
상기 방법은 램프(ramp) 신호와 일정한 전압 레벨을 갖는 픽셀(pixel) 신호를 비교하고, 비교 결과에 따라 상기 램프 신호의 전압 레벨과 상기 픽셀 신호의 전압 레벨이 같아지는 시간 또는 시점을 디지털 신호로 변환하는 것이다.
컬럼 병렬(column parallel) 아날로그-디지털 변환 방법에서, 하나의 픽셀 피치(pixel pitch) 내에 하나의 컬럼 아날로그-디지털 변환기가 집적되어야 하기 때문에, 레이아웃(layout) 면적과 소비 전력을 고려할 때, 상기 싱글 슬로프 아날로그 디지털 변환 방법이 널리 사용되고 있다.
최근 이미지 센서의 픽셀의 수가 급격히 증가하면서, 상기 이미지 센서의 고속 동작에 대한 요구가 증가하고 있다.
본 발명의 해결하고자 하는 과제는 2-스텝 구조와 차동 멀티 램핑 업/다운 신호를 적용하여 상관 이중 샘플링(correlated double sampling(CDS))을 수행하고, 수행 결과에 따라 아날로그-디지털 변환 시간을 감소시켜 고속 동작이 가능한 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서의 동작 방법은 복수의 램핑 업/다운 신호들을 생성하는 단계와, 리셋 구간 동안 픽셀로부터 출력된 픽셀 신호와 상기 복수의 램핑 업/다운 신호들 중 제1램핑 업/다운 신호를 비교하는 단계를 포함한다.
상기 이미지 센서의 동작 방법은 이미지 구간 이전에 하나 또는 그 이상의 샘플링 시점에서 상기 픽셀 신호와 상기 제1램핑 업/다운 신호를 비교하는 단계와, 상기 비교의 결과에 기초하여, 상기 복수의 램핑 업/다운 신호들 중 제2램핑 업/다운 신호를 출력하는 단계를 더 포함한다.
상기 복수의 램핑 업/다운 신호들 중 대응되는 두 개는 차동 신호들일 수 있다.
상기 복수의 램핑 업/다운 신호들 중 대응되는 차동 램핑 업/다운 신호들 쌍 각각은 서로 다른 램핑 업/다운 신호 생성기로부터 생성될 수 있다.
본 발명의 실시 예에 따른 이미지 센서는 픽셀 신호를 생성하는 픽셀과, 리셋 구간 동안 복수의 램핑 업/다운 신호들 중 제1램핑 업/다운 신호를 이용하여 상기 픽셀 신호에 대한 CDS를 수행하고, 이미지 구간 동안 상기 복수의 램핑 업/다운 신호들 중 제2램핑 업/다운 신호를 이용하여 상기 픽셀 신호에 대한 CDS를 수행하는 신호 처리 회로를 포함한다.
상기 신호 처리 회로는 상기 복수의 램핑 업/다운 신호들을 생성하는 신호 생성기와, 적어도 하나의 제어 신호에 응답하여 상기 제1램핑 업/다운 신호 또는 상기 제2램핑 업/다운 신호를 출력하는 선택회로와, 적어도 하나의 샘플링 시점에서 상기 픽셀 신호와 상기 제1램핑 업/다운 신호를 비교하고, 비교 결과에 따라 상기 적어도 하나의 제어 신호를 생성하는 비교 회로를 포함한다.
상기 신호 생성기는 각각이 상기 복수의 램핑 업/다운 신호들 중 대응되는 차동 램핑 업/다운 신호들 쌍을 생성하는 복수의 램핑 업/다운 신호 생성기들을 포함한다.
본 발명의 실시 예에 따른 이미지 처리 장치는 상기 이미지 센서와, 상기 이미지 센서의 출력 신호를 처리하는 이미지 신호 프로세서를 포함한다.
본 발명의 실시 예에 따른 휴대용 전자 장치는 상기 이미지 센서와 상기 이미지 센서를 제어하는 애플리케이션 프로세서를 포함한다.
본 발명의 실시 예에 따른 이미지 센서는 2-스텝 구조 및 차동 멀티 램핑 업/다운 신호를 적용하여 상관 이중 샘플링을 수행하고 수행 결과에 따라 전체 아날로그-디지털 변환 시간을 줄일 수 있는 효과가 있다.
이에 따라 상기 이미지 센서는 고속 동작을 수행할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 CMOS 이미지 센서의 구체적인 블록도이다.
도 3은 종래의 신호 처리 회로의 개략적인 블록도이다.
도 4는 도 3에 도시된 종래의 신호 처리 회로의 동작을 설명하기 위한 타이밍 도이다.
도 5는 도 1에 도시된 신호 처리 회로의 일부분을 나타낸다.
도 6은 도 5에 도시된 신호 처리 회로의 일부분에 대한 회로도의 일 실시 예이다.
도 7은 도 6에 도시된 신로 처리 회로의 일부분의 동작을 설명하기 위한 타이밍 도의 일 실시 예이다.
도 8은 도 6에 도시된 일 실시 예의 동작을 설명하기 위한 타이밍 도의 다른 실시 예이다.
도 9는 도 6에 도시된 다른 실시 예의 동작을 설명하기 위한 타이밍 도의 다른 실시 예이다.
도 10은 도 5에 도시된 신호 처리 회로의 일부분에 대한 회로도의 다른 실시 예이다.
도 11은 도 10에 도시된 신호 처리 회로의 일부분의 동작을 설명하기 위한 타이밍 도의 일 실시 예를 나타낸다.
도 12는 도 10에 도시된 신호 처리 회로의 일부분에 대한 타이밍 도의 다른 실시 예를 나타낸다.
도 13은 도 10에 도시된 신호 처리 회로의 일부분에 대한 타이밍 도의 다른 실시 예를 나타낸다.
도 14는 본 발명의 일 실시 예에 따른 CMOS 이미지 센서의 동작 방법을 나타내는 플로우차트이다.
도 15는 도 1에 도시된 CMOS 이미지 센서 구조를 포함하는 이미지 처리 장치의 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 명세서에서 램핑 업/다운 신호(ramping up/down signal)는 도 6 또는 도 10에 도시된 바와 같이 '∧' 형태의 파형 또는 '/'형태의 파형을 갖는 신호로 정의될 수 있다. 또한, 상보(complementary) 램핑 업/다운 신호는 도 6 또는 도 10에 도시된 바와 같이 '∨' 형태의 파형 또는 '＼'형태의 파형을 갖는 신호로 정의될 수 있다.
또한, 코스 비트(coarse bit)는 픽셀 신호와 램핑 업/다운 신호를 서로 비교하고, 비교 결과에 따라 상기 램핑 업/다운 신호 또는 상보 램핑 업/다운 신호를 선택하기 위해 저장 장치, 예컨대 메모리에 저장된 상기 비교 결과에 상응하는 신호를 의미할 수 있다.
도 1은 본 발명의 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 1을 참조하면, 이미지 처리 장치(1000)는 휴대용 전자 장치, 예컨대 디지털 카메라, 이동 전화기, 스마트폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant) 또는 모바일 인터넷 장치(mobile internet device(MID))로 구현될 수 있다.
이미지 처리 장치(1000)는 CMOS 이미지 센서(100), 디스플레이(300), 디지털 신호 프로세서(400), 및 광학 렌즈(600)를 포함한다. 실시 예에 따라, 이미지 처리 장치(1000)는 광학 렌즈(600)를 포함하지 않을 수도 있다.
CMOS 이미지 센서(100)는 광학 렌즈(600)를 통해 입사된 피사체(500)에 대한 이미지 데이터(IDATA)를 생성한다.
CMOS 이미지 센서(100)는 픽셀 어레이(pixel array; 110), 로우 드라이버 (row driver; 120), 신호 처리 회로(signal process circuit; 130), 타이밍 생성기 (timing generator; 180), 제어 레지스터 블록(control register block; 182), 및 버퍼(buffer; 185)를 포함한다.
CMOS 이미지 센서(100)는, 디지털 신호 프로세서(digital signal processor(DSP); 400)의 제어에 따라, 광학 렌즈(600)를 통해 촬영된(또는 입사된) 물체(500)를 감지하고, 감지 결과에 상응하는 이미지 데이터(IDATA)를 생성한다.
DSP(400)는 CMOS 이미지 센서(100)로부터 출력된 이미지 데이터(IDATA)에 상응하는 이미지 신호들을 디스플레이(300)로 출력할 수 있다.
DSP(400)는 카메라 컨트롤러(410), 이미지 신호 프로세서(image signal processor(ISP); 420), 및 인터페이스(interface(I/F); 430)를 포함한다.
카메라 컨트롤러(410)는 제어 레지스터 블록(182)의 동작을 제어한다. 카메라 컨트롤러(410)는 프로토콜, 예컨대 I2C(inter-integrated circuit)를 이용하여 CMOS 이미지 센서(100), 예컨대, 제어 레지스터 블록(182)의 동작을 제어할 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제어 레지스터 블록(182)은 신호 처리 회로(130), 타이밍 생성기(180), 및 버퍼(185)의 동작을 제어할 수 있다.
ISP(420)는 버퍼(185)로부터 출력된 이미지 데이터(IDATA)를 수신하고, 수신된 이미지 데이터(IDATA)를 사람이 보기 좋도록 가공(또는 처리)하고 가공(또는 처리)된 이미지 데이터를 I/F(430)를 통해 디스플레이(300)로 출력한다.
도 1에서는 ISP(420)가 DSP(400) 내부에 위치하는 것으로 도시하였으나, 실시 예에 따라 ISP(420)는 CMOS 이미지 센서(100)의 내부에 위치할 수 있다. 또한 CMOS 이미지 센서(100)와 ISP(420)는 하나의 패키지, 예컨대 MCP(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))로 구현될 수 있다.
도 2는 도 1에 도시된 CMOS 이미지 센서의 구체적인 블록도이다.
도 1과 도 2를 참조하면, 신호 처리 회로(130)는 상관 이중 샘플링 (correlated double sampling(CDS)) 블록(140), 비교기 블록(150), 카운터 블록 (160), 제1메모리 블록(170), 제2메모리 블록(190), 신호 생성기(210), 및 선택기 블록(220)를 포함한다. 여기서, 블록은 회로를 의미한다.
픽셀 어레이(110)는 복수의 픽셀들(710)을 포함한다. 복수의 픽셀들(710) 각각은 광 감지 소자(또는 광전 변환 소자)와 상기 광 감지 소자에 의해 생성된 전하들에 상응하는 픽셀 신호를 출력하는 리드아웃(readout) 회로를 포함한다.
예컨대, 상기 광 감지 소자는 포토다이오드(photodiode), 포토 게이트, 또는 핀드 포토 다이오드(pinned photo diode)로 구현될 수 있다.
로우 드라이버(120)는 복수의 픽셀들(710) 각각의 동작을 제어할 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동할 수 있다. 예컨대, 로우 드라이버(120)는 복수의 행들 중에서 어느 하나의 행에 포함된 복수의 픽셀들을 선택할 수 있는 선택 신호를 생성할 수 있다.
상기 선택 신호에 따라, 상기 복수의 픽셀들 각각으로부터 출력된 픽셀 신호는 신호 처리 회로(130)로 전송된다.
타이밍 생성기(180)는 로우 드라이버(120), CDS 블록(140), 신호 생성기 (210), 카운터 블록(160), 제1메모리 블록(170), 및 제2메모리 블록(190) 중에서 적어도 하나의 동작을 제어하기 위해 적어도 하나의 제어 신호를 생성할 수 있다.
CDS 블록(140)은 복수의 CDS 회로들(141)을 포함한다.
복수의 CDS 회로들(141) 각각은, 선택기 블록(220)으로부터 출력된 램핑 업/다운 신호 또는 상보 램핑 업/다운 신호를 이용하여, 복수의 픽셀들(710) 각각으로부터 출력된 픽셀 신호에 대해 CDS를 수행한다.
이때, 제1CDS 회로(141)는 도 6에 예시적으로 도시된 적어도 하나의 커패시터(C1과 C2)를 이용하여 상기 CDS를 수행할 수 있다.
비교기 블록(150)은 복수의 비교기들(151)을 포함한다.
복수의 비교기들(151) 각각은 대응되는 CDS 출력 신호와 기준 신호를 비교하고 비교 신호를 출력한다.
카운터 블록(160)은 복수의 카운터들(161)을 포함한다.
복수의 카운터들(161) 각각은, 클락 신호(CLK)를 이용하여, 복수의 비교기들 (151) 각각으로부터 출력된 비교 신호의 위상 변화 시간(또는 위상 천이 시간)을 카운트하고 카운트 신호를 출력한다.
제1메모리 블록(170)은 복수의 제1메모리들(171)을 포함한다.
복수의 제1메모리들(171) 각각은 복수의 비교기들(151) 각각으로부터 출력된 비교 신호를 수신하고 저장한다. 복수의 제1메모리들(171) 각각은 플립-플롭(flip-flop)으로 구현될 수 있다.
제2메모리 블록(190)은 복수의 제2메모리들(191)을 포함한다.
복수의 제2메모리들(191) 각각은 복수의 카운터들(161) 각각으로부터 출력된 카운트 신호를 수신하고 저장한다. 예컨대, 이미지 데이터(IDATA)는 복수의 제2메모리들(191) 각각으로부터 출력된 카운트 신호에 대응될 수 있다.
타이밍 생성기(180)로부터 출력된 적어도 하나의 제어 비트(CD)에 응답하여 신호 생성기(210)는 복수의 램핑 업/다운 신호들 및/또는 복수의 상보 램핑 업/다운 신호들을 생성할 수 있다.
선택기 블록(220)은 복수의 선택기들(221)을 포함한다.
복수의 선택기들(221) 각각은, 복수의 제1메모리들(171) 각각으로부터 출력된 적어도 하나의 선택 신호에 응답하여, 복수의 램핑 업/다운 신호들과 복수의 상보 램핑 업/다운 신호들 중에서 어느 하나를 출력할 수 있다.
도 3은 종래의 신호 처리 회로의 개략적인 블록도이다.
종래의 싱글-컬럼 아날로그-디지털 변환을 위한 회로의 경우, CDS회로(141)는 픽셀(710)로부터 출력된 픽셀 신호(Vpix)와 램프 신호 생성기(210P)로부터 출력된 램프 신호(Ramp) 각각을 상관 이중 샘플링(correlated double sampling(CDS))하고, 상관 이중 샘플된 픽셀 신호와 상관 이중 샘플된 램프 신호를 비교하고, 비교 결과에 상응하는 비교 신호(CDSout)를 출력한다.
싱글-엔디드 입력(single-ended input)을 갖는 비교기(151)는 비교 신호 (CDSout)와 기준 신호(Vref)를 비교하고, 비교 결과에 상응하는 비교 신호(Cout)를 출력한다. 상기 기준 신호는 접지 또는 고정된 전압(fixed voltage)일 수 있다.
카운터(161)는, 클락 신호를 이용하여, 비교 신호(Cout)의 레벨이 천이하는 시간 또는 시점을 디지털 신호(Dout)로 변환하고 디지털 신호(Dout)를 출력한다.
도 4는 도 3에 도시된 종래의 신호 처리 회로의 동작을 설명하기 위한 타이밍 도이다.
도 4의 (a)는 종래의 싱글-컬럼 아날로그-디지털 변환에 사용되는 픽셀 신호 (Vpix)와 램프 신호(Ramp)의 파형이다. 도 3의 카운터(161)는 변환 구간(TC) 동안 카운트 동작을 수행한다. VR은 변환 구간(TC) 동안 변하는 램프 신호(Ramp)의 크기를 나타내며, VR은 변환 구간(TC)에 비례할 수 있다.
도 4의 (b)는 종래의 싱글-컬럼 아날로그-디지털 변환에 사용되는 픽셀 신호 (Vpix)와 다운 & 업 램프 신호(Ramp)의 파형이다. 도 4의 (b)의 변환 구간(TC)과 VR은 도 4의 (a)의 변환 구간(TC)과 VR과 동일하다.
본 발명의 기술적 사상은 도 4의 (a)와 도 4의 (b)에 도시된, 변환 구간(Tc)과 VR을 단축시켜 고속으로 아날로그-디지털 변환을 수행하는 CMOS 이미지 센서를 제공하는 것이다.
도 5는 도 1에 도시된 신호 처리 회로의 일부분을 나타낸다.
도 5에서는 설명의 편의를 위해, 하나의 칼럼을 통해 출력된 픽셀 신호 (Vpix)를 처리하는 신호 처리 회로(130)의 일부분(130-1)이 도시된다.
일부분(130-1)은 제1CDS 회로(141), 제1비교기(151), 제1카운터(161), 제1메모리(171), 신호 생성기(210), 및 제1선택기(221)를 포함한다.
도 5에 도시된 구조는 컬럼-병렬 아날로그-디지털 변환 방법을 사용하는 디지털 CDS 방식이다. 도 3과 도 5를 참조하면, 일부분(130-1)은 종래의 싱글-컬럼 아날로그-디지털 변환을 위한 회로에 비해 제1메모리(171), 신호 생성기(210), 및 제1선택기(221)를 더 포함한다.
신호 생성기(210)는 타이밍 생성기(180)로부터 출력된 적어도 하나의 제어 비트에 응답하여 복수의 램핑 업/다운 신호들과 복수의 상보 램핑 업/다운 신호들을 생성한다.
제1선택기(221)는, 제1메모리(171)로부터 출력된 적어도 하나의 선택 신호 (SEL)에 응답하여, 신호 생성기(210)로부터 출력된 복수의 램핑 업/다운 신호들과 복수의 상보 램핑 업/다운 신호들 중에서 어느 하나를 제1CDS 회로(141)로 출력한다.
제1CDS 회로(141)는, 리셋 구간 동안 또는 이미지 구간 동안, 픽셀(710)로부터 출력된 픽셀 신호(Vpix)와 제1선택기(221)의 출력 신호 각각에 대해 CDS를 수행한다.
제1비교기(151)는, 리셋 구간 동안 또는 이미지 구간 동안, 제1CDS 회로 (141)로부터 출력된 CDS된 신호(CDSout)와 기준 신호(Vref)를 비교하고, 비교 결과에 따라 비교 신호(Cout)를 출력한다. 비교 신호(Cout)는 도 12와 도 13에서 설명될 각 비교 신호(Cout1, Cout2, Cout3, 및 Cout4)를 집합적으로 나타낼 수 있다.
도 5에서는 싱글-엔디드 입력을 갖는 비교기(151)가 도시되어 있으나, 비교기(151)는 차동 비교기(differential amplifier)로 대체될 수 있다. 이때, 제1CDS 회로(141)는 차동 CDS된 신호들을 출력하는 CDS 회로로 대체될 수 있다.
제1카운터(161)는 제1비교기(151)로부터 출력된 비교 신호(Cout)의 레벨 천이 시간을 클락 신호(CLK)를 이용하여 카운트하고 카운트 값(Dout)을 출력한다. 카운트 값(Dout)은 디지털 값일 수 있다.
제1메모리(171)는 비교 신호(Cout)를 수신하고 저장한다.
예컨대, 제1선택기(221)로부터 출력된 램핑 업/다운 신호의 레벨이 픽셀 신호(Vpix)의 레벨보다 높을 때 제1메모리(171)는 제1레벨, 예컨대 "1"의 값을 갖는 비교 신호(Cout)를 저장하고, 상기 램핑 업/다운 신호의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮을 때 제1메모리(171)는 제2레벨, 예컨대 "0"의 값을 갖는 비교 신호 (Cout)를 저장한다.
제1메모리(171)에 저장된 값은 선택 신호(SEL)로서 사용될 수 있다.
도 6은 도 5에 도시된 신호 처리 회로의 일부분에 대한 회로도의 일 실시 예이다.
도 5와 도 6을 참조하면, 도 5에 도시된 신호 처리 회로의 일부분(130-1)에 대한 일 실시 예(130-1A)의 신호 생성기(210)의 제1전류 셀(Cerrent Cell 1)는 전류 원(current source; 212), 트랜지스터 쌍(214와 216), D-플립 플롭(217), 및 복수의 저항들(218과 219)을 포함한다. 예컨대, 신호 생성기(210)는 전류 조정 디지털-아날로그 변환기 어레이 (current steering digital-to-analog converter array)로 구현될 수 있다.
전류 원(212)은 신호 생성기(210)의 바이어스(bias) 전류를 공급한다.
D-플립 플롭(217)은, 클락 신호(CLK)에 응답하여, 타이밍 생성기(180)로부터 출력된 제어 비트를 래치한다.
트랜지스터 쌍(214와 216)은 D-플립 플롭(217)으로부터 출력된 상보적인 신호들(Q와 /Q)에 응답하여 동작한다.
즉, 신호 생성기(210)는, 타이밍 생성기(180)로부터 출력된 제어 비트에 응답하여, 제1램핑 업/다운 신호(RUDR1)와 제2램핑 업/다운 신호(RUDR2)를 생성한다.
예컨대, 제1램핑 업/다운 신호(RUDR1)는 '∧' 형태의 파형 또는 '/' 형태의 파형을 출력하고, 제2램핑 업/다운 신호(RUDR2)는 '∨' 형태의 파형 또는 '＼' 형태의 파형을 출력한다. 이때, 제1램핑 업/다운 신호(RUDR1)와 제2램핑 업/다운 신호(RUDR2)는 상보적인 신호들(complementary signals) 또는 차동 신호들 (differential signals)일 수 있다.
복수의 저항들(218과 219) 각각의 저항 값(R1과 R2)은 서로 동일하게 설계될 수도 있고 서로 다르게 설계될 수 있다. 예컨대, 복수의 저항들(218과 219) 각각은 가변 저항으로 설계될 수 있다.
신호 생성기(210)는 제1전류 셀(Cerrent Cell 1)과 동일한 구조는 갖는 적어도 하나의 전류 셀을 더 포함할 수 있다. 각 전류 셀의 제1출력 단자는 서로 접속되고 상기 각 전류 셀의 제2출력 단자는 서로 접속될 수 있다.
제1선택기(221)는, 제1메모리(171)로부터 출력된 선택 신호(SEL)에 응답하여, 제1램핑 업/다운 신호(RUDR1) 또는 제2램핑 업/다운 신호(RUDR2)를 출력 램핑 업/다운 신호(ORUD1)로서 출력할 수 있다.
예컨대, 선택 신호(SEL)가 1-비트일 때, 제2레벨을 갖는 선택 신호(SEL)에 응답하여 제1램핑 업/다운 신호(RUDR1)를 출력하고 제1레벨을 갖는 선택 신호(SEL)에 응답하여 제2램핑 업/다운 신호(RUDR2)를 출력할 수 있다.
제1커패시터(C1)는 픽셀(710)로부터 출력된 픽셀 신호(Vpix)를 AC 커플링 (coupling)을 통해 레벨-시프트(level-shift)하고 동시에 제1CDS 회로(141)의 오프셋(offset)을 샘플링할 수 있다.
제2커패시터(C2)는 제1선택기(221)로부터 출력된 출력 램핑 업/다운 신호 (ORUD1)를 AC 커플링을 통해 레벨-시프트하고 동시에 제1CDS 회로(141)의 오프셋 샘플링할 수 있다.
예컨대, 제1커패시터(C1)는 CDS된 픽셀 신호와 제1CDS 회로(141)의 입력 공통-모드 전압(input common-mode voltage)의 차이와 제1CDS 회로(141)의 오프셋 전압을 저장하고, 제2커패시터(C2)는 CDS된 출력 램핑 업/다운 신호(ORUD1)와 제1CDS 회로(141)의 입력 공통 모드 전압의 차이와 제1CDS 회로(141)의 오프셋 전압을 저장한다.
제1비교기(151)는 이미지 구간에 앞서 M(M은 자연수)회 비교 동작을 수행하고 비교 신호(Cout)를 출력할 수 있다.
M=1인 경우가 도 6부터 도 9를 참조하여 설명된다.
이미지 구간(SC)에 앞서, 제1CDS 회로(141)의 증폭기(147)는 CDS된 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하고 비교 결과에 따른 출력 신호(CDSout)를 출력한다. 제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호 (Vref)를 1회 비교하고 비교 결과에 상응하는 1-비트 코스 비트(coarse bit)를 비교 신호(Cout)로서 출력한다.
상기 코스 비트는 제1메모리(171)에 선택 신호(SEL)로서 저장되는 동시에 제1카운터(161)로 출력된다.
제1CDS 회로(141)는 제1커패시터(C1), 제2커패시터(C2), 제1스위치(143), 제2스위치(145), 및 증폭기(147)를 포함한다. 각 스위치(143과 145)는 각 스위칭 신호(S1과 S2)에 응답하여 스위치된다.
제1CDS 회로(141)는 제1커패시터(C1)에 의해 CDS된 픽셀 신호와 제2커패시터(C2)에 의해 CDS된 출력 램핑 업/다운 신호의 차이를 증폭하고 증폭 신호를 출력한다.
제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 비교하고 비교 신호(Cout)를 출력한다.
이미지 구간(SC) 동안, 제1CDS 회로(141)는 제1커패시터(C1)에 의해 CDS된 픽셀 신호와 제2커패시터(C2)에 의해 CDS된 램핑 업/다운 신호의 차이를 증폭하여 출력한다.
제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 비교하고 비교 결과에 따라 비교 신호(Cout)를 출력한다.
비교 결과, 제2램핑 업/다운 신호(RUDR2)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높을 때 "1"의 값을 갖는 비교 신호(Cout)가 제1메모리(171)에 저장되고, 제2램핑 업/다운 신호(RUDR2)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮을 때 "0"의 값을 갖는 비교 신호(Cout)가 제1메모리(171)에 저장된다.
제1선택기(221)는 제1메모리(171)에 저장된 값, 예컨대 0 또는 1에 따라 제1램핑 업/다운 신호(RUDR1) 또는 제2램핑 업/다운 신호(RUDR2)를 출력한다.
도 7은 도 6에 도시된 신호 처리 회로의 일부분의 동작을 설명하기 위한 타이밍 도의 일 실시 예이다.
도 7의 (a)는 램핑 업/다운 신호가 "/" 또는 "＼" 형태일 때의 신호 처리 회로의 일부분(130-1A)의 동작을 설명하기 위한 타이밍도이고, 도 7의 (b)는 램핑 업/다운 신호가 "∧" 또는 "∨" 형태 일 때의 신호 처리 회로의 일부분(130-1A)의 동작을 설명하기 위한 타이밍도이다.
도 7의 (a)는 초기에 제1선택기(221)로부터 제2램핑 업/다운 신호(RUDR2)가 출력 램핑 업/다운 신호(ORDU1)로서 출력되고, 제1시점(t1)에서 출력 램핑 업/다운 신호(ORUD1)가 픽셀 신호보다 높으므로 제1비교기(151)는 "1"의 값을 갖는 비교 신호(Cout)를 출력한다. 즉, 제2시점(t2)에서, 제1선택기(221)는 출력 램핑 업/다운 신호로서 제2램핑 업/다운 신호(RUDR2)를 계속 출력한다.
도 4의 (a)와 도 7의 (a)를 비교할 때, 변환구간(TC_A) 동안 제1선택기(221)는 제2램핑 업/다운 신호(RUDR2)를 출력하므로, VR은 0.5 VR로 감소한다. 이에 따라, 도 7의 (a)의 변환 구간(TC_A)은 도 4의 (a)의 변환 구간(TC)의 절반으로 된다.
제1비교기(151)는, 제1시점(t1)에서, 출력 램핑 업/다운 신호(ORUD1)와 픽셀 신호(Vpix)의 비교 결과(CDSout)와 기준 신호(Vref)를 비교하고, 비교 결과에 따라 램핑 업/다운 신호를 선택하기 위한 비교 신호(Cout)를 출력하고 이미지 구간 동안 변환을 수행한다.
도 7의 (b)는 초기에 제1선택기(221)로부터 제2램핑 업/다운 신호(RUDR2)가 출력 램핑 업/다운 신호(ORUD1)로서 출력되고, 제1시점(t1)에서 출력 램핑 업/다운 신호(ORUD1=RUDR2)가 픽셀 신호보다 낮으므로 제1비교기(151)는 "0"의 값을 갖는 비교신호(Cout)를 출력한다. 즉, 제2시점(t2)에서, 제1선택기(221)는 출력 램핑 업/다운 신호(ORUD1)로서 제1램핑 업/다운 신호(RUDR1)를 출력한다.
도 4의 (b)와 도 7의 (b)를 비교할 때, 변환구간(TC_A) 동안 제1선택기(221)는 제1램핑 업/다운 신호(RUDR1)를 출력하므로, VR은 0.5 VR로 감소한다. 이에 따라, 도 7의 (b)의 변환 구간(TC_A)은 도 4의 (b)의 변환 구간(TC)의 절반으로 된다.
제1비교기(151)는, 제1시점(t1)에서, 출력 램핑 업/다운 신호(ORUD1)와 픽셀 신호(Vpix)의 비교 결과(CDSout)와 기준 신호(Vref)를 비교하고, 비교 결과에 따라 램핑 업/다운 신호를 선택하기 위한 비교 신호(Cout)를 출력하고 이미지 구간 동안 변환을 수행한다.
도 8은 도 6에 도시된 일 실시 예의 동작을 설명하기 위한 타이밍 도의 다른 실시 예이다.
도 6과 도 8을 참조하면, 리셋 구간(RC) 동안, 제1선택기(221)는 제2램핑 업/다운 신호(RUDR2)를 출력 램핑 업/다운 신호(ORUD1)로서 제1CDS 회로(141)로 출력한다고 가정한다.
이미지 구간(SC)에 앞서, 제1CDS 회로(141)의 증폭기(147)는 CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 서로 비교하고 비교 결과에 따라 출력 신호를 출력하고, 제1비교기(151)는 제1CDS 회로(141)의 상기 출력 신호와 기준 신호 (Vref)를 1회 비교하고 비교 결과에 상응하는 1-비트 코스 비트(coarse bit)를 비교 신호(Cout1)로서 출력한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높은 구간(t1~t2) 동안, 비교 신호(Cout1)는 제1레벨, 즉, 하이(high) 레벨을 유지한다.
도 5의 제1카운터(161)는, 제1시점(t1)으로부터 제2시점(t2)까지, 클락 신호 (CLK)를 카운트하고 카운트 값(Dout=DoutCO0=DoutRST0)을 출력한다. 제2시점(t2)에서 비교 신호(Cout1)는 하이-투-로우(high-to-low) 천이(transition)한다.
리셋 구간(RC)이 끝나면, 출력 램핑 업/다운 신호(ORUD1)는 제1시점(t1)과 같은 제1레벨로 초기화되고, 비교기 출력(Cout1)은 다시 하이(high) 레벨로 된다. 리셋 구간(RC)이 끝나고 픽셀 신호(Vpix)가 세틀링(settling)되는 동안, 출력 램핑 업/다운 신호(ORUD1)는 센터 레벨(center level)로 세틀링된다.
이미지 구간(SC)에 앞서, 제1CDS회로(141)는, 픽셀 신호(Vpix)의 세틀링이 끝나는 시점(t5)에서, CDS된 픽셀 신호와 CDS된 출력 램핑 업/다운 신호를 비교하고 비교 결과에 따른 출력 신호(CDSout)를 출력한다.
제1비교기(151)는 제1CDS회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 1회 비교하고 비교 결과에 상응하는 1-비트 코스 비트를 비교 신호(Cout1)로서 출력한다.
도 8에서 픽셀 신호(Vpix)가 A-레벨인 경우, 제5시점(t5)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮으므로, 비교 신호 (Cout1), 즉 선택 신호(SEL0)는 "0"이다.
선택 신호(SEL0)가 "0"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호 (ORUD1)로서 제1램핑 업/다운 신호(RUDR1)를 출력하고, 제1CDS회로(141)는 이미지 구간(SC) 동안 출력 램핑 업/다운 신호(RUDR1)와 다크 레벨(dark level) 영역에 속한 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과(CDSout)와 기준 신호(Vref)를 비교하여 비교 신호(Cout1)를 출력한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮은 구간(t6~t8) 동안, 비교 신호(Cout1)는 로우(low) 레벨을 유지한다. 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높아지는 제8시점(t8)에서, 비교 신호(Cout1)는 로우-투-하이(low-to-high) 천이 된다.
제1카운터(161)는 비교 신호(Cout1)의 레벨 천이에 기초하여 구간(t6~t8) 사이에서 클럭 신호(CLK)를 카운트하여 카운트 값(Dout=DoutCO0=DoutSIG0)을 출력한다.
카운트 값(DoutCO0)은 이미지 구간(SC)에서의 카운트 값(DoutSIG0)으로부터 리셋 구간(RC)에서의 카운트 값(DoutRST0)을 뺀 값과 디지털 오프셋(offset)의 합에 대응된다. 디지털 오프셋(offset)은 센터 레벨에서 비교 동작이 수행될 때 생성된 디지털 오프셋(offset)을 의미한다.
도 8의 픽셀 신호(Vpix)가 B-레벨인 경우, 제5시점(t5)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높으므로, 비교 신호 (Cout2), 즉 선택 신호(SEL1)는 "1"이다.
따라서, 선택 신호(SEL1)는 "1"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호(ORUD1)로서 제2램핑 업/다운 신호(RUDR2)를 출력하고, 제1CDS회로(141)는 이미지 구간(SC) 동안 출력 램핑 업/다운 신호(RUDR2)와 브라이트 레벨(bright level) 영역에 속한 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다.
제1비교기(151)는 비교 결과(CDSout)와 기준 신호(Vref)를 비교하여 비교 신호(Cout2)를 출력한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높은 구간(t6~t8) 동안, 비교 신호(Cout2)는 제1레벨, 즉, 하이(high) 레벨을 유지한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮아지는 제7시점(t7)에서, 비교 신호(Cout2)는 하이-투-로우(high-to-low) 천이 된다.
제1카운터(161)는 비교 신호(Cout2)의 레벨 천이에 기초하여 구간(t6~t7) 사이에서 클럭 신호(CLK)를 카운트하고 카운트 값(Dout=DoutCO1=DoutSIG1)을 출력한다.
카운트 값(DoutCO1)은 이미지 구간(SC)에서의 카운트 값(DoutSIG1)으로부터 리셋 구간(RC)에서의 카운트 값(DoutRST1)을 뺀 값과 디지털 오프셋(offset)의 합에 대응된다. 디지털 오프셋(offset)은 센터 레벨에서 비교 동작이 수행될 때 생성된 디지털 오프셋(offset)을 의미한다.
도 8의 픽셀 신호(Vpix)가 B-레벨인 경우, 선택기(221)는, 리셋 구간(RC)과 이미지 구간(SC) 모두에서, 제2램핑 업/다운 신호(RUDR2)를 출력하므로 제1비교기(151)의 출력 신호(Cout=Cout2)가 두 구간(RC와 SC)에서 하이-투-로우(high-to-low) 천이한다. 따라서, 제1CDS 회로(141)의 지연과 제1비교기(151)의 지연이 서로 상쇄되어 정확한 결과가 얻어질 수 있다.
도 8의 픽셀 신호(Vpix)가 A-레벨인 경우, 선택기(221)는 리셋 구간(RC)에서 제2램핑 업/다운 신호(RUDR2)를 출력하고 이미지 구간(SC)에서 제1램핑 업/다운 신호(RUDR1)를 출력한다.
따라서, 제1비교기(151)의 출력 신호(Cout1)는 리셋 구간(RC)에서 하이-투-로우(high-to-low) 천이되고 이미지 구간(SC)에는 로우-투-하이(low-to-high) 천이된다. 따라서, 제1CDS 회로(141)의 지연과 제1비교기(151)의 지연이 서로 다르므로 부정확한 결과가 얻어질 수 있다.
도 9는 도 6에 도시된 일 실시 예의 동작을 설명하기 위한 타이밍 도의 다른 실시 예다.
도 9는 멀티플-샘플링(multiple-sampling(MS)) 방식(이하 MS 방식이라 함)을 적용한 일 실시 예이다.
MS 방식은 리셋 구간(RC)과 이미지 구간(SC)에서, 램핑 업/다운 신호는 업 동작과 다운 동작 각각 한 번씩 일어난다.
도 6과 도 9를 참조하면, 리셋 구간(RC) 동안, 제1선택기(221)는 제2램핑 업/다운 신호(RUDR2)를 출력 램핑 업/다운 신호(ORUD1)로서 제1CDS 회로(141)로 출력한다고 가정한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높은 구간(t1~t2) 동안, 비교 신호(Cout1)는 제1레벨, 즉, 하이(high) 레벨을 유지하고, 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮아지는 제2시점(t2)에서, 비교 신호(Cout1)는 하이-투-로우 천이 된다.
비교 신호(Cout1)는 제2레벨, 즉, 로우(low) 레벨을 유지하고, 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높아지는 제4시점(t4)에서, 비교 신호(Cout1)는 로우-투-하이 천이 된다.
제1카운터(161)는 리셋 구간(RC) 중에서 비교 신호(Cout1)의 첫 번째 천이가 일어나는 구간(t1~t2) 동안 카운트 동작을 하고, 램핑 업/다운 신호의 방향이 바뀌는 시점(t3)부터 비교 신호(Cout1)의 두 번째 천이가 일어나는 시점(t4)까지 카운트 동작을 수행한다.
리셋 구간(RC)이 끝나면, 출력 램핑 업/다운 신호(ORUD1)는 제1시점(t1)과 같은 제1레벨로 초기화되고 제1비교기(151)의 출력(Cout1)은 다시 제1레벨 즉, 하이(high) 레벨이 된다.
리셋 구간(RC)이 끝나고 픽셀 신호(Vpix)의 세틀링이 일어나는 동안, 출력 램핑 업/다운 신호(ORUD1)는 센터 레벨로 세틀링된다. 픽셀 신호(Vpix)의 세틀링이 수행되는 동안, 제1램핑 업/다운 신호(RUDR1)의 세틀링이 동시에 수행될 수 있다.
이미지 구간(SC)에 앞서, 제1CDS회로(141)는, 픽셀 신호(Vpix)의 세틀링이 끝나는 시점(t7)에서, CDS된 픽셀 신호와 CDS된 출력 램핑 업/다운 신호를 비교하고 비교 결과에 따라 출력 신호(CDSout)를 출력한다.
제1비교기(151)는 제1CDS회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 1회 비교하고 비교 결과에 상응하는 1-비트 코스 비트를 비교 신호(Cout1)로서 출력한다.
도 9의 픽셀 신호(Vpix)가 A-레벨인 경우, 제7시점(t7)에서, 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮으므로, 비교 신호 (Cout1), 즉 선택 신호(SEL0)는 "0"이다.
선택 신호(SEL0)가 "0"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호 (ORUD1)로서 제1램핑 업/다운 신호(RUDR1)를 출력한다.
제1CDS회로(141)는, 이미지 구간(SC) 동안, 출력 램핑 업/다운 신호(RUDR1)와 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과(CDSout)와 기준 신호(Vref)를 비교하여 비교 신호(Cout1)를 출력한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮은 구간(t8~t10) 동안, 비교 신호(Cout1)는 로우(low) 레벨을 유지하고, 제10시점 (t10)에서 비교 신호(Cout1)는 로우-투-하이(low-to-high) 천이 된다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높은구간(t10~t12) 동안, 비교 신호(Cout1)는 제1레벨, 즉, 하이(high) 레벨을 유지하고, 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높아지는 제12시점(t12)에서, 비교 신호(Cout1)는 하이-투-로우 천이 된다.
제1카운터(161)는 제8시점(t8)부터 첫 번째 천이가 일어나는 제10지점(t10)까지 카운트 동작을 하고, 램핑 업/다운 신호의 방향이 바뀌는 시점(t11)부터 두 번째 천이가 일어나는 시점(t12)까지 카운트 동작을 수행한다.
도 9의 픽셀 신호(Vpix)가 B-레벨인 경우, 제7시점(t7)에서, 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높으므로, 비교 신호 (Cout2), 즉 선택 신호(SEL1)는 "1"이다.
선택 신호(SEL1)가 "1"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호 (ORUD1)로서 제2램핑 업/다운 신호(RUDR2)를 출력한다.
제1CDS회로(141)는, 이미지 구간(SC) 동안, CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하고 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과(CDSout)와 기준 신호(Vref)를 비교하고 비교 신호(Cout2)를 출력한다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높은 구간(t8~t9) 동안, 비교 신호(Cout2)는 제1레벨, 즉, 하이(high) 레벨을 유지하고, 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호의 레벨보다 낮아지는 제9시점 (t9)에서 비교 신호(Cout2)는 하이-투-로우 천이 된다.
출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮은 구간(t9~t13) 동안, 비교 신호(Cout2)는 로우(low) 레벨을 유지한다. 출력 램핑 업/다운 신호의 레벨이 픽셀 신호의 레벨보다 높아지는 제13시점(t13)에서, 비교 신호(Cout2)는 하이-투-로우 천이 된다.
제1카운터(161)는 제8시점(t8)부터 첫 번째 천이가 일어나는 제9지점(t9)까지 카운트 동작을 하고, 램핑 업/다운 신호의 방향이 바뀌는 시점(t11)부터 두 번째 천이가 일어나는 시점(t13)까지 카운트 동작을 수행한다.
제1카운터(161)의 출력 신호(DoutCO0), 즉 각 카운트 값(DoutRST01, DoutRST02, DoutRST11, 및 DoutRST12)은 비교 신호(Cout1)와 클락 신호(CLK)에 기초하여 계산될 수 있다. 또한, 제1카운터(161)의 출력 신호(DoutCO1), 즉 각 카운트 값(DoutSIG01, DoutSIG02, DoutSIGT11, 및 DoutSIG2)은 비교 신호(Cout2)와 클락 신호(CLK)에 기초하여 계산될 수 있다.
제1카운터(161)의 출력 신호(DoutCO0 또는 DoutCO1)는 센터 레벨을 비교하는 비교 동작 시에 발생하는 디지털 오프셋을 포함할 수 있다.
도 10은 도 5에 도시된 신호 처리 회로의 일부분에 대한 회로도의 다른 실시 예이다.
도 10은 도 5에 도시된 신호 처리 회로의 일부분의 코스 비트의 수를 2비트로 확장한 경우를 나타낸다. 실시 예에 따라 상기 코스 비트는 3비트 이상으로 확장이 가능하다.
도 6과 도 10을 참조하면, 도 5에 도시된 신호 처리 회로의 일부분(130-1)에 대한 다른 실시 예(130-1B)에 따른 신호 생성기(210)는 두 개 그룹의 단위 신호 생성기들(211과 231)을 포함한다.
도 10의 제1그룹 단위 신호 생성기(211)의 구조와 동작은 도 6의 신호 생성기(210)의 구조와 실질적으로 동일하다. 두 개 그룹의 단위 신호 생성기들(211과 231) 각각의 구조와 동작은 실질적으로 동일하다.
신호 생성기(210)는, 타이밍 생성기(180)로부터 출력된 제어 비트들에 응답하여, 제1램핑 업/다운 신호(RUDR1), 제2램핑 업/다운 신호(RUDR2), 제3램핑 업/다운 신호(RUDR3), 및 제4램핑 업/다운 신호(RUDR4)를 생성한다.
도 10에 도시된 바와 같이, 제1램핑 업/다운 신호(RUDR1)는 '∧' 또는 '/' 형태의 파형을 갖고, 제2램핑 업/다운 신호(RUDR2)는 '∨' 또는 '＼'형태의 파형을 갖는다.
또한, 제3램핑 업/다운 신호(RUDR3)는 '∧' 또는 '/' 형태의 파형을 갖고, 제4램핑 업/다운 신호(RUDR4)는 '∨' 또는 '＼'형태의 파형을 갖는다.
이때, 제1램핑 업/다운 신호(RUDR1)와 제2램핑 업/다운 신호(RUDR2)는 상보적인 신호들 또는 차동 신호들일 수 있다. 제3램핑 업/다운 신호(RUDR3)와 제4램핑 업/다운 신호(RUDR4)는 상보적인 신호들 또는 차동 신호들일 수 있다.
실시 예에 따라, 제1램핑 업/다운 신호(RUDR1)와 제3램핑 업/다운 신호 (RUDR3)는 서로 동일한 신호 또는 서로 다른 신호일 수 있다. 제2램핑 업/다운 신호(RUDR2)와 제4램핑 업/다운 신호(RUDR4)는 서로 동일한 신호 또는 서로 다른 신호일 수 있다.
제1선택기(221)는, 복수의 비트들을 갖는 선택 신호(SEL)에 응답하여, 제1램핑 업/다운 신호(RUDR1), 제2램핑 업/다운 신호(RUDR2), 제3램핑 업/다운 신호 (RUDR3), 또는 제4램핑 업/다운 신호(RUDR4)를 출력 램핑 업/다운 신호(ORUD1)로서 출력할 수 있다.
예컨대, 2-비트 선택 신호(SEL)가 "00"일 때 제1선택기(221)는 제1램핑 업/다운 신호(RUDR1)를 출력하고, 선택신호(SEL)가 "11"일 때 제1선택기(221)는 제4램핑 업/다운 신호(RUDR4)를 출력할 수 있다.
또한, 2-비트 선택 신호(SEL)가 "01"일 때 제1선택기(221)는 제2램핑 업/다운 신호(RUDR2)를 출력하고, 선택신호(SEL)가 "10"일 때 제1선택기(221)는 제3램핑 업/다운 신호(RUDR3)를 출력할 수 있다.
2-비트 코스 비트는 제1메모리(171)에 선택 신호들(SEL)로서 저장되고 동시에 카운터(161)로 출력될 수도 있다.
도 11은 도 10에 도시된 신호 처리 회로의 일부분의 동작을 설명하기 위한 타이밍도의 일 실시 예를 나타낸다.
제1비교기(151)는 이미지 구간에 앞서 M(M은 자연수)회 비교 동작을 수행하고 비교 신호(Cout)를 출력할 수 있다.
M=2인 경우가 도 10부터 도 13을 참조하여 설명된다.
이미지 구간(SC)에 앞서, 제1시점(t1)과 제2시점(t2) 각각에서, 제1CDS 회로 (141)의 증폭기(147)는 CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하고 비교 결과에 따라 출력 신호(CDSout)를 출력한다.
제1비교기(151)는, 제1시점(t1)과 제2시점(t2)에서, 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 2회 비교하고 비교 결과들에 상응하는 2-비트 코스 비트를 비교 신호(Cout)로서 출력한다.
제1선택기(221)는, 제1메모리(171)에 저장된 값들에 따라, 제1램핑 업/다운 신호(RUDR1), 제2램핑 업/다운 신호(RUDR2), 제3램핑 업/다운 신호(RUDR3), 또는 제4램핑 업/다운 신호(RUDR4)를 출력할 수 있다.
상기 2-비트 코스 비트는 제1메모리(171)에 선택 신호(SEL)로서 저장되는 동시에 제1카운터(161)로 출력될 수 있다.
도 12는 도 10에 도시된 신호 처리 회로의 일부분에 대한 타이밍도의 다른 실시 예를 나타낸다.
도 12에는 MS 방식의 램핑 업/다운 신호와 제1비교기(151)의 출력 신호들 (Cout1과 Cout4)과 선택 신호들(SEL00과 SEL11)이 도시된다.
리셋 구간(RC) 동안, 제1선택기(221)는 제4램핑 업/다운 신호(RUDR4)를 출력 램핑 업/다운 신호(ORUD1)로서 출력한다고 가정한다.
이미지 구간(SC)에 앞서, 제1CDS 회로(141)의 증폭기(147)는 CDS된 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하고 비교 결과에 따라 출력 신호(CDSout)를 출력한다.
제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 1회 비교하고, 비교 결과에 상응하는 비교 신호(Cout1)를 출력한다.
첫 번째 코스 비트가 "0"인 경우, 픽셀 신호의 레벨이 다크 레벨(Dark Level) 범위 내에 있으므로 출력 램핑 업/다운 신호(ORUD1)는 VR의 1/4 레벨로 세틀링되고, 첫 번째 코스 비트가 "1"인 경우, 픽셀 신호의 레벨이 브라이트 레벨 (Bright level) 범위 내에 있으므로 출력 램핑 업/다운 신호(ORUD1)는 VR의 3/4 레벨로 세틀링된다.
첫 번째 코스 비트의 결과에 따라, 출력 램핑 업/다운 신호(ORUD1)의 세틀링이 끝나면, 제1CDS회로(141)는 픽셀 신호(Vpix)와 출력 램핑 업/다운 신호(ORUD1)를 다시 비교하고 비교 결과(CDSout)를 출력하고, 제1비교기(151)는 제1CDS회로의 출력 신호(CDSout)와 기준 신호(Vref)를 1회 비교하고 비교 결과(Cout1)를 메모리 (171)에 저장한다.
도 12의 픽셀 신호(Vpix)가 A-레벨인 경우, 제1시점(t1)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮으므로, 비교 신호 (Cout1), 즉 선택 신호(SEL)는 "0"이다.
선택 신호(SEL)가 "0"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호 (ORUD1)로서 1/4 지점으로 세틀링되는 제1램핑 업/다운 신호(RUDR1)를 선택한다.
제2시점(t2)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호보다 낮으므로, 선택 신호(SEL)는 "00"으로 결정된다. 즉, 제1선택기(221)는 제1램핑 업/다운 신호 (RUDR1)를 최종 선택한다.
제1CDS회로(141)는, 이미지 구간(SC) 동안, CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과(CDSout)과 기준 신호(Vref)를 비교하여 비교 신호(Cout1)를 출력한다.
도 12의 픽셀 신호(Vpix)가 D-레벨인 경우, 제1시점(t1)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높으므로, 비교 신호 (Cout4), 즉 선택 신호(SEL)는 "1"이다.
선택 신호(SEL)가 "1"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호로서 3/4 지점으로 세틀링되는 제4램핑 업/다운 신호(RUDR4)를 선택한다.
제2시점(t2)에서도 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호보다 높으므로, 선택 신호(SEL)가 "11"로 결정된다. 즉, 제1선택기(221)는 제4램핑 업/다운 신호(RUDR4)를 최종 선택한다.
제1CDS회로(141)는, 이미지 구간(SC) 동안, 출력 램핑 업/다운 신호와 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과 (CDSout)과 기준 신호(Vref)를 비교하여 비교 신호(Cout4)를 출력한다.
도 4와 도 12를 참조하면, 도 12의 변환 구간(Tc_B)은 도 4의 변환 구간(TC)의 1/4로 감소하고, 도 12의 VR은 도 4의 VR의 1/4로 감소한다. 따라서 아날로그-디지털 변환 속도는 향상될 수 있다.
도 13은 도 10에 도시된 신호 처리 회로의 일부분에 대한 타이밍도의 다른 실시 예를 나타낸다.
도 13에는 MS 방식의 램핑 업/다운 신호와 제1비교기(151)의 출력 신호들 (Cout2와 Cout3)과 선택 신호(SEL01과 SEL10)가 도시된다.
리셋 구간(RC) 동안, 제1선택기(221)는 제2램핑 업/다운 신호(RUDR2)를 출력 램핑 업/다운 신호(ORUD1)로서 출력한다고 가정한다.
이미지 구간(SC)에 앞서, 제1CDS 회로(141)의 증폭기(147)는 CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하고 비교 결과에 따른 출력 신호 (CDSout)를 출력한다.
제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 1회 비교하고 비교 결과에 상응하는 비교 신호(Cout2)를 출력한다.
첫 번째 코스 비트가 "0"인 경우, 픽셀 신호의 레벨이 다크 레벨(dark level) 범위 내이므로 출력 램핑 업/다운 신호(ORUD1)는 VR의 1/4 레벨로 세틀링되고, 첫 번째 코스 비트가 "1"인 경우, 픽셀 신호의 레벨이 브라이트 레벨(bright level)의 범위 내이므로 출력 램핑 업/다운 신호(ORUD1)는 VR의 3/4 레벨로 세틀링된다.
첫 번째 코스 비트의 결과에 따라 출력 램핑 업/다운 신호(ORUD1)의 세틀링이 끝나면, 제1CDS회로(141)는 픽셀 신호(Vpix)와 출력 램핑 업/다운 신호(ORUD1)를 다시 비교하고 비교 결과(CDSout)를 출력하고, 제1비교기(151)는 제1CDS회로 (141)의 출력 신호(CDSout)와 기준 신호(Vref)를 1회 비교하고 비교 결과(Cout)를 메모리(171)에 저장한다.
도 13의 픽셀 신호(Vpix)가 B-레벨인 경우, 제1시점(t1)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 낮으므로, 비교 신호 (Cout2), 즉 선택 신호(SEL)는 "0"이다.
선택 신호(SEL)가 "0"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호로서 VR의 1/4 레벨로 세틀링되는 제1램핑 업/다운 신호(RUDR2)를 선택한다.
제2시점(t2)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호보다 높으므로, 선택 신호(SEL)가 "01"으로 결정된다. 즉, 제1선택기(221)는 제2램핑 업/다운 신호(RUDR2)를 최종 출력한다.
제1CDS회로(141)는, 이미지 구간(SC) 동안, CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과(CDSout)와 기준 신호(Vref)를 비교하여 비교 신호(Cout2)를 출력한다.
도 13의 픽셀 신호(Vpix)가 C-레벨인 경우, 제1시점(t1)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호(Vpix)의 레벨보다 높으므로, 비교 신호 (Cout3), 즉 선택 신호(SEL)는 "1"이다.
선택 신호(SEL)가 "1"일 때, 제1선택기(221)는 출력 램핑 업/다운 신호로서 VR의 1/4 레벨로 세틀링되는 제3 램핑 업/다운 신호(RUDR3)를 출력한다.
제2시점(t2)에서 출력 램핑 업/다운 신호(ORUD1)의 레벨이 픽셀 신호보다 낮으므로, 선택 신호(SEL)는 "10"으로 결정된다. 즉, 제1선택기(221)는 제3램핑 업/다운 신호(RUDR3)를 최종 출력한다.
제1CDS회로(141)는, 이미지 구간(SC) 동안, CDS된 출력 램핑 업/다운 신호와 CDS된 픽셀 신호를 비교하여 비교 결과(CDSout)를 출력한다. 제1비교기(151)는 비교 결과(CDSout)와 기준 신호(Vref)를 비교하여 비교 신호(Cout3)를 출력한다.
도 4와 도 13을 참조하면, 도 13의 변환 구간(Tc_B)은 도 4의 변환 구간(TC)의 1/4로 감소하고, 도 13의 VR은 도 4의 VR 의 1/4로 감소한다. 따라서 아날로그-디지털 변환 속도는 향상될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 CMOS 이미지 센서의 동작 방법을 나타내는 플로우차트이다.
도 1부터 도 13을 참조하면, 신호 생성기(210)는 복수의 램핑 업/다운 신호들을 생성하고, 제1선택기(221)은 선택 신호(SEL)에 응답하여 상기 복수의 램핑 업/다운 신호들 중의 어느 하나를 출력 램핑 업/다운 신호로서 출력한다(S110).
제1CDS 회로(141)는, 리셋 구간(RC) 동안, CDS된 픽셀 신호와 CDS된 출력 램핑 업/다운 신호를 비교하고 비교 신호(CDSout)를 출력하고, 제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 비교하고 비교 신호(Cout)를 출력하고, 제1카운터(161)는 클락 신호(CLK)에 기초하여 비교 신호 (Cout)가 천이되는 시간을 카운트한다(S120).
제1CDS 회로(141)는, 리셋 구간(RC) 이후 이미지 구간(SC) 전에, CDS된 픽셀 신호와 CDS된 출력 램핑 업/다운 신호를 한번 또는 그 이상 비교한다(S130).
제1CDS 회로(141)는, 이미지 구간(SC) 동안, CDS된 픽셀 신호와 CDS된 출력 램핑 업/다운 신호를 비교하고 비교 신호(CDSout)를 출력하고, 제1비교기(151)는 제1CDS 회로(141)의 출력 신호(CDSout)와 기준 신호(Vref)를 비교하고 비교 신호 (Cout)를 출력하고, 제1카운터(161)는 클락 신호(CLK)에 기초하여 비교 신호 (Cout)가 천이되는 시간을 카운트한다(S140).
신호 처리 회로(130)는 리셋 구간(RC)과 이미지 구간(SC) 각각에서 카운트된 카운트 값과 코스 비트 결과를 조합하여 최종 디지털 출력을 출력한다(S150).
도 15는 도 1에 도시된 CMOS 이미지 센서 구조를 포함하는 이미지 처리 장치의 블록도이다.
도 1부터 도 11을 참조하면, 이미지 처리 장치(900)는 MIPI(mobile industry processor interface)를 사용 또는 지원할 수 있는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, PDA(personal digital assistant), PMP(portable media player), 이동 전화기, 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 디지털 카메라, 또는 모바일 인터넷 장치 (mobile internet device(MID))로 구현될 수 있다.
이미지 처리 장치(900)는 애플리케이션 프로세서(application processor (AP); 910), CMOS 이미지 센서(100), 및 디스플레이(300)를 포함한다.
AP(910)에 구현된 CSI(camera serial interface) 호스트(913)는 카메라 시리얼 인터페이스(CSI)를 통하여 CMOS 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다.
실시 예에 따라, CSI 호스트(913)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(101)에는 시리얼라이저(SER)가 구현될 수 있다.
CMOS 이미지 센서(100)는 도 1부터 도 14를 참조하여 설명된 CMOS 이미지 센서(100)를 의미할 수 있다.
AP(910)에 구현된 DSI(display serial interface(DSI)) 호스트(911)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(300)의 DSI 장치(310)와 시리얼 통신할 수 있다.
실시 예에 따라, DSI 호스트(911)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(310)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 장치(900)는 AP(910)와 통신할 수 있는 RF(radio frequency) 칩 (940)을 더 포함할 수 있다. AP(910)의 PHY(physical layer; 915)와 RF 칩(940)의 PHY(941)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 장치(900)는 GPS 수신기(950), DRAM(dynamic random access memory)과 같은 메모리(951), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(953), 마이크(955), 및 스피커(957)를 더 포함할 수 있다.
이미지 처리 장치(900)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 959), WLAN (Wireless LAN; 961), UWB(ultra-wideband; 963), 또는 LTETM(long term evolution; 965) 등을 이용하여 외부 장치와 통신할 수 있다.
이미지 처리 장치(900)는 블루투스 또는 WiFi를 이용하여 외부 장치와 통신할 수 있다.
100; 이미지 센서,
110; 픽셀 어레이
120; 로우 드라이버
130; 신호 처리 회로
140; CDS 블록
141; 제1CDS 회로
150; 비교기 블록
151; 제1비교기
160; 카운터 블록
161; 제1카운터
170; 제1메모리 블록
190; 제2메모리 블록
210; 신호 생성기
220; 선택 블록
900; 이미지 처리 장치
910; 애플리케이션 프로세서(AP)

Claims (10)

  1. 복수의 램핑 업/다운 신호들을 생성하는 (a) 단계; 및
    리셋 구간 동안, 픽셀로부터 출력된 픽셀 신호와 상기 복수의 램핑 업/다운 신호들 중의 제2램핑 업/다운 신호를 비교하는 (b) 단계를 포함하는 이미지 센서의 동작 방법.
  2. 제1항에 있어서,
    이미지 구간 이전에, 하나 또는 그 이상의 샘플링 시점에서 상기 픽셀 신호와 상기 제2램핑 업/다운 신호를 비교하는 (c) 단계; 및
    상기 (c) 단계의 결과에 기초하여, 상기 이미지 구간에 상기 복수의 램핑 업/다운 신호들 중의 제1램핑 업/다운 신호를 출력하는 단계를 더 포함하는 이미지 센서의 동작방법.
  3. 제1항에 있어서,
    상기 복수의 램핑 업/다운 신호들 중에서 대응되는 두 개는 차동 신호들인 이미지 센서의 동작 방법.
  4. 픽셀 신호를 생성하는 픽셀; 및
    리셋 구간 동안 복수의 램핑 업/다운 신호들 중 제2램핑 업/다운 신호를 이용하여 상기 픽셀 신호에 대한 상관 이중 샘플링을 수행하고, 이미지 구간 동안 상기 복수의 램핑 업/다운 신호들 중 제1램핑 업/다운 신호를 이용하여 상기 픽셀 신호에 대한 CDS를 수행하는 신호 처리 회로를 포함하는 이미지 센서.
  5. 제4항에 있어서, 상기 신호 처리 회로는,
    상기 복수의 램핑 업/다운 신호들을 생성하는 신호 생성기;
    적어도 하나의 제어 신호에 응답하여, 상기 제1램핑 업/다운 신호 또는 상기 제2램핑 업/다운 신호를 출력하는 선택 회로; 및
    적어도 하나의 샘플링 시점에서 상기 픽셀 신호와 상기 제2램핑 업/다운 신호를 비교하고, 비교 결과에 따라 상기 적어도 하나의 제어 신호를 생성하는 비교 회로를 포함하는 이미지 센서.
  6. 제5항에 있어서, 상기 신호 생성기는,
    각각이 상기 복수의 램핑 업/다운 신호들 중 대응되는 차동 램핑 업/다운 신호들 쌍을 생성하는 복수의 램핑 업/다운 신호 생성기들을 포함하는 이미지 센서.
  7. 제4항의 이미지 센서; 및
    상기 이미지 센서의 출력 신호를 처리하는 이미지 신호 프로세서를 포함하는 이미지 처리 장치.
  8. 제7항에 있어서, 상기 신호 처리 회로는,
    상기 복수의 램핑 업/다운 신호들을 생성하는 신호 생성기;
    적어도 하나의 제어 신호에 응답하여, 상기 제1램핑 업/다운 신호 또는 상기 제2램핑 업/다운 신호를 출력하는 선택 회로; 및
    적어도 하나의 샘플링 시점에서 상기 픽셀 신호와 상기 제2램핑 업/다운 신호를 비교하고, 비교 결과에 따라 상기 적어도 하나의 제어 신호를 생성하는 비교회로를 포함하는 이미지 처리 장치.
  9. 제4항의 이미지 센서; 및
    상기 이미지 센서를 제어하는 애플리케이션 프로세서를 포함하는 휴대용 전자 장치.
  10. 제9항에 있어서, 상기 신호 처리 회로는,
    상기 복수의 램핑 업/다운 신호들을 생성하는 신호 생성기;
    적어도 하나의 제어 신호에 응답하여, 상기 제1램핑 업/다운 신호 또는 상기 제2램핑 업/다운 신호를 출력하는 선택 회로; 및
    적어도 하나의 샘플링 시점에서 상기 픽셀 신호와 상기 제2램핑 업/다운 신호를 비교하고, 비교 결과에 따라 상기 적어도 하나의 제어 신호를 생성하는 비교 회로를 포함하는 휴대용 전자 장치.
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