KR20130030711A - 복수 개의 램프 신호를 사용하는 다중 스텝 구조의 ａｄｃ 및 이를 이용한 아날로그－디지털 변환 방법 - Google Patents

Abstract

본 발명은 다중 스텝 구조의 ADC에 관한 것으로서, 다중 스텝에서 비교기로 입력되는 입력전압과 비교하기 위해 비교기로 입력되는 램프 신호가 다중 스텝별로 생성되어 비교기에 입력되는 것을 특징으로 하며, 스텝 구간마다 그 구간에 대응되는 기울기를 갖는 램프 신호를 사용함으로써, 스텝 확장을 상대적으로 자유롭게 하고, 2 스텝 이상의 스텝을 갖는 다중-스텝 ADC의 구현이 용이하다.

Description

복수 개의 램프 신호를 사용하는 다중 스텝 구조의 ＡＤＣ 및 이를 이용한 아날로그－디지털 변환 방법{Multi-step ADC of using multiple ramp signals and analog to digital converting method thereof}

본 발명은 다중 스텝 구조의 ADC에 관한 것으로서, 더욱 상세하게는 스텝 구간마다 그 구간에 대응되는 기울기를 갖는 램프 신호를 사용함으로써, 스텝 확장을 상대적으로 자유롭게 하고, 2 스텝 이상의 스텝을 갖는 다중 스텝 ADC의 구현이 용이한 다중 스텝 구조의 ADC에 관한 것으로, 특히 컬럼 패럴렐(Column-Parallel ADC) 구조를 사용하는 CMOS 이미지 센서에 적용하기 위한 아날로그-디지털 변환장치에 관한 것이다.

사람의 눈이 수정체와 망막을 거쳐 물체를 인식하듯이, 수정체 역할을 하는 렌즈를 통과하여 들어온 영상신호를, 망막역할을 하는 이미지 센서가 기계가 이해할 수 있는 전기적 신호로 변환한다. 현재 이미지 센서는 카메라 폰, 보안 및 감시, 장난감, 게임, 의학, 자동차 시스템 등의 다양한 분야에 적용됨으로써 우리 생활의 일부분이 되고 있다.

이러한 이미지 센서 중 저전력 소모, 저렴한 가격, 및 작은 사이즈의 장점을 가지고 있는 CMOS 공정에서 구현되는 CMOS Image Sensor(CIS)는 빠르게 시장을 넓혀가고 있다. 특히 낮은 전력소모는 휴대용 제품 적용에 매우 큰 장점으로 작용하고 있으며, 이후 경쟁제품에 비해 상대적으로 부족하였던 화질 개선을 통해 점차 고해상도, 고속 프레임율(frame rate)을 요구하는 HDTV (High definition TV) 및 UDTV (Ultra Definition TV) 등의 비디오 영역까지 그 응용범위를 확장해 나가고 있는 추세이다.

이미지 센서의 활용 분야는 매우 다양하며, 이미 생활 속 깊이 자리 잡아 휴대 단말기, 디지털 카메라, 보안 카메라, 의료용 이미지센서 등 사용되지 않는 분야가 없을 정도로 다양하다. 이러한 이미지 센서의 종류 중 하나인 CIS을 이용할 경우 저면적, 저비용 생산이 가능하고, 기존의 이미지센서 시장을 주도 한 Charge-Coupled Device (CCD) 이미지센서에 비해 월등히 전력소모를 줄일 수 있어 친환경적이므로, 국내외적으로 심화되는 이미지센서 시장의 경쟁에서 기술 및 가격 경쟁력에서 우위를 점할 수 있는 장점이 있다.

도 1은 ADC의 배치에 따른 3가지 CIS의 구조를 도시한 것이다.

도 1(a)는 single ADC를 도시한 것이고, 도 1(b)는 column ADC를 도시한 것이며, 도 1(c)는 pixel ADC를 도시한 것이다.

도 1(a)의 single ADC의 경우 1개의 ADC 만을 사용하므로 설계가 쉽다는 장점이 있으나 고해상도나 고속 CIS에서는 매우 높은 사양의 ADC가 요구되며, 각 column 별로 배치되어 있는 CDS (Correlated Double Sampling) 회로의 아날로그 신호를 매우 긴 배선을 통하여 ADC로 전달하여야 하므로 속도가 제한적이며 잡음에 취약하다는 단점을 가진다.

도 1(b)의 column ADC는 각 컬럼마다 ADC 변환 과정을 수행하는 것으로, 선택된 로우(row)의 모든 픽셀에 대하여 모든 컬럼이 동시에 ADC를 거친다. 이 구조는 속도, ADC 해상도, 전력소모를 고려할 때 적절한 타협점에 해당하는 구조로 널리 사용되지만 매우 좁은 간격으로 ADC를 배치하여야 하므로 설계가 매우 까다롭다.

마지막으로 도 1(c)의 pixel ADC는 모든 아날로그 신호와 디지털 신호를 픽셀 안에 두고 디지털 정보만 전송하기 때문에, 신호취득 잡음을 크게 줄일 수 있다. 즉, 신호취득 시스템이 최대한 앞 단에서 A/D 변환을 실시하므로, 이 후에 추가되는 잡음의 영향을 줄일 수 있게 된다. 하지만 pixel ADC가 각각의 픽셀마다 위치하기 때문에 해상도가 높아질수록 픽셀 크기 및 전력소모가 매우 커지게 되는 취약점을 갖는다. 그러므로 극히 제한적인 응용분야에만 적용이 가능하다는 단점을 지닌다.

현재 위 3가지 구조 중, column ADC 구조의 CIS는 저전력과 저면적 구현에 유리하여 가장 널리 사용되고 있다. 하지만 column ADC 구조에 사용되는 ADC의 경우 매우 작은 컬럼 피치 안에 ADC가 위치하여야 하기 때문에 구조상의 많은 제약을 받게 되며, 이 때문에 보통 하나의 비교기를 사용한 구조를 많이 사용하고 있다. 이러한 구조 중 Single-Slope ADC (이하, SS-ADC)는 매우 높은 정확도를 가지며, 구조가 간단하여 구현이 쉽고, 강한 잡음 특성 등의 장점을 가지고 있다. 하지만 기준 전압과 일정하게 증가하는 램프 시간 동안 카운터를 통한 셈을 하는 그 작동 방법 특성상 변환 속도가 매우 느리다는 단점이 있다. 더구나 SS-ADC의 경우 ADC의 해상도가 높아지면서 변환 시간이 2ⁿ배로 증가하게 된다. 따라서 이러한 SS-ADC의 느린 변환 속도를 보완하기 위해 코스(coarse)와 미세(fine)에 대한 A/D 변환 과정을 각각 수행하는 방법으로 변환속도를 향상시킨 2 스텝(2 step) SS-ADC가 제안되었다. 하지만 2 스텝 SS-ADC의 작동에는 미세(fine) 구간 수만큼의 램프 신호가 필요하게 되는데 램프 신호를 생성하는 과정에서 스위치에서 발생하는 클럭 노이즈와 기준 전압과 램프 기준 전압과의 미스매칭이 발생하게 되어 A/D 변환에 영향을 미치는 문제점이 있었다.

따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 기존의 기울기가 변화하는 램프신호를 사용하는 방법이 아닌 복수의 램프신호를 사용하여 2 스텝 이상의 단계를 갖는 다중 스텝 구조의 ADC를 제공하는 것이다.

본 발명이 해결하고자 하는 두 번째 과제는 두 개의 램프 신호를 사용하여 기존 구조보다 간단하고, 낮은 노이즈를 갖는 비교기를 제공하는 것이다.

본 발명이 해결하고자 하는 세 번째 과제는 스위치를 적게 사용함으로써, 스위칭에 의한 잡음이 줄어들 뿐만 아니라 스위치에 의한 전류 및 면적 감소의 추가 효과도 기대할 수 있는 ADC를 제공하는 것이다.

본 발명이 해결하고자 하는 네 번째 과제는 2 스텝 ADC를 적용한 CIS 제품의 수율을 향상시킬 수 있는 CMOS 이미지 센서를 제공하는 것이다.

본 발명이 해결하고자 하는 다섯 번째 과제는 두 개의 램프 신호를 사용하여 기존 구조보다 간단하고, 낮은 노이즈를 갖는 두 개의 램프 입력을 이용한 비교기의 처리방법을 제공하는 것이다.

본 발명이 해결하고자 하는 여섯 번째 과제는 기존의 기울기가 변화하는 램프신호를 사용하는 방법이 아닌 복수의 램프신호를 사용하여 2 스텝 이상의 단계를 갖는 아날로그-디지털 변환 방법을 제공하는 것이다.

본 발명은 상기 첫 번째 과제를 달성하기 위하여, 다중 스텝에서 비교기로 입력되는 입력전압과 비교하기 위해 상기 비교기로 입력되는 램프 신호가 상기 다중 스텝별로 생성되어 상기 비교기에 입력되는 것을 특징으로 하는 다중 스텝 구조의 ADC를 제공한다.

본 발명은 상기 두 번째 과제를 달성하기 위하여, 입력 전압과 램프 전압을 입력받는 증폭기; 미세 램프 전압 입력단에 연결된 커패시턴스; 및 코스 램프 전압 입력단에 연결된 스위치를 포함하고, 상기 스위치가 온되는 경우 상기 커패시턴스에 상기 코스 램프 전압이 인가되고, 래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되며, 상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되고, 상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기를 제공한다.

본 발명의 일 실시 예에 의하면, 상기 증폭기는 OTA(Operational Transconductance Amplifier)인 것이 바람직하다. 또한, 상기 래치 신호는 상기 입력 전압과 상기 램프 전압이 같아질 때 발생할 수 있다.

본 발명은 상기 세 번째 과제와 상기 네 번째 과제를 달성하기 위하여, 입력 전압과 램프 전압을 입력받는 증폭기; 미세 램프 전압 입력단에 연결된 커패시턴스; 및 코스 램프 전압 입력단에 연결된 스위치를 포함하고, 상기 스위치가 온되는 경우 상기 커패시턴스에 상기 코스 램프 전압이 인가되고, 래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되며, 상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되고, 상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기를 포함하는 ADC와 CMOS 이미지 센서를 제공한다.

본 발명의 일 실시 예에 의하면, 상기 ADC는 2 스텝 SS-ADC이고, 상기 입력 전압은 픽셀 전압인 것이 바람직하다.

본 발명은 상기 다섯 번째 과제를 달성하기 위하여, 코스 램프 전압 입력단에 연결된 스위치가 온되는 경우, 미세 램프 전압 입력단에 연결된 커패시턴스에 상기 코스 램프 전압이 인가되는 단계; 래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되는 단계; 및 상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되는 단계를 포함하고, 상기 코스 램프 전압, 상기 미세 램프 전압, 및 외부 입력 전압이 증폭기에 입력되고, 상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기의 처리방법을 제공한다.

본 발명은 상기 여섯 번째 과제를 달성하기 위하여, 비교기로 입력되는 입력전압과 비교하기 위해 상기 비교기로 입력되는 램프 신호가 상기 다중 스텝별로 생성되어 상기 비교기에 입력되는 것을 특징으로 하는 복수 개의 램프 신호를 사용하는 아날로그-디지털 변환 방법을 제공한다.

본 발명에 따르면, 기존의 비교기와 비교할 때, 스위치의 개수가 줄어들어 스위칭에 의한 홀딩 전압에 의한 오차를 줄일 수 있고, 비교기의 기준 전압과 램프 기준 전압의 차이에 의한 홀딩 오차를 줄일 수 있다. 또한, 본 발명에 따르면, 스위치를 적게 사용함으로써, 스위칭에 의한 잡음이 줄어들 뿐만 아니라 스위치에 의한 전류 및 면적 감소의 추가 효과도 기대할 수 있게 된다. 나아가, 본 발명에 따르면, 기존의 2 스텝 SS-ADC의 노이즈의 원인인 홀딩 오차를 줄일 수 있어 현재까지의 문제가 되었던 2 스텝 SS-ADC를 적용한 CIS 제품의 수율이 향상되어 실제 판매 제품에 적용이 가능하다.

뿐만 아니라 2 스텝 SS-ADC의 경우 코스(coarse)와 미세(fine)이라는 두 개의 스텝만을 갖게 되지만, 스텝 구간마다 그 구간에 대응되는 기울기를 갖는 램프 신호를 사용함으로써, 스텝 확장에 상대적으로 자유로워 2 스텝 이상의 스텝을 갖는 다중-스텝 SS-ADC의 구현이 용이하다. 따라서, 고해상도의 ADC의 경우 이러한 다중-스텝을 통해 아날로그-디지털 변환 과정에 소요되는 시간을 확연히 줄일 수 있으며, 이 ADC가 적용된 CIS는 프레임율의 상승을 도모할 수 있다.

도 1은 ADC의 배치에 따른 3가지 CIS의 구조를 도시한 것이다.
도 2는 하나의 램프 신호 입력단만을 사용하는 구조를 갖는 종래의 2 스텝 SS-ADC를 도시한 것이다.
도 3은 종래의 2 스텝 SS-ADC에 포함된 비교기(240)의 회로도이다.
도 4는 종래의 4bit 2 스텝 SS-ADC의 변환 과정의 예를 도시한 타이밍 다이어그램이다.
도 5는 종래의 2 스텝 SS-ADC가 갖고 있는 문제점을 도시하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 2 스텝 SS-ADC에 포함된 비교기의 구조를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 비교기의 타이밍 다이어그램이다.
도 8은 종래의 방법을 이용하여 3 스텝 SS-ADC를 구현한 회로이다.
도 9는 본 발명의 다른 실시 예에 따른 3개의 램프 신호를 사용한 3 스텝 SS-ADC의 구조를 도시한 것이다.
도 10은 도 9에 도시된 3 스텝 SS-ADC의 변환 과정의 예를 도시한 타이밍 다이어그램이다.
도 11은 본 발명의 또 다른 실시 예에 따른 4개의 램프 신호를 사용한 4 스텝 SS-ADC의 구조를 도시한 것이다.
도 12는 본 발명에 따른 다중 스텝 SS-ADC에 적용할 수 있는 gilbert-cell 타입의 비교기를 도시한 것이다.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.

본 발명의 일 실시 예에 따른 다중 스텝 구조의 ADC는 다중 스텝에서 비교기로 입력되는 입력전압과 비교하기 위해 상기 비교기로 입력되는 램프 신호가 상기 다중 스텝별로 생성되어 상기 비교기에 입력되는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시 예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.

본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

우선, 아날로그-디지털 변환 방법 중 코스(coarse) 아날로그-디지털 변환 과정과 미세(fine) 아날로그-디지털 변환 과정으로 나누어 변환 시간을 훨씬 빠르게 하는 2 스텝 SS-ADC를 도 2를 참조하여 살펴보기로 한다.

도 2는 하나의 램프 신호 입력단만을 사용하는 구조를 갖는 종래의 2 스텝 SS-ADC를 도시한 것이다.

도 2를 참조하면, 종래의 2 스텝 SS-ADC는 1 column ADC(210), 램프 생성기(220), 및 n비트 카운터(230)로 구성된다.

또한, 1 column ADC(210)는 비교기(240), 싱크 블럭부(250), n비트 코스 SRAM(260), 및 n비트 미세 SRAM(270)로 구성된다.

1 column ADC(210)는 APS(Active Pixel Sensor)의 각 컬럼마다 배치된 ADC이다.

비교기(240)는 인가된 램프 신호(V_ramp)가 입력 전압(V_in=V_pixel)과 같아지는 순간 래치 신호를 발생한다. 2 스텝 SS-ADC가 10bit에 대한 정보를 처리한다고 할 때, 5bit+5bit으로 나누어 코스 구간과 미세 구간에 대한 정보를 처리한다. 나누어 처리한 디지털 신호의 출력은 싱크 블럭부(250)의 입력으로 들어가게 된다.

싱크 블럭부(250)는 입력된 코스 구간과 미세 구간에 대한 정보를 각각 n비트 코스 SRAM(260)과 n비트 미세 SRAM(270)에 저장한다. 2 스텝 SS-ADC가 10bit에 대한 정보를 처리한다고 할 때, 5비트 코스 SRAM(260)과 5비트 미세 SRAM(270)인 것이 바람직하다. 이후, 저장된 정보는 Mux를 통해 even과 odd로 나누어진 블록에 대해 순차적으로 신호를 만들어 내게 된다. 이러한 과정을 통해 10bit의 해상도를 구현할 수 있다.

싱크 블럭부(250), n비트 코스 SRAM(260), 및 n비트 미세 SRAM(270)은 비교기(240)를 통해 얻은 코스와 미세 디지털 값에 대해서 각각 제어신호에 의해 이진 카운터 값을 저장한다.

램프 생성기(220)는 single slope의 램프신호를 비교기(240)로 입력한다.

n비트 카운터(230)는 램프신호가 ramping하는 것과 동시에 n비트 카운터(230)는 클럭에 맞추어 동작을 시작하고, 래치 신호가 발생하면 동작을 멈춘다. 즉, n비트 카운터(230)는 입력 전압(V_pixel)의 크기에 비례하는 시간 동안 클럭 펄스를 세어 디지털 출력으로 변환하는 것이다. 결과적으로, n비트 카운터(230)는 코스 구간 데이터와 미세 구간 데이터에 대응하는 카운터값을 버퍼를 통해 n비트 코스 SRAM(260) 및 n비트 미세 SRAM(270)에 저장한다.

도 2를 참조하여, 종래의 2 스텝 SS-ADC의 동작 과정을 상세히 살펴보면 다음과 같다.

2 스텝 SS-ADC의 동작은 상위 비트의 변환을 수행하는 코스 A/D 변환, 하위 비트의 변환을 수행하는 미세 A/D 변환의 두 과정으로 이루어져 있으며, 과정이 완료된 이후에 상위 비트와 하위 비트를 합쳐 최종 A/D 변환을 완료하게 된다.

즉, 코스 A/D 변환 과정과 미세 A/D 변환 과정에서 각각 5bit의 변환을 수행한다면 최종적으로 ADC의 해상도는 10bit가 된다. 따라서 종래의 SS-ADC의 경우 10bit의 해상도를 내기 위해선 1024번(=2¹⁰)의 카운팅이 필요하였다면 2 스텝 SS-ADC의 경우 이론적으로 64번(=2⁵×2)의 카운팅 만에 최종 결과를 내보낼 수 있어, 약 16배의 속도 향상을 기대할 수 있다.

도 3은 도 2의 2 스텝 SS-ADC에 포함된 비교기(240)의 회로도이다.

도 3을 참조하면, 2 스텝 SS-ADC에 포함된 비교기(240)는 입력되는 빛의 신호(V_pixel)와 램프값(V_ramp)을 비교하기 위한 OTA(Operational Transconductance Amplifier)와 코스 A/D와 미세 A/D 변환을 수행하기 위한 캐패시턴스 및 스위치로 구성되어 있다.

도 4는 4bit 2 스텝 SS-ADC의 변환 과정의 예를 도시한 타이밍 다이어그램이다.

도 4의 2 스텝 SS-ADC의 변환 과정시 넣어주는 램프의 기준전압(V_ramp) 및 기울기의 양상은 사용 목적 및 방법에 따라 충분히 변화할 수 있을 것이다.

도 3과 도 4를 참조하여, 2 스텝 SS-ADC의 변환 과정을 살펴보기로 한다.

코스(coarse) A/D 변환 과정은 도 3에서의 c-ADC 스위치와 s4 스위치를 턴 온 시키는 것으로 시작한다.

이후 픽셀에서의 출력 V_pixel과 도 3과 같은 코스 램프 입력 V_ramp에 의해 비교기에서 래치 신호가 발생하고, 그때의 카운터 입력 값을 메모리에 저장한다. 그리고 그 후 래치 신호에 의해 s4 스위치가 턴 오프 되게 되고 V_ref와 V_ramp의 차이(V_H)를 캐패시턴스 C_H에 저장한다.

캐패시턴스 C_H에 저장된 값은 두 번째 미세 A/D 변환 과정에서 하위 램프 입력을 원하는 구간으로 이동시켜 주는 역할을 하게 된다. 따라서 곧이어 시작되는 미세 A/D 변환 과정에서 c-ADC 스위치는 턴 오프, f-ADC 스위치는 턴 온 시키고 기존 코스 A/D 변환 과정에 인가되던 코스 램프 입력의 LSB(Least Significant Bit) 만큼의 범위를 갖는 미세 램프 입력을 인가한다. 입력된 미세 램프 값은 C_H에 저장된 V_H 만큼 이동되어 OTA에 인가되며, 이후 코스 A/D 과정과 마찬가지로 픽셀에서의 입력 값과 비교를 통해 하위 비트의 변환을 수행하면 모든 A/D 변환 과정을 끝마치게 된다.

이 외의 스위치(s1, s2, s3) 및 캐패시턴스(C1, C2, C3)는 Correlated Double Sampling(CDS) 과정에 사용된다. CDS는 픽셀에서 전형적으로 나타나는 노이즈를 제거해주고 비교기(240)의 오프셋을 제거해주어 어레이로 ADC 블록이 구성이 되어서 출력화면을 구성하는 이미지 센서에서 원하는 균일한 이미지를 출력하는데 반드시 필요한 기법이다.

도 4에서 알 수 있듯이, 도 2에 도시된 2 스텝 SS-ADC의 변환 과정은 1개의 램프신호를 변환 구간에 따라 다른 기울기를 갖도록 하여, 기존 SS-ADC에 비해 매우 빠른 변환 속도를 가져갈 수 있다는 장점이 있다. 하지만 이와 같은 경우 필요 스위치의 개수 증가와 기준 전압과 램프 기준 전압과의 부정합에 의해 다양한 노이즈가 발생할 수 있다. 또한 코스(coarse)와 미세(fine) 두 구간으로 밖에 나눌 수가 없어 그 이상의 변환 속도를 구현하지 못하는 한계가 있다.

도 5는 종래의 2 스텝 SS-ADC가 갖고 있는 문제점을 도시하기 위한 도면이다.

도 5(a)는 비교기(240)로 입력되는 V_ref전압과 램프 기준 전압이 차이가 있는 경우에 발생하는 홀딩 오차를 도식적으로 나타낸 것이다. 도 5(b)는 f-ADC와 c-ADC의 클럭 피드스루(clock feedthrough)에 의한 홀딩 오차를 도시적으로 나타낸 것이다.

도 5(b)를 참조하면, f-ADC와 c-ADC의 클럭 피드스루 등의 스위칭 노이즈들이 C_H에 저장되는 전압에 변화를 주게 되어 홀딩 전압에 오차가 발생하게 된다. 이 오차는 미세 구간에서의 A/D 변환에 직접적인 악영향을 미치게 된다.

이러한 홀딩 전압의 변화가 항상 규칙적으로 발생한다면 Digital Error Correction 을 통한 에러 보정이 가능하지만, C_H에 축적된 전하량 및 기타 상황에 따라 그 정도가 달라질 수 있기 때문에 근본적으로 이러한 에러현상을 우선적으로 줄이는 것이 정확한 A/D 변환에 도움이 될 수 있다.

정리하면, 도 2에 도시된 2 스텝 SS-ADC를 이용하는 경우에 1) 스위치에서 발생하는 클럭 노이즈와 2) 기준 전압(V_ref)과 램프 기준 전압과의 미스매칭으로 인해 A/D 변환에 직접적으로 영향을 미치며, CIS에서의 정상적인 이미지 구현이 불가능하다.

따라서 본 발명에서는 1개의 램프신호의 기울기를 변화하는 방법이 아닌 스텝 구간마다 기울기가 다른 램프신호를 사용하여 2 스텝 이상의 스텝을 갖게 함으로써, 좀더 빠른 변환 속도를 갖는 아날로그-디지털 변환 방법을 제안하고자 한다.

도 6은 본 발명의 일 실시 예에 따른 2 스텝 SS-ADC에 포함된 비교기의 구조를 도시한 것이다.

도 6과 도 3을 비교하면, OTA의 +단자에 연결된 소자들의 구성이 변경되었음을 알 수 있다. 따라서, 이하에서는 OTA의 + 단자에 연결된 소자들의 구성을 중심으로 설명하기로 한다.

도 6을 참조하면, 두 개의 램프 입력(V_{fine _ Ramp}, V_{coarse _ ramp})을 사용한 비교기 구조를 도시하고 있다. 본 발명의 일 실시 예에 따른 비교기는 기존 구조의 V_ref 전압을 사용하지 않고, 코스 구간과 미세 구간 각각에 해당하는 램프 신호(V_{fine _ Ramp}, V_{coarse_ramp})를 두 개의 램프 생성기에서 각각 인가하도록 설계되었다.

이렇게 구현함으로써 종래의 비교기에서 사용되던 f-ADC와 c-ADC 스위치가 불필요하게 되어 스위치 노이즈가 기존에 비해 줄어듦과 동시에, 기존의 V_ref 전압과 램프 기준전압과의 오차는 0이 되게 된다. 따라서 기존 비교기의 구조에서 발생하였던 홀딩 오차를 크게 줄 일수 있는 구조이다.

도 7은 본 발명의 일 실시 예에 따른 비교기의 타이밍 다이어그램이다.

도 6과 도 7을 참조하면, s4 스위치가 온되어 OTA에 V_{coarse _ ramp}가 인가되고, 입력전압과 V_{coarse _ ramp}이 같아지는 순간 래치 신호가 발생하게 된다.

이후 s4 스위치가 오프되면 커패시턴스 C_H에 V_{fine _ Ramp}와 V_{coarse _ ramp}의 차이인 V_H가 저장되어 유지된다.

이제 V_{fine _ Ramp}의 램프 입력이 인가되면, 인가된 미세 입력 전압에 커패시턴스 C_H에 저장된 V_H가 더해져 OTA에 인가된다.

따라서, 별도의 V_ref 전압을 이용하지 않으므로, V_ref전압과 램프 기준 전압이 차이가 있는 경우에 발생하는 홀딩 오차가 발생하지 않는다.

본 발명에 따른 비교기는 기존의 비교기와 작동 과정은 비슷하지만 스위치의 개수가 줄어들고 외부 램프 신호의 작동으로 동작함으로써 더욱 간단한 컬럼 ADC의 설계가 가능해진다. 따라서 추가 회로에 의한 잡음이 줄어들 뿐만 아니라 스위치에 의한 전류 및 면적 감소의 추가 효과도 기대할 수 있게 된다.

아울러, 본 발명은 기존의 SS-ADC의 낮은 변환 속도를 향상시키기 위한 기존의 2 스텝 SS-ADC에 사용되는 변환 구조를 두 개의 램프를 사용함으로써 좀더 간단한 구조를 갖고, 낮은 노이즈 특성을 갖는다. 이 구조를 이용함으로써 빠른 변환 속도와 함께 낮은 노이즈를 갖는 2 스텝 SS-ADC의 구현이 가능하며, 실제 시제품의 CIS에 적용시 보다 높은 수율 향상을 기대할 수 있다.

한편, 이상에서 살펴본 2 스텝 SS-ADC 외에도 3 스텝 SS-ADC와 4 스텝 SS-ADC에 대해서도 이하에서 살펴보기로 한다.

도 8은 종래의 방법을 이용하여 3 스텝 SS-ADC를 구현한 회로이다.

도 8을 참조하면, 1개의 램프 신호를 이용하여 3 스텝을 구현하고 있다. 도 8에 도시된 3 스텝 SS-ADC는 48번(2⁴+2⁴+2⁴)의 카운팅 시간만이 필요하여 SS-ADC에 비해 약 85배의 변환 속도를 갖게 된다. 이러한 변환 속도의 이득은 ADC의 해상도가 증가할수록 더욱 커지게 되며, 이미지 센서의 프레임 레이트를 상승시킬 수 있다. 그러나, 1개의 램프신호를 사용하여 다중 스텝을 구현하는 방법은 3개 이상의 스텝을 구현하기가 매우 어렵다.

도 8과 같이 3 스텝 SS-ADC를 구현하기 위해서는 하나의 홀딩 커패시터(holding capacitor, C_H2)와 2개의 스위치를 추가하여야 한다. 이것은 회로의 복잡성을 야기시킬 뿐만 아니라, 홀딩 커패시터 C_H2가 기존의 홀딩 커패시터 C_H1에 병렬로 연결됨으로써 수학식 1과 같이 홀딩 커패시터를 통과하여 비교기에 인가되는 램프 신호의 기울기 감소가 발생하게 된다. C_H1과 C_H2가 동일할 경우 기울기 감소는 1/2로 발생하게 되며, 따라서 기존보다 기울기를 두 배 키워야 원하는 ADC의 변환 과정을 수행할 수 있다.

여기서, V_ramp는 램프 입력, V_x는 비교기에 들어가는 램프 입력 노드의 전압, V_x0는 V_x의 초기값, C_H1, C_H2는 홀딩 커패시터를 나타낸다.

하지만 실제로는 기생 성분들에 의한 기생 캐패시턴스가 발생하게 되어 기울기 감소는 더 크게 발생할 수 있으며, 공정상 홀딩 캐패시터의 크기가 100% 동일하게 구현이 불가능하기 때문에 정확한 기울기 감소 정도를 파악하는 것은 거의 불가능 하다. 이러한 현상은 각 스텝 구간마다 이득 오차를 발생시킬 수 있다. 또한, 홀딩 캐패시터가 병렬로 연결되는 구조를 피해서 구현을 하더라도, 기본적으로 하나의 램프 신호만을 이용하기 위해서는 각 스텝마다 홀딩 전압을 저장시키기 위한 스위치, 캐패시터, 기준 전압이 필수적으로 필요하게 된다. 이는 기준 전압과 ramp 전압이 교차되는 시기에 많은 스위칭 노이즈 및 기생 성분에 의한 노이즈가 발생할 수 있다는 것을 의미한다. 이러한 문제점은 고해상도에서 더욱 치명적으로 작용하게 되어, 회로 설계에 많은 어려움을 갖게 한다.

따라서, 본 발명에 따른 실시 예에서는 각 스텝에 하나씩의 램프 신호를 사용하여 이러한 문제를 해결하고자 하는 것이다. 종래의 방법은 하나의 램프만을 사용하였기 때문에, 그 설계적 방법에 많은 제약을 낳게 된다. 하지만 본 발명의 경우 다수의 램프 신호를 사용하기 때문에 스텝의 확장에 따른 회로 설계가 상대적으로 자유로우며, 다양한 구조의 다중 스텝 SS-ADC에 적용이 가능하다.

도 9는 본 발명의 다른 실시 예에 따른 3개의 램프 신호를 사용한 3 스텝 SS-ADC의 구조를 도시한 것이다.

도 9를 참조하면, 본 실시 예에서는 3 스텝의 세 구간을 위해서 각 스텝에 대응되는 3개의 램프 신호를 사용한다.

도 2에 도시된 SS-ADC와의 차이점은 램프 생성기가 3개의 다른 램프 신호를 비교기로 입력한다는 점이다. 한편, 2 스텝 SS-ADC에서는 n-비트 코스 SRAM(260)과 n-비트 미세 SRAM(270)으로 구분하였으나, 3 스텝 SS-ADC에서는 n-비트 1 스텝 SRAM, n-비트 2 스텝 SRAM, n-비트 3 스텝 SRAM으로 구분되어 있다.

도 10은 도 9에 도시된 3 스텝 SS-ADC의 변환 과정의 예를 도시한 타이밍 다이어그램이다.

도 10 과 같이 first step에서의 입력 램프와의 비교에 의한 래치 신호는 그 타이밍의 카운터 값인 11을 첫 번째와 두 번째 비트로 출력함과 동시에, first ramp값에 의해 변화하는 V_X값을 S4스위치를 off시켜 홀딩시킨다.

이후 second step에서는 second ramp과 커패시터 C1, C2을 사용하여 V_y 전압을 변화하게 한다. 이 과정으로 인해 비교기는 다시 한번 비교 신호를 생성하게 되고 그 신호를 이용하여, 3, 4번째 비트 값인 01을 출력함과 동시에, 그때의 V_y 전압을 홀딩시킨다. 이후 third step에서는 다시 해당하는 램프신호를 C_H를 통해 인가시켜 V_X를 third ramp만큼 변화시켜 다시 한번 비교신호를 생성하여 마지막 하위 두 비트를 출력함으로써 총 6비트에 해당하는 A/D변환 값을 얻을 수 있다.

도 11은 본 발명의 또 다른 실시 예에 따른 4개의 램프 신호를 사용한 4 스텝 SS-ADC의 구조를 도시한 것이다.

도 12는 본 발명에 따른 다중 스텝 SS-ADC에 적용할 수 있는 gilbert-cell 타입의 비교기를 도시한 것이다.

4 스텝 SS-ADC을 구현하기 위해서는 도 9의 구조의 캐패시터 C₄의 ground 대신에 램프신호를 인가하는 방법으로 구현이 가능하지만, 직렬 연결된 capacitor에 의해서 노이즈 문제가 발생할 수 있다. 따라서, 다른 도 12와 같은 gilbert-cell 타입의 비교기를 사용하여서도 구현이 가능하다.

도 11과 도 12를 참조하면, 도 11의 증폭기에 도시된 V_in1, V_in2, V_in3, V_in4는 도 12의 gilbert-cell 타입의 비교기에 도시된 V_in1, V_in2, V_in3, V_in4에 대응된다.

이처럼, 2 스텝 SS-ADC의 경우 코스(coarse)와 미세(fine)이라는 두 개의 스텝만을 갖게 되지만, 본 발명에서 제안하는 스텝 구간마다 그 구간에 대응되는 기울기를 갖는 램프 신호를 사용하는 방법은 스텝 확장에 상대적으로 자유로워 2 스텝 이상의 스텝을 갖는 다중 스텝 SS-ADC의 구현이 용이하다. 따라서, 고해상도의 ADC의 경우 이러한 다중 스텝을 통해 아날로그-디지털 변환 과정에 소요되는 시간을 확연히 줄일 수 있으며, 이 ADC가 적용된 CIS는 프레임 레이트의 상승을 도모할 수 있다는 장점이 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

복수의 램프 입력단을 이용하여 낮은 잡음을 갖고, 기존 Column ADC 구조의 CMOS 이미지 센서의 프레임율을 높이도록 구현한 고속 A/D 변환 방법을 적용한 CMOS 이미지 센서에 응용 가능하다.

210 : 1 column ADC 220 : 램프 생성기
230 : n비트 카운터 240 : 비교기
250 : 싱크 블럭부 260 : n-비트 코스 SRAM
270 : n-비트 미세 SRAM

Claims (13)

1. 비교기를 포함하는 다중 스텝 구조의 ADC에 있어서,
   상기 다중 스텝에서 상기 비교기로 입력되는 입력전압과 비교하기 위해 상기 비교기로 입력되는 램프 신호가 상기 다중 스텝별로 생성되어 상기 비교기에 입력되는 것을 특징으로 하는 다중 스텝 구조의 ADC.
2. 입력 전압과 램프 전압을 입력받는 증폭기;
   미세 램프 전압 입력단에 연결된 커패시턴스; 및
   코스 램프 전압 입력단에 연결된 스위치를 포함하고,
   상기 스위치가 온되는 경우 상기 커패시턴스에 상기 코스 램프 전압이 인가되고,
   래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되며,
   상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되고,
   상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기.
3. 제2 항에 있어서,
   상기 증폭기는 OTA(Operational Transconductance Amplifier)인 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기.
4. 제2 항에 있어서,
   상기 래치 신호는 상기 입력 전압과 상기 램프 전압이 같아질 때 발생하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기.
5. 입력 전압과 램프 전압을 입력받는 증폭기;
   미세 램프 전압 입력단에 연결된 커패시턴스; 및
   코스 램프 전압 입력단에 연결된 스위치를 포함하고,
   상기 스위치가 온되는 경우 상기 커패시턴스에 상기 코스 램프 전압이 인가되고,
   래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되며,
   상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되고,
   상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기를 포함하는 ADC.
6. 제5 항에 있어서,
   상기 ADC는 2 스텝 SS-ADC인 것을 특징으로 하는 ADC.
7. 입력 전압과 램프 전압을 입력받는 증폭기;
   미세 램프 전압 입력단에 연결된 커패시턴스; 및
   코스 램프 전압 입력단에 연결된 스위치를 포함하고,
   상기 스위치가 온되는 경우 상기 커패시턴스에 상기 코스 램프 전압이 인가되고,
   래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되며,
   상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되고,
   상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기를 포함하는 CMOS 이미지 센서.
8. 제7 항에 있어서,
   상기 입력 전압은 픽셀 전압인 것을 특징으로 하는 CMOS 이미지 센서.
9. 코스 램프 전압 입력단에 연결된 스위치가 온되는 경우, 미세 램프 전압 입력단에 연결된 커패시턴스에 상기 코스 램프 전압이 인가되는 단계;
   래치 신호가 오프되고, 상기 스위치가 오프되면 상기 커패시턴스에 인가된 코스 램프 전압이 유지되는 단계; 및
   상기 스위치가 오프된 상태에서 상기 래치 신호가 온되면, 미세 램프 전압이 상기 커패시턴스에 인가되는 단계를 포함하고,
   상기 코스 램프 전압, 상기 미세 램프 전압, 및 외부 입력 전압이 증폭기에 입력되고, 상기 커패시턴스에 인가되는 미세 램프 전압은, 상기 래치 신호가 오프되고 상기 스위치가 오프될 때 상기 커패시턴스에 인가된 코스 램프 전압과 미세 램프 전압과의 차이만큼 증가하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기의 처리방법.
10. 제9 항에 있어서,
    상기 증폭기는 OTA인 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기의 처리방법.
11. 제9 항에 있어서,
    상기 래치 신호는 상기 외부 입력 전압과 상기 코스 램프 전압이 같아질 때나 상기 외부 입력 전압과 상기 미세 램프 전압이 같아질 때 발생하는 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기의 처리방법.
12. 제9 항에 있어서,
    상기 입력 전압은 픽셀 전압인 것을 특징으로 하는 두 개의 램프 입력을 이용한 비교기의 처리방법.
13. 비교기를 이용한 아날로그-디지털 변환 방법에 있어서,
    상기 비교기로 입력되는 입력전압과 비교하기 위해 상기 비교기로 입력되는 램프 신호가 상기 다중 스텝별로 생성되어 상기 비교기에 입력되는 것을 특징으로 하는 복수 개의 램프 신호를 사용하는 아날로그-디지털 변환 방법.

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