KR20170119764A - 비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서 - Google Patents

비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서 Download PDF

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Abstract

본 기술은 비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서에 관한 것으로, 입력되는 픽셀 신호와 비교하기 위해 비교 장치로 입력되는 램프 신호가 멀티 스텝별로 생성되어 입력되고, 스텝 구간마다 그 구간에 대응되는 기울기를 갖는 램프 신호를 이용하여 스텝 확장을 용이하게 하며, 멀티 스텝을 갖는 비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서를 제공한다. 이러한 비교 장치는, 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭; 1스텝 및 3스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 픽셀 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭; 2스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치; 접지 단자와 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터; 상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및 상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 스위치를 제어하기 위한 제어 신호를 출력하기 위한 피드백 제어부를 포함할 수 있다.

Description

비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서{COMPARATOR AND OPERATING METHOD, AND CMOS IMAGE SENSOR THEREOF USING THAT}
본 발명의 몇몇 실시예들은 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것으로, 더욱 상세하게는 멀티 스텝(Multi-Step) 구조를 가지는 고속 및 고해상도용 비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서에 관한 것이다.
이하의 본 발명의 실시예에서는 2 이상의 스텝을 갖는 멀티 스텝 싱글 슬로프 아날로그-디지털 변환 장치(Multi-Step Single Slope Analog to Digital Converter)를 예를 들어 설명하나, 본 발명이 이에 한정되는 것이 아님을 미리 밝혀둔다. 여기서, 멀티 스텝이란 두 개 이상의 램프 신호를 사용한다는 의미이고, 싱글 슬로프란 사용되는 램프 신호의 기울기 종류가 하나라는 의미이다.
일반적으로, 씨모스(CMOS) 공정으로 구현되는 씨모스 이미지 센서(CIS)는 기타 경쟁 제품에 비하여 저전력 소모, 저렴한 가격 및 소형 사이즈의 장점으로 인하여 빠르게 시장을 넓혀가고 있다. 이때, 컬럼-패러럴(Column-Parallel) 아날로그-디지털 변환 장치(ADC)의 구조가 프레임 레이트(Frame Rate), 면적(Area), 및 파워(Power) 면에서 좋은 균형을 이루고 있어서 씨모스 이미지 센서(CIS)에 널리 사용되고 있다. 그리고 각 컬럼마다 아날로그-디지털 변환 장치를 배치하는데 있어서, 싱글 슬로프 아날로그-디지털 변환 장치(Single Slope ADC)가 주로 사용되고 있다.
한편, 씨모스 이미지 센서는 경쟁 제품에 비하여 상대적으로 부족하였던 화질 개선을 통해 점차 고해상도, 및 고속의 프레임 레이트를 요구하는 비디오 영역까지 그 응용 범위를 확장해 나가고 있다.
그런데, 싱글 슬로프 아날로그-디지털 변환 장치(SS-ADC)는 변환 시간이 해상도에 대하여 지수 배로 증가하기 때문에 씨모스 이미지 센서의　프레임 레이트를 제한하는 단점을 가지고 있어서, 고해상도(High Resolution) 및 고속의 프레임 레이트(High Frame Rate)를 요구하는 최근의 추세에 점차　대응하기 어려운 문제점이 크게 부각되고 있다.
이러한 문제점을 개선하기 위해 2 스텝 싱글 슬로프 아날로그-디지털 변환 장치(SS-ADC)를 적용하여 보다 빠른 특성을 얻었지만, 고해상도를 구현하면서 고속의 프레임 레이트를 가지는 씨모스 이미지 센서를 구현하기 위해서는 보다 높은 성능의 안정적인 고속의 아날로그-디지털 변환 장치가 필요하다. 이를 위해 멀티 스텝 아날로그-디지털 변환 기술에 대한 연구가 지속적으로 이루어지고 있다.
본 발명의 실시예는 입력되는 픽셀 신호와 비교하기 위해 비교 장치로 입력되는 램프 신호가 멀티 스텝별로 생성되어 입력되고, 스텝 구간마다 그 구간에 대응되는 기울기를 갖는 램프 신호를 이용하여 스텝 확장을 용이하게 하며, 멀티 스텝을 갖는 비교 장치 및 그 동작 방법과 그를 이용한 씨모스 이미지 센서를 제공한다.
본 발명의 일 실시예에 따른 비교 장치는, 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭; 1스텝 및 3스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 픽셀 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭; 2스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치; 접지 단자와 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터; 상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및 상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 스위치를 제어하기 위한 제어 신호를 출력하기 위한 피드백 제어부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 비교 장치는, 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭; 픽셀 신호가 입력되는 제 4 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭; 1스텝과 2스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 상기 상호상관 이중 샘플링 블럭 사이에 구비된 제 5 스위치; 접지 단자와 상기 상호상관 이중 샘플링 블럭 사이에 구비된 제 5 커패시터; 3스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치; 4스텝을 위한 제 3 램프 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터; 상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및 상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 및 제 5 스위치를 제어하기 위한 제 4 및 제 5 스위치 제어 신호를 출력하기 위한 피드백 제어부를 포함할 수 있다.
본 발명의 실시예에 따른 비교 장치의 동작 방법은, (a) 리셋 동작을 수행하는 단계; (b) 1스텝 동작을 수행하는 단계; (c) 2스텝 동작을 수행하는 단계; 및 (d) 3스텝 동작을 수행하는 단계를 포함하고, 상기 (b) 단계는, 1스텝의 동작 중 비교 신호의 위상이 변화되면 픽셀 신호를 재 입력시켜 제 1 램프 신호와의 차이 값을 저장할 수 있다.
본 발명의 실시예에 따른 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이; 제어부의 제어에 따라 상기 픽셀 어레이 내의 픽셀을 로우 라인별로 선택하여 제어하기 위한 로우 디코더; 상기 제어부의 제어에 따라 멀티 스텝별로 램프 신호를 발생하기 위한 램프 신호 발생 장치; 상기 픽셀 어레이로부터 출력되는 각 픽셀 신호의 값과 상기 램프 신호 발생 장치로부터 인가되는 상응하는 램프 신호의 값을 비교하되, 1스텝의 동작 중 비교 신호의 위상이 변화되면 픽셀 신호를 재 입력받아 제 1 램프 신호와의 차이 값을 저장하는 비교부; 상기 비교부로부터의 각 출력 신호에 따라 상기 제어부로부터의 클럭을 카운팅하기 위한 카운팅부; 상기 제어부의 제어에 따라 상기 카운팅부로부터의 카운팅 정보를 각각 저장하기 위한 메모리부; 상기 로우 디코더와 상기 램프 신호 발생 장치와 상기 카운팅부와 상기 메모리부와 컬럼 리드아웃 회로의 동작을 제어하기 위한 상기 제어부; 및 상기 메모리부의 데이터를 상기 제어부의 제어에 따라 출력하기 위한 상기 컬럼 리드아웃 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 기존의 멀티 스텝 아날로그-디지털 변환 장치(Multi-Step ADC)에 비해 커패시터(Capacitor)와 스위칭(Switching) 소자의 수를 줄임으로써, 3스텝 이상의 아날로그-디지털 변환 과정에서 전력 소모를 감소시킬 수 있으며, 또한 싸이즈(Size)를 감소시킬 수 있는 효과가 있다.
그에 따라, 본 발명의 실시예는 멀티 스텝을 가지는 고속 및 고해상도용 아날로그-디지털 변환 장치 및 씨모스 이미지 센서의 구현에 가장 최적화된 구조를 제공할 수 있다.
도 1a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 일 예시도,
도 1b는 도 1a에 도시된 액티브 홀딩부의 상세 회로도,
도 2a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 다른 예시도,
도 2b는 도 2a에 도시된 비교 장치의 3스텝 동작 타이밍을 나타내는 도면,
도 3a는 본 발명의 제 1 실시예에 따른 비교 장치의 구성도,
도 3b는 도 3a에 도시된 비교 장치의 3스텝 동작 타이밍을 나타내는 도면,
도 4a는 본 발명의 제 2 실시예에 따른 비교 장치의 구성도,
도 4b는 도 4a에 도시된 비교 장치의 4스텝 동작 타이밍을 나타내는 도면,
도 5는 본 발명의 실시예에 따른 비교 장치를 이용한 씨모스 이미지 센서(CIS)의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 일 예시도이고, 도 1b는 도 1a에 도시된 액티브 홀딩부의 상세 회로도이다.
도 1a를 참조하여 살펴보면, 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치는 액티브 홀딩부(110), 제 1 내지 제 3 커패시터(C1, C2, C3), 비교기(120), 증폭기(130), 피드백 제어부(140), 제 1 및 제 2 스위치(S1, S2)를 구비한다.
여기서, 제 1 커패시터(C1)는 픽셀로부터의 픽셀 신호에 따른 값을 저장한다. 그리고 제 2 커패시터(C2)는 램프 신호 발생 장치로부터의 램프 신호(예를 들어, 램프 신호1, 램프 신호2, 램프 신호3)에 의해 전달되는 값을 저장한다. 이때, 액티브 홀딩부(110)는 램프 신호 발생 장치로부터 입력되는 램프 신호를 제 2 커패시터(C2)를 통해 비교기(120)로 흔들림 없이 전달한다. 그러면, 비교기(120)는 제 1 및 제 2 커패시터(C1, C2)에 저장된 두 값을 비교한다. 그리고 제 3 커패시터(C3)는 비교기(120)에 의해 비교된 값 중에서 교류(AC) 성분만을 증폭기(130)로 전달한다. 그러면, 증폭기(130)는 비교기(120)에서 비교된 신호를 증폭하여 출력한다. 제 1 및 제 2 스위치(S1, S2)는 씨모스 이미지 센서가 픽셀에서 제공되는 픽셀 신호에 대응하는 디지털 값을 찾기 위한 동작에서 기준이 되는 클럭 신호에 응답하여 스위칭된다.
도 1b를 참조하여 살펴보면, 액티브 홀딩부(110)는 입력단(IN)에 연결된 제 4 커패시터(C4), 제 3 및 제 4 스위치(S3, S4), 오피 앰프(111) 및 오피 앰프의 부입력단(-)과 출력단(OUT) 사이에 배치된 제 5 커패시터(C5)를 구비한다.
여기서, 액티브 홀딩부(110)는 피드백 제어부(140)에서 제공되는 피드백 신호에 응답하여, 입력되는 램프 신호(램프 신호1,2,3)가 선택적으로 제 2 커패시터(C2)에 전달되도록 한다. 이때, 액티브 홀딩부(110)는 입력단(IN)을 통해 입력되는 램프 신호를 제 5 커패시터(C5)/제 4 커패시터(C4)의 비로 증폭하여 제 2 커패시터(C2)에 전달한다. 여기서, 액티브 홀딩부(110)는 출력단(OUT)의 임피던스가 매우 높기 때문에 램프 신호가 안정적으로 커패시터(C2)에 전달된다. 또한, 액티브 홀딩부(110)는 첫 번째 램프 신호에 의한 비교가 끝난 후 두 번째 램프 신호에 의한 비교가 시작되기 전 상태를 유지한다.
그리고 제 4 스위치(S4)는 제 1 및 제 2 스위치(S1, S2)와 동일하게, 기준이 되는 클럭 신호에 응답하여 스위칭된다. 한편, 제 3 스위치(S3)는 피드백 신호가 활성화되면 오프되어 더 이상 램프 신호(램프 신호1,2,3)가 제 2 커패시터(C2)에 전달되지 않도록 한다. 이때, 피드백 신호가 활성화되었다는 것은 현재 비교중인 램프 신호의 레벨이 픽셀 신호가 저장된 제 1 커패시터(C1)의 레벨과 동일해 졌다는 것을 의미한다.
다음으로, 도 1a 및 도 1b를 참조하여 비교 장치의 동작을 살펴보면 다음과 같다.
먼저, 램프 신호는 씨모스 이미지 센서의 내부 동작 스펙에 따라 그 정해진 단계로 한 단계씩 하강하거나 상승하게 된다. 즉, 램프 신호는 씨모스 이미지 센서의 비교 특성에 따라 상승할 수도 하강할 수도 있다. 여기서, 동작 스펙은 픽셀에 입사된 빛에 대한 정보를 몇 비트의 디지털 값으로 변환하는 지를 말한다. 예를 들어, 만약 각 픽셀에 대해 10비트의 디지털 정보로 치환하여 처리하는 경우에 램프 신호는 1024 단계를 한 단계씩 하강하거나 상승하게 된다.
만약, 하나의 램프 신호와 픽셀 신호를 비교하게 되면, 픽셀 신호의 레벨까지 비교하기 위해 기본적으로 1024번의 상승 또는 하강하는 단계가 필요하다. 이렇게 되면, 비교 신호를 생성하는데 너무 긴 시간이 소요되게 되고, 램프 신호의 신뢰성을 확보하기가 매우 어렵다. 만약, 10비트가 아니라 12비트라면, 램프 신호는 4096번의 단계를 한 단계씩 하강하거나 상승해야만 한다.
따라서 이를 해결하기 위해서는 램프 신호를 멀티 스텝으로 구현하는 것이 바람직하다. 10비트로 픽셀값을 구현하는 씨모스 이미지 센서에 있어서 2스텝의 경우를 살펴보면, 먼저 32단계로 하강하는 램프 신호를 생성하여 픽셀 신호와 비교하고, 비교된 결과값을 이용하여 다시 32단계로 하강하는 램프 신호와 비교한다. 두 번째 32단계로 하강하는 램프 신호는 앞의 램프 신호의 한 단계를 다시 32단계로 나누고, 그 나눈 단계로 하강하는 신호이다. 이렇게 비교 장치를 구현하게 되면, 10비트로 픽셀값을 구현하더라도 램프 신호는 32단계만 하강하거나 상승하면 되기 때문에 보다 신뢰성을 가질 수 있다. 또한, 램프 신호를 2스텝이 아니라 3스텝 또는 4스텝으로 구현할 수도 있다.
예를 들어, 램프 신호를 3스텝으로 구현하는 경우를 살펴보면, 픽셀 신호를 첫 번째 스텝의 램프 신호와 비교하여 제 1 램프코드를 추출하고, 두 번째 스텝의 램프 신호를 이용하여 제 2 램프코드를 추출하며, 세 번째 스텝의 램프 신호를 이용하여 제 3 램프코드를 추출한 후에, 추출된 3개의 램프코드를 조합하여 최종적으로 픽셀 신호에 대한 디지털 값을 N비트(N은 자연수)로 추출한다.
전술한 바와 같이, 도 1a의 비교 장치는 멀티 스텝 구현을 위해 추가적인 피드백 라인 구성과 램프 신호를 입력받는 액티브 홀딩부를 구비한다. 그러나 액티브 홀딩부의 추가로 인하여 사이즈가 증가하고 전력 소모의 증대가 필연적이어서 그 효과가 반감되고 있다.
도 2a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 다른 예시도이고, 도 2b는 도 2a에 도시된 비교 장치의 3스텝 동작 타이밍을 나타내는 도면이다.
도 2a에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치는, 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭(210), 픽셀 신호가 입력되는 제 4 입력단과 비교 블럭(210)의 부입력단(-) 사이에 구비되어 상호상관 이중 샘플링(CDS : Correlated Double Sampling)을 수행하기 위한 상호상관 이중 샘플링 블럭(220), 1스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 비교 블럭(210)의 정입력단(+) 사이에 구비된 제 4 스위치(S4), 2스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상호상관 이중 샘플링 블럭(220) 사이에 구비된 제 5 스위치(S5), 접지 단자와 상호상관 이중 샘플링 블럭(220) 사이에 구비된 제 5 커패시터(C5), 3스텝을 위한 제 3 램프 신호가 입력되는 제 3 입력단과 비교 블럭(210)의 정입력단 사이에 구비된 제 4 커패시터(C4), 비교 블럭(210)으로부터의 비교 신호를 증폭하기 위한 증폭 블럭(230), 및 증폭 블럭(230)으로부터의 비교 신호에 따라 제 4 및 제 5 스위치(S4, S5)를 제어하기 위한 제 4 및 제 5 스위치 제어 신호를 출력하기 위한 피드백 제어부(240)를 포함한다.
여기서, 제 5 스위치(S5)와 제 5 커패시터(C5)는 2스텝에서 3스텝으로 스텝을 확장하기 위하여 추가된 구성 요소이다.
그리고 예를 들어, 비교 블럭(210)은 비교기, 제 2 스위치(S2) 및 제 3 커패시터(C3)를 이용하여 구현할 수 있고, 상호상관 이중 샘플링 블럭(220)은 제 1 스위치(S1), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 이용하여 구현할 수 있으며, 증폭 블럭(230)은 제 3 스위치(S3) 및 3개의 인버터를 이용하여 구현할 수 있으며, 이는 공기 기술이므로 여기서는 더 이상 설명하지 않기로 한다.
다음으로, 도 2a 및 도 2b를 참조하여 비교 장치의 동작을 살펴보면 다음과 같다.
먼저, 1스텝의 동작을 살펴보면, 제 4 스위치 제어 신호가 온되어 제 1 입력단에 연결된 제 4 스위치(S4)가 온되면 제 1 램프 신호가 제 3 입력단에 연결된 제 4 커패시터(C4)에 인가되고, 제 4 스위치 제어 신호가 오프되어 제 4 스위치(S4)가 오프되면 제 4 커패시터(C4)에 인가된 전압이 유지되며, 픽셀 신호는 상호상관 이중 샘플링 블럭(220)의 제 1 커패시터(C1)에 인가되어 유지된다.
그리고 2스텝의 동작을 살펴보면, 제 5 스위치 제어 신호가 온되어 제 2 입력단에 연결된 제 5 스위치(S5)가 온되면 제 2 램프 신호가 제 5 커패시터(C5)에 인가되고, 제 5 스위치 제어 신호가 오프되어 제 5 스위치(S5)가 오프되면 제 5 커패시터(C5)에 인가된 전압이 유지된다.
그리고 3스텝의 동작을 살펴보면, 제 3 램프 신호가 제 3 입력단에 연결된 제 4 커패시터(C4)에 인가되고, 제 2 램프 신호는 제 1 커패시터(C1)에 저장된 픽셀 신호와 제 5 커패시터(C5)에 저장된 제 2 램프 신호와의 차이만큼 증가하며, 제 3 램프 신호는 제 4 커패시터(C4)에 저장된 제 1 램프 신호와 제 3 램프 신호와의 차이만큼 증가한다.
이때, 제 2 입력단과 제 4 입력단은 병렬로 연결되어 있으며, 3스텝의 세 구간을 위해서 각 스텝에 대응되는 3개의 램프 신호를 사용한다.
도 2b를 참조하여 좀 더 구체적으로 살펴보면, 1스텝에서의 픽셀 신호와 램프 신호의 비교에 의한 비교 신호는 그 타이밍의 카운터 값인 11을 첫 번째와 두 번째 비트로 출력함과 동시에 제 1 램프 신호에 의해 변화되는 Vx 전압값을 제 4 스위치(S4)를 오프시켜 홀딩시킨다.
이후, 2스텝에서는 제 2 램프 신호와 제 1 및 제 2 커패시터(C1, C2)를 사용하여 Vy 전압을 변화시킨다. 이 과정으로 인해 비교기는 다시 한번 비교 신호를 생성하게 되고, 그 비교 신호를 이용하여 3, 4번째 비트 값인 01을 출력함과 동시에 그때의 Vy 전압을 홀딩시킨다.
이후, 3스텝에서는 다시 해당하는 제 3 램프 신호를 제 4 커패시터(C4)를 통해 인가시켜 Vx 전압을 제 3 램프 신호만큼 변화시켜 다시 한번 비교 신호를 생성하여 마지막 하위 두 비트를 출력함으로써, 총 6비트에 해당하는 아날로그-디지털 변환값을 얻을 수 있다.
전술한 바와 같이, 도 2a의 비교 장치는 3스텝 아날로그-디지털 변환 장치의 구현을 위해 3라인의 램프 신호와 복수 개의 커패시터가 필요하고, 특히 3스텝 이상의 멀티 스텝 구현을 위해 각 램프 신호 라인에 추가되는 스위치와 커패시터에 의해 사이즈가 증가하고 전력 소모가 증대되는 문제점이 있다.
따라서 본 발명의 실시예에서는 기존의 멀티 스텝 아날로그-디지털 변환 장치에 비해 커패시터와 스위칭 소자의 수를 줄임으로써, 3스텝 이상의 아날로그-디지털 변환 과정에서 전력 소모를 줄일 수 있고, 싸이즈를 감소시킬 수 있으며, 이를 도 3a 내지 도 4b를 참조하여 상세히 설명하기로 한다.
도 3a는 본 발명의 제 1 실시예에 따른 비교 장치의 구성도이고, 도 3b는 도 3a에 도시된 비교 장치의 3스텝 동작 타이밍을 나타내는 도면이다.
도 3a에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 비교 장치는, 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭(210), 1스텝 및 3스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 픽셀 신호가 입력되는 제 3 입력단과 비교 블럭(210)의 부입력단(-) 사이에 구비되어 상호상관 이중 샘플링(CDS)을 수행하기 위한 상호상관 이중 샘플링 블럭(220), 2스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 비교 블럭(210)의 정입력단(+) 사이에 구비된 제 4 스위치(S4), 접지 단자와 비교 블럭(210)의 정입력단 사이에 구비된 제 4 커패시터(C4), 비교 블럭(210)으로부터의 비교 신호를 증폭하기 위한 증폭 블럭(230), 및 증폭 블럭(230)으로부터의 비교 신호에 따라 제 4 스위치(S4)를 제어하기 위한 제 4 스위치 제어 신호를 출력하기 위한 피드백 제어부(240)를 포함한다.
이때, 도 3a에 도시된 비교 장치는 1스텝의 동작 중 비교 블럭(210)으로부터의 비교 신호(비교기 출력 신호)의 위상이 변화되면 상호상관 이중 샘플링 블럭(220)의 제 1 스위치(S1)를 온시켜 재 입력되는 픽셀 신호와 변화된 제 1 램프 신호의 차이 값을 상호상관 이중 샘플링 블럭(220)의 제 1 커패시터(C1)에 저장한다. 이후, 도 3a에 도시된 비교 장치는 제 1 스위치(S1)를 오프시켜 제 1 커패시터(C1)에 저장된 "재 입력된 픽셀 신호와 변화된 제 1 램프 신호의 차이 값"을 유지한다.
그리고 도 3a에 도시된 비교 장치는 도 2a에 도시된 비교 장치와 비교하여, 제 1 램프 신호와 제 2 램프 신호가 입력되는 위치가 서로 바뀌었으며, 또한 "제 5 커패시터(C5), 제 5 스위치(S5) 및 제 3 램프 신호"를 제거함으로써 저면적 및 저전력으로 구현할 수 있다.
그리고 예를 들어, 비교 블럭(210)은 비교기, 제 2 스위치(S2) 및 제 3 커패시터(C3)를 이용하여 구현하거나 비교기 및 제 2 스위치(S2)를 이용하여 구현할 수 있고, 상호상관 이중 샘플링 블럭(220)은 제 1 스위치(S1), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 이용하여 구현할 수 있으며, 증폭 블럭(230)은 제 3 스위치(S3) 및 3개의 인버터를 이용하여 구현하거나 하나의 증폭기를 이용하여 할 수 있으며, 이는 공기 기술이므로 여기서는 더 이상 설명하지 않기로 한다.
다음으로, 도 3a 및 도 3b를 참조하여 비교 장치의 동작을 살펴보면 다음과 같다.
도 3a의 비교 장치의 전체적인 동작 과정은 리셋(Reset) 동작→1스텝 동작→2스텝 동작→3스텝 동작의 순서로 동작한다.
먼저, 리셋 동작을 살펴보면, 제 1, 2, 4 스위치(S1, S2, S4)가 모두 온된다. 제 1 커패시터(C1)에는 제 1 램프 신호와 픽셀 신호의 차이 값이 저장되고, 제 2 스위치(S2)가 온됨으로 인하여 제 2 커패시터(C2)에는 비교기의 오프셋 값과 픽셀 신호가 저장되며, 제 4 커패시터(C4)에는 제 2 램프 신호와 기준 전압(예를 들어, 접지 전압)의 차이 값이 저장된다.
그리고 1스텝의 동작을 살펴보면, 제 1 및 2 스위치(S1, S2)가 오프된다. 제 4 스위치(S4)가 온된 상태에서 제 1 램프 신호가 도 3b의 타이밍도에 도시된 바와 같이 변화된다. 제 1 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장하고, 제 1 스위치(S1)가 온되면서 제 1 커패시터(C1)에 픽셀 신호와 변화된 제 1 램프 신호의 차이 값이 저장되고, 다시 제 1 스위치(S1)가 오프되면서 이 값이 유지된다. 즉, 1스텝의 동작 중 비교기 출력 신호의 위상이 변화되면 픽셀 신호를 재 입력시켜 제 1 램프 신호와의 차이 값을 저장한다. 제 1 램프 신호의 1스텝 동작이 완료되면 제 1 램프 신호는 일정한 값으로 유지되며, 제 4 스위치(S4)는 계속 온된 상태를 유지한다.
그리고 2스텝의 동작을 살펴보면, 제 4 스위치 제어 신호가 온된 상태에서 제 2 램프 신호가 도 3b의 타이밍도에 도시된 바와 같이 변화된다. 제 2 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장하고 제 4 스위치(S4)가 오프된다. 이때, 제 4 커패시터(C4)에는 변화된 제 2 램프 신호와 기준 전압의 차이 값이 저장되어 유지된다.
그리고 3스텝의 동작을 살펴보면, 제 1 램프 신호가 도 3b의 타이밍도에 도시된 바와 같이 변화된다. 제 1 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장함으로써, 전체 디지털 코드 변환 값을 저장한다.
도 4a는 본 발명의 제 2 실시예에 따른 비교 장치의 구성도이고, 도 4b는 도 4a에 도시된 비교 장치의 4스텝 동작 타이밍을 나타내는 도면이다.
도 4a에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 비교 장치는, 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭(210), 픽셀 신호가 입력되는 제 4 입력단과 비교 블럭(210)의 부입력단(-) 사이에 구비되어 상호상관 이중 샘플링(CDS)을 수행하기 위한 상호상관 이중 샘플링 블럭(220), 1스텝과 2스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 상호상관 이중 샘플링 블럭(220) 사이에 구비된 제 5 스위치(S5), 접지 단자와 상호상관 이중 샘플링 블럭(220) 사이에 구비된 제 5 커패시터(C5), 3스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 비교 블럭(210)의 정입력단(+) 사이에 구비된 제 4 스위치(S4), 4스텝을 위한 제 3 램프 신호가 입력되는 제 3 입력단과 비교 블럭(210)의 정입력단 사이에 구비된 제 4 커패시터(C4), 비교 블럭(210)으로부터의 비교 신호를 증폭하기 위한 증폭 블럭(230), 및 증폭 블럭(230)으로부터의 비교 신호에 따라 제 4 및 제 5 스위치(S4, S5)를 제어하기 위한 제 4 및 제 5 스위치 제어 신호를 출력하기 위한 피드백 제어부(240)를 포함한다.
이때, 도 4a에 도시된 비교 장치는 1스텝의 동작 중 비교 블럭(210)으로부터의 비교 신호(비교기 출력 신호)의 위상이 변화되면 상호상관 이중 샘플링 블럭(220)의 제 1 스위치(S1)를 온시켜 재 입력되는 픽셀 신호와 변화된 제 1 램프 신호의 차이 값을 상호상관 이중 샘플링 블럭(220)의 제 1 커패시터(C1)에 저장한다. 이후, 도 4a에 도시된 비교 장치는 제 1 스위치(S1)를 오프시켜 제 1 커패시터(C1)에 저장된 "재 입력된 픽셀 신호와 변화된 제 1 램프 신호의 차이 값"을 유지한다.
그리고 도 4a에 도시된 비교 장치는 도 2a에 도시된 비교 장치와 비교하여, 제 1 램프 신호와 제 2 램프 신호가 입력되는 위치가 서로 바뀌었으며, 4스텝 동작으로 변경되었다.
그리고 예를 들어, 비교 블럭(210), 상호상관 이중 샘플링 블럭(220) 및 증폭 블럭(230)은 도 3의 설명에서 전술한 바와 같이 구현할 수 있으므로 여기서는 더 이상 설명하지 않기로 한다.
다음으로, 도 4a 및 도 4b를 참조하여 비교 장치의 동작을 살펴보면 다음과 같다.
도 4a의 비교 장치의 전체적인 동작 과정은 리셋(Reset) 동작→1스텝 동작→2스텝 동작→3스텝 동작→4스텝 동작의 순서로 동작한다.
먼저, 리셋 동작을 살펴보면, 제 1 내지 제 5 스위치(S1, S2, S3, S4, S5)가 모두 온된다. 제 1 커패시터(C1)에는 제 1 램프 신호와 픽셀 신호의 차이 값이 저장되고, 제 2 스위치(S2)가 온됨으로 인하여 제 2 커패시터(C2)에는 비교기의 오프셋 값과 픽셀 신호가 저장되며, 제 4 커패시터(C4)에는 제 2 램프 신호와 제 3 램프 신호의 차이 값이 저장된다.
그리고 1스텝의 동작을 살펴보면, 제 1 내지 3 스위치(S1, S2, S3)가 오프된다. 제 4 및 제 5 스위치(S4, S5)가 온된 상태에서 제 1 램프 신호가 도 4b의 타이밍도에 도시된 바와 같이 변화된다. 제 1 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장하고, 제 1 스위치(S1)가 온되면서 제 1 커패시터(C1)에 픽셀 신호와 변화된 제 1 램프 신호의 차이 값이 저장되고, 다시 제 1 스위치(S1)가 오프되면서 이 값이 유지된다. 즉, 1스텝의 동작 중 비교기 출력 신호의 위상이 변화되면 픽셀 신호를 재 입력시켜 제 1 램프 신호와의 차이 값을 저장한다. 제 1 램프 신호의 1스텝 동작이 완료되면 제 1 램프 신호는 일정한 값으로 유지되며, 제 4 및 제 5 스위치(S4, S5)는 계속 온된 상태를 유지한다.
그리고 2스텝의 동작을 살펴보면, 제 4 및 제 5 스위치 제어 신호가 온된 상태에서 제 2 램프 신호가 도 4b의 타이밍도에 도시된 바와 같이 변화된 후 고정된다. 이후, 제 1 램프 신호가 도 4b의 타이밍도에 도시된 바와 같이 변화된다. 제 1 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장하고 제 4 스위치(S4)가 오프된다. 이때, 제 4 커패시터(C4)에는 변화된 제 2 램프 신호와 제 3 램프 신호의 차이 값이 저장되어 유지되고, 제 5 커패시터(C5)에는 제 1 램프 신호와 기준 전압의 차이 값이 저장되어 유지된다.
그리고 3스텝의 동작을 살펴보면, 제 5 스위치(S5)가 온된 상태에서 제 2 램프 신호가 도 4b의 타이밍도에 도시된 바와 같이 변화된다. 제 2 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장하고 제 5 스위치(S5)가 오프된다. 이때, 제 4 커패시터(C4)에는 변화된 제 2 램프 신호와 제 3 램프 신호의 차이 값이 저장되어 유지된다.
그리고 4스텝의 동작을 살펴보면, 제 3 램프 신호가 도 4b의 타이밍도에 도시된 바와 같이 변화된다. 제 3 램프 신호의 동작으로 비교기의 위상 변화가 발생하면 그 시점에 해당하는 디지털 코드 값을 저장함으로써, 전체 디지털 코드 변환 값을 저장한다.
도 5는 본 발명의 실시예에 따른 비교 장치를 이용한 씨모스 이미지 센서(CIS)의 구성도로서, 일반적인 컬럼 패러럴(Column Parallel) 구조의 씨모스 이미지 센서를 나타내고 있다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 비교 장치를 이용한 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이(10)와, 제어부(80, 예를 들어, 타이밍 제너레이터)의 제어에 따라 픽셀 어레이(10) 내의 픽셀을 로우 라인별로 각각 선택하여 그 동작을 제어하기 위한 로우 디코더(20)와, 제어부(80)의 제어에 따라 멀티 스텝별로 램프 신호를 발생하기 위한 램프 신호 발생 장치(30)와, 픽셀 어레이(10)로부터 출력되는 각 픽셀 신호의 값과 램프 신호 발생 장치(30)로부터 인가되는 상응하는 램프 신호의 값을 비교하기 위한 비교부(40)와, 비교부(40)로부터의 각 출력 신호에 따라 제어부(80)로부터의 클럭을 카운팅하기 위한 카운팅부(50)와, 제어부(80)의 제어에 따라 카운팅부(50)로부터의 카운팅 정보를 각각 저장하기 위한 메모리부(60)와, 로우 디코더(20)와 램프 신호 발생 장치(30)와 카운팅부(50)와 메모리부(60)와 컬럼 리드아웃 회로(70)의 동작을 제어하기 위한 제어부(80), 및 메모리부(60)의 데이터를 제어부(80)의 제어에 따라 순차적으로 픽셀 데이터(PXDATA)로 출력하기 위한 컬럼 리드아웃 회로(70)를 포함한다.
이때, 일반적으로 씨모스 이미지 센서에서는 픽셀 자체적으로 가지고 있는 오프셋(Offset) 값을 제거하기 위해 광신호가 입사되기 전과 후의 픽셀 신호(픽셀 출력 전압)를 비교하여 실제로 입사광에 의한 픽셀 신호만을 측정할 수 있도록 하며, 이러한 기법을 상호상관 이중 샘플링(CDS : Correlated Double Sampling)이라고 한다. 이러한 상호상관 이중 샘플링 동작은 비교부(40)에서 수행된다.
이때, 비교부(40)는 복수의 비교 장치를 포함하며, 카운팅부(50)는 복수의 카운터를 포함하고, 메모리부(60)는 복수의 메모리를 포함한다. 즉, 비교 장치와 카운터와 메모리가 각 칼럼별로 구비된다.
다음으로, 하나의 비교 장치와 카운터와 메모리의 동작을 예를 들어 살펴보면, 다음과 같다.
먼저, 첫 번째의 비교 장치(41)는 픽셀 어레이(10)의 제 1 컬럼으로부터 출력되는 픽셀 신호를 일측 단자로 입력받고, 램프 신호 발생 장치(30)로부터 인가되는 램프 신호(VRAMP)를 타측 단자로 입력받아 두 신호의 값을 비교하여 비교 신호를 출력한다.
이때, 램프 신호(VRAMP)는 시간이 경과함에 따라 전압 레벨이 감소하는 신호이기 때문에, 결국 각 비교 장치에 입력되는 두 신호의 값이 일치하는 시점이 생기게 된다. 이렇게 일치하는 시점을 지나게 되면서 각 비교 장치에서 출력되는 비교 신호의 값에 반전이 일어난다.
그에 따라, 첫 번째의 카운터(51)는 램프 신호가 하강하는 시점부터 비교 장치(41)로부터 출력되는 비교 신호가 반전되는 순간까지 제어부(80)로부터의 클럭을 카운팅하여 카운팅 정보를 출력한다. 여기서, 각각의 카운터는 제어부로부터의 리셋 신호에 따라 초기화된다.
그러면, 첫 번째의 메모리(61)는 제어부(80)로부터의 로드 신호에 따라 카운터(51)로부터의 카운팅 정보를 저장하고 있다가 컬럼 리드아웃 회로(70)로 출력한다.
전술한 바와 같이, 도 2a 및 도 2b에서 설명한 3스텝 비교 방식에 비하여 본 발명의 제 1 실시예에 따른 3스텝 비교 방식에서는 1개의 커패시터와 1개의 스위치 및 1개의 램프 신호를 줄일 수 있고, 도 2a 및 도 2b에서 설명한 기술에 따른 4스텝 비교 방식에 비하여 본 발명의 제 2 실시예에 따른 4스텝 비교 방식에서도 1개의 커패시터와 1개의 스위치 및 1개의 램프 신호를 줄일 수 있다.
전술한 바와 같은 본 발명은 예를 들어 설명한 3스텝 및 4스텝뿐만 아니라 5스텝 및 6스텝으로 확장하여 적용할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
210 : 비교 블럭 220 : 상호상관 이중 샘플링 블럭
230 : 증폭 블럭 240 : 피드백 제어부

Claims (12)

  1. 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭;
    1스텝 및 3스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 픽셀 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭;
    2스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치;
    접지 단자와 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터;
    상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및
    상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 스위치를 제어하기 위한 제어 신호를 출력하기 위한 피드백 제어부
    를 포함하는 비교 장치.
  2. 제 1항에 있어서,
    상기 비교 장치는,
    1스텝의 동작 중 상기 비교 블럭으로부터의 비교 신호의 위상이 변화되면 상기 상호상관 이중 샘플링 블럭의 제 1 스위치를 온시켜 재 입력되는 픽셀 신호와 변화된 제 1 램프 신호의 차이 값을 상기 상호상관 이중 샘플링 블럭의 제 1 커패시터에 저장하는, 비교 장치.
  3. 제 2항에 있어서,
    상기 비교 장치는,
    상기 제 1 스위치를 오프시켜 상기 제 1 커패시터에 저장된 "재 입력된 픽셀 신호와 변화된 제 1 램프 신호의 차이 값"을 유지하는, 비교 장치.
  4. 픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭;
    픽셀 신호가 입력되는 제 4 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭;
    1스텝과 2스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 상기 상호상관 이중 샘플링 블럭 사이에 구비된 제 5 스위치;
    접지 단자와 상기 상호상관 이중 샘플링 블럭 사이에 구비된 제 5 커패시터;
    3스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치;
    4스텝을 위한 제 3 램프 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터;
    상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및
    상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 및 제 5 스위치를 제어하기 위한 제 4 및 제 5 스위치 제어 신호를 출력하기 위한 피드백 제어부
    를 포함하는 비교 장치.
  5. 제 4항에 있어서,
    상기 비교 장치는,
    1스텝의 동작 중 상기 비교 블럭으로부터의 비교 신호의 위상이 변화되면 상기 상호상관 이중 샘플링 블럭의 제 1 스위치를 온시켜 재 입력되는 픽셀 신호와 변화된 제 1 램프 신호의 차이 값을 상기 상호상관 이중 샘플링 블럭의 제 1 커패시터에 저장하는, 비교 장치.
  6. 제 5항에 있어서,
    상기 비교 장치는,
    상기 제 1 스위치를 오프시켜 상기 제 1 커패시터에 저장된 "재 입력된 픽셀 신호와 변화된 제 1 램프 신호의 차이 값"을 유지하는, 비교 장치.
  7. (a) 리셋 동작을 수행하는 단계;
    (b) 1스텝 동작을 수행하는 단계;
    (c) 2스텝 동작을 수행하는 단계; 및
    (d) 3스텝 동작을 수행하는 단계를 포함하고,
    상기 (b) 단계는,
    1스텝의 동작 중 비교 신호의 위상이 변화되면 픽셀 신호를 재 입력시켜 제 1 램프 신호와의 차이 값을 저장하는, 비교 장치의 동작 방법.
  8. 제 7항에 있어서,
    상기 (b) 단계는,
    상기 저장된 "재 입력된 픽셀 신호와 변화된 제 1 램프 신호의 차이 값"을 유지하는, 비교 장치의 동작 방법.
  9. 제 7항에 있어서,
    (e) 4스텝 동작을 수행하는 단계를 더 포함하는, 비교 장치의 동작 방법.
  10. 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이;
    제어부의 제어에 따라 상기 픽셀 어레이 내의 픽셀을 로우 라인별로 선택하여 제어하기 위한 로우 디코더;
    상기 제어부의 제어에 따라 멀티 스텝별로 램프 신호를 발생하기 위한 램프 신호 발생 장치;
    상기 픽셀 어레이로부터 출력되는 각 픽셀 신호의 값과 상기 램프 신호 발생 장치로부터 인가되는 상응하는 램프 신호의 값을 비교하되, 1스텝의 동작 중 비교 신호의 위상이 변화되면 픽셀 신호를 재 입력받아 제 1 램프 신호와의 차이 값을 저장하는 비교부;
    상기 비교부로부터의 각 출력 신호에 따라 상기 제어부로부터의 클럭을 카운팅하기 위한 카운팅부;
    상기 제어부의 제어에 따라 상기 카운팅부로부터의 카운팅 정보를 각각 저장하기 위한 메모리부;
    상기 로우 디코더와 상기 램프 신호 발생 장치와 상기 카운팅부와 상기 메모리부와 컬럼 리드아웃 회로의 동작을 제어하기 위한 상기 제어부; 및
    상기 메모리부의 데이터를 상기 제어부의 제어에 따라 출력하기 위한 상기 컬럼 리드아웃 회로
    를 포함하는 씨모스 이미지 센서.
  11. 제 10항에 있어서,
    상기 비교부의 각 칼럼마다 구비되는 비교 장치는,
    픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭;
    1스텝 및 3스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 픽셀 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭;
    2스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치;
    접지 단자와 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터;
    상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및
    상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 스위치를 제어하기 위한 제어 신호를 출력하기 위한 피드백 제어부
    를 포함하는 씨모스 이미지 센서.
  12. 제 10항에 있어서,
    상기 비교부의 각 칼럼마다 구비되는 비교 장치는,
    픽셀 신호와 램프 신호를 비교하기 위한 비교 블럭;
    픽셀 신호가 입력되는 제 4 입력단과 상기 비교 블럭의 부입력단 사이에 구비되어 상호상관 이중 샘플링을 수행하기 위한 상호상관 이중 샘플링 블럭;
    1스텝과 2스텝을 위한 제 1 램프 신호가 입력되는 제 1 입력단과 상기 상호상관 이중 샘플링 블럭 사이에 구비된 제 5 스위치;
    접지 단자와 상기 상호상관 이중 샘플링 블럭 사이에 구비된 제 5 커패시터;
    3스텝을 위한 제 2 램프 신호가 입력되는 제 2 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 스위치;
    4스텝을 위한 제 3 램프 신호가 입력되는 제 3 입력단과 상기 비교 블럭의 정입력단 사이에 구비된 제 4 커패시터;
    상기 비교 블럭으로부터의 비교 신호를 증폭하기 위한 증폭 블럭; 및
    상기 증폭 블럭으로부터의 비교 신호에 따라 상기 제 4 및 제 5 스위치를 제어하기 위한 제 4 및 제 5 스위치 제어 신호를 출력하기 위한 피드백 제어부
    를 포함하는 씨모스 이미지 센서.
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