JP6149685B2

JP6149685B2 - 固体撮像装置、電子装置、およびカウンタインタフェース回路

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Publication number: JP6149685B2
Application number: JP2013220751A
Authority: JP
Inventors: 藤田　剛; 剛藤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2013-10-24
Filing date: 2013-10-24
Publication date: 2017-06-21
Anticipated expiration: 2033-10-24
Also published as: US20150116559A1; JP2015082788A; US9531978B2

Description

本開示は、固体撮像装置、電子装置、およびカウンタインタフェース回路に関し、特に、固体撮像装置におけるアナログ回路のカラムコアとデジタル回路のロジック回路との間のデータ転送を効率化できるようにした固体撮像装置、電子装置、およびカウンタインタフェース回路に関する。

従来、固体撮像装置においては、各画素から読み出されたアナログの画素信号がカラム毎に、カラムコアからロジック回路に転送されデジタルの画素信号に変換されており、このデータ転送はＨスキャン回路とセンスアンプ回路の構成により実行されている（例えば、特許文献１参照）。

具体的には、Ｈスキャン回路から水平方向に並ぶ各カラムコアに対してスキャンパルスを与えて画素信号の元となる電圧信号を読み出し、センスアンプ回路が、読み出された電圧信号に基づいてアナログの画素信号を検出してロジック回路に出力している。

特許４４７０７００号公報

上述したように、Ｈスキャン回路から各カラムコアに対してスキャンパルスを与える方法は、高速化のために、同時に複数のカラムから画素信号をロジック回路に転送するようにされている。この場合、ロジック回路側で画素信号の並び替えが必要となり、並び替えを実行するために、画素信号を一時的に保持するSRAMなどのメモリが必要であった。

また、間引きされたカラムから画素信号を出力したり、全てのカラムの一部分のカラムから画素信号を出力したりする場合でも、従来では、全てのカラムから画素信号を読み出して、必要とするカラムの画素信号を抽出しており、この用途にも上記メモリは必要であった。

本開示はこのような状況に鑑みてなされたものであり、固体撮像装置におけるカラムコアとロジック回路間のデータ転送を効率化できるようにするものである。

本開示の第１の側面である固体撮像装置は、縦横に配置された画素のアナログ出力を縦方向に出力する多数のカラムコアと、前記多数のカラムコアそれぞれのアナログ出力を保持する多数のデータラッチと、前記多数のデータラッチが直接接続され、前記多数のデータラッチの出力を所定の出力チャンネル数単位で出力するカウンタインタフェース回路と、前記カウンタインタフェース回路を介して、前記所定の出力チャンネル数単位で入力される前記多数のデータラッチの出力をデジタル変換するロジック回路とを備え、前記カウンタインタフェース回路は、多段化されたセレクタ群から構成され、１段目セレクタ群のセレクタには、所定の共有カラム数の前記データラッチが直接接続されており、前記１段目セレクタ群の前記セレクタは、データ転送を開始した後、隣のセレクタから入力されるクロック停止信号に基づいて非アクティブ状態となる。

前記１段目セレクタ群の前記セレクタには、所定の共有カラム数の所定のカラム周期毎の前記データラッチが直接接続されているようにできる。

前記１段目セレクタ群の前記セレクタには、所定の共有カラム数の偶数カラムと奇数カラムの前記データラッチがペアとなって直接接続されているようにできる。

前記１段目セレクタ群の前記セレクタは、前記ロジック回路から出力されるHSELパルスに基づいてアクティブ状態となりデータ転送を開始することができる。

本開示の第１の側面である固体撮像装置は、前記ロジック回路から出力されるHSELパルスが前記１段目セレクタ群の各セレクタに供給されるタイミングを調整するシフトレジスタをさらに備えることができる。

本開示の第２の側面である電子装置は、固体撮像装置が搭載された電子装置であって、前記固体撮像装置が、縦横に配置された画素のアナログ出力を縦方向に出力する多数のカラムコアと、前記多数のカラムコアそれぞれのアナログ出力を保持する多数のデータラッチと、前記多数のデータラッチが直接接続され、前記多数のデータラッチの出力を所定の出力チャンネル数単位で出力するカウンタインタフェース回路と、前記カウンタインタフェース回路を介して、前記所定の出力チャンネル数単位で入力される前記多数のデータラッチの出力をデジタル変換するロジック回路とを備え、前記カウンタインタフェース回路は、多段化されたセレクタ群から構成され、１段目セレクタ群のセレクタには、所定の共有カラム数の前記データラッチが直接接続されており、前記１段目セレクタ群の前記セレクタは、データ転送を開始した後、隣のセレクタから入力されるクロック停止信号に基づいて非アクティブ状態となる。

本開示の第３の側面であるカウンタインタフェース回路は、固体撮像素子から得られたデータを保持するデータラッチが直接接続され、多数の前記データラッチの出力を所定の出力チャンネル数毎にロジック回路に出力するカウンタインタフェース回路において、多段化されたセレクタ群を備え、１段目セレクタ群のセレクタには、所定の共有カラム数の前記データラッチが直接接続されており、前記１段目セレクタ群の前記セレクタは、前記ロジック回路から出力されるHSELパルスに基づいてアクティブ状態となりデータ転送を開始し、データ転送を開始した後、隣のセレクタから入力されるクロック停止信号に基づいて非アクティブ状態となる。

本開示の第１乃至第３の側面においては、多数のデータラッチの出力がカウンタインタフェース回路を介して所定の出力チャンネル数単位でロジック回路に入力される。

本開示の第１の側面によれば、カラムコアとロジック回路間のデータ転送を効率化することができる。

本開示の第２の側面によれば、搭載される固体撮像装置におけるカラムコアとロジック回路間のデータ転送を効率化することができる。

本開示の第１の側面によれば、入力データバス数に比較して出力データバスが少ない場合のデータ転送を効率化することができる。

本開示を適用した固体撮像装置のカラムコア周辺に着目した構成例のブロック図である。本開示を適用したカウンタインタフェース回路の構成例を示すブロック図である。カウンタインタフェース回路の１段目セレクタ群のセレクタ回路の詳細な構成例を示すブロック図である。セレクタ回路を複数のカラムが共有する構成例を示す図である。セレクタ回路を複数のカラムが共有する構成例を示す図である。セレクタ回路を複数のカラムが共有する縦列化の構成例を示す図である。図６の構成例における通常読み出しを示す図である。図６の構成例における通常読み出しを示す図である。図６の構成例における通常読み出しを示す図である。図６の構成例における縦列読み出しを示す図である。図６の構成例における縦列読み出しを示す図である。図６の構成例における縦列読み出しを示す図である。図６の構成例における間引き読み出しを示す図である。図６の構成例における間引き読み出しを示す図である。カウンタインタフェース回路のセレクタ群の段数Ｓと、１段目セレクタ群のセレクト回路の数Ｍとの関係を説明するための図である。

以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。

＜本実施の形態である固体撮像装置のカラムコア周辺の構成例＞
図１は、本実施の形態である固体撮像装置のカラムコア周辺に着目した構成例を示している。

この固体撮像装置において、縦横に配置された画素から読み出されるアナログの画素信号を縦方向のカラム単位で後段に出力するカラムコア１０の出力側には、データラッチ１１が設けられている。データラッチ１１は、その出力側がカウンタインタフェース(CN-IF)回路１２に接続されており、保持するデータ（画素信号）をCN-IF回路１２を介してロジック回路１３に転送されるように構成されている。ロジック回路１３は、転送された画素信号をデジタル変換して後段に出力する。また、ロジック回路１３は、画素値を読み出すデータラッチ１１を選択するためのHSELパルスを発生してシフトレジスタ回路（FF回路）１４に出力する。

シフトレジスタ回路１４は、CN-IF回路１２の１段目セレクタ群の１つのセレクタ回路２１（図２）を共有するカラム数毎に設けられており、HSELパルスをCN-IF回路１２と隣のシフトレジスタ回路１４に転送する。

なお、CN-IF回路１２の出力バス数（ロジック回路１３の入力バス数）は、その入力バス数（カラムコア１０の総数）に比較して大幅に減少されているものとする。

図２は、CN-IF回路１２の構成例を示している。CN-IF回路１２は、複数のセレクタ回路から成るセレクタ群が階段状に設けられて構成される。

同図は６段のセレクタ群によってCN-IF回路１２が構成されている場合を図示している。１段目のセレクタ群を構成する各セレクタ回路２１は、所定のカラム周期だけ離れた複数のカラムにより共有される。各セレクタ回路２１は、ロジック回路１３により発生され、シフトレジスタ回路１４を介して入力されるHSELパルスが入力される。なお、セレクタ回路２１を共有するカラムの配置については、図４乃至図６を参照して後述する。

CN-IF回路１２におけるセレクタ群の段数は、総カラム数、CN-IF回路１２の出力バス数（出力CH数）、および１段目セレクタ群の１つのセレクタ回路２１を共有するカラム数に基づいて決定される（詳細後述）。ただし、段数や出力バス数は、固体撮像装置の全体としてのレイアウトやシステムとしての出力レートなどにも依存して決められる。

なお、図示は省略するが、セレクタ群の各段の間にFF回路を設けてもよい。該FF回路を設けることにより、転送レートを高速化するために各段のセレクタ回路間での転送タイミングの制約が厳しくなった場合でも、転送タイミングを調整することが可能となる。

図３は、１段目セレクタ群の１つのセレクタ回路２１の詳細な構成例を示している。セレクタ回路２１は、主に、スタートパルス検出回路(START detect)３１、エンドパルス検出回路(STOP detect)３２、複数のフリップフロック(FF)回路３３、および複数のビットセレクタ回路３４により構成される。

スタートパルス検出回路３１は、当該セレクタ回路２１を駆動させるためのHSELパルスを検出する。該HSELパルスが検出された場合、後段の各FF回路３３に対して転送用クロックCK0が供給される、これにより、FF回路３３とビットセレクタ回路３４がアクティブな状態となって当該セレクタ回路２１からのデータ転送が開始される。また、スタートパルス検出回路３１は、当該セレクタ回路２１によりデータ転送が終了したとき、後隣のセレクタ回路２１に対して、間もなく駆動されることを知らせるためのフラグ信号を出力する。

エンドパルス検出回路３２は、当該セレクタ回路２１がデータ転送を開始したとき、前隣のセレクタ回路２１に対してクロック停止信号を出力する。また、エンドパルス検出回路３２は、後隣のセレクタ回路２１が出力したクロック停止信号を検出する。該クロック停止信号が検出された場合、後段の各FF回路３３に対する転送用クロックCK0の供給が停止される。これにより、FF回路３３とビットセレクタ回路３４のアクティブな状態が停止される（非アクティブな状態となる）。

すなわち、スタートパルス検出回路３１およびエンドパルス検出回路３２により、データを転送する回路のみがアクティブな状態となり、データの転送を終了した回路は非アクティブな状態となるので、システム全体としての消費電力を抑制できる。

各ビットセレクタ回路３４には、偶数カラムと奇数カラムとのペア（例えば、Data0とData1、Data２とData３など）が入力とされる。これにより、カラムを間引きして駆動したり、部分的に駆動したりするときの出力レートの低下が防止される。

なお、図３の例はセレクタ回路２１の構成の一例であり、実際の回路は、出力CH数やデータ幅（ビット数）に依存して増減する。

２段目以降の各セレクタ群を構成するセレクタ回路２２などの構成例の図示は省略するが、セレクタ回路２１とは異なり、ビットセレクタ回路のみで構成される。

＜セレクタ回路２１の共有について＞
次に、セレクタ回路２１を複数のカラムで共有する構成について説明する。

図４および図５は、総カラム数が９６カラムであり、１カラムの出力バスが１３ビットであって、セレクタ回路２１を１２カラム周期毎の８カラムにより共有し、CN-IF回路１２の出力CH数が６である場合の例を示している。この場合、CN-IF回路１２のデータ配線数は７８（＝１３（ビット）×６（CH））となる。

なお、図４は１カラムに１３個の１ビットラッチが設けられている状態を示し、図５は、図４に示された１３個の１ビットラッチを１個のデータラッチで示したものである。

図４および図５の例では、１つ目のセレクタ回路２１は、カラム[０]、カラム[１２]、カラム[２４]（不図示）、・・・によって共有され、その隣のセレクタ回路２１は、カラム[１]、カラム[１３]、カラム[２５]（不図示）、・・・によって共有される。

図６は、１カラムにＡchとＢchを設けて縦列化した場合の構成例を示している。この場合、CN-IF回路１２のデータ配線数は７８（＝１３（ビット）×６（CH））となる。

［動作説明］
次に、基本的な動作シーケンスについて説明する。なお、既に各カラムのデータラッチ１１にはアナログの画素信号が保持されているものとする。

はじめに、図１において、ロジック回路１３が発生したHSELパルスは、複数のシフトレジスタ回路１４のうちの端のものに供給され、これに応じてCN-IF回路１２の１段目セレクタ群の端のセレクタ回路２１に接続されている複数のデータラッチ１１の転送ゲートが開かれる。これと同時に、図２において、該HSELパルスはCN-IF回路１２の１段目セレクタ群の端のセレクタ回路２１にも供給され、該HSELパルスはスタートパルスとして検出されて転送用クロックがオンされ、指定されたビットセレクタ回路３４がスイッチされて、当該セレクタ回路２１からのデータ転送が開始される。このデータ転送が終了すると、後隣のセレクタ回路２１に対してフラグ信号が出力される。

一方、図１の端のシフトレジスタ回路１４に供給されたHSELパルスは、隣のシフトレジスタ回路１４に転送される。ここでも上述したように、端から２番目のセレクタ回路２１に接続されている複数のデータラッチ１１の転送ゲートが開かれる。これと同時に、該HSELパルスはCN-IF回路１２の１段目セレクタ群の端から２番目のセレクタ回路２１にも供給され、該HSELパルスはスタートパルスとして検出されて転送用クロックがオンされ、指定されたビットセレクタ回路３４がスイッチされて、当該セレクタ回路２１からのデータ転送が開始される。データ転送の開始に応じて当該セレクタ回路２１から、前隣である端のセレクタ回路２１に対してクロック停止信号が出力される。このデータ転送が終了すると、後隣のセレクタ回路２１に対してフラグ信号が出力される。

後段についても同様に、各セレクタ回路２１が駆動されることにより、全てのカラムから画素信号が出力される。

＜カラムから画素信号を読み出す具体例＞
図７乃至図９は、図６に示されたカラム共有の例における通常読み出しの１回目のデータ転送、２回目のデータ転送、または３回目のデータ転送を示している。図示されるように、各回のデータ転送では６カラムの画素信号が同時に出力することができる。

図１０乃至図１２は、図６に示されたカラム共有の例における縦列読み出しの１回目のデータ転送、２回目のデータ転送、または３回目のデータ転送を示している。この場合においても、各カラムのＡchとＢcHが独立して、６カラムの画素信号が同時に出力することができる。

図１３および図１４は、図６に示されたカラム共有の例における１カラム間隔の間引き読み出しの１回目のデータ転送と２回目のデータ転送を示している。この場合においても、各回のデータ転送では６カラムの画素信号が同時に出力することができる。

＜CN-IF回路１２におけるセレクタ群の段数について＞
次に、CN-IF回路１２におけるセレクタ群の段数について説明する。

CN-IF回路１２におけるセレクタ群の段数Ｓを決めるには、はじめに総カラム数Ｎ、CN-IF回路１２の出力バス数（出力CH数）Ｏ、および１段目セレクタ群の１つのセレクタ回路２１を共有するカラム数Ｋを確定し、次式（１）の関係に基づいて１段目セレクタ群のセレクタ回路２１の数Ｍを決定する。
Ｎ＝２×Ｍ×Ｋ×Ｏ・・・（１）

次に、次式（２）に基づいて、段数Ｓを決定する。
Ｓ＝ROUNDUP(log(Ｍ，２)，０)＋１・・・（２）

なお、式（２）における１段目セレクタ群のセレクタ回路２１の数Ｍと、段数Ｓとの関係は図１５に示されるとおりである。

例えば、総カラム数Ｎ＝２７０６、出力バス数Ｏ＝６、セレクタ回路２１を共有するカラム数Ｋ＝８とした場合、式（１）から１段目セレクタ群のセレクタ回路２１の数Ｍは２８に決定される。次に、式（２）から段数Ｓ＝６が導出される。

＜まとめ＞
以上説明したように、本開示によれば、従来においてはロジック回路の内部で行われていた画素信号の並び替えは無くなり、並び替え専用に搭載していたSRAMなどのメモリが不要となる。

また、本開示によれば、データを転送するカラムが接続されている回路のみがアクティブとされ、その他の回路が非アクティブとされるので省電力化を実現できる。

さらに、全てのカラムから間引き読み出しを行なったり、部分的に読み出しを行なったりする場合においても出力レートを落とさずにデータ転送が可能である。

なお、本実施の形態である固体撮像装置は、イメージセンサとして固体撮像装置を搭載するあらゆる電子装置に適用できる。

また、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

１０カラムコア，１１データラッチ，１２カウンタインタフェース回路，１３ロジック回路，１４シフトレジスタ回路，２１セレクタ回路，３１スタートパルス検出回路，３２エンドパルス検出回路，３３フリップフロップ回路，３４ビットセレクタ回路

Claims

縦横に配置された画素のアナログ出力を縦方向に出力する多数のカラムコアと、
前記多数のカラムコアそれぞれのアナログ出力を保持する多数のデータラッチと、
前記多数のデータラッチが直接接続され、前記多数のデータラッチの出力を所定の出力チャンネル数単位で出力するカウンタインタフェース回路と、
前記カウンタインタフェース回路を介して、前記所定の出力チャンネル数単位で入力される前記多数のデータラッチの出力をデジタル変換するロジック回路と
を備え、
前記カウンタインタフェース回路は、多段化されたセレクタ群から構成され、
１段目セレクタ群のセレクタには、所定の共有カラム数の前記データラッチが直接接続されており、
前記１段目セレクタ群の前記セレクタは、データ転送を開始した後、隣のセレクタから入力されるクロック停止信号に基づいて非アクティブ状態となる
固体撮像装置。
前記１段目セレクタ群の前記セレクタには、所定の共有カラム数の所定のカラム周期毎の前記データラッチが直接接続されている
請求項１に記載の固体撮像装置。
前記１段目セレクタ群の前記セレクタには、所定の共有カラム数の偶数カラムと奇数カラムの前記データラッチがペアとなって直接接続されている
請求項１または２に記載の固体撮像装置。
前記１段目セレクタ群の前記セレクタは、前記ロジック回路から出力されるHSELパルスに基づいてアクティブ状態となりデータ転送を開始する
請求項１から３のいずれかに記載の固体撮像装置。
前記ロジック回路から出力されるHSELパルスが前記１段目セレクタ群の各セレクタに供給されるタイミングを調整するシフトレジスタを
さらに備える請求項１から４のいずれかに記載の固体撮像装置。
固体撮像装置が搭載された電子装置であって、
前記固体撮像装置は、
縦横に配置された画素のアナログ出力を縦方向に出力する多数のカラムコアと、
前記多数のカラムコアそれぞれのアナログ出力を保持する多数のデータラッチと、
前記多数のデータラッチが直接接続され、前記多数のデータラッチの出力を所定の出力チャンネル数単位で出力するカウンタインタフェース回路と、
前記カウンタインタフェース回路を介して、前記所定の出力チャンネル数単位で入力される前記多数のデータラッチの出力をデジタル変換するロジック回路とを備え、
前記カウンタインタフェース回路は、多段化されたセレクタ群から構成され、
１段目セレクタ群のセレクタには、所定の共有カラム数の前記データラッチが直接接続されており、
前記１段目セレクタ群の前記セレクタは、データ転送を開始した後、隣のセレクタから入力されるクロック停止信号に基づいて非アクティブ状態となる
電子装置。
固体撮像素子から得られたデータを保持するデータラッチが直接接続され、多数の前記データラッチの出力を所定の出力チャンネル数毎にロジック回路に出力するカウンタインタフェース回路において、
多段化されたセレクタ群を備え、
１段目セレクタ群のセレクタには、所定の共有カラム数の前記データラッチが直接接続されており、
前記１段目セレクタ群の前記セレクタは、前記ロジック回路から出力されるHSELパルスに基づいてアクティブ状態となりデータ転送を開始し、データ転送を開始した後、隣のセレクタから入力されるクロック停止信号に基づいて非アクティブ状態となる
カウンタインタフェース回路。