WO2015111368A1 - 固体撮像装置 - Google Patents

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WO2015111368A1
WO2015111368A1 PCT/JP2015/000006 JP2015000006W WO2015111368A1 WO 2015111368 A1 WO2015111368 A1 WO 2015111368A1 JP 2015000006 W JP2015000006 W JP 2015000006W WO 2015111368 A1 WO2015111368 A1 WO 2015111368A1
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driver
read bit
pixel data
latch
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PCT/JP2015/000006
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範彦 角谷
旭成 金原
貴幸 西谷
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パナソニックＩｐマネジメント株式会社
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • CCD sensor Charge Coupled Device
  • MOS sensors In addition to the CCD (Charge Coupled Device) type sensor (hereinafter referred to as “CCD sensor”), which has been the mainstream as an image sensor, it is a MOS type that utilizes the standard process used in logic LSIs today. Image sensors (hereinafter referred to as “MOS sensors”) have become widely available on the market. Unlike the CCD sensor, the MOS sensor has a feature that various analog circuits and digital circuits can be integrated on the same substrate as the imaging region.
  • an analog front end processor (hereinafter referred to as AFE) specialized in an analog signal amplification function and an A / D conversion function, or a digital signal processing processor (hereinafter referred to as DSP) having an AFE function, an A / D A digital output can be obtained for the first time by connecting a separate chip having a D conversion function to the imaging region.
  • AFE analog front end processor
  • DSP digital signal processing processor
  • MOS sensors that have an imaging region and an A / D conversion circuit integrated on the same chip have been commercialized.
  • the column type A / D conversion circuit has a latch circuit and a driver circuit provided for each pixel (each column).
  • the latch circuit temporarily holds pixel data obtained by A / D conversion.
  • the driver circuit outputs this pixel data to the read bit line pair.
  • the column scanning unit sequentially activates a plurality of driver circuits to output a signal corresponding to the pixel data to the read bit line pair.
  • the sense amplifier amplifies the signal output to the read bit line pair.
  • the flip-flop holds this signal.
  • Patent Document 1 proposes a data transfer circuit configuration as shown in FIG.
  • This data transfer circuit includes a plurality of sub memory cell blocks 6.
  • Each memory cell block 6 includes memory cells MC11, MC12, and MC1m including drivers and latch circuits for driving the bit lines BL1 and XBL1, and a sub read circuit.
  • a solid-state imaging device is provided corresponding to each of a plurality of pixels arranged in a matrix and a plurality of first unit columns, and among the plurality of pixels, a corresponding unit column
  • a plurality of first latch circuits that hold first pixel data obtained by converting analog signals generated by pixels arranged in the digital signal into digital signals, the first read bit line,
  • the first pixel data provided corresponding to each of the plurality of first unit columns and held in the first latch circuit provided in the corresponding unit column is used as the first read bit line.
  • a plurality of first driver circuits that output, a first amplifier that generates first data by amplifying the voltage of the first read bit line, and a plurality of different first unit columns Provided for each second unit row Among the plurality of pixels, a plurality of second pixels holding second pixel data obtained by converting an analog signal generated by a pixel arranged in a corresponding unit column into a digital signal.
  • a latch circuit, a second read bit line, and the second unit column provided corresponding to each of the plurality of second unit columns, and held in the second latch circuit provided in the corresponding unit column.
  • a plurality of second driver circuits that output two pixel data to the second read bit line; and a second amplifier that generates second data by amplifying the voltage of the second read bit line;
  • a third latch circuit for holding the second data;
  • a third driver circuit for outputting the second data held in the third latch circuit to the first read bit line;
  • Export the first data And (1) sequentially selecting the plurality of first driver circuits, thereby converting the plurality of first pixel data corresponding to the plurality of first unit columns into the first read bit line.
  • a plurality of second pixel data corresponding to a column are converted into the second read bit line, the second amplifier, the third latch circuit, the third driver circuit, and the first read bit line.
  • a column scanning circuit for sequentially outputting to the first amplifier.
  • the second amplifier may be activated only in a cycle in which any of the plurality of second driver circuits is activated.
  • the third latch circuit is further provided corresponding to a third unit column, and among the plurality of pixels, an analog signal generated by a pixel arranged in the third unit column is a digital signal.
  • the third driver circuit holds the third pixel data obtained by conversion into the first read bit, and the third driver circuit converts the third pixel data held in the third latch circuit to the first read bit.
  • the column scanning circuit sequentially selects the plurality of first driver circuits and the third driver circuit, so that the plurality of first unit columns and the plurality of third unit columns correspond to the plurality of first unit columns.
  • the first pixel data and the third pixel data may be sequentially output to the first amplifier via the first read bit line.
  • read control using two read bit lines can be realized using the same number of latch circuits as the number of unit columns, so that the chip area can be reduced.
  • the solid-state imaging device includes m segments (m is an integer of 2 or more) associated with different unit column groups, and each of the m segments includes the plurality of first latch circuits.
  • a plurality of first driver circuits, the first read bit line, the third latch circuit, the third driver circuit, and the first amplifier, and j ⁇ 1 (the third latch circuit included in the jth segment holds the first data generated by the first amplifier included in the jth segment;
  • the third latch circuit included in the mth segment holds the second data generated by the second amplifier, and the output driver includes the first amplifier included in the first segment.
  • Produced by The first data is output, and the column scanning circuit (1) sequentially corresponds to the first unit column group by sequentially selecting the plurality of first driver circuits included in the first segment.
  • the signals may be sequentially output to the first amplifier included in the first segment.
  • the first amplifier included in the j-th segment is in a cycle in which one of the plurality of first driver circuits and the third driver circuit included in the j-th segment is activated.
  • the second amplifier may be activated only in a cycle in which any of the plurality of second driver circuits is activated.
  • the third latch circuit included in each segment is further provided corresponding to a third unit column included in the corresponding unit column group, and is arranged in the third unit column among the plurality of pixels.
  • the third pixel data obtained by converting the analog signal generated by the pixel being converted into a digital signal is held, and the third driver circuit is held in the third latch circuit.
  • the third pixel data is output to the first read bit line, and the column scanning circuit is (1) the plurality of first driver circuits and the third driver circuit included in the first segment. Sequentially select the plurality of first pixel data corresponding to the first unit column group via the first read bit line included in the first segment.
  • Seg (2) sequentially select the plurality of first driver circuits and the third driver circuit included in the j-th segment, and start from the first j
  • the third driver circuit included in the ⁇ 1st segment the plurality of first pixel data corresponding to the jth unit column group are included in the jth to 1st segments.
  • the signals may be sequentially output to the first amplifier included in the first segment via the plurality of first read bit lines.
  • the read control using three or more read bit lines can be realized by using the same number of latch circuits as the number of unit columns, the chip area can be reduced.
  • the column scanning circuit sequentially selects the plurality of first driver circuits and the plurality of second driver circuits in the forward direction, whereby the plurality of first pixel data and the plurality of second driver circuits are selected.
  • the pixel data is sequentially output to the first amplifier in the order of the pixel data of the unit column farther from the pixel data of the unit column closer to the output driver, and the solid-state imaging device further includes the plurality of second data
  • the plurality of first pixel data and the plurality of second pixel data are units on the side farther from the output driver.
  • An inversion column scanning circuit that sequentially outputs to the first amplifier in the order of the pixel data of the unit column on the side closer to the pixel data of the column may be provided.
  • the solid-state imaging device can scan a plurality of unit columns both in the forward direction and in the reverse direction.
  • the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit are arranged at the same pitch as the pitch of a unit column, and the second amplifier includes the plurality of second driver circuits. It may be arranged in a region between a region where one driver circuit is arranged and a region where the plurality of second driver circuits are arranged.
  • the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit are arranged at an equal pitch. As a result, the characteristic variation of each driver circuit due to the non-uniform layout can be reduced.
  • the solid-state imaging device includes a first circuit group and a second circuit group, and each of the first circuit group and the second circuit group includes the plurality of first latch circuits.
  • the plurality of first driver circuits the first read bit line, the first amplifier, the plurality of second latch circuits, the second read bit line, and the plurality of first bit lines.
  • the unit columns are a plurality of fourth unit columns arranged at intervals of N (N is an integer of 2 or more) unit columns, and the plurality of first unit columns and the second unit columns corresponding to the second circuit group Unit columns are arranged at intervals of the N unit columns and are different from the plurality of fourth unit columns.
  • the first circuit group and the second circuit group are arranged side by side in a direction orthogonal to the column arrangement direction, and in each of the first circuit group and the second circuit group, (1)
  • the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit are arranged at a pitch N times the pitch of a unit row, (2)
  • the second amplifier may be disposed in a region between a region where the plurality of first driver circuits are disposed and a region where the plurality of second driver circuits are disposed.
  • each driver circuit even if the layout width of each driver circuit is wider than the layout width of the pixel in the unit column, the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit Driver circuits are arranged at equal pitches. As a result, the characteristic variation of each driver circuit due to the non-uniform layout can be reduced. Furthermore, parallel reading of pixel data can be realized.
  • the solid-state imaging device is further disposed between two adjacent first driver circuits or between the adjacent first driver circuit and the third driver circuit, One or a plurality of first precharge circuits connected to the first read bit line and two adjacent second driver circuits, or the adjacent second driver circuit and the third And one or a plurality of second precharge circuits connected to the second read bit line.
  • the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit are arranged at an equal pitch. As a result, the characteristic variation of each driver circuit due to the non-uniform layout can be reduced.
  • the present disclosure can provide a solid-state imaging device capable of improving the readout speed.
  • FIG. 1A is a block diagram illustrating a configuration of an imaging apparatus according to the first embodiment.
  • FIG. 1B is a block diagram illustrating a configuration of an AD conversion circuit according to the first embodiment.
  • FIG. 1C is a block diagram illustrating a configuration of the data transfer circuit according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration of the data transfer circuit according to the first embodiment.
  • FIG. 3A is a circuit diagram illustrating in detail the configuration of the data transfer circuit according to the first embodiment.
  • FIG. 3B is a circuit diagram illustrating in detail the configuration of the data transfer circuit according to the first embodiment.
  • FIG. 3C is a circuit diagram illustrating in detail the configuration of the data transfer circuit according to the first embodiment.
  • FIG. 1A is a block diagram illustrating a configuration of an imaging apparatus according to the first embodiment.
  • FIG. 1B is a block diagram illustrating a configuration of an AD conversion circuit according to the first embodiment.
  • FIG. 1C is a block diagram illustrating
  • FIG. 3D is a circuit diagram illustrating in detail the configuration of the data transfer circuit according to the first embodiment.
  • FIG. 4 is a timing chart illustrating the operation according to the first embodiment.
  • FIG. 5 is a circuit diagram illustrating a configuration of a data transfer circuit according to the second embodiment.
  • FIG. 6 is a timing chart illustrating an operation according to the second embodiment.
  • FIG. 7 is a block diagram illustrating a configuration of a data transfer circuit according to the third embodiment.
  • FIG. 8A is a circuit diagram illustrating in detail the configuration of the data transfer circuit according to the third embodiment.
  • FIG. 8B is a circuit diagram illustrating in detail the configuration of the data transfer circuit according to the third embodiment.
  • FIG. 9 is a timing chart illustrating an operation according to the third embodiment.
  • FIG. 9 is a timing chart illustrating an operation according to the third embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a data transfer circuit according to the fourth embodiment.
  • FIG. 11 is a block diagram illustrating a configuration of a data transfer circuit according to the fifth embodiment.
  • FIG. 12 is a circuit diagram showing in detail the configuration of the data transfer circuit according to the fifth embodiment.
  • FIG. 13 is a timing chart illustrating an operation according to the fifth embodiment.
  • FIG. 14 is a diagram illustrating an arrangement example of each circuit according to the sixth embodiment.
  • FIG. 15 is a diagram illustrating an arrangement example of each circuit according to the sixth embodiment.
  • FIG. 16 is a diagram illustrating an arrangement example of each circuit according to the seventh embodiment.
  • FIG. 17 is a diagram showing a configuration of a conventional data transfer circuit.
  • the column A / D conversion circuit described above since the column A / D conversion circuit is provided corresponding to the pixel column, it is arranged over a wide range corresponding to the width of the imaging region. Therefore, when the optical size of the imaging device is large, the read bit line pair is inevitably wired over a long distance.
  • MOS image sensors have been used for cameras equipped with multi-pixel and large-sized sensors such as single-lens reflex cameras and mirrorless single-lens cameras. Also, higher frame rates are required for broadcasting and cinema cameras. That is, it is desired to achieve a faster reading speed in a MOS sensor having a large optical size. As described above, it is necessary to suppress power consumption while satisfying the contradictory demands of an increase in size and an increase in speed.
  • the parasitic resistance can be reduced by increasing the wiring width of the read bit line pair.
  • the parasitic resistance of the transfer bus can be reduced, and the speed can be increased.
  • this method causes an increase in parasitic capacitance of the transfer bus and an increase in chip area, there is a limit to speeding up.
  • the configuration of the data transfer circuit disclosed in Patent Document 1 does not fundamentally solve the data transfer delay.
  • the data stored in the latch circuit (memory cell) is transmitted again using the sub read circuit and the common bit line gBL.
  • the parasitic resistance and parasitic capacitance connected to one driver can be reduced by arranging a plurality of sub memory cell blocks, the parasitic resistance and parasitic capacitance of the common bit line gBL connected to the sub read circuit are extremely small. If it is larger, the RC delay of the common bit line gBL becomes dominant, and as a result, the reading speed is not improved.
  • the present disclosure has been made paying attention to the above-described problem, and provides a solid-state imaging device capable of improving the reading speed.
  • FIG. 1A is a block diagram illustrating a configuration of an imaging apparatus 100 (camera or camera module) according to Embodiment 1 of the present disclosure.
  • the imaging apparatus 100 includes an optical system 900, a solid-state imaging apparatus 1000, and an image signal processing unit 1001 (image signal processing LSI).
  • image signal processing unit 1001 image signal processing LSI
  • a so-called CDS (correlated double sampling) operation in which the reset level read from the pixel is similarly subtracted as an offset from the signal level read from the pixel (light receiving unit), This is done in the analog domain using S / H (sample hold) capacitance or the like. Note that the circuit and description relating to the CDS operation are omitted.
  • the optical system 900 includes a lens 901 and a mechanical shutter 902.
  • the lens 901 collects light (for example, visible light) from the subject and forms an image image on the imaging region 102 of the solid-state imaging device 1000.
  • the mechanical shutter 902 is located on the optical path between the lens 901 and the solid-state imaging device 1000 and controls the amount of light guided onto the imaging region 102.
  • the image signal processing unit 1001 is an external LSI that performs various signal processing (image processing) on the digital output data OUTPUT output by the solid-state imaging device 1000.
  • the solid-state imaging device 1000 includes an imaging region 102, a row scanning circuit 930, an AD conversion circuit 109, and a data transfer circuit 110.
  • FIG. 1B is a diagram showing a configuration of the AD conversion circuit 109 and its peripheral circuits.
  • FIG. 1C is a diagram illustrating a configuration of the data transfer circuit 110 and its peripheral circuits.
  • the solid-state imaging device 1000 further includes a plurality of flip-flop circuits 111, a clock generation unit 120, and a timing generation unit 340.
  • the AD conversion circuit 109 includes a binary counter 104, a D / A conversion circuit (hereinafter abbreviated as DAC) 105, a plurality of column A / D conversion circuits 106, and a plurality of counter-latch data transfer buses 108 (108_1_1... 108_1_X, 108_2_1 ... 108_2_X).
  • DAC D / A conversion circuit
  • the row scanning circuit 930 scans the plurality of unit cells 101 in units of rows in order to read out signals from the unit cells 101 in units of rows.
  • the clock generation unit 120 generates a clock signal (reference clock signal) and supplies the clock signal to the binary counter 104 and the column A / D conversion circuit 106.
  • the binary counter 104 counts the clock signal (reference clock signal) and supplies the counted value (binary value) to the DAC 105.
  • the imaging area 102 includes a plurality of unit cells 101 (pixels) arranged in a matrix.
  • the unit cell 101 has a light receiving unit including a photoelectric conversion element that performs photoelectric conversion.
  • the photoelectric conversion element is a photosensitive element such as a photodiode or a photogate, a photoelectric conversion film made of amorphous silicon, or an organic photoelectric conversion film.
  • the unit cell 101 further includes a device for reading a signal generated by photoelectric conversion and a device for performing an initialization operation as necessary.
  • the column A / D conversion circuit 106 is provided for each half column, one column, or a plurality of columns of the unit cell 101, converts an analog signal output from the corresponding unit cell 101 into a digital signal, and the digital signal Hold. 1A to 1C, the plurality of column A / D conversion circuits 106 correspond to the vertical signal lines V1_1 to V1_X, V2_1 to V2_X in the imaging region 102 on a one-to-one basis. That is, 2X column A / D conversion circuits 106 are provided. Each column A / D conversion circuit 106 has a function of converting an analog signal into an n-bit digital signal.
  • the column A / D conversion circuit 106 includes an n-bit counter circuit 208.
  • the column A / D conversion circuit 106 is supplied with a reference clock signal from the clock generation unit 120.
  • the DAC 105 generates an analog ramp voltage (triangular wave) according to the binary value input from the binary counter 104. This analog ramp voltage is input to the comparator 107 in the column A / D conversion circuit 106.
  • Each column A / D conversion circuit 106 includes a comparator 107 and a counter circuit 208.
  • the comparator 107 outputs the analog ramp voltage generated by the DAC 105 and the pixel signal obtained from the unit cell 101 via the vertical signal lines V1_1... V1_X, V2_1... V2_X for each row line H1. Of these, the pixel signal of the corresponding column is compared.
  • the n-bit counter circuit 208 included in the column A / D conversion circuit 106 counts the comparison time until the voltage value of the vertical signal line matches the analog ramp voltage for each unit cell 101 (count operation). This count value is pixel data.
  • the data transfer circuit 110 includes a plurality of latch driver circuits 209A and 209B, sense amplifiers 210A and 210B, and a column scanning circuit and timing signal generation circuit 300.
  • Each of the latch driver circuits 209A and 209B includes a latch circuit 213 and a driver circuit 214.
  • the driver circuit 214 is connected to the latch circuit 213 and the read bit lines RBL1 and NRBL1 (or RBL2 and NRBL2).
  • the latch circuit 213 is an n-bit latch circuit corresponding to the counter circuit 208. After the count operation is completed, the n-bit count value in the counter circuit 208 is transferred to the latch circuit 213 in the data transfer circuit 110 through the counter-latch data transfer bus 108. That is, pixel data is stored in the latch circuit 213.
  • the clock signal CLK is supplied from the clock generation unit 120 to the column scanning circuit and timing signal generation circuit 300.
  • the column scanning circuit and timing signal generation circuit 300 includes a pulse signal for driving the read word lines RWL1_1, RWL1_2... RWL1_X, RWL2_1, RWL2_2... RWL2_X, and sense amplifier enable signal lines connected to the sense amplifiers 210A and 210B. Pulse signals (sense amplifier enable signals SAE1 and SAE2) are generated.
  • the read word lines RWL1_1, RWL1_2... RWL1_X, RWL2_1, RWL2_2... RWL2_X are sequentially selected by the column scanning circuit and timing signal generation circuit 300. Then, data held in the latch circuit 213 included in the latch driver circuit 209A or 209B corresponding to the selected read word line is transmitted to the read bit lines RBL1 and NRBL1 (or RBL2 and NRBL2).
  • the sense amplifier 210A amplifies the signal transmitted to the read bit lines RBL1 and NRBL1, and converts the signal into a digital signal.
  • the obtained digital signal is output from the flip-flop circuit 111.
  • the sense amplifier 210B amplifies the signal transmitted to the read bit lines RBL2 and NRBL2, thereby converting the signal into a digital signal.
  • FIG. 1C a precharge circuit (described later) necessary for reading data from the latch circuit 213 is omitted.
  • the data transfer circuit 110 will be described with reference to the block diagram of FIG. 2, detailed circuit diagrams of FIGS. 3A to 3D, and waveform diagrams of FIG.
  • the data transfer circuit 110 includes a first segment 2001, a second segment 2002, and a column scanning circuit and timing signal generation circuit 300.
  • the first segment 2001 includes a sense amplifier 210A, a precharge circuit 215A, a plurality of latch driver circuits 209A, and an intermediate latch driver circuit 216, each connected to the read bit lines RBL1 and NRBL1.
  • the second segment 2002 includes a sense amplifier 210B, a precharge circuit 215B, and a plurality of latch driver circuits 209B, each connected to the read bit lines RBL2 and NRBL2.
  • 2X pixels are arranged in the horizontal direction, and 2X latch driver circuits 209A and 209B for holding pixel data are arranged.
  • the output terminal of the sense amplifier 210B in the second segment 2002 is connected to the intermediate latch driver circuit 216 in the first segment 2001.
  • the sense amplifier enable signal SAE1 generated by the column scanning circuit and timing signal generation circuit 300 is input to the sense amplifier 210A.
  • the sense amplifier enable signal SAE1 is activated to H (high) level
  • the sense amplifier 210A amplifies and converts the minute potential difference between the read bit lines RBL1 and NRBL1 into a digital signal, and the obtained signal is output to the output terminal SAOUT1. And output to NSAOUT1.
  • the output terminal SAOUT1 of the sense amplifier 210A is connected to the input terminal of the flip-flop circuit 111, and the signal output from the sense amplifier 210A is output as output data OUTPUT.
  • the precharge signal NPCG1 generated by the column scanning circuit and timing signal generation circuit 300 is input to the precharge circuit 215A.
  • the precharge circuit 215A precharges the read bit lines RBL1 and NRBL1 to H level when the precharge signal NPCG1 is activated to L (low) level.
  • the plurality of latch driver circuits 209A are connected to the read word lines RWL1_1... RWL1_X.
  • the latch driver circuit 209A outputs the data of the latch circuit 213 to the read bit lines RBL1 and NRBL1 through the driver circuit 214 when the corresponding read word line is activated to H level by the column scanning circuit and timing signal generation circuit 300. To do.
  • the intermediate latch driver circuit 216 is connected to the read word line RWL1_X + 1.
  • the read word line RWL1_X + 1 is activated to the H level, the data of the intermediate latch circuit 217 is read through the intermediate driver circuit 218 and read bit lines RBL1 and NRBL1. Output to.
  • the sense amplifier 210B receives the sense amplifier enable signal SAE2 generated by the column scanning circuit and timing signal generation circuit 300 and the signals of the read bit lines RBL2 and NRBL2.
  • the sense amplifier enable signal SAE2 is activated to H level
  • the sense amplifier 210B amplifies and converts the minute potential difference between the read bit lines RBL2 and NRBL2 into a digital signal, and outputs the obtained signal to the output terminals SAOUT2 and NSAOUT2. Output.
  • the data read to the read bit lines RBL2 and NRBL2 is written in the intermediate latch circuit 217 in the intermediate latch driver circuit 216 in the first segment 2001.
  • the precharge signal NPCG2 generated by the column scanning circuit and timing signal generation circuit 300 is input to the precharge circuit 215B.
  • Precharge circuit 215B precharges read bit lines RBL2 and NRBL2 to H level when precharge signal NPCG2 is activated to L level.
  • the plurality of latch driver circuits 209B are connected to the read word lines RWL2_1 ... RWL2_X.
  • the latch driver circuit 209B transfers the data of the latch circuit 213 to the read bit lines RBL2 and NRBL2 through the driver circuit 214 when the corresponding read word line is activated to H level by the column scanning circuit and timing signal generation circuit 300. Output.
  • 3A to 3D are diagrams showing in detail the configuration of the data transfer circuit 110 shown in FIG.
  • the sense amplifier 210A shown in FIG. 3A includes Pch transistors 11, 12, 17 and 18, Nch transistors 13, 14 and 19, and tristate inverters 15 and 16.
  • the inverter composed of the Pch transistor 11 and the Nch transistor 13 and the inverter composed of the Pch transistor 12 and the Nch transistor 14 are cross-coupled.
  • the sources of the Pch transistors 11 and 12 are connected to the power supply, and the sources of the Nch transistors 13 and 14 are connected to the drain of the Nch transistor 19.
  • the source of the Nch transistor 19 is connected to the ground.
  • the output terminal of the inverter composed of the Pch transistor 11 and the Nch transistor 13 is connected to the input terminal of the tristate inverter 15 through the data line DATA1.
  • the output terminal of the inverter composed of the Pch transistor 12 and the Nch transistor 14 is connected to the input terminal of the tristate inverter 16 through the data line NDATA1.
  • a sense amplifier enable signal SAE1 is input to the control terminals of the tri-state inverters 15 and 16.
  • the drain and source of the Pch transistor 17 are connected to the read bit line RBL1 and the data line DATA1, respectively.
  • the drain and source of the Pch transistor 18 are connected to the read bit line NRBL1 and the data line NDATA1, respectively.
  • the sense amplifier 210A transmits the potential difference between the read bit lines RBL1 and NRBL1 to the data lines DATA1 and NDATA1.
  • the sense amplifier 210A When the sense amplifier enable signal SAE1 is activated to H level, the sense amplifier 210A amplifies a minute potential difference between the data lines DATA1 and NDATA1 to the power supply voltage or the ground potential, and the obtained signal is converted to the tristate inverter 15 and 16 to output terminals SAOUT1 and NSAOUT1.
  • the configuration and operation of the sense amplifier 210A in the first segment 2001 have been described here, the configuration and operation of the sense amplifier 210B in the second segment 2002 are the same.
  • the precharge circuit 215A includes three Pch transistors 20, 21, and 22.
  • the precharge signal NPCG1 is input to the gates of the Pch transistors 20, 21, and 22.
  • the precharge circuit 215A performs an equalize operation to precharge the read bit lines RBL1 and NRBL1 to the power supply voltage when the precharge signal NPCG1 is activated to L level.
  • the configuration and operation of the precharge circuit 215A in the first segment 2001 have been described here, the configuration and operation of the precharge circuit 215B in the second segment 2002 are the same.
  • the latch circuit 213 includes two inverters that are cross-coupled. Output terminals (storage nodes SN and NSN) of each inverter are connected to the driver circuit 214.
  • the column scanning circuit and timing signal generation circuit 300 includes sense amplifier precharge enable generation circuits 301A and 301B, a start address generation circuit 302A, a plurality of read word line signal generation circuits 303A and 303B, and an intermediate read word line signal generation circuit. 304.
  • the read word line signal generation circuit 303 ⁇ / b> A includes a flip-flop 32 and an AND element 33.
  • the configuration of the read word line signal generation circuit 303B is the same as that of the read word line signal generation circuit 303A.
  • a plurality of read word line signal generation circuits 303A that output signals to the read word lines RWL1_1 to RWL1_X are connected in series and function as a shift register.
  • a plurality of read word line signal generation circuits 303B that output signals to the read word lines RWL2_1 to RWL2_X are connected in series and function as a shift register.
  • the intermediate read word line signal generation circuit 304 includes a flip-flop 39, an OR element 41, and an AND element 40, and outputs a signal to the read word line RWL1_X + 1.
  • the D input terminal of the flip-flop 39 is connected to the output terminal of the OR element 41.
  • the Q output terminal of the flip-flop 39 is connected to one input terminal of the OR element 41 and one input terminal of the AND element 40.
  • the output terminal of the read word line signal generation circuit 303A that outputs a signal to the read word line RWL1_X is connected to the other input terminal of the OR element 41 in the intermediate read word line signal generation circuit 304.
  • the Q output terminal of the flip-flop 39 of the read word line signal generation circuit 303A that outputs a signal to the read word line RWL1_X ⁇ 1 is the Q output terminal of the flip-flop 32 in the read word line signal generation circuit 303B that outputs a signal to the read word line RWL2_1. It is connected to the D input terminal.
  • the reset signal RST is input to the reset terminals of the flip-flops 32 and 39 included in the read word line signal generation circuits 303A and 303B and the intermediate read word line signal generation circuit 304.
  • the flip-flops 32 and 39 reset the Q output terminal to the L level when the reset signal RST is activated to the H level.
  • the reset signal RST is input to the reset terminal of the flip-flop 31 in the start address generation circuit 302A.
  • Flip-flop 31 resets the NQ output terminal to H level when reset signal RST is activated to H level.
  • the sense amplifier precharge enable generation circuit 301A includes a delay element 34, an AND element 35, a NAND element 38, and inverter elements 36 and 37.
  • the clock signal CLK is input to the sense amplifier precharge enable generation circuit 301A.
  • the sense amplifier precharge enable generation circuits 301A and 301B output sense amplifier enable signals SAE1 and SAE2 and precharge signals NPCG1 and NPCG2. This operation will be described later.
  • the configuration of the sense amplifier precharge enable generation circuit 301B is the same as the configuration of the sense amplifier precharge enable generation circuit 301A.
  • FIG. 4 is a timing chart specifically showing the operation of the data transfer circuit 110 shown in FIGS. 3A to 3D.
  • cycle names from 1 to 2X + 1 are described on the clock signal CLK.
  • X is an even number.
  • the L level is held in the storage node SN of the latch circuit 213 corresponding to the read word line RWL1_1, and the H level is held in the storage node NSN (pixel data: L).
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL1_2 holds the H level, and the storage node NSN holds the L level (pixel data: H). Subsequent adjacent latch circuits 213 store data opposite to each other.
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL2_1 holds the L level
  • the storage node NSN holds the H level (pixel data: L).
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL2_2 holds the H level
  • the storage node NSN holds the L level (pixel data: H).
  • Subsequent adjacent latch circuits 213 store data opposite to each other.
  • the reset signal RST is activated to initialize the inside of the column scanning circuit and timing signal generation circuit 300.
  • the flip-flops 31, 32 and 39 are initialized.
  • the D input terminal of the flip-flop 32 in the read word line signal generation circuit 303A that outputs a signal to the read word line RWL1_1 is set to the H level.
  • the precharge signal NPCG1 is activated to L level by the sense amplifier precharge enable generation circuit 301A.
  • the read bit lines RBL1 and NRBL1 are precharged to H level by the precharge circuit 215A (precharge operation).
  • the sense amplifier enable signal SAE1 is in an L level inactive state.
  • the precharge signal NPCG1 becomes H level.
  • the precharge circuit 215A is deactivated, so that the precharge operation is released.
  • the Q output terminal of the flip-flop 32 in the read word line signal generation circuit 303A connected to the read word line RWL1_1 is activated to the H level.
  • the read word line RWL1_1 is activated by the AND element 33.
  • the read word line RWL1_1 becomes H level in a half period of the clock cycle.
  • the data of the latch circuit 213 read by the activation operation of the read word line RWL1_1 is L level pixel data as described above. Therefore, when the read word line RWL1_1 is activated to the H level, the driver circuit 214 is activated, so that the voltage of the read bit line RBL1 that has been precharged transitions to a level lower than the power supply voltage.
  • the voltage of the data line DATA1 transitions to a level lower than the power supply voltage like the read bit line RBL1.
  • the voltage level of read bit line NRBL1 that has been precharged is maintained.
  • the sense amplifier precharge enable generation circuit 301A activates the sense amplifier enable signal SAE1 to the H level. At this time, since the voltage of the data line DATA1 is lower than the voltage of the data line NDATA1, the voltage of the data line DATA1 falls to L level (sense operation).
  • the tri-state inverters 15 and 16 are activated, so that the output terminal SAOUT1 falls to the L level.
  • the L level is transmitted to the AND element 35 in the sense amplifier precharge enable generation circuit 301A, thereby the sense amplifier.
  • the enable signal SAE1 falls.
  • the precharge signal NPCG1 falls, precharge of the read bit lines RBL1 and NRBL1 is started and prepared for the next cycle.
  • the flip-flop circuit 111 takes in the data of the output terminal SAOUT1 of the sense amplifier 210A, and the L level pixel data of the latch circuit 213 corresponding to the read word line RWL1_1 is used as the output data OUTPUT.
  • Output For convenience of explanation, DATA1_1, which means pixel data corresponding to the read word line RWL1_1, is also written in the waveform of the output data OUTPUT.
  • cycle 2 The subsequent operation of cycle 2 is the same as cycle 1 except that the read word line to be activated is read word line RWL1_2.
  • H level pixel data is held as data of the latch circuit 213 corresponding to the read word line RWL1_2, H level pixel data (DATA1_2) is output simultaneously with the rise of the clock signal CLK in cycle 3.
  • cycle X the D input terminal of the flip-flop 32 in the read word line signal generation circuit 303A connected to the read word line RWL1_X becomes H level, and the segment enable signal SEGEN is activated when the clock signal CLK rises. As a result, the two read word lines RWL1_X and RWL2_1 are activated.
  • the operation of reading out the H level pixel data of the latch circuit 213 corresponding to the read word line RWL1_X through the read bit lines RBL1 and NRBL1 is the same as described above.
  • L level pixel data of the latch circuit 213 corresponding to the read word line RWL2_1 is output to the read bit lines RBL2 and NRBL2.
  • the data is pixel data of L level, the voltage of the read bit line RBL2 transitions to a level lower than the power supply voltage.
  • the sense amplifier 210B in the second segment 2002 is changed in the first segment 2001 in the same cycle.
  • Data is output to the intermediate latch circuit 217 through the output terminals SAOUT2 and NSAOUT2.
  • the intermediate latch circuit 217 includes two inverters connected in a cross-couple manner like the latch circuit 213, and holds data.
  • the intermediate latch circuit 217 continues to hold data for a period until the sense amplifier enable signal SAE2 is activated to H level. That is, in cycle X, data corresponding to the read word line RWL2_1 of the second segment 2002 is transferred to the intermediate latch circuit 217 in the first segment 2001.
  • cycle X + 1 data DATA1_X is output at the rising edge of clock signal CLK, and read word line RWL1_X + 1 is activated.
  • the intermediate latch circuit 217 corresponding to the read word line RWL1_X + 1 holds the pixel data held in the latch circuit 213 corresponding to the read word line RWL2_1 in the second segment 2002 in the previous cycle X.
  • the pixel data corresponding to the read word line RWL1_X + 1 is read to the output terminal SAOUT1 through the read bit lines RBL1 and NRBL1 in the first segment 2001 and the sense amplifier 210A as in the previous cycle.
  • the data of the latch circuit 213 corresponding to the read word line RWL2_2 is read through the read bit lines RBL2 and NRBL2, and this data is intermediate in the first segment 2001 simultaneously with the activation of the sense amplifier enable signal SAE2. The data is transferred to the latch circuit 217.
  • Intermediate read word line signal generation circuit 304 includes flip-flop 39, AND element 40, and OR element 41.
  • the Q output terminal of the flip-flop 39 is connected to the input terminal of the hold loop OR element 41. Therefore, once the Q output terminal of the flip-flop 39 becomes H level, the Q output terminal is maintained at H level unless a reset operation is performed. With this configuration, the state in which the read word line RWL1_X + 1 is activated is maintained in the subsequent cycles.
  • cycle X + 2 data DATA2_1 is output at the rising edge of clock signal CLK, and a read operation is performed as in cycle X + 1.
  • the read bit line is divided and a sense amplifier is arranged in each segment.
  • the data transfer circuit 110 can continuously read data in the plurality of latch circuits 213. Since the signal transmission time of the read bit line is generally determined by the RC product of the read bit line, the signal transmission time is shorter as the distance of the read bit line is shorter. In this structure, since the length of the read bit line is 1 ⁇ 2 when not divided, R and C of the read bit line are 1 ⁇ 2 when both are not divided. Therefore, the signal transmission time of the read bit line is reduced to 1 ⁇ 4 that when not divided.
  • the solid-state imaging device to which the present technology is applied can realize a high frame rate, so that it is possible to realize imaging with higher image quality.
  • this configuration can be applied not only to a solid-state imaging device but also to high-speed reading in a semiconductor memory device that performs sequential reading.
  • the solid-state imaging device 1000 is included in a plurality of pixels (unit cells 101) arranged in a matrix and a plurality of first latch circuits (a plurality of latch driver circuits 209A).
  • Latch circuit 213) first read bit lines (read bit lines RBL1 and NRBL1), a plurality of first driver circuits (driver circuits 214 included in the plurality of latch driver circuits 209A), and a first amplifier ( Sense amplifier 210A), a plurality of second latch circuits (a plurality of latch circuits 213 included in a plurality of latch driver circuits 209B), a second read bit line (read bit lines RBL2 and NRBL2), and a plurality of first 2 driver circuits (a plurality of driver circuits 214 included in the plurality of latch driver circuits 209B) and a second amplifier (a second amplifier circuit).
  • a third latch circuit intermediate latch circuit 217), a third driver circuit (intermediate driver circuit 218), an output
  • Each of the plurality of first latch circuits is provided corresponding to each of the plurality of first unit columns (V1_1 to V1_X), and the pixels arranged in the corresponding unit column among the plurality of pixels.
  • the first pixel data obtained by converting the generated analog signal into a digital signal is held.
  • the unit column is a unit of a column including one or more columns.
  • the first latch circuit is provided for each column or every plurality of columns.
  • the unit column may be a unit corresponding to 1 ⁇ 2 column.
  • Each of the plurality of first driver circuits is provided corresponding to each of the plurality of first unit columns, and is held in the first latch circuit provided in the corresponding unit column. 1 pixel data is output to the first read bit line.
  • the first amplifier generates first data by amplifying the voltage of the first read bit line.
  • the plurality of second latch circuits are provided corresponding to each of a plurality of second unit columns (V2_1 to V2_X) different from the plurality of first unit columns, and a corresponding unit among the plurality of pixels.
  • the second pixel data obtained by converting the analog signal generated by the pixels arranged in the column into a digital signal is held.
  • the plurality of first unit columns are continuous unit columns
  • the plurality of second unit columns are continuous unit columns.
  • the plurality of second driver circuits are provided corresponding to each of the plurality of second unit columns, and are held in the second latch circuits provided in the corresponding unit columns. Pixel data is output to the second read bit line.
  • the second amplifier generates second data by amplifying the voltage of the second read bit line.
  • the third latch circuit holds the second data generated by the second amplifier.
  • the third driver circuit outputs the second data held in the third latch circuit to the first read bit line.
  • the output driver outputs the first data.
  • the column scanning circuit (1) sequentially selects the plurality of first driver circuits to convert the plurality of first pixel data corresponding to the plurality of first unit columns into the first read bit. Sequentially output to the first amplifier via a line; (2) sequentially select the plurality of second driver circuits and select the third driver circuit; A plurality of the second pixel data corresponding to a unit column are converted into the second read bit line, the second amplifier, the third latch circuit, the third driver circuit, and the first read bit line. Are sequentially output to the first amplifier.
  • FIG. 5 is a diagram showing a configuration of the column scanning circuit and timing signal generation circuit 310 according to the present embodiment.
  • This column scanning circuit and timing signal generation circuit 310 is different from the column scanning circuit and timing signal generation circuit 300 according to the first embodiment shown in FIGS. 3C and 3D in that a sense amplifier precharge enable generation circuit 301B is an intermediate sense amplifier. The difference is that the precharge enable generation circuit 311B is changed.
  • the output signal of the OR element 41 in the intermediate read word line signal generation circuit 304 corresponding to the read word line RWL1_X + 1 is input to the AND element 42 in the intermediate sense amplifier precharge enable generation circuit 311B.
  • the other circuit configuration is the same as that of the first embodiment.
  • sense amplifier enable signal SAE2 generated by the column scanning circuit and timing signal generation circuit 310 is gated by the output signal of the OR element 41 in the intermediate read word line signal generation circuit 304. Therefore, sense amplifier enable signal SAE2 is activated only after the output signal of OR element 41 is activated to H level.
  • the sense amplifier enable signal SAE2 is activated after the cycle in which the read word line RWL1_X is activated, and after the cycle X shown in FIG.
  • any read word line RWL2_1, RWL2_2... RWL2_X in the second segment 2002 is not activated, and the intermediate sense amplifier in the second segment 2002
  • the precharge enable generation circuit 311B does not need to be activated.
  • the sense amplifier enable signal SAE2 is activated only after the cycle X.
  • the second embodiment can reduce operations unnecessary for the circuit operation as compared with the first embodiment. As a result, it is possible to further reduce the power required to read out pixel data held in the latch circuits 213 in the first segment 2001 and the second segment 2002.
  • any one of the plurality of second driver circuits (a plurality of driver circuits 214 included in the plurality of latch driver circuits 209B) is activated. Only activated. As a result, the second amplifier is activated only during a necessary period, so that power consumption is reduced.
  • FIG. 7 is a diagram showing a configuration of the data transfer circuit 113 according to the present embodiment.
  • the data transfer circuit 113 includes a first segment 2003 instead of the first segment 2001 with respect to the data transfer circuit 110 shown in FIG. 2 according to the first embodiment.
  • the intermediate latch driver circuit 216 is shared with the latch driver circuit connected to the read word line RWL1_X. That is, the number of latch driver circuits (including the intermediate latch driver circuit 216) included in the first segment 2003 and the second segment 2002 shown in FIG. 7 is equal to the number of pixels 2X arranged in the horizontal direction.
  • 8A and 8B are circuit diagrams showing in detail the configuration shown in FIG.
  • the configurations of the sense amplifier 210A, the precharge circuit 215A, the latch driver circuit 209A, the intermediate latch circuit 217, and the second segment 2002 are the same as those in the first and second embodiments.
  • the sense amplifier precharge enable generation circuit 301A, the start address generation circuit 302A, the read word line signal generation circuits 303A and 303B, and the intermediate read word line signal generation circuit 304 that constitute the column scanning circuit and timing signal generation circuit 320 are: As in the first and second embodiments, the intermediate sense amplifier precharge enable generation circuit 311B is the same as in the second embodiment.
  • the second embodiment is different from the first and second embodiments in that the intermediate latch circuit 217 holds the pixel data of the V1_X column.
  • the L level is held in the storage node SN of the latch circuit 213 corresponding to the read word line RWL1_1, and the H level is held in the storage node NSN (pixels).
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL1_2 holds the H level
  • the storage node NSN holds the L level (pixel data: H).
  • data opposite to each other is stored.
  • the L level is held in the storage node SN of the latch circuit 213 corresponding to the read word line RWL2_1, and the H level is held in the storage node NSN (pixel data: L).
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL2_2 holds the H level, and the storage node NSN holds the L level (pixel data: H).
  • the subsequent latch circuit 213 and intermediate latch circuit 217 data opposite to each other is stored.
  • each read word line RWL1_1... RWL1_X-1 is sequentially selected and read by the sense amplifier 210A.
  • the signals transmitted to the bit lines RBL1 and NRBL1 are amplified, the amplified signal is output to the output terminal SAOUT1, and the output signal is output as output data OUTPUT through the flip-flop.
  • the H level pixel data held in the intermediate latch circuit 217 is transmitted to the read bit lines RBL1 and NRBL1 simultaneously with the rise of the read word line RWL1_X. This signal is output to the output terminal SAOUT1 by the activation of the sense amplifier enable signal SAE1 generated from the clock fall to the H level.
  • the Q output terminal of the flip-flop 39 in the intermediate read word line signal generation circuit 304 is connected to the AND element 42 in the intermediate sense amplifier precharge enable generation circuit 311B.
  • the sense amplifier enable signal SAE2 is activated only after the reset signal RST is activated.
  • the data of the latch circuit 213 corresponding to the read word line RWL2_1 is transmitted to the read bit lines RBL2 and NRBL2.
  • the sense amplifier enable signal SAE2 generated from the falling edge of the cycle X is activated to H level, this data is written and held in the intermediate latch circuit 217.
  • the H level pixel data held in the intermediate latch circuit 217 corresponding to the read word line RWL1_X is output to the output terminal SAOUT1.
  • the intermediate latch circuit 217 holds the L level pixel data held in the latch circuit 213 corresponding to the read word line RWL2_1.
  • the H level pixel data corresponding to V1_X held in the intermediate latch circuit 217 corresponding to the read word line RWL1_X output to the output terminal SAOUT1 in the previous cycle X is output through the flip-flop circuit 111.
  • the D input terminal is maintained at the H level by the OR element 41 thereafter. Therefore, the read word line RWL1_X is activated in response to the clock signal CLK until the reset signal RST is activated thereafter.
  • the intermediate latch circuit 217 holds L-level pixel data of the latch circuit 213 corresponding to the read word line RWL2_1 read in cycle X. This pixel data is output to the output terminal SAOUT1 of the sense amplifier 210A by the activation of the read word line RWL1_X and the activation of the sense amplifier enable signal SAE1 as in the previous cycle.
  • the H-level pixel data held in the latch circuit 213 corresponding to the read word line RWL2_2 is written and held in the intermediate latch circuit 217 by the sense amplifier 210B in the second segment 2002, as in the previous cycle.
  • the read word lines RWL2_3... RWL2_X are sequentially activated, and the pixel data passes through the sense amplifier 210B in the second segment 2002, the intermediate latch circuit 217, the sense amplifier 210A in the first segment 2003, and the flip-flop circuit 111. Output as output data OUTPUT.
  • the number of latch driver circuits included in the first segment 2003 and the second segment 2002 matches the number of pixels 2X arranged in the horizontal direction, and the latch circuit 213 and the intermediate latch circuit 217 are pixels. Only the number required to hold the data is arranged.
  • the intermediate latch circuit 217 is provided in addition to the latch circuit 213 having the number of pixels 2X, in this embodiment, the number of elements can be reduced, so that the area of the data transfer circuit can be reduced.
  • the third latch circuit (intermediate latch circuit 217) is further provided corresponding to the third unit column (V1_X), and is disposed in the third unit column among the plurality of pixels.
  • the third pixel data obtained by converting the analog signal generated by the selected pixel into a digital signal is held.
  • the third driver circuit (intermediate driver circuit 218) outputs the third pixel data held in the third latch circuit to the first read bit lines (read bit lines RBL1 and NRBL1). .
  • the column scanning circuit (column scanning circuit and timing signal generation circuit 320) sequentially selects the plurality of first driver circuits (driver circuits 214 included in the plurality of latch driver circuits 209A) and the third driver circuit.
  • the plurality of first pixel data and the third pixel data corresponding to the plurality of first unit columns (V1_1 to V1_X-1) and the third unit column (V1_X) The data is sequentially output to the first amplifier (sense amplifier 210A) via the read bit line.
  • read control using two read bit lines can be realized using the same number of latch circuits as the number of unit columns, so that the chip area can be reduced.
  • FIG. 10 is a diagram illustrating a configuration of the data transfer circuit 114 according to the fourth embodiment.
  • the data transfer circuit 110 or 113 is divided into two segments, a first segment 2001 or 2003 and a second segment 2002.
  • the data transfer circuit 114 is divided into three or more segments.
  • the data transfer circuit 114 is divided into s segments, and the number of latch circuits arranged in each segment is H. That is, the data transfer circuit 114 has a circuit configuration that holds and reads out pixel data of s ⁇ H columns.
  • Each of the first segment 2003 to the s-1 segment 2003 includes H latch circuits 213 and intermediate latch circuits 217.
  • the s-th segment 2002 includes H latch circuits 213.
  • Each segment is connected in series. That is, the sense amplifier 210A or 210B of a certain segment and the intermediate latch circuit 217 of the preceding segment are connected.
  • the operation is the same as in the third embodiment, and the data held in the latch circuits after the second segment 2003 is output as output data OUTPUT through two or more sense amplifiers 210A.
  • the latch driver circuit 209A corresponding to the read word line RWL3_1 included in the third segment 2003 is written and held in the intermediate latch circuit 217 in the intermediate latch driver circuit 216 in the second segment 2003 in a certain cycle.
  • the data is written and held in the intermediate latch circuit 217 in the intermediate latch driver circuit 216 in the first segment 2003, and in the next cycle, the read operation is performed by the sense amplifier 210A in the segment 2003, and in the next cycle Output as output data OUTPUT. In this way, data corresponding to the read word line RWL3_1 is output.
  • the signal transmission time can be significantly reduced.
  • the frequency for reading can be greatly increased.
  • the number of segment divisions can be set according to the frequency required for data reading.
  • the intermediate latch circuit 217 may be provided independently of the pixel column as in the first or second embodiment, or may be shared with the normal latch circuit 213 as in the third embodiment. .
  • the same segment 2003 as that of the second embodiment is used for the first to s ⁇ 1th segments, but the same segment 2001 as that of the first embodiment may be used.
  • the solid-state imaging device 1000 includes m (m is an integer of 2 or more) segments (first to s ⁇ 1 segments 2003) associated with different unit column groups.
  • Each of the m segments includes the plurality of first latch circuits (latch circuits 213 included in the plurality of latch driver circuits 209A) and the plurality of first driver circuits (included in the plurality of latch driver circuits 209A).
  • Driver circuit 214 the first read bit lines (read bit lines RBL1 and NRBL1), the third latch circuit (intermediate latch circuit 217), and the third driver circuit (intermediate driver circuit 218).
  • the first amplifier sense amplifier 210A).
  • the third latch circuit included in the j-1 (j is an arbitrary integer from 2 to m) th segment includes the first data generated by the first amplifier included in the jth segment. Hold.
  • the third latch circuit included in the mth segment holds the second data generated by the second amplifier (sense amplifier 210B).
  • the output driver (flip-flop circuit 111) outputs the first data generated by the first amplifier included in the first segment.
  • the column scanning circuit (column scanning circuit and timing signal generation circuit 330) sequentially selects the plurality of first driver circuits included in the first segment, thereby the plurality of the plurality of units corresponding to the first unit column group. Are sequentially output to the first amplifier included in the first segment via the first read bit line included in the first segment. Further, the column scanning circuit sequentially selects the plurality of first driver circuits included in the jth segment and selects the third driver circuit included in the first to j ⁇ 1th segments. Thus, the plurality of first pixel data corresponding to the j-th unit column group is transferred to the first first bit line through the plurality of first read bit lines included in the j-th to first segments. The data is sequentially output to the first amplifier included in the segment.
  • the column scanning circuit sequentially selects the plurality of second driver circuits and selects the plurality of third driver circuits included in the first to mth segments, whereby the plurality of the plurality of second driver circuits are selected.
  • the plurality of second pixel data corresponding to the second unit column are transferred via the second read bit line and the plurality of first read bit lines included in the mth to first segments. , Sequentially output to the first amplifier included in the first segment.
  • the reading speed can be further improved.
  • the first amplifier included in the j-th segment is in a cycle in which one of the plurality of first driver circuits and the third driver circuit included in the j-th segment is activated. Only may be activated.
  • the second amplifier (sense amplifier 210B) is activated only in a cycle in which any of the plurality of second driver circuits (a plurality of driver circuits 214 included in the plurality of latch driver circuits 209B) is activated. May be used.
  • the third latch circuit included in each segment is further provided corresponding to a third unit column (V1_H, V2_H,..., Vs-1_H) included in the corresponding unit column group,
  • the third driver circuit holds third pixel data obtained by converting an analog signal generated by a pixel arranged in the third unit column into a digital signal
  • the third driver circuit Outputs the third pixel data held in the third latch circuit to the first read bit line
  • the column scanning circuit includes (1) the plurality of data included in the first segment.
  • the signals may be sequentially output to the first amplifier included in the first segment via the plurality of first read bit lines included in the jth to first segments.
  • the read control using three or more read bit lines can be realized by using the same number of latch circuits as the number of unit columns, so that the chip area can be reduced.
  • FIG. 11 is a diagram illustrating a configuration of the data transfer circuit 115 according to the fifth embodiment. In FIG. 11, only the configuration corresponding to 1 bit is shown, as in FIG. 2.
  • a data transfer circuit 115 illustrated in FIG. 11 includes an inverted column scanning circuit 400 and a selector circuit 47 in addition to the configuration illustrated in FIG. 2 according to the first embodiment.
  • the configuration of the column scanning circuit and timing signal generation circuit 300 is the same as that shown in the first embodiment, and signals from the read word lines RWL1_1 to RWL2_X are input to the plurality of selector circuits 47 shown in FIG.
  • the connection relationship of the sense amplifier enable signals SAE1 and SAE2 and the precharge signals NPCG1 and NPCG2 is the same as that in the first embodiment.
  • FIG. 12 is a diagram showing a configuration of the inversion column scanning circuit 400.
  • the inversion column scanning circuit 400 includes a start address generation circuit 302C, read word line signal generation circuits 303C and 303D, an intermediate read word line signal generation circuit 401 for inversion operation, and a flip-flop 48.
  • the configuration of the read word line signal generation circuits 303C and 303D is the same as that of the read word line signal generation circuits 303A and 303B shown in the first embodiment.
  • the flip-flop 48 and the flip-flop 32 included in the read word line signal generation circuits 303C and 303D are connected in series and function as a shift register.
  • the inversion operation intermediate read word line signal generation circuit 401 includes an AND element 43, a flip-flop 44, an OR element 45, and an inverter element 46.
  • the Q output terminal of the flip-flop 44 is connected to the input terminal of the hold loop OR element 45.
  • the plurality of selector circuits 47 includes a plurality of signals of read word lines FRWL1_1 to FRWL2_X output from the column scanning circuit and timing signal generation circuit 300, and an inverted scanning read word line RRWL1_1 to RRWL2_X output from the inverted column scanning circuit 400.
  • One of the plurality of signals is selected according to the inversion operation signal REV, and the selected plurality of signals are output from the read word lines RWL1_1 to RWL2X.
  • FIG. 13 is a diagram showing signal waveforms in this case.
  • cycle names from 1 to 2X + 2 are described on the clock signal CLK.
  • X is an even number.
  • the L level is held in the storage node SN of the latch circuit 213 corresponding to the read word line RWL1_1, and the H level is held in the storage node NSN (pixel data: L).
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL1_2 holds the H level, and the storage node NSN holds the L level (pixel data: H). Subsequent adjacent latch circuits 213 store data opposite to each other.
  • the L level is held in the storage node SN of the latch circuit 213 corresponding to the read word line RWL2_1, and the H level is held in the storage node NSN (pixel data: L).
  • the storage node SN of the latch circuit 213 corresponding to the read word line RWL2_2 holds the H level, and the storage node NSN holds the L level (pixel data: H). Subsequent adjacent latch circuits 213 store data opposite to each other.
  • the storage node SN holds the L level, and the storage node NSN holds the H level (data: L).
  • the reset signal RST is activated to initialize the inside of the inverted column scanning circuit 400.
  • the flip-flops 31, 32, 44 and 48 are initialized.
  • the D input terminal of the flip-flop 32 in the read word line signal generation circuit 303C corresponding to the read word line RRWL2_X is set to the H level.
  • the precharge signals NPCG1 and NPCG2 are activated to L level by the sense amplifier precharge enable generation circuits 301A and 301B in the column scanning circuit and timing signal generation circuit 300.
  • the read bit lines RBL1, NRBL1, RBL2, and NRBL2 are precharged to H level by the precharge circuits 215A and 215B.
  • Sense amplifier enable signals SAE1 and SAE2 are inactive at the L level.
  • the precharge signals NPCG1 and NPCG2 become H level.
  • the precharge circuits 215A and 215B are deactivated, so that the precharge operation is released.
  • the Q output terminal of the flip-flop 44 in the inversion operation intermediate read word line signal generation circuit 401 corresponding to the read word line RWL1_X + 1 is at the L level. Therefore, at the same time, the read word line RWL1_X + 1 is activated through the AND element 43 at the rising edge of the clock signal CLK to the H level.
  • the Q output terminal of the flip-flop 32 in the read word line signal generation circuit 303C corresponding to the read word line RWL2_X is activated to H level at the rising edge of the clock signal CLK to H level.
  • the read word line RWL2_X is activated through the AND element 33.
  • the read word lines RWL1_X + 1 and RWL2_X are at the H level in a half period of the clock cycle.
  • the driver circuit 218 is activated. Since the data in the intermediate latch circuit 217 is L data as described above, the voltage of the read bit line RBL1 that has been precharged transitions to a level lower than the power supply voltage.
  • the voltage of the data line DATA1 transitions to a level lower than the power supply voltage like the read bit line RBL1.
  • the voltage level of read bit line NRBL1 that has been precharged is maintained.
  • the driver circuit 214 is activated and precharged when the read word line RWL2_X is activated to H level.
  • the voltage of the read bit line NRBL2 that has been made transitions to a level lower than the power supply voltage.
  • the voltage of the data line NDATA2 transitions to a level lower than the power supply voltage like the read bit line NRBL2.
  • the precharged read bit line RBL2 is maintained at the voltage level.
  • the sense amplifier precharge enable generation circuit 301A activates the sense amplifier enable signal SAE1 to the H level. At this time, since the voltage of the data line DATA1 is lower than the voltage of the data line NDATA1, the voltage of the data line DATA1 falls to L level (sense operation).
  • the sense amplifier precharge enable generation circuit 301B activates the sense amplifier enable signal SAE2 to H level.
  • the voltage of the data line NDATA2 is lower than the voltage of the data line DATA2, the voltage of the data line NDATA1 falls to L level (sense operation).
  • the tristate inverters 15 and 16 are activated, so that the output terminal SAOUT2 becomes H level and the output terminal NSAOUT2 becomes L level.
  • the pixel data of the latch circuit 213 corresponding to the read word line RWL2_X is written and held in the intermediate latch circuit 217.
  • Data reading from the intermediate latch circuit 217 is performed during the period when the clock signal CLK is at the H level, and pixel data is written into the latch circuit 213 during a certain period after the clock signal CLK is shifted to the L level. Therefore, the write operation to the latch circuit 213 does not interfere with the read operation of the intermediate latch circuit 217 in the same cycle.
  • the flip-flop circuit 111 takes in the data of the output terminal SAOUT1 of the sense amplifier 210A, and outputs the L level data of the intermediate latch circuit 217 corresponding to the read word line RWL1_X + 1 as the output data OUTPUT.
  • DATA1_X + 1 which means data corresponding to the read word line RWL1_X + 1, is also written in the waveform of the output data OUTPUT. Note that DATA1_X + 1 is not pixel data but an initial value of the intermediate latch circuit 217.
  • cycle 2 is the same as that of cycle 1 except that the activated read word lines are read word lines RWL1_X + 1 and RWL2_X-1.
  • the H level pixel data is read as the read bit lines RBL1 and NRBL1. The operation of reading through is performed.
  • the L level pixel data of the latch circuit 213 corresponding to the read word line RWL2_X ⁇ 1 is passed through the read bit lines RBL2 and NRBL2 and the sense amplifier 210B in the second segment 2002, and then passed to the intermediate latch circuit 217. A write operation is performed.
  • the data of the latch circuit 213 corresponding to the read word line RWL2_X ⁇ 1 is output to the output terminal SAOUT1 through the read bit lines RBL1 and NRBL1 and the sense amplifier 210A in the first segment 2001 in cycle 3.
  • DATA2_X-1 is output as output data OUTPUT.
  • the read word line is sequentially scanned and a read operation is performed.
  • cycle X is the same as that of cycle 1 except that the read word lines to be activated are read word lines RWL1_X + 1 and RWL2_1.
  • the read word line to be activated is only RWL1_X + 1.
  • the operation of reading the data of the latch circuit 213 corresponding to the read word line RWL2_1 to the output terminal SAOUT1 through the read bit lines RBL1 and NRBL1 is performed.
  • the flip-flop 48 in the inverted column scanning circuit 400 takes in the H level signal of the D input terminal by the signal sequentially shifted for each clock signal CLK from the read word line signal generation circuit 303C. That is, the Q output terminal (RSHIFTTSIG) becomes H level after the clock signal CLK transits to H level.
  • the data (DATA2_2) of the latch circuit 213 corresponding to the read word line RWL2_2 read out two cycles before is output as the output data OUTPUT.
  • the H level pixel data of the latch circuit 213 corresponding to the read word line RWL1_X passes through the read bit lines RBL1 and NRBL1 and the sense amplifier 210A in the first segment 2001 to the output terminal SAOUT1. Is output.
  • the data DATA1_X is output as output data OUTPUT in the X + 3 cycle.
  • a method of sequentially reading data from a pixel column on the side close to the output terminal from which the output data OUTPUT is output is used, whereas in this embodiment, data is scanned.
  • the direction to perform can be arbitrarily selected by the reversal operation signal REV. That is, in the present embodiment, it is possible to select a method of sequentially reading data from the pixel column closer to the output terminal from which the output data OUTPUT is output and a method of sequentially reading data from the pixel column far from the output terminal. It is.
  • the scanning direction can be arbitrarily selected by adopting this configuration.
  • the column scanning circuit sequentially selects the plurality of first driver circuits and the plurality of second driver circuits (a plurality of driver circuits 214) in the forward direction.
  • the plurality of first pixel data and the plurality of second pixel data are converted into pixel data of a unit column far from the unit column pixel data close to the output driver (flip-flop circuit 111). Are sequentially output to the first amplifier.
  • the solid-state imaging device 1000 further sequentially selects the plurality of first driver circuits and the plurality of second driver circuits in the reverse direction, so that the plurality of first pixel data and the plurality of second drivers are selected.
  • the solid-state imaging device can scan a plurality of unit columns both in the forward direction and in the reverse direction.
  • FIG. 6 shows the arrangement state of the pixel (unit cell 101) according to the present embodiment, the latch driver circuits 209A and 209B, the intermediate latch driver circuit 216, the sense amplifiers 210A and 210B, and the precharge circuits 215A and 215B.
  • FIG. 6 shows the arrangement state of the pixel (unit cell 101) according to the present embodiment, the latch driver circuits 209A and 209B, the intermediate latch driver circuit 216, the sense amplifiers 210A and 210B, and the precharge circuits 215A and 215B.
  • the number of pixel columns matches the number of latch driver circuits and intermediate latch driver circuits.
  • FIG. 14 shows a case where the latch driver circuits 209A and 209B and the intermediate latch driver circuit 216 can be laid out in an area narrower than the width of the unit cell 101. That is, there are empty areas between the adjacent latch driver circuits 209A or 209B and between the latch driver circuit 209A or 209B and the intermediate latch driver circuit 216.
  • a sense amplifier 210B and a precharge circuit 215B are arranged between the intermediate latch driver circuit 216 corresponding to the pixel in the column V1_X and the latch driver circuit 209B corresponding to the pixel in the column V2_1.
  • the pixel pitch, the latch driver circuits 209A and 209B, and the intermediate latch driver circuit 216 can be arranged at an equal pitch, and the pixel, the latch driver circuits 209A and 209B, and the intermediate latch driver circuit are arranged. It is possible to reduce extra wiring routing due to pitch mismatch with 216 and non-uniformity of the wiring of the latch driver circuits in each column.
  • FIG. 15 shows a layout arrangement example when the widths of the latch driver circuits 209A and 209B and the intermediate latch driver circuit 216 are equal to the pixel width.
  • latch driver circuits 209A and 209B two sets of latch driver circuits 209A and 209B, an intermediate latch driver circuit 216, sense amplifiers 210A and 210B, and precharge circuits 215A and 215B are arranged. These two sets of circuits are arranged in different rows.
  • the latch driver circuits 209A and 209B included in the first set are arranged corresponding to the pixels in the odd columns. These latch driver circuits 209A and 209B are connected to the read bit lines oRBL1, oNRBL1, oRBL2, and oNRBL2, and the pixel data of the odd columns are read out via the read bit lines oRBL1, oNRBL1, oRBL2, and oNRBL2.
  • the latch driver circuits 209A and 209B included in the second set are arranged corresponding to even-numbered columns of pixels.
  • These latch driver circuits 209A and 209B are connected to the read bit lines eRBL1, eNRBL1, eRBL2, and eNRBL2, and the pixel data in the even columns are read out through the read bit lines eRBL1, eNRBL1, eRBL2, and eNRBL2. Further, with this configuration, even-numbered and odd-numbered pixel data can be read simultaneously.
  • the sense amplifiers 210A and 210B and the precharge circuits 215A and 215B are provided between the adjacent latch driver circuits 209A or 209B, or between the latch driver circuit 209A or 209B and the intermediate latch driver circuit 216.
  • the space to arrange the can be secured.
  • the latch driver circuits 209A and 209B and the intermediate latch driver circuit 216 are arranged at a pitch that is twice the pixel pitch, and the pixels and the latch driver circuits 209A and 209B, In addition, it is possible to reduce unnecessary wiring routing due to pitch mismatch with the intermediate latch driver circuit 216 and non-uniformity of the wiring of the latch driver circuit in each column.
  • the latch driver circuits 209A and 209B and the intermediate latch driver circuit 216 can be arranged at an equal pitch.
  • the latch driver circuit may be provided for each unit column including one or more columns.
  • the unit column may be a unit corresponding to a half column.
  • the pixel width and pixel pitch may be replaced with the width of the unit column and the pitch of the unit column.
  • the plurality of first driver circuits (driver circuits 214 included in the plurality of latch driver circuits 209A) and the plurality of second driver circuits (included in the plurality of latch driver circuits 209B).
  • Driver circuit 214) and the third driver circuit (the intermediate driver circuit 218 included in the intermediate latch driver circuit 216) are arranged at the same pitch as that of the unit column.
  • the second amplifier (sense amplifier 210B) is disposed in a region between a region where the plurality of first driver circuits are disposed and a region where the plurality of second driver circuits are disposed. Yes.
  • the solid-state imaging device 1000 may include a first circuit group (an upper circuit group in FIG. 15) and a second circuit group (a lower circuit group in FIG. 15). Good.
  • Each of the first circuit group and the second circuit group includes the plurality of first latch circuits, the plurality of first driver circuits, the first read bit line, and the first circuit.
  • An amplifier, the plurality of second latch circuits, the second read bit line, the plurality of second driver circuits, the second amplifier, the third latch circuit, and the third The driver circuit is included.
  • the plurality of first unit columns and the second unit column corresponding to the first circuit group are a plurality of fourth unit columns (for example, N is an integer of 2 or more) (for example, The plurality of first unit columns and the second unit column corresponding to the second circuit group are arranged at intervals of the N unit column and are different from the plurality of fourth unit columns.
  • the first circuit group and the second circuit group are arranged side by side in a direction (vertical direction in FIG. 15) orthogonal to the column arrangement direction.
  • the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit are units.
  • each driver circuit is wider than the layout width of the pixel in the unit column, the plurality of first driver circuits, the plurality of second driver circuits, and the third driver circuit Are arranged at equal pitches. As a result, the characteristic variation of each driver circuit due to the non-uniform layout can be reduced. Furthermore, parallel reading of pixel data can be realized.
  • FIG. 16 is a diagram illustrating an arrangement state of pixels and latch driver circuits 209A and 209B, an intermediate latch driver circuit 216, sense amplifiers 210A and 210B, and precharge circuits 215A and 215B according to the seventh embodiment.
  • two precharge circuits 215A are arranged for the read bit lines RBL1 and NRBL1, and the precharge circuit 215B is arranged for the read bit lines RBL2 and NRBL2 with respect to FIG. 14 shown in the sixth embodiment.
  • the difference is that two are arranged.
  • the latch driver circuits 209A and 209B and the intermediate latch driver circuit 216 can be laid out in a region narrower than the pixel width as described above, the latch driver circuits 209A and 209B and the intermediate latch driver circuit 216 are connected. Are provided with precharge circuits 215A and 215B.
  • the precharge circuits in a distributed manner, the time for precharging the read bit lines RBL1, NRBL1, RBL2, and NRBL2 can be reduced, so that a higher speed operation is possible.
  • the solid-state imaging device 1000 is further disposed between two adjacent first driver circuits or between the adjacent first driver circuit and the third driver circuit. Between one or a plurality of first precharge circuits (precharge circuit 215A) connected to the first read bit line and two adjacent second driver circuits, or adjacent to each other. One or a plurality of second precharge circuits (precharge circuit 215B) disposed between the second driver circuit and the third driver circuit and connected to the second read bit line And may be provided.
  • each processing unit included in the solid-state imaging device or the imaging device according to the embodiment is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • a part of the functions of the solid-state imaging device or the imaging device according to the above embodiment may be realized by a processor such as a CPU executing a program.
  • the present disclosure may be the above-described program, or a non-transitory computer-readable recording medium on which the above-described program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • the circuit configuration shown in the circuit diagram is an example, and the present disclosure is not limited to the circuit configuration. That is, similar to the circuit configuration described above, a circuit that can realize the characteristic function of the present disclosure is also included in the present disclosure.
  • the present disclosure also includes a device in which an element such as a switching element (transistor), a resistor element, or a capacitor element is connected in series or in parallel to a certain element within a range in which a function similar to the above circuit configuration can be realized It is.
  • “connected” in the above-described embodiment is not limited to the case where two terminals (nodes) are directly connected, and the two terminals (nodes) can be realized within a range in which a similar function can be realized. ) Is connected via an element.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • functions of a plurality of functional blocks having similar functions may be processed in parallel or time-division by a single hardware or software.
  • MOS transistor an example using a MOS transistor is shown, but another transistor such as a bipolar transistor may be used.
  • the solid-state imaging device according to one or more aspects has been described based on the embodiment, but the present disclosure is not limited to this embodiment. Unless it deviates from the gist of the present disclosure, various modifications conceived by those skilled in the art and forms constructed by combining components in different embodiments are also within the scope of one or more aspects. May be included.
  • the present disclosure can greatly reduce the signal transmission time for reading out pixel data with low power, and thus has the effect of improving the number of pixels or the optical size of the pixels while improving or maintaining the frame rate. This is useful for high-speed and high-quality solid-state imaging devices and imaging devices.

Abstract

　読み出し速度を向上するために、固体撮像装置は、第１の画素データを保持する複数の第１のラッチ回路（２１３）と、対応する第１の画素データを第１のリードビット線（ＲＢＬ１，ＮＲＢＬ１）に出力する複数の第１のドライバ回路（２１４）と、第２の画素データを保持する複数の第２のラッチ回路（２１３）と、対応する第２の画素データを第２のリードビット線（ＲＢＬ２，ＮＲＢＬ２）に出力する複数の第２のドライバ回路（２１４）と、第２のリードビット線（ＲＢＬ２，ＮＲＢＬ２）の電圧を増幅することにより第２のデータを生成する第２のセンスアンプ（２１０Ｂ）と、第２のデータを保持する中間ラッチ回路（２１７）と、中間ラッチ回路（２１７）に保持されている第２のデータを第１のリードビット線（ＲＢＬ１，ＮＲＢＬ１）に出力する中間ドライバ回路（２１８）とを備える。

Description

固体撮像装置
　本開示は、固体撮像装置に関するものである。
　イメージセンサとして主流であったＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ；電荷結合素子）型センサ（以後、「ＣＣＤセンサ」と称する）に加えて、今日ではロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ型のイメージセンサ（以後、「ＭＯＳセンサ」と称する）が広く市場に出回るようになった。ＭＯＳセンサは、ＣＣＤセンサとは異なり、各種アナログ回路及びデジタル回路を撮像領域と同一基板上に集積化できるという特徴を有している。
　また、ＣＣＤセンサでは、アナログ信号増幅機能及びＡ／Ｄ変換機能に特化したアナログフロントエンドプロセサ（以後、ＡＦＥ）、又はＡＦＥの機能を有するデジタル信号処理プロセッサ（以後、ＤＳＰ）などの、Ａ／Ｄ変換機能を備えた別個のチップを撮像領域に接続することで、はじめてデジタル出力を得ることができる。これに対し、ＭＯＳセンサでは、撮像領域とＡ／Ｄ変換回路とを同一チップ上に集積したものが製品化されている。
　ＭＯＳセンサに搭載されるＡ／Ｄ変換回路には、多くの方式が提案されているが、現在では１ライン分の画素データを同時並列的にＡ／Ｄ変換するカラム型Ａ／Ｄ変換方式が用いられるイメージセンサが主流である。
　カラム型Ａ／Ｄ変換回路は、画素毎（カラム毎）に設けられたラッチ回路及びドライバ回路を有する。ラッチ回路は、Ａ／Ｄ変換により得られた画素データを一時的に保持する。ドライバ回路は、この画素データをリードビット線対へ出力する。
　列走査部は、複数のドライバ回路を順次活性化することで、画素データに対応する信号をリードビット線対に出力する。センスアンプは、リードビット線対に出力された信号を増幅する。フリップフロップは、この信号を保持する。
　一方で、特許文献１では図１７に示すようなデータ転送回路の構成が提案されている。
　このデータ転送回路は、複数のサブメモリセルブロック６を備える。各メモリセルブロック６は、ビット線ＢＬ１及びＸＢＬ１を駆動するためのドライバ及びラッチ回路を含むメモリセルＭＣ１１、ＭＣ１２及びＭＣ１ｍと、サブリード回路とを備える。
　この構成では、ドライバが駆動するビット線ＢＬ１及びＸＢＬ１の寄生抵抗及び寄生容量を低減できるので、メモリセルＭＣ１１、ＭＣ１２及びＭＣ１ｍのデータをサブリード回路まで高速に伝達することが可能である。
特開２０００－２０７８８６号公報
　本開示の一態様に係る固体撮像装置は、行列状に配置されている複数の画素と、複数の第１単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第１の画素データを保持する複数の第１のラッチ回路と、第１のリードビット線と、前記複数の第１単位列の各々に対応して設けられ、対応する単位列に設けられている前記第１のラッチ回路に保持されている前記第１の画素データを前記第１のリードビット線に出力する複数の第１のドライバ回路と、前記第１のリードビット線の電圧を増幅することにより第１のデータを生成する第１の増幅器と、前記複数の第１単位列とは異なる複数の第２単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第２の画素データを保持する複数の第２のラッチ回路と、第２のリードビット線と、前記複数の第２単位列の各々に対応して設けられ、対応する単位列に設けられている前記第２のラッチ回路に保持されている前記第２の画素データを前記第２のリードビット線に出力する複数の第２のドライバ回路と、前記第２のリードビット線の電圧を増幅することにより第２のデータを生成する第２の増幅器と、前記第２のデータを保持する第３のラッチ回路と、前記第３のラッチ回路に保持されている前記第２のデータを前記第１のリードビット線に出力する第３のドライバ回路と、前記第１のデータを出力する出力ドライバと、（１）前記複数の第１のドライバ回路を順次選択することにより、前記複数の第１単位列に対応する複数の前記第１の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力し、（２）前記複数の第２のドライバ回路を順次選択し、かつ、前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、前記第２の増幅器、前記第３のラッチ回路、前記第３のドライバ回路及び前記第１のリードビット線を介して、前記第１の増幅器に順次出力する列走査回路とを備える。
　この構成によれば、当該固体撮像装置では、２本のリードビット線が用いられる。これにより、単一のリードビット線が用いられる場合に比べ、各リードビット線の負荷（抵抗及び容量成分）を低減できるので、リードビット線を介して信号伝達を高速に行うことができる。これにより、読み出し速度を向上できる。
　例えば、前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。
　この構成によれば、第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
　例えば、前記第３のラッチ回路は、さらに、第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、前記列走査回路は、前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記複数の第１単位列及び前記第３単位列に対応する複数の前記第１の画素データ及び前記第３の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力してもよい。
　この構成によれば、単位列の数と同数のラッチ回路を用いて、２本のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
　例えば、前記固体撮像装置は、互いに異なる単位列群に対応付けられたｍ（ｍは２以上の整数）個のセグメントを含み、前記ｍ個のセグメントの各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第３のラッチ回路と、前記第３のドライバ回路と、前記第１の増幅器とを含み、ｊ－１（ｊは２からｍまでの任意の整数）番目のセグメントに含まれる前記第３のラッチ回路は、ｊ番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを保持し、ｍ番目のセグメントに含まれる前記第３のラッチ回路は、前記第２の増幅器により生成された前記第２のデータを保持し、前記出力ドライバは、１番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを出力し、前記列走査回路は、（１）１番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択することにより、１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択し、かつ１番目からｊ－１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（３）前記複数の第２のドライバ回路を順次選択し、かつ、１番目からｍ番目のセグメントに含まれる複数の前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、及び、前記ｍ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力してもよい。
　この構成によれば、当該固体撮像装置では、３本以上のリードビット線が用いられる。これにより、さらに、読み出し速度を向上できる。
　例えば、前記ｊ番目のセグメントに含まれる前記第１の増幅器は、当該ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路のいずれかが活性化されるサイクルにのみ活性化され、前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。
　この構成によれば、第１の増幅器及び第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
　例えば、各セグメントに含まれる前記第３のラッチ回路は、さらに、対応する単位列群に含まれる第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、前記列走査回路は、（１）前記１番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択し、かつ、１番目からｊ－１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力するに順次出力してもよい。
　この構成によれば、単位列の数と同数のラッチ回路を用いて、３本以上のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
　例えば、前記列走査回路は、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を順方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第１の増幅器に順次出力し、前記固体撮像装置は、さらに、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を逆方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第１の増幅器に順次出力する反転列走査回路を備えてもよい。
　この構成によれば、当該固体撮像装置は、複数の単位列を順方向及び逆方向の両方で走査できる。
　例えば、前記複数の第１のドライバ回路、前記複数の第２のドライバ回路及び前記第３のドライバ回路は、単位列のピッチと同じピッチで配置され、前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されていてもよい。
　この構成によれば、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
　例えば、前記固体撮像装置は、第１の回路群と、第２の回路群とを含み、前記第１の回路群及び前記第２の回路群の各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第１の増幅器と、前記複数の第２のラッチ回路と、前記第２のリードビット線と、前記複数の第２のドライバ回路と、前記第２の増幅器と、前記第３のラッチ回路と、前記第３のドライバ回路を含み、前記第１の回路群に対応する前記複数の第１単位列及び前記第２単位列は、Ｎ（Ｎは２以上の整数）単位列間隔で配置されている複数の第４単位列であり、前記第２の回路群に対応する前記複数の第１単位列及び前記第２単位列は、前記Ｎ単位列間隔で配置されており、前記複数の第４単位列と異なる第５単位列であり、前記第１の回路群と、前記第２の回路群とは、列の並び方向と直交する方向に並んで配置され、前記第１の回路群及び前記第２の回路群の各々において、（１）前記複数の第１のドライバ回路と、前記複数の第２のドライバ回路と、前記第３のドライバ回路とは、単位列のピッチのＮ倍のピッチで配置され、（２）前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されていてもよい。
　この構成によれば、各ドライバ回路のレイアウトの幅が、単位列の画素のレイアウトの幅より、広い場合であっても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。さらに、画素データの並列読み出しを実現できる。
　例えば、前記固体撮像装置は、さらに、隣接する２つの前記第１のドライバ回路の間、又は、隣接する前記第１のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第１のリードビット線に接続された１つ又は複数の第１のプリチャージ回路と、隣接する２つの前記第２のドライバ回路の間、又は、隣接する前記第２のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第２のリードビット線に接続された一つ又は複数の第２のプリチャージ回路とを備えてもよい。
　この構成によれば、プリチャージ回路を用いる場合においても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。
　本開示は、読み出し速度を向上できる固体撮像装置を提供できる。
図１Ａは、実施形態１に係る撮像装置の構成を示すブロック図である。 図１Ｂは、実施形態１に係るＡＤ変換回路の構成を示すブロック図である。 図１Ｃは、実施形態１に係るデータ転送回路の構成を示すブロック図である。 図２は、実施形態１に係るデータ転送回路の構成を示すブロック図である。 図３Ａは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。 図３Ｂは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。 図３Ｃは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。 図３Ｄは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。 図４は、実施形態１に係る動作を示すタイミングチャートである。 図５は、実施形態２に係るデータ転送回路の構成を示す回路図である。 図６は、実施形態２に係る動作を示すタイミングチャートである。 図７は、実施形態３に係るデータ転送回路の構成を示すブロック図である。 図８Ａは、実施形態３に係るデータ転送回路の構成を詳細に示す回路図である。 図８Ｂは、実施形態３に係るデータ転送回路の構成を詳細に示す回路図である。 図９は、実施形態３に係る動作を示したタイミングチャートである。 図１０は、実施形態４に係るデータ転送回路の構成を示すブロック図である。 図１１は、実施形態５に係るデータ転送回路の構成を示すブロック図である。 図１２は、実施形態５に係るデータ転送回路の構成を詳細に示す回路図である。 図１３は、実施形態５に係る動作を示すタイミングチャートである。 図１４は、実施形態６に係る各回路の配置例を示す図である。 図１５は、実施形態６に係る各回路の配置例を示す図である。 図１６は、実施形態７に係る各回路の配置例を示す図である。 図１７は、従来のデータ転送回路の構成を示す図である。
　まず、従来技術における課題について述べる。
　上述したＡ／Ｄ変換回路では、カラムＡ／Ｄ変換回路は、画素列に対応して設けられるため、撮像領域の幅に相当する広範囲に渡って配置される。よって、撮像装置の光学サイズが大きい場合は必然的にリードビット線対も長距離に渡って配線されることになる。
　ドライバが活性化されてから、センスアンプが画素データを検出できるまでの時間は、リードビット線対の寄生抵抗及び寄生容量に大きく依存する。よって、リードビット線対が長い場合には多くの信号伝達時間がかかることになり、読み出し周波数の悪化を招く。
　近年ＭＯＳイメージセンサの用途は一眼レフ、及びミラーレス一眼カメラなど多画素かつ大型のセンサを搭載したカメラに広がっている。また、放送用及びシネマカメラではより高いフレームレートが要望されている。つまり、大きな光学サイズを有するＭＯＳセンサにおいて、より速い読み出し速度を達成することが望まれている。このように、大型化と高速化との相反する要求を満たしつつ消費電力を抑えることが必要である。
　例えば、リードビット線対の配線幅を広げることで寄生抵抗を下げることができる。これにより、転送バスの寄生抵抗を削減できるので高速化を図ることができる。しかしながら、この方法は、転送バスの寄生容量の増大及びチップ面積の増大を引き起こすため、高速化に限界がある。
　また、特許文献１に示されているデータ転送回路の構成はデータ転送遅延を根本的に解決するものでは無い。この構成は、ラッチ回路（メモリセル）に記憶されたデータをサブリード回路及び共通ビット線ｇＢＬを用いて、再度伝達する構成である。
　よって、サブメモリセルブロックを複数配置することで１つのドライバに接続される寄生抵抗及び寄生容量を削減できたとしても、サブリード回路に接続される共通ビット線ｇＢＬの寄生抵抗及び寄生容量が極端に大きい場合は共通ビット線ｇＢＬのＲＣ遅延が支配的になり結果として読み出し速度の向上には繋がらない。
　本開示は上記課題に着目してなされたものであり、読み出し速度を向上できる固体撮像装置を提供する。
　以下、本開示の実施形態について図面を参照しながら説明する。
　なお、以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施形態１）
　図１Ａは、本開示の実施形態１に係る撮像装置１００（カメラ又はカメラモジュール）の構成を示すブロック図である。同図に示すように撮像装置１００は、光学系９００、固体撮像装置１０００、及び画像信号処理部１００１（画像信号処理ＬＳＩ）を備えている。なお、以下に説明する各実施形態の固体撮像装置では、画素（受光部）から読み出した信号レベルから、同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるＣＤＳ（相関二重サンプリング）動作を、Ｓ／Ｈ（サンプルホールド）容量などを用いてアナログ領域で行っている。なお、ＣＤＳ動作に係る回路及び説明は省略する。
　光学系９００は、レンズ９０１と、メカニカルシャッタ９０２とを備えている。レンズ９０１は、被写体からの光（例えば可視光）を集光して固体撮像装置１０００の撮像領域１０２上に画像イメージを形成する。メカニカルシャッタ９０２は、レンズ９０１と固体撮像装置１０００との間の光路上に位置し、撮像領域１０２上に導かれる光量を制御する。
　画像信号処理部１００１は、固体撮像装置１０００が出力したデジタルの出力データＯＵＴＰＵＴに対して各種信号処理（画像処理）を行う外部ＬＳＩである。
　固体撮像装置１０００は、撮像領域１０２、行走査回路９３０、ＡＤ変換回路１０９、及び、データ転送回路１１０を備えている。
　図１Ｂは、ＡＤ変換回路１０９及びその周辺回路の構成を示す図である。図１Ｃは、データ転送回路１１０及びその周辺回路の構成を示す図である。図１Ｂ及び図１Ｃに示すように、固体撮像装置１０００は、さらに、複数のフリップフロップ回路１１１、クロック生成部１２０、タイミング生成部３４０を備えている。また、ＡＤ変換回路１０９は、バイナリカウンタ１０４、Ｄ／Ａ変換回路（以下ＤＡＣと省略）１０５、複数のカラムＡ／Ｄ変換回路１０６、及び複数のカウンタ－ラッチ間データ転送バス１０８（１０８＿１＿１・・・１０８＿１＿Ｘ、１０８＿２＿１・・・１０８＿２＿Ｘ）を備えている。
　行走査回路９３０は、行単位で単位セル１０１からの信号を読み出すために、複数の単位セル１０１を行単位で走査する。
　クロック生成部１２０は、クロック信号（基準クロック信号）を生成し、当該クロック信号をバイナリカウンタ１０４及びカラムＡ／Ｄ変換回路１０６に供給する。
　バイナリカウンタ１０４は、クロック信号（基準クロック信号）をカウントし、カウントした値（バイナリ値）をＤＡＣ１０５に供給する。
　撮像領域１０２は、行列状に配置されている複数の単位セル１０１（画素）を含む。ここで、単位セル１０１は、光電変換を行う光電変換素子を含む受光部を有する。例えば、光電変換素子は、フォトダイオード或いはフォトゲートなどの光感応素子、アモルファスシリコンで構成される光電変換膜、又は、有機光電変換膜である。単位セル１０１は、さらに、必要に応じて、光電変換により生じた信号を読み出すためのデバイス、及び初期化動作を行うためのデバイスを有する。
　カラムＡ／Ｄ変換回路１０６は、単位セル１０１の１／２列、１列、又は複数列ごとに設けられ、対応する単位セル１０１から出力されたアナログ信号をデジタル信号に変換し、当該デジタル信号を保持する。図１Ａ～図１Ｃでは、複数のカラムＡ／Ｄ変換回路１０６は、撮像領域１０２内の垂直信号線Ｖ１＿１・・・Ｖ１＿Ｘ、Ｖ２＿１・・・Ｖ２＿Ｘと一対一に対応する。つまり、２Ｘ個のカラムＡ／Ｄ変換回路１０６が設けられている。各カラムＡ／Ｄ変換回路１０６は、アナログ信号をｎビットのデジタル信号に変換する機能を有する。カラムＡ／Ｄ変換回路１０６は、ｎビットのカウンタ回路２０８を有している。また、カラムＡ／Ｄ変換回路１０６には、クロック生成部１２０から基準クロック信号が供給される。
　ＤＡＣ１０５は、バイナリカウンタ１０４から入力されたバイナリ値に従ってアナログランプ電圧（三角波）を生成する。このアナログランプ電圧はカラムＡ／Ｄ変換回路１０６内の比較器１０７に入力されている。
　各カラムＡ／Ｄ変換回路１０６は、比較器１０７及びカウンタ回路２０８を備えている。
　比較器１０７は、ＤＡＣ１０５によって生成されたアナログランプ電圧と、行線Ｈ１・・・Ｈｙ毎に、単位セル１０１から垂直信号線Ｖ１＿１・・・Ｖ１＿Ｘ、Ｖ２＿１・・・Ｖ２＿Ｘを介して得られる画素信号のうち、対応する列の画素信号とを比較する。
　カラムＡ／Ｄ変換回路１０６に含まれるｎビットのカウンタ回路２０８は、単位セル１０１毎に垂直信号線の電圧値とアナログランプ電圧とが一致するまでの比較時間をカウントする（カウント動作）。このカウント値が画素データである。
　データ転送回路１１０は、複数のラッチドライバ回路２０９Ａ及び２０９Ｂと、センスアンプ２１０Ａ及び２１０Ｂと、列走査回路及びタイミング信号生成回路３００とを備えている。
　ラッチドライバ回路２０９Ａ及び２０９Ｂの各々は、ラッチ回路２１３及びドライバ回路２１４を含む。ドライバ回路２１４は、ラッチ回路２１３並びに、リードビット線ＲＢＬ１及びＮＲＢＬ１（又はＲＢＬ２及びＮＲＢＬ２）に接続されている。
　ラッチ回路２１３は、カウンタ回路２０８に対応するｎビットのラッチ回路である。カウント動作完了後にカウンタ回路２０８内のｎビットのカウント値はカウンタ－ラッチ間データ転送バス１０８を通して、データ転送回路１１０内のラッチ回路２１３に転送される。つまり、画素データがラッチ回路２１３に格納される。
　リードワード線ＲＷＬ１＿１・・・ＲＷＬ１＿Ｘ、ＲＷＬ２＿１・・・ＲＷＬ２＿Ｘのいずれかが選択されると、その選択されたリードワード線に接続されているラッチドライバ回路２０９Ａ又は２０９Ｂ内のラッチ回路２１３に保持された画素データがリードビット線ＲＢＬ１及びＮＲＢＬ１（又はＲＢＬ２及びＮＲＢＬ２）に伝達される。
　列走査回路及びタイミング信号生成回路３００には、クロック生成部１２０からクロック信号ＣＬＫが供給される。列走査回路及びタイミング信号生成回路３００は、リードワード線ＲＷＬ１＿１、ＲＷＬ１＿２・・・ＲＷＬ１＿Ｘ、ＲＷＬ２＿１、ＲＷＬ２＿２・・・ＲＷＬ２＿Ｘを駆動するパルス信号、及びセンスアンプ２１０Ａ及び２１０Ｂに接続されたセンスアンプイネーブル信号線を駆動するためのパルス信号（センスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２）を生成する。
　列走査回路及びタイミング信号生成回路３００によってリードワード線ＲＷＬ１＿１、ＲＷＬ１＿２・・・ＲＷＬ１＿Ｘ、ＲＷＬ２＿１、ＲＷＬ２＿２・・・ＲＷＬ２＿Ｘが順次選択される。そして、選択されたリードワード線に対応するラッチドライバ回路２０９Ａ又は２０９Ｂに含まれるラッチ回路２１３に保持されているデータがリードビット線ＲＢＬ１及びＮＲＢＬ１（又はＲＢＬ２及びＮＲＢＬ２）に伝達される。
　センスアンプ２１０Ａは、このリードビット線ＲＢＬ１及びＮＲＢＬ１に伝達された信号を増幅することで当該信号をデジタル信号に変換する。得られたデジタル信号はフリップフロップ回路１１１から出力される。センスアンプ２１０Ｂは、リードビット線ＲＢＬ２及びＮＲＢＬ２に伝達された信号を増幅することで当該信号をデジタル信号に変換する。
　なお、図１Ｃでは、ラッチ回路２１３のデータを読み出すために必要なプリチャージ回路（後述）は省略している。
　このデータ転送回路１１０に関して、図２のブロック図、図３Ａ～図３Ｄの回路詳細図及び図４の波形図を用いて説明する。
　なお、以降の図ではカウンタ回路２０８からラッチ回路２１３への画素データの書き込みに関する図及び記載は省略しており、ラッチ回路２１３には後述する画素データが保持されていることを前提に説明する。
　また、図２では、説明の簡略化のため、ｎビットのデータ転送回路１１０のうち、１ビットに対応する構成のみを記載している。
　データ転送回路１１０は、第１セグメント２００１と、第２セグメント２００２と、列走査回路及びタイミング信号生成回路３００とを備える。第１セグメント２００１は、それぞれがリードビット線ＲＢＬ１及びＮＲＢＬ１に接続された、センスアンプ２１０Ａ、プリチャージ回路２１５Ａ、複数のラッチドライバ回路２０９Ａ、及び中間ラッチドライバ回路２１６を有する。第２セグメント２００２は、それぞれがリードビット線ＲＢＬ２及びＮＲＢＬ２に接続された、センスアンプ２１０Ｂ、プリチャージ回路２１５Ｂ、及び複数のラッチドライバ回路２０９Ｂを有する。
　図１Ａ～図１Ｃで示したように、画素は水平方向に２Ｘ個配置されており、画素データを保持するためのラッチドライバ回路２０９Ａ及び２０９Ｂが２Ｘ個配置されている。
　また、第２セグメント２００２内のセンスアンプ２１０Ｂの出力端子は第１セグメント２００１内の中間ラッチドライバ回路２１６に接続されている。
　第１セグメント２００１内において、センスアンプ２１０Ａには、列走査回路及びタイミング信号生成回路３００によって生成されたセンスアンプイネーブル信号ＳＡＥ１が入力されている。センスアンプ２１０Ａは、センスアンプイネーブル信号ＳＡＥ１がＨ（ハイ）レベルに活性化された場合に、リードビット線ＲＢＬ１及びＮＲＢＬ１の微小電位差をデジタル信号に増幅及び変換し、得られた信号を出力端子ＳＡＯＵＴ１及びＮＳＡＯＵＴ１に出力する。
　センスアンプ２１０Ａの出力端子ＳＡＯＵＴ１は、フリップフロップ回路１１１の入力端子に接続されており、センスアンプ２１０Ａから出力された信号は出力データＯＵＴＰＵＴとして出力される。
　プリチャージ回路２１５Ａには、列走査回路及びタイミング信号生成回路３００によって生成されたプリチャージ信号ＮＰＣＧ１が入力される。プリチャージ回路２１５Ａは、プリチャージ信号ＮＰＣＧ１がＬ（ロウ）レベルに活性化された場合にリードビット線ＲＢＬ１及びＮＲＢＬ１をＨレベルにプリチャージする。
　図１Ｃにて説明したように、複数のラッチドライバ回路２０９Ａは、リードワード線ＲＷＬ１＿１・・・ＲＷＬ１＿Ｘに接続されている。ラッチドライバ回路２０９Ａは、列走査回路及びタイミング信号生成回路３００により、対応するリードワード線がＨレベルに活性化された場合にドライバ回路２１４を通じてラッチ回路２１３のデータをリードビット線ＲＢＬ１及びＮＲＢＬ１に出力する。
　中間ラッチドライバ回路２１６は、リードワード線ＲＷＬ１＿Ｘ＋１に接続されており、リードワード線ＲＷＬ１＿Ｘ＋１がＨレベルに活性化された場合に、中間ドライバ回路２１８を通じて中間ラッチ回路２１７のデータをリードビット線ＲＢＬ１及びＮＲＢＬ１に出力する。
　第２セグメント２００２内において、センスアンプ２１０Ｂには、列走査回路及びタイミング信号生成回路３００によって生成されたセンスアンプイネーブル信号ＳＡＥ２、及びリードビット線ＲＢＬ２及びＮＲＢＬ２の信号が入力される。センスアンプ２１０Ｂは、センスアンプイネーブル信号ＳＡＥ２がＨレベルに活性化された場合に、リードビット線ＲＢＬ２及びＮＲＢＬ２の微小電位差をデジタル信号に増幅及び変換し、得られた信号を出力端子ＳＡＯＵＴ２及びＮＳＡＯＵＴ２に出力する。これにより、第１セグメント２００１内の中間ラッチドライバ回路２１６内の中間ラッチ回路２１７にリードビット線ＲＢＬ２及びＮＲＢＬ２に読み出されたデータが書き込まれる。
　プリチャージ回路２１５Ｂには、列走査回路及びタイミング信号生成回路３００によって生成されたプリチャージ信号ＮＰＣＧ２が入力される。プリチャージ回路２１５Ｂは、プリチャージ信号ＮＰＣＧ２がＬレベルに活性化された場合に、リードビット線ＲＢＬ２及びＮＲＢＬ２をＨレベルにプリチャージする。
　複数のラッチドライバ回路２０９Ｂは、リードワード線ＲＷＬ２＿１・・・ＲＷＬ２＿Ｘに接続されている。ラッチドライバ回路２０９Ｂは、列走査回路及びタイミング信号生成回路３００により、対応するリードワード線がＨレベルに活性化された場合に、ドライバ回路２１４を通じてラッチ回路２１３のデータをリードビット線ＲＢＬ２及びＮＲＢＬ２に出力する。
　図３Ａ～図３Ｄは、図２で示したデータ転送回路１１０の構成を詳細に示す図である。
　図３Ａに示すセンスアンプ２１０Ａは、Ｐｃｈトランジスタ１１、１２、１７及び１８と、Ｎｃｈトランジスタ１３、１４及び１９と、トライステートインバータ１５及び１６とを含む。
　Ｐｃｈトランジスタ１１及びＮｃｈトランジスタ１３で構成されるインバータと、Ｐｃｈトランジスタ１２及びＮｃｈトランジスタ１４で構成されるインバータとは、クロスカップル接続されている。Ｐｃｈトランジスタ１１及び１２のソースは電源に接続され、Ｎｃｈトランジスタ１３及び１４のソースはＮｃｈトランジスタ１９のドレインに接続されている。Ｎｃｈトランジスタ１９のソースはグランドに接続されている。
　またＰｃｈトランジスタ１１及びＮｃｈトランジスタ１３で構成されるインバータの出力端子は、データ線ＤＡＴＡ１を通じてトライステートインバータ１５の入力端子に接続されている。Ｐｃｈトランジスタ１２及びＮｃｈトランジスタ１４で構成されるインバータの出力端子は、データ線ＮＤＡＴＡ１を通じてトライステートインバータ１６の入力端子に接続されている。トライステートインバータ１５及び１６の制御端子には、センスアンプイネーブル信号ＳＡＥ１が入力されている。
　Ｐｃｈトランジスタ１７のドレイン及びソースはそれぞれリードビット線ＲＢＬ１及びデータ線ＤＡＴＡ１に接続されている。Ｐｃｈトランジスタ１８のドレイン及びソースはそれぞれリードビット線ＮＲＢＬ１及びデータ線ＮＤＡＴＡ１に接続されている。
　センスアンプイネーブル信号ＳＡＥ１がＬレベルである非活性状態である場合、センスアンプ２１０Ａはリードビット線ＲＢＬ１及びＮＲＢＬ１の電位差をデータ線ＤＡＴＡ１及びＮＤＡＴＡ１に伝達する。
　センスアンプイネーブル信号ＳＡＥ１がＨレベルに活性化された場合、センスアンプ２１０Ａはデータ線ＤＡＴＡ１及びＮＤＡＴＡ１の微小な電位差を電源電圧又はグランド電位にまで増幅し、得られた信号を、トライステートインバータ１５及び１６を通じて出力端子ＳＡＯＵＴ１及びＮＳＡＯＵＴ１に出力する。
　なお、ここでは、第１セグメント２００１内のセンスアンプ２１０Ａの構成及び動作を説明したが、第２セグメント２００２内のセンスアンプ２１０Ｂの構成及び動作も同様である。
　プリチャージ回路２１５Ａは、３つのＰｃｈトランジスタ２０、２１及び２２を備える。
　Ｐｃｈトランジスタ２０、２１及び２２のゲートにはプリチャージ信号ＮＰＣＧ１が入力されている。プリチャージ回路２１５Ａは、プリチャージ信号ＮＰＣＧ１がＬレベルに活性化された場合に、リードビット線ＲＢＬ１及びＮＲＢＬ１を電源電圧までプリチャージするイコライズ動作を行う。
　なお、ここでは、第１セグメント２００１内のプリチャージ回路２１５Ａの構成及び動作を説明したが、第２セグメント２００２内のプリチャージ回路２１５Ｂの構成及び動作も同様である。
　ラッチ回路２１３は、クロスカップル接続された２つのインバータを含む。各インバータの出力端子（ストレージノードＳＮ及びＮＳＮ）はドライバ回路２１４に接続されている。
　列走査回路及びタイミング信号生成回路３００は、センスアンププリチャージイネーブル生成回路３０１Ａ及び３０１Ｂと、スタートアドレス生成回路３０２Ａと、複数のリードワード線信号生成回路３０３Ａ及び３０３Ｂと、中間リードワード線信号生成回路３０４とを備える。
　リードワード線信号生成回路３０３Ａは、フリップフロップ３２及びＡＮＤ素子３３を備える。なお、リードワード線信号生成回路３０３Ｂの構成もリードワード線信号生成回路３０３Ａと同様である。リードワード線ＲＷＬ１＿１～ＲＷＬ１＿Ｘに信号を出力する複数のリードワード線信号生成回路３０３Ａは、直列に接続されており、シフトレジスタとして機能する。同様に、リードワード線ＲＷＬ２＿１～ＲＷＬ２＿Ｘに信号を出力する複数のリードワード線信号生成回路３０３Ｂは直列に接続されており、シフトレジスタとして機能する。
　中間リードワード線信号生成回路３０４は、フリップフロップ３９、ＯＲ素子４１及びＡＮＤ素子４０を備え、リードワード線ＲＷＬ１＿Ｘ＋１に信号を出力する。フリップフロップ３９のＤ入力端子はＯＲ素子４１の出力端子に接続されている。フリップフロップ３９のＱ出力端子はＯＲ素子４１の一方の入力端子及びＡＮＤ素子４０の一方の入力端子に接続されている。
　リードワード線ＲＷＬ１＿Ｘに信号を出力するリードワード線信号生成回路３０３Ａの出力端子は中間リードワード線信号生成回路３０４内のＯＲ素子４１の他方の入力端子に接続されている。リードワード線ＲＷＬ１＿Ｘ－１に信号を出力するリードワード線信号生成回路３０３Ａのフリップフロップ３９のＱ出力端子は、リードワード線ＲＷＬ２＿１に信号を出力するリードワード線信号生成回路３０３Ｂ内のフリップフロップ３２のＤ入力端子に接続されている。
　リードワード線信号生成回路３０３Ａ及び３０３Ｂ、並びに中間リードワード線信号生成回路３０４に含まれるフリップフロップ３２及び３９のリセット端子には、リセット信号ＲＳＴが入力されている。フリップフロップ３２及び３９は、リセット信号ＲＳＴがＨレベルに活性化された場合、Ｑ出力端子をＬレベルにリセットする。
　スタートアドレス生成回路３０２Ａ内のフリップフロップ３１のリセット端子には、リセット信号ＲＳＴが入力されている。フリップフロップ３１は、リセット信号ＲＳＴがＨレベルに活性化された場合、ＮＱ出力端子をＨレベルにリセットする。
　センスアンププリチャージイネーブル生成回路３０１Ａは、遅延素子３４、ＡＮＤ素子３５、ＮＡＮＤ素子３８、並びに、インバータ素子３６及び３７を備えている。センスアンププリチャージイネーブル生成回路３０１Ａには、クロック信号ＣＬＫが入力されている。また、センスアンププリチャージイネーブル生成回路３０１Ａ及び３０１Ｂは、センスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２、並びにプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２を出力する。なお、この動作に関しては後述する。また、センスアンププリチャージイネーブル生成回路３０１Ｂの構成も、センスアンププリチャージイネーブル生成回路３０１Ａの構成と同様である。
　図４は、図３Ａ～図３Ｄに示したデータ転送回路１１０の動作を具体的に示すタイミングチャートである。説明の便宜上、クロック信号ＣＬＫの上に１から２Ｘ＋１までのサイクル名を記載している。本説明ではＸは偶数である。
　また、本説明では、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
　同様にリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
　サイクル１以前において、列走査回路及びタイミング信号生成回路３００の内部を初期化するためリセット信号ＲＳＴが活性化される。これによりフリップフロップ３１、３２及び３９が初期化される。これによりリードワード線ＲＷＬ１＿１に信号を出力するリードワード線信号生成回路３０３Ａ内のフリップフロップ３２のＤ入力端子がＨレベルにセットされる。
　また、サイクル１以前において、クロック信号ＣＬＫはＬレベルであるためセンスアンププリチャージイネーブル生成回路３０１Ａによってプリチャージ信号ＮＰＣＧ１がＬレベルに活性化されている。これにより、プリチャージ回路２１５Ａによってリードビット線ＲＢＬ１及びＮＲＢＬ１はＨレベルにプリチャージされる（プリチャージ動作）。
　このときセンスアンプイネーブル信号ＳＡＥ１はＬレベルの不活性状態である。
　サイクル１においてクロック信号ＣＬＫがＨレベルに立ち上がるとプリチャージ信号ＮＰＣＧ１はＨレベルになる。これにより、プリチャージ回路２１５Ａが不活性化されることでプリチャージ動作が解除される。
　これと同時にクロック信号ＣＬＫのＨレベルへの立ち上がりエッジにて、リードワード線ＲＷＬ１＿１に接続されているリードワード線信号生成回路３０３Ａ内のフリップフロップ３２のＱ出力端子がＨレベルに活性化されることで、ＡＮＤ素子３３によりリードワード線ＲＷＬ１＿１が活性化される。リードワード線ＲＷＬ１＿１はクロックサイクルの半分の期間においてＨレベルになる。
　このリードワード線ＲＷＬ１＿１の活性化動作によって読み出されるラッチ回路２１３のデータは前述の様にＬレベルの画素データである。よって、リードワード線ＲＷＬ１＿１がＨレベルに活性化されると、ドライバ回路２１４が活性化されることで、プリチャージされていたリードビット線ＲＢＬ１の電圧は電源電圧よりも低いレベルに遷移する。
　センスアンプ２１０ＡのＰｃｈトランジスタ１７及び１８は活性化されている状態であるので、リードビット線ＲＢＬ１と同様にデータ線ＤＡＴＡ１の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線ＮＲＢＬ１の電圧レベルは維持される。
　サイクル１においてクロック信号ＣＬＫがＬレベルに立ち下がるとセンスアンププリチャージイネーブル生成回路３０１Ａはセンスアンプイネーブル信号ＳＡＥ１をＨレベルに活性化する。このときデータ線ＤＡＴＡ１の電圧はデータ線ＮＤＡＴＡ１の電圧よりも低いためデータ線ＤＡＴＡ１の電圧がＬレベルに下がる（センス動作）。
　同時にトライステートインバータ１５及び１６が活性化されることで、出力端子ＳＡＯＵＴ１はＬレベルに下がる。
　クロック信号ＣＬＫがＬレベルに立ち下がってからの一定期間後（遅延素子３４の遅延時間分後）、センスアンププリチャージイネーブル生成回路３０１Ａ内のＡＮＤ素子３５にＬレベルが伝達されることでセンスアンプイネーブル信号ＳＡＥ１が立ち下がる。同時にプリチャージ信号ＮＰＣＧ１が立ち下がることで、リードビット線ＲＢＬ１及びＮＲＢＬ１のプリチャージが開始され、次サイクルに備えられる。
　サイクル２においてクロック信号ＣＬＫがＨレベルに遷移するとフリップフロップ回路１１１はセンスアンプ２１０Ａの出力端子ＳＡＯＵＴ１のデータを取り込み、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のＬレベルの画素データを出力データＯＵＴＰＵＴとして出力する。なお、説明の都合上、出力データＯＵＴＰＵＴの波形に、リードワード線ＲＷＬ１＿１に対応する画素データを意味するＤＡＴＡ１＿１を併記している。
　以後のサイクル２の動作は、活性化されるリードワード線がリードワード線ＲＷＬ１＿２である点を除き、サイクル１と同様である。サイクル２ではリードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のデータとしてＨレベルの画素データが保持されているためサイクル３におけるクロック信号ＣＬＫの立ち上がりと同時にＨレベルの画素データ（ＤＡＴＡ１＿２）が出力される。
　以後同様の動作が続けられる。サイクルＸではリードワード線ＲＷＬ１＿Ｘに接続されているリードワード線信号生成回路３０３Ａ内のフリップフロップ３２のＤ入力端子がＨレベルになり、かつセグメントイネーブル信号ＳＥＧＥＮがクロック信号ＣＬＫの立ち上がり時に活性化されていることにより、リードワード線ＲＷＬ１＿Ｘ及びＲＷＬ２＿１の２つのリードワード線が活性化される。
　なお、サイクルＸにおいて、リードワード線ＲＷＬ１＿Ｘに対応するラッチ回路２１３のＨレベルの画素データをリードビット線ＲＢＬ１及びＮＲＢＬ１を経由し読み出す動作が行われる点は上記と変わらない。一方、第２セグメント２００２内のリードワード線ＲＷＬ２＿１が活性化されることでリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のＬレベルの画素データがリードビット線ＲＢＬ２及びＮＲＢＬ２に出力される。ここではデータがＬレベルの画素データであるので、リードビット線ＲＢＬ２の電圧は電源電圧よりも低いレベルに遷移する。
　センスアンプイネーブル信号ＳＡＥ２及びプリチャージ信号ＮＰＣＧ２は、センスアンプイネーブル信号ＳＡＥ１及びプリチャージ信号ＮＰＣＧ１と同様に変化するので、同サイクルでは、第２セグメント２００２内のセンスアンプ２１０Ｂは、第１セグメント２００１内の中間ラッチ回路２１７に、出力端子ＳＡＯＵＴ２及びＮＳＡＯＵＴ２を通じてデータを出力する。
　中間ラッチ回路２１７は、ラッチ回路２１３と同様に、クロスカップル接続された２個のインバータを備え、データを保持する。この中間ラッチ回路２１７は、センスアンプイネーブル信号ＳＡＥ２がＨレベルに活性化されるまでの期間データを保持し続ける。つまりサイクルＸにおいて第２セグメント２００２のリードワード線ＲＷＬ２＿１に対応するデータが、第１セグメント２００１内の中間ラッチ回路２１７に転送される。
　なお、中間ラッチ回路２１７からのデータの読み出しはクロック信号ＣＬＫのＨレベルの期間に行われ、ラッチ回路２１３への画素データの書き込み動作はクロック信号ＣＬＫがＬレベルへ遷移した後の一定期間に行われる。よって、ラッチ回路２１３への書き込み動作は同サイクルにおいて中間ラッチ回路２１７の読み出し動作に干渉しない。
　サイクルＸ＋１においてクロック信号ＣＬＫの立ち上がりではデータＤＡＴＡ１＿Ｘが出力され、リードワード線ＲＷＬ１＿Ｘ＋１が活性化される。このリードワード線ＲＷＬ１＿Ｘ＋１に対応する中間ラッチ回路２１７には、前サイクルＸにて第２セグメント２００２内のリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３に保持されていた画素データが保持されている。リードワード線ＲＷＬ１＿Ｘ＋１に対応する画素データは、前サイクル同様に第１セグメント２００１内のリードビット線ＲＢＬ１及びＮＲＢＬ１、並びにセンスアンプ２１０Ａを通じて出力端子ＳＡＯＵＴ１へ読み出される。その一方このサイクルではリードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のデータがリードビット線ＲＢＬ２及びＮＲＢＬ２を通じて読み出され、このデータが、センスアンプイネーブル信号ＳＡＥ２の活性化と同時に第１セグメント２００１内の中間ラッチ回路２１７に転送される。
　中間リードワード線信号生成回路３０４は、フリップフロップ３９と、ＡＮＤ素子４０と、ＯＲ素子４１とを含む。ホールドループ用のＯＲ素子４１の入力端子には、フリップフロップ３９のＱ出力端子が接続されている。よって、フリップフロップ３９のＱ出力端子が一旦Ｈレベルになるとリセット動作が行われない限りは、当該Ｑ出力端子はＨレベルに維持される。この構成により、以降のサイクルにおいて、リードワード線ＲＷＬ１＿Ｘ＋１が活性化されている状態が維持される。
　サイクルＸ＋２においてクロック信号ＣＬＫの立ち上がりではデータＤＡＴＡ２＿１が出力され、サイクルＸ＋１と同様に読み出し動作が行われる。
　以降順次、読み出しが行われ、サイクル２Ｘ＋１にて全てのラッチ回路のデータの読み出しが完了する。
　なお、図４ではサイクル２Ｘにおいて第２セグメント２００２に含まれる、いずれのリードワード線も選択されていない。これは第２セグメント２００２における、リードワード線に対する順次シフト動作が終了したためである。故にサイクル２Ｘ＋１においては中間ラッチ回路２１７内のデータが不定になる。そのためサイクル２Ｘ＋１において、リードビット線ＲＢＬ１及びＮＲＢＬ１を不定と記載している。
　このように、データ転送回路１１０では、リードビット線が分割され、各セグメントにセンスアンプが配置される。これにより、データ転送回路１１０は、複数のラッチ回路２１３内のデータを連続して読み出すことが可能である。一般にリードビット線の信号伝達時間はリードビット線のＲＣ積で決定されるので、リードビット線の距離が短いほど信号伝達時間は短い。本構造ではリードビット線の長さが、分割しない場合の１／２であるので、リードビット線のＲ及びＣはともに分割しない場合の１／２である。よって、リードビット線の信号伝達時間は、分割しない場合の１／４に削減される。
　つまりリードビット線を分割した場合には、分割しない場合の４倍の動作周波数を実現できる。リードビット線の信号は前述の様に微小振幅で伝達されることからより少ない電力ペナルティで高速な読み出しが可能になる。
　また、読み出しの周波数が向上することから、本技術を適用した固体撮像装置は高いフレームレートを実現できるので、より高画質な撮影を実現することが可能である。
　なお、本構成は、固体撮像装置のみならず、順次読み出しを行う半導体記憶装置における読み出しの高速化にも応用可能である。
　以上のように、本実施形態に係る固体撮像装置１０００は、行列状に配置されている複数の画素（単位セル１０１）と、複数の第１のラッチ回路（複数のラッチドライバ回路２０９Ａに含まれるラッチ回路２１３）と、第１のリードビット線（リードビット線ＲＢＬ１及びＮＲＢＬ１）と、複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）と、第１の増幅器（センスアンプ２１０Ａ）と、複数の第２のラッチ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のラッチ回路２１３）と、第２のリードビット線（リードビット線ＲＢＬ２及びＮＲＢＬ２）と、複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のドライバ回路２１４）と、第２の増幅器（センスアンプ２１０Ｂ）と、第３のラッチ回路（中間ラッチ回路２１７）と、第３のドライバ回路（中間ドライバ回路２１８）と、出力ドライバ（フリップフロップ回路１１１）と、列走査回路（列走査回路及びタイミング信号生成回路３００）とを備える。
　前記複数の第１のラッチ回路の各々は、複数の第１単位列（Ｖ１＿１～Ｖ１＿Ｘ）の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第１の画素データを保持する。ここで、単位列とは、１以上の列を含む列の単位である。言い換えるとは、第１のラッチ回路は、１列毎又は複数列毎に設けられる。なお、単位列は、１／２列に対応する単位であってもよい。
　前記複数の第１のドライバ回路の各々は、前記複数の第１単位列の各々に対応して設けられ、対応する単位列に設けられている前記第１のラッチ回路に保持されている前記第１の画素データを前記第１のリードビット線に出力する。
　前記第１の増幅器は、前記第１のリードビット線の電圧を増幅することにより第１のデータを生成する。
　前記複数の第２のラッチ回路は、前記複数の第１単位列とは異なる複数の第２単位列（Ｖ２＿１～Ｖ２＿Ｘ）の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第２の画素データを保持する。また、例えば、複数の第１単位列は連続する単位列であり、複数の第２単位列は連続する単位列である。
　前記複数の第２のドライバ回路は、前記複数の第２単位列の各々に対応して設けられ、対応する単位列に設けられている前記第２のラッチ回路に保持されている前記第２の画素データを前記第２のリードビット線に出力する。
　前記第２の増幅器は、前記第２のリードビット線の電圧を増幅することにより第２のデータを生成する。
　前記第３のラッチ回路は、前記第２の増幅器により生成された前記第２のデータを保持する。前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第２のデータを前記第１のリードビット線に出力する。前記出力ドライバは、前記第１のデータを出力する。
　前記列走査回路は、（１）前記複数の第１のドライバ回路を順次選択することにより、前記複数の第１単位列に対応する複数の前記第１の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力し、（２）前記複数の第２のドライバ回路を順次選択し、かつ、前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、前記第２の増幅器、前記第３のラッチ回路、前記第３のドライバ回路及び前記第１のリードビット線を介して、前記第１の増幅器に順次出力する。
　この構成により、本実施形態に係る固体撮像装置では、２本のリードビット線が用いられる。これにより、単一のリードビット線が用いられる場合に比べ、各リードビット線の負荷（抵抗及び容量成分）を低減できるので、リードビット線を介して信号伝達を高速に行うことができる。これにより、読み出し速度を向上できる。
　（実施形態２）
　本実施形態では、上記実施形態１の変形例について説明する。なお、以下の実施形態では、先の実施形態と同様の要素については説明を省略し、主に相違点を説明する。
　図５は、本実施形態に係る列走査回路及びタイミング信号生成回路３１０の構成を示す図である。この列走査回路及びタイミング信号生成回路３１０は、図３Ｃ及び図３Ｄに示す実施形態１に係る列走査回路及びタイミング信号生成回路３００に対して、センスアンププリチャージイネーブル生成回路３０１Ｂが、中間センスアンププリチャージイネーブル生成回路３１１Ｂに変更されている点が異なる。
　具体的には、リードワード線ＲＷＬ１＿Ｘ＋１に対応する中間リードワード線信号生成回路３０４内のＯＲ素子４１の出力信号が、中間センスアンププリチャージイネーブル生成回路３１１Ｂ内のＡＮＤ素子４２に入力されている。これ以外の回路構成は実施形態１と同じ構成である。
　列走査回路及びタイミング信号生成回路３１０により生成されるセンスアンプイネーブル信号ＳＡＥ２は、中間リードワード線信号生成回路３０４内のＯＲ素子４１の出力信号によってゲーティングされている。よって、ＯＲ素子４１の出力信号がＨレベルに活性化されて初めてセンスアンプイネーブル信号ＳＡＥ２が活性化される。
　このセンスアンプイネーブル信号ＳＡＥ２が活性化されるのはリードワード線ＲＷＬ１＿Ｘが活性化されるサイクル以降であり、図６に示すサイクルＸ以降である。
　図６に示した通りサイクル１からサイクルＸ－１までのサイクルでは第２セグメント２００２内のいかなるリードワード線ＲＷＬ２＿１、ＲＷＬ２＿２・・・ＲＷＬ２＿Ｘも活性化されておらず第２セグメント２００２内の中間センスアンププリチャージイネーブル生成回路３１１Ｂが活性化される必要は無い。
　サイクルＸ以降では第２セグメント２００２の各リードワード線ＲＷＬ２＿１、ＲＷＬ２＿２・・・が順次活性化されるので、サイクルＸ以降でのみセンスアンプイネーブル信号ＳＡＥ２が活性化される。
　このような構成とすることで、実施形態２では実施形態１に比べて回路動作に不要な動作を削減することができる。これにより、第１セグメント２００１及び第２セグメント２００２内の各ラッチ回路２１３に保持されている画素データを読み出すために必要な電力を更に削減することができる。
　以上のように、前記第２の増幅器（センスアンプ２１０Ｂ）は、前記複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のドライバ回路２１４）のいずれかが活性化されるサイクルにのみ活性化される。これにより、第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
　（実施形態３）
　図７は、本実施形態に係るデータ転送回路１１３の構成を示す図である。なお、図７では、図２と同様に、１ビットに対応する構成のみを記載している。このデータ転送回路１１３は、実施形態１に係る図２で示すデータ転送回路１１０に対して、第１セグメント２００１の代わりに第１セグメント２００３を備える。第１セグメント２００３では、中間ラッチドライバ回路２１６が、リードワード線ＲＷＬ１＿Ｘに接続されているラッチドライバ回路と共用されている。つまり、図７に示す第１セグメント２００３及び第２セグメント２００２に含まれるラッチドライバ回路（中間ラッチドライバ回路２１６を含む）の数は水平方向に配置されている画素数２Ｘと一致している。
　図８Ａ及び図８Ｂは、図７に示す構成を詳細に示す回路図である。
　センスアンプ２１０Ａ、プリチャージ回路２１５Ａ、ラッチドライバ回路２０９Ａ、中間ラッチ回路２１７、及び第２セグメント２００２の構成は実施形態１及び２と同じである。また、列走査回路及びタイミング信号生成回路３２０を構成するセンスアンププリチャージイネーブル生成回路３０１Ａ、スタートアドレス生成回路３０２Ａ、リードワード線信号生成回路３０３Ａ及び３０３Ｂ、並びに中間リードワード線信号生成回路３０４は、実施形態１及び２と同じであり、中間センスアンププリチャージイネーブル生成回路３１１Ｂは実施形態２と同じである。
　また、中間ラッチ回路２１７にＶ１＿Ｘ列の画素データが保持される点が実施形態１及び２と異なる。
　以下、図９の波形を用いて動作を説明する。
　なお、本説明では実施形態１と同様に、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３及び中間ラッチ回路２１７には、互いに逆のデータが記憶されている。
　同様に、リードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３及び中間ラッチ回路２１７には、互いに逆のデータが記憶されている。
　先の実施形態と同様にここではＸは偶数であることを前提として説明する。
　サイクル１以前のリセット動作及びサイクル１からサイクルＸ－１までの動作は実施形態２と同様であり、各サイクルにおいて各リードワード線ＲＷＬ１＿１・・・ＲＷＬ１＿Ｘ－１が順次選択され、センスアンプ２１０Ａによってリードビット線ＲＢＬ１及びＮＲＢＬ１に伝達された信号が増幅され、増幅された信号が出力端子ＳＡＯＵＴ１に出力され、出力された信号がフリップフロップを通して、出力データＯＵＴＰＵＴとして出力される。
　サイクルＸにおいてセグメントイネーブル信号ＳＥＧＥＮがＨレベルに活性化されていることから、リードワード線ＲＷＬ１＿Ｘ及びＲＷＬ２＿１が同時に活性化される。
　中間ラッチ回路２１７内に保持されているＨレベルの画素データはリードワード線ＲＷＬ１＿Ｘの立ち上がりと同時にリードビット線ＲＢＬ１及びＮＲＢＬ１に伝達される。この信号は、クロック立下りから発生されるセンスアンプイネーブル信号ＳＡＥ１のＨレベルへの活性化により出力端子ＳＡＯＵＴ１に出力される。
　また、中間センスアンププリチャージイネーブル生成回路３１１Ｂ内のＡＮＤ素子４２には中間リードワード線信号生成回路３０４内のフリップフロップ３９のＱ出力端子が接続されている。これにより、このサイクルＸでは、リセット信号ＲＳＴの活性化後に初めてセンスアンプイネーブル信号ＳＡＥ２が活性化される。このサイクルＸではリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のデータがリードビット線ＲＢＬ２及びＮＲＢＬ２に伝達される。また、サイクルＸ内のクロック立下りから発生されるセンスアンプイネーブル信号ＳＡＥ２のＨレベルへの活性化により、このデータが中間ラッチ回路２１７へ書き込まれ保持される。
　上記動作によりサイクルＸの完了時には、リードワード線ＲＷＬ１＿Ｘに対応する中間ラッチ回路２１７に保持されていたＨレベルの画素データが出力端子ＳＡＯＵＴ１に出力される。また、中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３に保持されていたＬレベルの画素データが保持される。
　サイクルＸ＋１では先ず前のサイクルＸにおいて出力端子ＳＡＯＵＴ１に出力された、リードワード線ＲＷＬ１＿Ｘに対応する中間ラッチ回路２１７に保持されていたＶ１＿Ｘに対応するＨレベルの画素データがフリップフロップ回路１１１を通じて出力される。
　前サイクルにおいて中間リードワード線信号生成回路３０４内のフリップフロップ３９のＱ出力端子が活性化されたことから、以降、ＯＲ素子４１によりＤ入力端子がＨレベルに維持される。よって、リードワード線ＲＷＬ１＿Ｘは、以後リセット信号ＲＳＴが活性化されるまでの間、クロック信号ＣＬＫに応じて活性化される。
　中間ラッチ回路２１７にはサイクルＸで読み出されたリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のＬレベルの画素データが保持されている。この画素データは、以前のサイクル同様にリードワード線ＲＷＬ１＿Ｘの活性化及びセンスアンプイネーブル信号ＳＡＥ１の活性化によりセンスアンプ２１０Ａの出力端子ＳＡＯＵＴ１に出力される。
　同時にリードワード線ＲＷＬ２＿２に対応するラッチ回路２１３内に保持されているＨレベルの画素データが、前サイクル同様に、第２セグメント２００２内センスアンプ２１０Ｂにより中間ラッチ回路２１７に書き込まれ保持される。
　以降のサイクルでは順次リードワード線ＲＷＬ２＿３・・・ＲＷＬ２＿Ｘが活性化され画素データが第２セグメント２００２内センスアンプ２１０Ｂ、中間ラッチ回路２１７、第１セグメント２００３内センスアンプ２１０Ａ、及びフリップフロップ回路１１１を通じて、出力データＯＵＴＰＵＴとして出力される。
　前述のように第１セグメント２００３及び第２セグメント２００２に含まれるラッチドライバ回路の数は水平方向に配置されている画素数２Ｘの数と一致しており、ラッチ回路２１３及び中間ラッチ回路２１７は画素データを保持するために必要な数しか配置されていない。画素数２Ｘのラッチ回路２１３に加え、中間ラッチ回路２１７を設けている先の実施形態に比べ、本実施形態では素子数を削減できるのでデータ転送回路の面積を削減することが可能である。
　以上のように、前記第３のラッチ回路（中間ラッチ回路２１７）は、さらに、第３単位列（Ｖ１＿Ｘ）に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持する。前記第３のドライバ回路（中間ドライバ回路２１８）は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線（リードビット線ＲＢＬ１及びＮＲＢＬ１）に出力する。前記列走査回路（列走査回路及びタイミング信号生成回路３２０）は、前記複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）及び前記第３のドライバ回路を順次選択することにより、前記複数の第１単位列（Ｖ１＿１～Ｖ１＿Ｘ－１）及び前記第３単位列（Ｖ１＿Ｘ）に対応する複数の前記第１の画素データ及び前記第３の画素データを、前記第１のリードビット線を介して、前記第１の増幅器（センスアンプ２１０Ａ）に順次出力する。
　これにより、単位列の数と同数のラッチ回路を用いて、２本のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
　（実施形態４）
　図１０は、実施形態４に係るデータ転送回路１１４の構成を示す図である。なお、図１０では、図２と同様に、１ビットに対応する構成のみを記載している。実施形態１から３までではデータ転送回路１１０又は１１３を第１セグメント２００１又は２００３と第２セグメント２００２との二つのセグメントに分けている。本実施形態では、データ転送回路１１４は３つ以上のセグメントに分割されている。
　ここでは、データ転送回路１１４がｓ個のセグメントに分割され、各セグメントに配置されるラッチ回路はＨ個である。つまり、データ転送回路１１４は、ｓ×Ｈ列の画素データを保持し読み出す回路構成である。
　第１セグメント２００３から第ｓ－１セグメント２００３の各々は、Ｈ個のラッチ回路２１３及び中間ラッチ回路２１７を備える。第ｓセグメント２００２はＨ個のラッチ回路２１３を備える。
　それぞれのセグメントは直列接続されている。つまり、あるセグメントのセンスアンプ２１０Ａ又は２１０Ｂと、その前段のセグメントの中間ラッチ回路２１７とが接続されている。
　動作に関しては実施形態３と同様であり、第２セグメント２００３以降のラッチ回路に保持されているデータは２つ以上のセンスアンプ２１０Ａを通じて出力データＯＵＴＰＵＴとして出力される。
　例えば第３セグメント２００３に含まれる、リードワード線ＲＷＬ３＿１に対応するラッチドライバ回路２０９Ａは、あるサイクルにおいて第２セグメント２００３内の中間ラッチドライバ回路２１６内の中間ラッチ回路２１７に書き込まれ保持され、次のサイクルで第１セグメント２００３内の中間ラッチドライバ回路２１６内の中間ラッチ回路２１７に書き込まれ保持され、さらに次サイクルにてセグメント２００３内のセンスアンプ２１０Ａにて読み出し動作が行われ、さらに次サイクルにて出力データＯＵＴＰＵＴとして出力される。このように、リードワード線ＲＷＬ３＿１に対応するデータが出力される。
　それぞれの画素のデータが連続して読み出される点に関しては実施形態１から３までと同様である。
　この構成では実施形態１から３よりもドライバ回路２１４及び中間ドライバ回路２１８が駆動するリードビット線が短くなるので信号伝達時間を大幅に削減することができる。これにより、読み出しのための周波数を大幅に高速化することが可能である。
　言い換えると、データ読み出しに必要な周波数にあわせてセグメントの分割数を設定することが可能である。
　なお、ここでは、各セグメント内のラッチドライバ回路２０９Ａ及び中間ラッチドライバ回路２１６の個数は全て同じ場合を説明しているが、これらの数は異なっていても同様の読み出しが可能である。
　なお、中間ラッチ回路２１７は、実施形態１又は２と同様に、画素の列とは独立して設けられてもよいし、実施形態３と同様に、通常のラッチ回路２１３と共用されてもよい。また、本実施形態では、第１～第ｓ－１セグメントに実施形態２と同様のセグメント２００３を用いているが、実施形態１と同様のセグメント２００１を用いてもよい。
　以上より、前記固体撮像装置１０００は、互いに異なる単位列群に対応付けられたｍ（ｍは２以上の整数）個のセグメント（第１～第ｓ－１セグメント２００３）を含む。
　前記ｍ個のセグメントの各々は、前記複数の第１のラッチ回路（複数のラッチドライバ回路２０９Ａに含まれるラッチ回路２１３）と、前記複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）と、前記第１のリードビット線（リードビット線ＲＢＬ１及びＮＲＢＬ１）と、前記第３のラッチ回路（中間ラッチ回路２１７）と、前記第３のドライバ回路（中間ドライバ回路２１８）と、前記第１の増幅器（センスアンプ２１０Ａ）とを含む。
　ｊ－１（ｊは２からｍまでの任意の整数）番目のセグメントに含まれる前記第３のラッチ回路は、ｊ番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを保持する。ｍ番目のセグメントに含まれる前記第３のラッチ回路は、前記第２の増幅器（センスアンプ２１０Ｂ）により生成された前記第２のデータを保持する。前記出力ドライバ（フリップフロップ回路１１１）は、１番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを出力する。
　前記列走査回路（列走査回路及びタイミング信号生成回路３３０）は、１番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択することにより、１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する。また、前記列走査回路は、ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択し、かつ１番目からｊ－１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する。また、前記列走査回路は、前記複数の第２のドライバ回路を順次選択し、かつ、１番目からｍ番目のセグメントに含まれる複数の前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、及び、前記ｍ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する。
　これにより、当該固体撮像装置では、３本以上のリードビット線が用いられるので、さらに、読み出し速度を向上できる。
　また、前記ｊ番目のセグメントに含まれる前記第１の増幅器は、当該ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。また、前記第２の増幅器（センスアンプ２１０Ｂ）は、前記複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のドライバ回路２１４）のいずれかが活性化されるサイクルにのみ活性化されてもよい。
　これにより、第１の増幅器及び第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
　また、各セグメントに含まれる前記第３のラッチ回路は、さらに、対応する単位列群に含まれる第３単位列（Ｖ１＿Ｈ、Ｖ２＿Ｈ、・・・、Ｖｓ－１＿Ｈ）に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、前記列走査回路は、（１）前記１番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択し、かつ、１番目からｊ－１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力してもよい。
　これにより、単位列の数と同数のラッチ回路を用いて、３本以上のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
　（実施形態５）
　図１１は、実施形態５に係るデータ転送回路１１５の構成を示す図である。なお、図１１では、図２と同様に、１ビットに対応する構成のみを記載している。図１１に示すデータ転送回路１１５は、実施形態１に係る図２に示す構成に加え、反転列走査回路４００及びセレクタ回路４７を備える。
　列走査回路及びタイミング信号生成回路３００の構成は実施形態１で示した構成と同様であり、各リードワード線ＲＷＬ１＿１からＲＷＬ２＿Ｘまでの信号は図１１に示す複数のセレクタ回路４７に入力されている。また、センスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２並びにプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２の接続関係は実施形態１と同様である。
　図１２は、反転列走査回路４００の構成を示す図である。反転列走査回路４００は、スタートアドレス生成回路３０２Ｃ、リードワード線信号生成回路３０３Ｃ及び３０３Ｄ、反転動作用中間リードワード線信号生成回路４０１並びにフリップフロップ４８を備えている。リードワード線信号生成回路３０３Ｃ及び３０３Ｄの構成は実施形態１で示したリードワード線信号生成回路３０３Ａ及び３０３Ｂと同様である。
　フリップフロップ４８と、リードワード線信号生成回路３０３Ｃ及び３０３Ｄに含まれるフリップフロップ３２とは直列に接続されており、シフトレジスタとして機能する。
　反転動作用中間リードワード線信号生成回路４０１はＡＮＤ素子４３、フリップフロップ４４、ＯＲ素子４５、及びインバータ素子４６を備えている。フリップフロップ４４のＱ出力端子は、ホールドループ用のＯＲ素子４５の入力端子に接続されている。これにより、Ｑ出力端子が一旦Ｈレベルになるとリセット動作が行われない限り、Ｑ出力端子はＨレベルに維持される。
　複数のセレクタ回路４７は、列走査回路及びタイミング信号生成回路３００から出力されるリードワード線ＦＲＷＬ１＿１からＦＲＷＬ２＿Ｘの複数の信号と、反転列走査回路４００から出力される反転走査リードワード線ＲＲＷＬ１＿１からＲＲＷＬ２＿Ｘの複数の信号との一方を、反転動作信号ＲＥＶに応じて選択し、選択した複数の信号をリードワード線ＲＷＬ１＿１からＲＷＬ２Ｘへ出力する。
　以下では、このセレクタ回路４７が、反転走査リードワード線ＲＲＷＬ１＿１からＲＲＷＬ２＿Ｘの複数の信号を選択した場合を説明する。
　図１３は、この場合の信号波形を示す図である。
　実施形態１と同様に説明の便宜上、クロック信号ＣＬＫの上に１から２Ｘ＋２までのサイクル名を記載している。本説明ではＸは偶数である。
　また、本説明では、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
　同様に、リードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されおり、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
　また、中間ラッチ回路２１７の初期状態では、ストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（データ：Ｌ）。
　サイクル１以前では反転列走査回路４００の内部を初期化するためにリセット信号ＲＳＴが活性化される。これによりフリップフロップ３１、３２、４４及び４８が初期化される。
　これにより、リードワード線ＲＲＷＬ２＿Ｘに対応するリードワード線信号生成回路３０３Ｃ内のフリップフロップ３２のＤ入力端子がＨレベルにセットされる。
　また、サイクル１以前ではクロック信号ＣＬＫはＬレベルであるため、列走査回路及びタイミング信号生成回路３００内のセンスアンププリチャージイネーブル生成回路３０１Ａ及び３０１Ｂによってプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２がＬレベルに活性化されている。これにより、プリチャージ回路２１５Ａ及び２１５Ｂによってリードビット線ＲＢＬ１、ＮＲＢＬ１、ＲＢＬ２及びＮＲＢＬ２がＨレベルにプリチャージされる。ことのきセンスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２はＬレベルの不活性状態である。
　サイクル１においてクロック信号ＣＬＫがＨレベルに立ち上がるとプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２はＨレベルになる。これにより、プリチャージ回路２１５Ａ及び２１５Ｂが不活性化されることでプリチャージ動作が解除される。
　また、リードワード線ＲＷＬ１＿Ｘ＋１に対応する反転動作用中間リードワード線信号生成回路４０１内のフリップフロップ４４のＱ出力端子がＬレベルである。よって、これと同時にクロック信号ＣＬＫのＨレベルへの立ち上がりエッジにて、ＡＮＤ素子４３を通してリードワード線ＲＷＬ１＿Ｘ＋１が活性化される。
　また、同時にクロック信号ＣＬＫのＨレベルへの立ち上がりエッジにてリードワード線ＲＷＬ２＿Ｘに対応するリードワード線信号生成回路３０３Ｃ内のフリップフロップ３２のＱ出力端子がＨレベルに活性化される。これにより、ＡＮＤ素子３３を通してリードワード線ＲＷＬ２＿Ｘが活性化される。また、リードワード線ＲＷＬ１＿Ｘ＋１及びＲＷＬ２＿Ｘはクロックサイクルの半分の期間においてＨレベルになる。
　次に、リードワード線ＲＷＬ１＿Ｘ＋１がＨレベルに活性化されると、ドライバ回路２１８が活性化される。前述の様に中間ラッチ回路２１７内のデータはＬデータであることから、プリチャージされていたリードビット線ＲＢＬ１の電圧は電源電圧よりも低いレベルに遷移する。
　第１セグメント２００１内のセンスアンプ２１０ＡのＰｃｈトランジスタ１７及び１８が活性化されている状態であることからリードビット線ＲＢＬ１と同様にデータ線ＤＡＴＡ１の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線ＮＲＢＬ１の電圧レベルは維持される。
　同時にリードワード線ＲＷＬ２＿Ｘの活性化動作によって読み出されるラッチ回路２１３のデータは前述の様にＨデータであることからリードワード線ＲＷＬ２＿ＸがＨレベルに活性化されるとドライバ回路２１４が活性化されプリチャージされていたリードビット線ＮＲＢＬ２の電圧は電源電圧よりも低いレベルに遷移する。
　第２セグメント２００２内のセンスアンプ２１０ＢのＰｃｈトランジスタ１７及び１８は活性化されている状態であることからリードビット線ＮＲＢＬ２と同様にデータ線ＮＤＡＴＡ２の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線ＲＢＬ２の電圧レベルは維持される。
　同サイクルにおいてクロック信号ＣＬＫがＬレベルに立ち下がるとセンスアンププリチャージイネーブル生成回路３０１Ａはセンスアンプイネーブル信号ＳＡＥ１をＨレベルに活性化する。このときデータ線ＤＡＴＡ１の電圧はデータ線ＮＤＡＴＡ１の電圧よりも低いためデータ線ＤＡＴＡ１の電圧がＬレベルに下がる（センス動作）。
　同時にトライステートインバータ１５及び１６が活性化されることで出力端子ＳＡＯＵＴ１はＬレベルになる。
　同時に、センスアンププリチャージイネーブル生成回路３０１Ｂは、センスアンプイネーブル信号ＳＡＥ２をＨレベルに活性化する。このときデータ線ＮＤＡＴＡ２の電圧はデータ線ＤＡＴＡ２の電圧よりも低いためデータ線ＮＤＡＴＡ１の電圧がＬレベルに下がる（センス動作）。
　同時にトライステートインバータ１５及び１６が活性化されることで、出力端子ＳＡＯＵＴ２はＨレベルになり出力端子ＮＳＡＯＵＴ２はＬレベルになる。
　この動作により中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿Ｘに対応するラッチ回路２１３の画素データが書き込まれ保持される。中間ラッチ回路２１７からのデータの読み出しはクロック信号ＣＬＫのＨレベルに期間に行われ、ラッチ回路２１３への画素データの書き込みはクロック信号ＣＬＫがＬレベルへの遷移した後の一定期間に行われる。よって、ラッチ回路２１３への書き込み動作は同サイクルにおいて中間ラッチ回路２１７の読み出し動作に干渉しない。
　サイクル２でクロック信号ＣＬＫがＨレベルに遷移するとフリップフロップ回路１１１は、センスアンプ２１０Ａの出力端子ＳＡＯＵＴ１のデータを取り込み、リードワード線ＲＷＬ１＿Ｘ＋１に対応する中間ラッチ回路２１７のＬレベルのデータを出力データＯＵＴＰＵＴとして出力する。なお、説明の都合上、出力データＯＵＴＰＵＴの波形に、リードワード線ＲＷＬ１＿Ｘ＋１に対応するデータを意味するＤＡＴＡ１＿Ｘ＋１を併記している。なお、ＤＡＴＡ１＿Ｘ＋１は画素データでは無く、中間ラッチ回路２１７の初期値である。
　サイクル２の動作は活性化されるリードワード線がリードワード線ＲＷＬ１＿Ｘ＋１及びＲＷＬ２＿Ｘ－１である点を除き、サイクル１と同様である。
　サイクル２では中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿Ｘに対応するラッチ回路２１３と同じＨレベルのデータが書き込まれていることから、第１セグメント２００１ではＨレベルの画素データをリードビット線ＲＢＬ１及びＮＲＢＬ１を通して読み出す動作が行われる。一方で第２セグメント２００２ではリードワード線ＲＷＬ２＿Ｘ－１に対応するラッチ回路２１３のＬレベルの画素データをリードビット線ＲＢＬ２及びＮＲＢＬ２並びに第２セグメント２００２内のセンスアンプ２１０Ｂを通し、中間ラッチ回路２１７に書き込む動作が行われる。このリードワード線ＲＷＬ２＿Ｘ－１に対応するラッチ回路２１３のデータは、サイクル３にてリードビット線ＲＢＬ１及びＮＲＢＬ１並びに第１セグメント２００１内のセンスアンプ２１０Ａを通し出力端子ＳＡＯＵＴ１に出力される。そして、サイクル４にて出力データＯＵＴＰＵＴとしてＤＡＴＡ２＿Ｘ－１が出力される。
　以降、順次リードワード線が走査され読み出し動作が行われる。
　サイクルＸの動作は、活性化されるリードワード線がリードワード線ＲＷＬ１＿Ｘ＋１及びＲＷＬ２＿１である点を除き、サイクル１と同様である。
　サイクルＸでは中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿２に対応するラッチ回路２１３と同じＨレベルのデータが書き込まれていることから、第１セグメント２００１ではこのＨレベルのデータをリードビット線ＲＢＬ１及びＮＲＢＬ１を通して読み出す動作が行われる。
　サイクルＸ＋１の動作では、活性化されるリードワード線はＲＷＬ１＿Ｘ＋１のみである。先のサイクルＸにてリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のデータをリードビット線ＲＢＬ１及びＮＲＢＬ１を通じて出力端子ＳＡＯＵＴ１に読み出す動作が行われる。このサイクルではリードワード線信号生成回路３０３Ｃからクロック信号ＣＬＫ毎に順次シフトされた信号により、反転列走査回路４００内のフリップフロップ４８は、Ｄ入力端子のＨレベルの信号を取り込む。つまり、クロック信号ＣＬＫがＨレベルに遷移した後にＱ出力端子（ＲＳＨＩＦＴＳＩＧ）がＨレベルになる。また、この２サイクル前に読み出された、リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のデータ（ＤＡＴＡ２＿２）が出力データＯＵＴＰＵＴとして出力される。
　サイクルＸ＋２の動作では、クロック信号ＣＬＫのＨレベルの遷移時にＲＳＨＩＦＴＳＩＧがＨレベルであることから、反転動作用中間リードワード線信号生成回路４０１内のフリップフロップ４４のＤ入力端子にＨレベルの信号が入力される。また、この信号はインバータ素子４６を通じてＡＮＤ素子４３に入力される。つまり、ＡＮＤ素子４３にＬレベルの信号が入力される。そのためＡＮＤ素子４３がクロック信号ＣＬＫをゲーティングする動作を行うので、リードワード線ＲＷＬ１＿Ｘ＋１は不活性化される。一方リードワード線ＲＲＷＬ１＿Ｘに対応するリードワード線信号生成回路３０３Ｄ内のフリップフロップ３２は、Ｄ入力端子のＨレベルの信号を取り込む。これにより、同回路内のＡＮＤ素子３３を通じてリードワード線ＲＲＷＬ１＿Ｘ及びＲＷＬ１＿Ｘが活性化される。
　リードワード線ＲＷＬ１＿Ｘが活性化されることにより、リードワード線ＲＷＬ１＿Ｘに対応するラッチ回路２１３のＨレベルの画素データがリードビット線ＲＢＬ１及びＮＲＢＬ１並びに第１セグメント２００１内のセンスアンプ２１０Ａを通じて出力端子ＳＡＯＵＴ１に出力される。また、このデータＤＡＴＡ１＿ＸはＸ＋３サイクルに出力データＯＵＴＰＵＴとして出力される。
　以降、サイクル２Ｘ＋２までクロック信号ＣＬＫを入力し続けることによりＤＡＴＡ１＿１までの全ての画素データが出力される。
　このように、実施形態１から４まででは、出力データＯＵＴＰＵＴが出力される出力端子に近い側の画素列から順次データを読み出す方式を用いているのに対して、本実施形態では、データを走査する方向を反転動作信号ＲＥＶにて任意に選択できる。つまり、本実施形態では、出力データＯＵＴＰＵＴが出力された出力端子に近い側の画素列から順次データを読み出す方式と、上記出力端子に遠い画素列から順次データを読み出す方式とを選択することが可能である。
　固体撮像装置と画像信号処理ＬＳＩの組み合わせによってはこれら機能が必要な場合があり、その場合、本構成をとることにより走査方向を任意に選択が可能である。
　以上より、前記列走査回路（列走査回路及びタイミング信号生成回路３００）は、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路（複数のドライバ回路２１４）を順方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバ（フリップフロップ回路１１１）に近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第１の増幅器に順次出力する。
　前記固体撮像装置１０００は、さらに、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を逆方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第１の増幅器に順次出力する反転列走査回路４００を備える。
　これにより、当該固体撮像装置は、複数の単位列を順方向及び逆方向の両方で走査できる。
　（実施形態６）
　図１４及び図１５は本実施形態に係る画素（単位セル１０１）と、ラッチドライバ回路２０９Ａ及び２０９Ｂ、中間ラッチドライバ回路２１６、センスアンプ２１０Ａ及び２１０Ｂ、並びに、プリチャージ回路２１５Ａ及び２１５Ｂとの配置状態を示す図である。
　例えば、実施形態３では、画素列の数と、ラッチドライバ回路及び中間ラッチドライバ回路の数とは一致している。
　図１４は、ラッチドライバ回路２０９Ａ及び２０９Ｂ及び中間ラッチドライバ回路２１６が単位セル１０１の幅より細い領域にレイアウト可能な場合を示している。つまり、隣接するラッチドライバ回路２０９Ａ又は２０９Ｂの間、及びラッチドライバ回路２０９Ａ又は２０９Ｂと中間ラッチドライバ回路２１６との間には空き領域が存在する。ここでは、列Ｖ１＿Ｘの画素に対応する中間ラッチドライバ回路２１６と、列Ｖ２＿１の画素に対応するラッチドライバ回路２０９Ｂとの間にセンスアンプ２１０Ｂ及びプリチャージ回路２１５Ｂが配置されている。
　この様な配置を行うことで画素ピッチとラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を等しいピッチで配置することが可能であり、画素とラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６とのピッチの不整合に起因する余分な配線の引き回し、及び、各列のラッチドライバ回路の配線の不均一性を低減することができる。
　また、図１５は、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６の幅が、画素の幅と等しい場合のレイアウト配置例を示す。
　ここでは、２組のラッチドライバ回路２０９Ａ及び２０９Ｂ、中間ラッチドライバ回路２１６、センスアンプ２１０Ａ及び２１０Ｂ、プリチャージ回路２１５Ａ及び２１５Ｂが配置されている。これらの２組の回路は互いに異なる行に並んで配置されている。
　一組目に含まれるラッチドライバ回路２０９Ａ及び２０９Ｂは、奇数列の画素に対応して配置されている。これらのラッチドライバ回路２０９Ａ及び２０９Ｂは、リードビット線ｏＲＢＬ１、ｏＮＲＢＬ１、ｏＲＢＬ２及びｏＮＲＢＬ２に接続されており、奇数列の画素データがリードビット線ｏＲＢＬ１、ｏＮＲＢＬ１、ｏＲＢＬ２及びｏＮＲＢＬ２を介して読み出される。
　同様に二組目に含まれるラッチドライバ回路２０９Ａ及び２０９Ｂは、偶数列の画素に対応して配置されている。これらのラッチドライバ回路２０９Ａ及び２０９Ｂは、リードビット線ｅＲＢＬ１、ｅＮＲＢＬ１、ｅＲＢＬ２及びｅＮＲＢＬ２に接続されており、偶数列の画素データがリードビット線ｅＲＢＬ１、ｅＮＲＢＬ１、ｅＲＢＬ２及びｅＮＲＢＬ２を介して読み出される。また、本構成により、偶数列及び奇数列の画素データを同時に読み出すこともできる。
　この様な配置を行うことで、隣接するラッチドライバ回路２０９Ａ或いは２０９Ｂの間、又はラッチドライバ回路２０９Ａ或いは２０９Ｂと中間ラッチドライバ回路２１６との間に、センスアンプ２１０Ａ及び２１０Ｂ並びにプリチャージ回路２１５Ａ及び２１５Ｂを配置するスペースを確保することができる。
　また、この様な配置を行うことで、画素ピッチの倍のピッチでラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を配置することが可能であり、画素と、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６とのピッチの不整合に起因する余分な配線の引き回し、及び各列のラッチドライバ回路の配線の不均一性を低減できる。
　なお、図１５に示す例では画素の奇数列及び偶数列に対応する２組の回路群を用いる場合を示したが、３組以上の回路群を用いて、３並列以上の並列読み出しを行ってもよい。
　例えば、センスアンプ２１０Ａ及び２１０Ｂ、並びにプリチャージ回路２１５Ａ及び２１５Ｂの幅が広く、画素の幅に対応する領域にこれらの回路をレイアウトすることができない場合には、３並列以上の並列読み出しを行う構成を用いることで、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を等ピッチに配置することができる。
　なお、ここでは、ラッチドライバ回路が画素列毎に設けられる例を述べたが、ラッチドライバ回路は、１以上の列を含む単位列毎に設けられてもよい。また、単位列は、１／２列に対応する単位であってもよい。この場合、上記画素の幅及び画素ピッチを単位列の幅及び単位列のピッチと置き換えればよい。
　以上より、図１４に示すように、前記複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）、前記複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれるドライバ回路２１４）及び前記第３のドライバ回路（中間ラッチドライバ回路２１６に含まれる中間ドライバ回路２１８）は、単位列のピッチと同じピッチで配置される。前記第２の増幅器（センスアンプ２１０Ｂ）は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている。
　これにより、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
　また、図１５に示すように、前記固体撮像装置１０００は、第１の回路群（図１５の上段の回路群）と、第２の回路群（図１５の下段の回路群）とを含んでもよい。
　前記第１の回路群及び前記第２の回路群の各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第１の増幅器と、前記複数の第２のラッチ回路と、前記第２のリードビット線と、前記複数の第２のドライバ回路と、前記第２の増幅器と、前記第３のラッチ回路と、前記第３のドライバ回路を含む。
　前記第１の回路群に対応する前記複数の第１単位列及び前記第２単位列は、Ｎ（Ｎは２以上の整数）単位列間隔で配置されている複数の第４単位列（例えば、奇数列）であり、前記第２の回路群に対応する前記複数の第１単位列及び前記第２単位列は、前記Ｎ単位列間隔で配置されており、前記複数の第４単位列と異なる第５単位列Ｕ（例えば、偶数列）である。
　前記第１の回路群と、前記第２の回路群とは、列の並び方向と直交する方向（図１５の縦方向）に並んで配置される。
　前記第１の回路群及び前記第２の回路群の各々において、（１）前記複数の第１のドライバ回路と、前記複数の第２のドライバ回路と、前記第３のドライバ回路とは、単位列のピッチのＮ倍のピッチで配置され、（２）前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている。
　これにより、各ドライバ回路のレイアウトの幅が、単位列の画素のレイアウトの幅より、広い場合であっても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。さらに、画素データの並列読み出しを実現できる。
　（実施形態７）
　図１６は実施形態７に係る画素とラッチドライバ回路２０９Ａ及び２０９Ｂ、中間ラッチドライバ回路２１６、センスアンプ２１０Ａ及び２１０Ｂ、並びに、プリチャージ回路２１５Ａ及び２１５Ｂの配置状態を示す図である。
　図１６に示す構成は、実施形態６で示した図１４に対して、プリチャージ回路２１５Ａをリードビット線ＲＢＬ１及びＮＲＢＬ１に対して２つ配置し、プリチャージ回路２１５Ｂをリードビット線ＲＢＬ２及びＮＲＢＬ２に対して２つ配置した点が異なる。また、前述の様にラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を、画素の幅より細い領域にレイアウト可能な場合には、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６の間にプリチャージ回路２１５Ａ及び２１５Ｂが配置される。
　このように、プリチャージ回路を分散させて配置することでリードビット線ＲＢＬ１、ＮＲＢＬ１、ＲＢＬ２及びＮＲＢＬ２をプリチャージするための時間を低減させることができるので、より高速な動作が可能になる。
　以上のように、前記固体撮像装置１０００は、さらに、隣接する２つの前記第１のドライバ回路の間、又は、隣接する前記第１のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第１のリードビット線に接続された１つ又は複数の第１のプリチャージ回路（プリチャージ回路２１５Ａ）と、隣接する２つの前記第２のドライバ回路の間、又は、隣接する前記第２のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第２のリードビット線に接続された一つ又は複数の第２のプリチャージ回路（プリチャージ回路２１５Ｂ）とを備えてもよい。
　これにより、プリチャージ回路を用いる場合においても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
　以上、本開示の実施形態に係る固体撮像装置について説明したが、本開示は、この実施形態に限定されるものではない。
　また、上記実施形態に係る固体撮像装置又は撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記実施形態に係る、固体撮像装置又は撮像装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
　さらに、本開示は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
　また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
　以上、一つまたは複数の態様に係る固体撮像装置について、実施形態に基づいて説明したが、本開示は、この実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、少ない電力で画素データを読み出すための信号伝達時間を大幅に削減できることから、フレームレートの向上又は維持を行いつつも画素数又は画素の光学サイズを向上させるという効果を有し、より高速及び高画質な固体撮像装置及び撮像装置に有用である。
　１１，１２，１７，１８，２０，２１，２２　Ｐｃｈトランジスタ
　１３，１４，１９　Ｎｃｈトランジスタ
　１５，１６　トライステートインバータ
　３１，３２，３９，４４，４８　フリップフロップ
　３３，３５，４０，４２，４３　ＡＮＤ素子
　３４　遅延素子
　３６，３７，４６　インバータ素子
　３８　ＮＡＮＤ素子
　４１，４５　ＯＲ素子
　４７　セレクタ回路
　１００　撮像装置
　１０１　単位セル
　１０２　撮像領域
　１０４　バイナリカウンタ
　１０５　ＤＡＣ
　１０６　カラムＡ／Ｄ変換回路
　１０７　比較器
　１０８　カウンタ－ラッチ間データ転送バス
　１０９　ＡＤ変換回路
　１１０，１１３，１１４，１１５　データ転送回路
　１１１　フリップフロップ回路
　１２０　クロック生成部
　２０８　カウンタ回路
　２０９Ａ，２０９Ｂ　ラッチドライバ回路
　２１０Ａ，２１０Ｂ　センスアンプ
　２１３　ラッチ回路
　２１４　ドライバ回路
　２１５Ａ，２１５Ｂ　プリチャージ回路
　２１６　中間ラッチドライバ回路
　２１７　中間ラッチ回路
　２１８　ドライバ回路
　３００，３１０，３２０，３３０　列走査回路及びタイミング信号生成回路
　３０１Ａ，３０１Ｂ　センスアンププリチャージイネーブル生成回路
　３０２Ａ，３０２Ｃ　スタートアドレス生成回路
　３０３Ａ，３０３Ｂ，３０３Ｃ，３０３Ｄ　リードワード線信号生成回路
　３０４，４０１　中間リードワード線信号生成回路
　３１１Ｂ　中間センスアンププリチャージイネーブル生成回路
　３４０　タイミング生成部
　４００　反転列走査回路
　９００　光学系
　９０１　レンズ
　９０２　メカニカルシャッタ
　９３０　行走査回路
　１０００　固体撮像装置
　１００１　画像信号処理部
　２００１，２００３　第１セグメント
　２００２　第２セグメント
　ＣＬＫ　クロック信号
　ＤＡＴＡ１，ＤＡＴＡ２，ＮＤＡＴＡ１，ＮＤＡＴＡ２　データ線
　ＦＲＷＬ１＿１，ＦＲＷＬ１＿Ｘ，ＦＲＷＬ１＿Ｘ＋１，ＦＲＷＬ２＿１，ＦＲＷＬ２＿Ｘ，ＲＷＬ１＿１，ＲＷＬ１＿２，ＲＷＬ１＿Ｘ－１，ＲＷＬ１＿Ｘ，ＲＷＬ１＿Ｘ＋１，ＲＷＬ２＿１，ＲＷＬ２＿２，ＲＷＬ２＿Ｘ－１，ＲＷＬ２＿Ｘ，ＲＲＷＬ１＿１，ＲＲＷＬ１＿Ｘ，ＲＲＷＬ１＿Ｘ＋１，ＲＲＷＬ２＿１，ＲＲＷＬ２＿Ｘ　リードワード線
　ＮＰＣＧ１，ＮＰＣＧ２　プリチャージ信号
　ＮＲＢＬ１，ＮＲＢＬ２，ＲＢＬ１，ＲＢＬ２，ｅＮＲＢＬ１，ｅＮＲＢＬ２，ｅＲＢＬ１，ｅＲＢＬ２，ｏＮＲＢＬ１，ｏＮＲＢＬ２，ｏＲＢＬ１，ｏＲＢＬ２　リードビット線
　ＮＳＡＯＵＴ１，ＮＳＡＯＵＴ２，ＳＡＯＵＴ１，ＳＡＯＵＴ２　出力端子
　ＮＳＮ，ＳＮ　ストレージノード
　ＯＵＴＰＵＴ　出力データ
　ＳＡＥ１，ＳＡＥ２　センスアンプイネーブル信号
　ＳＥＧＥＮ　セグメントイネーブル信号

Claims (10)

  1. 　行列状に配置されている複数の画素と、
    　複数の第１単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第１の画素データを保持する複数の第１のラッチ回路と、
    　第１のリードビット線と、
    　前記複数の第１単位列の各々に対応して設けられ、対応する単位列に設けられている前記第１のラッチ回路に保持されている前記第１の画素データを前記第１のリードビット線に出力する複数の第１のドライバ回路と、
    　前記第１のリードビット線の電圧を増幅することにより第１のデータを生成する第１の増幅器と、
    　前記複数の第１単位列とは異なる複数の第２単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第２の画素データを保持する複数の第２のラッチ回路と、
    　第２のリードビット線と、
    　前記複数の第２単位列の各々に対応して設けられ、対応する単位列に設けられている前記第２のラッチ回路に保持されている前記第２の画素データを前記第２のリードビット線に出力する複数の第２のドライバ回路と、
    　前記第２のリードビット線の電圧を増幅することにより第２のデータを生成する第２の増幅器と、
    　前記第２のデータを保持する第３のラッチ回路と、
    　前記第３のラッチ回路に保持されている前記第２のデータを前記第１のリードビット線に出力する第３のドライバ回路と、
    　前記第１のデータを出力する出力ドライバと、
    　（１）前記複数の第１のドライバ回路を順次選択することにより、前記複数の第１単位列に対応する複数の前記第１の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力し、（２）前記複数の第２のドライバ回路を順次選択し、かつ、前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、前記第２の増幅器、前記第３のラッチ回路、前記第３のドライバ回路及び前記第１のリードビット線を介して、前記第１の増幅器に順次出力する列走査回路とを備える、
    　固体撮像装置。
  2. 　前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化される、
    　請求項１記載の固体撮像装置。
  3. 　前記第３のラッチ回路は、さらに、第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、
    　前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、
    　前記列走査回路は、前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記複数の第１単位列及び前記第３単位列に対応する複数の前記第１の画素データ及び前記第３の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力する、
    　請求項１又は２記載の固体撮像装置。
  4. 　前記固体撮像装置は、
    　互いに異なる単位列群に対応付けられたｍ（ｍは２以上の整数）個のセグメントを含み、
    　前記ｍ個のセグメントの各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第３のラッチ回路と、前記第３のドライバ回路と、前記第１の増幅器とを含み、
    　ｊ－１（ｊは２からｍまでの任意の整数）番目のセグメントに含まれる前記第３のラッチ回路は、ｊ番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを保持し、
    　ｍ番目のセグメントに含まれる前記第３のラッチ回路は、前記第２の増幅器により生成された前記第２のデータを保持し、
    　前記出力ドライバは、１番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを出力し、
    　前記列走査回路は、
    　（１）１番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択することにより、１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、
    　（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択し、かつ１番目からｊ－１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、
    　（３）前記複数の第２のドライバ回路を順次選択し、かつ、１番目からｍ番目のセグメントに含まれる複数の前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、及び、前記ｍ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する、
    　請求項１記載の固体撮像装置。
  5. 　前記ｊ番目のセグメントに含まれる前記第１の増幅器は、当該ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路のいずれかが活性化されるサイクルにのみ活性化され、
    　前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化される、
    　請求項４記載の固体撮像装置。
  6. 　各セグメントに含まれる前記第３のラッチ回路は、さらに、対応する単位列群に含まれる第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、
    　前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、
    　前記列走査回路は、
    　（１）前記１番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、
    　（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択し、かつ、１番目からｊ－１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する、
    　請求項４又は５記載の固体撮像装置。
  7. 　前記列走査回路は、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を順方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第１の増幅器に順次出力し、
    　前記固体撮像装置は、さらに、
    　前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を逆方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第１の増幅器に順次出力する反転列走査回路を備える、
    　請求項１～６のいずれか１項に記載の固体撮像装置。
  8. 　前記複数の第１のドライバ回路、前記複数の第２のドライバ回路及び前記第３のドライバ回路は、単位列のピッチと同じピッチで配置され、
    　前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている、
    　請求項１～７のいずれか１項に記載の固体撮像装置。
  9. 　前記固体撮像装置は、
    　第１の回路群と、第２の回路群とを含み、
    　前記第１の回路群及び前記第２の回路群の各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第１の増幅器と、前記複数の第２のラッチ回路と、前記第２のリードビット線と、前記複数の第２のドライバ回路と、前記第２の増幅器と、前記第３のラッチ回路と、前記第３のドライバ回路を含み、
    　前記第１の回路群に対応する前記複数の第１単位列及び前記第２単位列は、Ｎ（Ｎは２以上の整数）単位列間隔で配置されている複数の第４単位列であり、
    　前記第２の回路群に対応する前記複数の第１単位列及び前記第２単位列は、前記Ｎ単位列間隔で配置されており、前記複数の第４単位列と異なる第５単位列であり、
    　前記第１の回路群と、前記第２の回路群とは、列の並び方向と直交する方向に並んで配置され、
    　前記第１の回路群及び前記第２の回路群の各々において、
    　（１）前記複数の第１のドライバ回路と、前記複数の第２のドライバ回路と、前記第３のドライバ回路とは、単位列のピッチのＮ倍のピッチで配置され、
    　（２）前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている、
    　請求項１～７のいずれか１項に記載の固体撮像装置。
  10. 　前記固体撮像装置は、さらに、
    　隣接する２つの前記第１のドライバ回路の間、又は、隣接する前記第１のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第１のリードビット線に接続された１つ又は複数の第１のプリチャージ回路と、
    　隣接する２つの前記第２のドライバ回路の間、又は、隣接する前記第２のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第２のリードビット線に接続された一つ又は複数の第２のプリチャージ回路とを備える、
    　請求項８又は９記載の固体撮像装置。
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