CN101365073B - 固态图像拍摄装置及其模拟/数字转换方法和图像拍摄装置 - Google Patents

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Abstract

本发明公开了一种固态图像拍摄装置、用于固态图像拍摄装置的模拟/数字转换方法以及图像拍摄装置，该固态图像拍摄装置包括：像素阵列单元，具有以矩阵状排列的包括光电转换元件的单位像素；以及模拟/数字转换装置，用于将从像素阵列单元的单位像素读取的模拟像素信号转换为数字数据。模拟/数字转换装置包括：比较器单元，用于将像素信号的大小转换为时间轴方向上的信息；计数器单元，用于在比较器单元的比较处理的起始时刻到比较处理的结束时刻的时间段内执行计数处理；多相时钟发生单元，用于产生具有恒定相位差的多相时钟；锁存器单元，用于锁存多相时钟的逻辑状态；以及解码单元，用于对锁存器单元的锁存数据进行解码以获得低于计数值的值。

Description

固态图像拍摄装置及其模拟/数字转换方法和图像拍摄装置
相关申请的交叉参考
本发明包含于2007年8月6日向日本专利局所提交的日本专利申请第2007-203786号涉及的主题，其全部内容结合于此作为参考。
技术领域
本发明涉及固态图像拍摄装置、用于固态图像拍摄装置的模拟/数字转换方法以及图像拍摄装置。
背景技术
作为一种用于固态图像拍摄装置的方式，已知被称为列AD转换方式的技术。根据列AD转换方式的技术，在为一种X-Y地址型固态图像拍摄装置(例如，MOS(包括CMOS)型固态图像拍摄装置)的放大型固态图像拍摄装置中，对于具有矩阵状二维设置的像素并且每个像素均包括光电转换元件的像素阵列单元，例如，在每个像素列(即列并行)设置有模拟/数字(AD)转换器，并将从像素阵列单元的各个像素中读取的模拟像素信号转换为数字数据并输出。
在列并行设置的AD转换器中，比较器将通过列信号线基于行单位从像素阵列单元的每个像素读取的每个模拟像素信号与斜坡波形的参考信号进行比较，以产生对应于基准成分和信号成分的各自大小并具有在时间轴方向上的大小(脉冲宽度)的脉冲信号。计数器单元在脉冲信号的脉冲宽度期间对预定时钟计数，并将计数器单元的计数值转换为对应于像素信号的振幅的数字数据，由此执行AD转换操作。
为了在列AD转换方式的固态图像拍摄装置中实现高速AD转换，提供了一种用于产生比主时钟快的时钟的时钟转换单元，并且将由时钟转换单元产生的高速时钟用作计数器单元的计数时钟，从而使AD转换处理的处理速度不被主时钟的速度(频率)所限制(例如，参照日本未审查专利申请公开第2005-303648号，专利文献1)。
更具体地，计数器单元对脉冲信号的脉冲宽度以高速时钟进行计数直到比较器的比较结束，并保持比较完成时刻的计数值。在第一次计数处理时，对从像素中读取的基准成分(重置成分)执行向下计数，在第二次计数处理时，对从像素中读取的信号成分执行向上计数。
通过两次执行计数处理，在第二次计数处理后保持的计数值与第一次计数处理的计数值之间有差异。换言之，在基于高速时钟执行计数处理时，执行其中改变计数模式的两次计数处理，由此可获得对应于基准成分与信号成分之差的数字值作为第二次计数处理的计数值。
发明内容
如上所述，根据相关领域的技术(专利文献1)中的通过两次执行计数处理将基准成分和信号成分之间的差异信号成分转换为数字数据，为了高速度地操作整个AD转换处理并缩短AD转换时间(AD转换所需的时间)，需要更高速度的时钟。
因此，希望提供能够不受计数器单元的操作速度限制而实现更快的AD转换的固态图像拍摄装置、用于固态图像拍摄装置的AD转换方法以及图像拍摄装置。
根据本发明的实施例，提供了一种具有矩阵状排列的单位像素并且每个单位像素均包括光电转换元件的像素阵列单元的固态图像拍摄装置。当从单位像素中读取的模拟像素信号转换为数字数据时，通过对用于转换为数字数据的参考信号与模拟像素信号进行比较来将像素信号的大小转换为时间轴方向上的信息，并且与比较处理并行的，根据预定时钟，在从比较处理的起始时刻到结束时刻的时间段内，在计数器单元执行计数处理。另一方面，根据预定时钟产生具有恒定相位差的多相时钟，并在比较处理完成时锁存多相时钟的逻辑状态。对锁存数据进行解码并将其设置为低于计数处理的计数值的值。
在将从单位像素中读取的模拟像素信号转换为数字数据的AD转换处理中，由于作为参考信号和像素信号之间的比较输出的在时间轴方向上的信息对应于像素信号的大小，所以通过使计数器单元在从比较处理(在时间轴方向上的信息)的起始时刻到结束时刻的时期内执行计数处理，可以获得像素信号的大小作为计数值(数字值)。通过在比较处理结束时锁存多相时钟的逻辑状态，可以获得具有小于计数器单元中的计数值的最低位的时间信息的位串。对该位串进行解码处理，并将解码数据加入计数处理的计数值作为低于计数值的值。
根据本发明的实施例，在参考信号和像素信号之间的比较结束时，锁存多相时钟的逻辑状态并对其进行解码，从而作为低于计数器单元的计数值的值而加入。因此，可以在执行用于相同位宽的AD转换时使计数器单元的位宽变窄，由此通过使计数器单元的位宽变窄而获得比相应AD转换更快的AD转换成为可能，并且不受计数器单元的操作速度限制。如果在相同的AD转换时间内执行AD转换，则可以增加AD转换的位宽。
附图说明
图1是示出根据本发明的实施例的列AD转换型CMOS图像传感器的概要结构的系统构造图；
图2是示出构成多相时钟发生器单元的延迟控制电路的结构实例的框图；
图3是示出信号处理单元的解码单元的结构实例的框图；
图4是示出解码单元的解码器的解码表的示图；
图5是示出列ADC单元的操作的时序图；
图6是示出作为比较输出Vco反转前后的时序关系的放大示图的时序图；
图7是示出本发明的图像拍摄装置的结构实例的框图。
具体实施方式
下面将参照附图对本发明的实施例进行详细描述。
[CMOS图像传感器的结构]
图1是示出固态图像拍摄设备(例如，根据本发明实施例的列(列并行)AD转换型CMOS图像传感器)的概要结构的系统构造图。
如图1所示，根据本实施例的CMOS图像传感器10具有包括像素阵列单元12及其外围电路的系统构造，在所述像素阵列单元中具有光电转换元件的单位像素11以矩阵状二维地进行配置。外围电路包括行扫描电路13、列处理单元14、参考信号发生单元15、列扫描电路16、水平输出线17、时钟转换单元18、计时控制单元19、多相时钟发生单元20、信号处理单元21等。
在本系统构造中，通过使用类似于半导体集成电路制造技术的技术，将用于驱动和控制像素阵列单元12的每个单位像素11的外围驱动系统和信号处理系统(即，例如诸如行扫描电路13、列处理电路14、参考信号发生单元15、列扫描电路16、水平输出线17、时钟转换单元18、计时控制单元19、多相时钟发生单元20、信号处理单元21等的外围电路)与像素阵列单元12集成在诸如单晶体硅的半导体区域中。
根据需要，可以在列处理单元14的前级或后级，将具有信号放大功能的自动增益控制(AGC)电路等设置在与列处理单元14相同的半导体区域内。如果在列处理单元14的前级执行AGC，则执行模拟放大，反之如果在列处理单元14的后级执行AGC，则执行数字放大。但是，如果N位数字数据以简单方式放大，则存在色调劣化的可能。因此认为，更优选的是数据在模拟时被放大之后执行数字转换。
尽管未示出，但单位像素11典型地由光电转换元件(例如，光电二极管)和具有放大半导体元件(例如，晶体管)的像素内放大器组成。例如，使用浮置扩散放大器结构作为像素内放大器。
作为一个实例，对于光电转换元件，可以使用由以下四种晶体管构成的结构：作为电荷读取单元(转移栅极单元)的实例的转移晶体管；作为重置栅极单元的实例的重置晶体管；选择晶体管；以及例如源极跟随器结构的放大晶体管。
在像素内放大器中，读取晶体管将在光电转换元件进行光电转换的电荷读取到浮置扩散节点。重置晶体管将浮置扩散节点的电位重置为预定电位。选择晶体管在通过行扫描电路13进行的扫描的同时选择单位像素11。放大晶体管检测浮置扩散节点的电位变化。
单位像素11不限于上述4晶体管的结构，也可以使用其他像素结构，例如通过使放大晶体管具有选择晶体管的像素选择功能，从而减少一个晶体管的3晶体管结构。
在像素阵列单元12中，单位像素11以m行和n列二维地进行配置。对m行和n列的像素阵列，为各个行配上行控制线121(121-1～121-m)，并且为各个列配上列信号线122(122-1～122-n)。
将行控制线121-1～121-m的一端连接到对应于行扫描电路13各行的各个输出端。
行扫描电路13由移位寄存器、解码器等组成，并在驱动像素阵列单元12的每个单位像素11时通过行控制线121-1～121-m控制像素阵列单元12的行地址和行扫描。
列处理单元14具有为像素阵列单元12的各个像素列(即，各个列信号线122-1～122-n)设置的模拟/数字转换单元(下文中称为列ADC单元)22-1～22-n，并将通过每个像素列的列信号线122-1～122-n从像素阵列单元12的各个单位像素11读出的模拟像素信号转换为数字数据以进行输出。
在本实例中，采用其中列ADC单元22(22-1～22-n)被设置为与像素阵列单元12的像素列一一对应的结构。但是，本结构仅是一个实例，而并不限于该设计。例如，可以采用其中为多个像素列设置一个列ADC单元22并且在多个像素列中分时使用这一个列ADC单元22的结构。
列处理单元14与参考信号发生单元15、多相时钟发生单元20、以及信号处理单元21的解码单元210(后面将描述)一起构成用于将从像素阵列单元11的所选像素行的各个单位像素12中读取的模拟像素信号转换为数字像素数据的模拟/数字转换装置。将在后面对列处理单元14，特别是列ADC单元22(22-1～22-n)进行详细描述。
参考信号发生单元15由例如积分器151构成，并在计时控制单元19的控制下产生电平随时间流逝以倾斜状(在本实例中，下降倾斜)变化的所谓斜坡波形的参考电压RAMP，用于通过参考信号线23将参考电压RAMP提供给列处理单元14的列ADC单元22-1～22-n。
用于产生斜坡波形的参考电压RAMP的装置不限于使用积分器151的结构，还可通过使用数字/模拟转换器(DAC)代替积分器151来产生斜坡波形的参考电压RAMP。
但是，如果采用了通过使用积分器151以模拟方式产生斜坡波形的参考电压RAMP的结构，则可获得平滑的参考电压RAMP。另一方面，如果采用了通过使用DAC以数字方式产生斜坡波形的参考电压RAMP的结构，则参考电压RAMP具有阶梯状的斜坡波形。如果获取参考电压RAMP，尤其是具有高分辨率的参考电压RAMP，则需要使阶梯状斜坡波形的各个阶梯细化，因此，产生电路规模变大的缺点。
列扫描电路16由移位寄存器、解码器等组成，并控制列处理单元14的列ADC单元22-1～22-n的列地址和列扫描。在列扫描电路16的控制下，将分别在列ADC单元22-1～22-n进行A/D转换的数字数据依次读取到水平输出线17。
时钟转换单元18(例如由乘法器电路181组成)接收外部输入的主时钟MCK，将主时钟转换为具有主时钟MCK的频率的两倍以上的高速时钟CLK，并将该高速时钟CLK提供给计时控制单元19。
根据从钟转换单元18提供的高速时钟CLK，计时控制单元19产生用作行扫描电路13、列处理单元14、参考信号发生单元15、列扫描电路16、多相时钟发生单元20等的操作标准的内部时钟、控制信号等，并将内部时钟、控制信号等提供给行扫描电路13、列处理单元14、参考信号发生单元15、列扫描电路16、多相时钟发生单元20、信号处理单元21等。
以这种方式，基于由时钟转换单元18产生的高速时钟CLK，产生内部时钟、控制信号等，并且通过使用内部时钟进行电路操作，可以以比基于主时钟MCK的情况更快的速度来执行各种信号处理(诸如用于将模拟像素信号转换为数字数据的AD转换处理以及用于向外部输出视频数据的输出处理)。
多相时钟发生单元20由例如延迟锁定环(DLL)201组成，并通过将恒定相位差(延迟)赋予在时钟转换单元(乘法器电路)18产生并经由计时控制电路19提供的高速时钟来输出多相时钟(例如，四相时钟CK0、CK1、CK2以及CK3)。将在后面对延迟锁定环201的具体结构进行描述。
在列扫描电路16的控制下，信号处理单元21接收通过水平输出线17从列处理单元14的列ADC单元22-1～22-n读取的数字数据，并对数字数据执行诸如解码(将在后面描述)的信号处理并将其作为视频数据输出。
(列ADC单元)
接下来，将对列ADC单元(模拟/数字转换单元)22-1～22-n的结构进行描述。
各个列ADC单元22-1～22-n通过列信号线122-1～122-n将从像素阵列单元12的每个单位像素11读取的模拟像素信号与由参考信号发生单元15提供的用于转换为数字数据的参考信号进行比较，并产生具有对应于基准成分和信号成分的各个大小的时间轴方向上的大小(脉冲宽度)的脉冲信号。在脉冲信号的脉冲宽度(时间轴方向上的信息)的时间段内对预定时钟计数，并通过将计数值假设为对应于像素信号的大小的数字数据来执行A/D转换。
将参照图1对列ADC单元22-1～22-n的结构细节进行具体描述。所有的列ADC单元22-1～22-n具有相同的结构，下文中将以列ADC 22-n作为实例进行描述。
列ADC 22-n被配置为包括：电压比较单元(比较器)221、第一锁存器单元222、作为计数装置实例的计数器(例如，向上/向下计数器(在图1中表示为U/D计数器)223)以及第二锁存器单元224。
作为比较单元实例的电压比较单元221将与从像素阵列单元12的第n列中的单位像素11经由列信号线122-n输出的模拟像素信号相对应的信号电压Vx与由参考信号发生单元15提供的斜坡波形的参考电压RAMP进行比较，以将像素信号的大小转换为时间轴方向上的信息(脉冲信号的脉冲宽度)。例如，当参考电压RAMP高于信号电压Vx时电压比较单元221的比较输出Vco变为高电平，而当参考电压RAMP不高于信号电压Vx时电压比较单元221的比较输出Vco变为低电平。
第一锁存器单元222接收电压比较单元221的比较输出Vco，并在比较输出Vco反转的时刻，锁存(保持/储存)通过多相时钟发生单元20产生的四相时钟(CK0、CK1、CK2以及CK3)的逻辑状态，即，逻辑是“1”(高电平)还是“0”(低电平)。
作为计数器单元的实例的向上/向下计数器223通过假设例如四相时钟CK0、CK1、CK2以及CK3中通过第一锁存器单元222提供的时钟CK0(高速时钟CLK)作为计数时钟，执行向上/向下计数操作，从而测量电压比较单元221从比较处理起始时刻到比较处理结束时刻的比较时间段(＝计数值×计数时钟周期)。
具体地，在进行从一个单位像素11读取信号的操作时，向上/向下计数器223在由计时控制单元19提供的控制信号的控制下，通过在进行第一次读取操作时执行向下计数来测量第一次读取操作的比较时间，通过在进行第二次读取操作时执行向上计数来测量第二次读取操作的比较时间。
尽管向上/向下计数器223在第一次读取操作期间执行向下计数并在第二次读取操作期间执行向上计数，但也可以采用在第一次读取操作期间执行向上计数而在第二次读取操作期间执行向下计数的结构。将在后面对第一次和第二次读取操作的细节进行描述。
在计时控制单元19的控制下，第二锁存器单元224锁存向上/向下计数器223的最终计数值。可将具有锁存功能的计数器用作向上/向下计数器223。在这种情况下，不需要第二锁存器单元224。
在列扫描电路16的列扫描控制下，第一锁存器单元和第二锁存器单元222和224的各个锁存数据作为对应于单位像素11的模拟像素信号的数字像素数据，被依次读取到水平输出线17，并通过水平输出线17传送到信号处理单元21。
第一锁存器单元222的锁存数据是对应于四相时钟CK0～CK3的4位数据。第二锁存器单元224的锁存数据是例如10位数据。10位数据仅是一个实例，而允许具有比10位小的位数(例如，8位)的数据或具有比10位大的位数(例如，14位)的数据。
(多相时钟发生单元)
接下来，参照图2，将对构成多相时钟发生单元20的延迟锁定环201的具体结构进行描述。图2是示出延迟锁定环201的结构的一个实例的方框图。
本实例的延迟锁定环(DLL)201由分频电路31、反相器32、(主)延迟电路33、相位比较器34、电荷泵35、环路滤波器36、(从)延迟电路37以及时钟使能电路38-0～38-3组成。
(主)延迟电路33由n阶串联连接的延迟电路331-1～331-n和(n-1)个连接到延迟电路331-1～331-n-1的各个输出端的缓存器332-1～332-n-1构成。
延迟电路331-1～331-n的阶数n由分频电路31的分频比率来确定。具体的，按以下方法确定：当分频电路31的分频比率为2时，阶数为4；当分频比率为4时，阶数为8；当分频比率为8时，阶数为16；当分频比率为16时，阶数为32等。
但是，延迟电路331-1～331-n的阶数n由多相时钟的相位数确定。更具体的，延迟电路331-1～331-n的阶数n由以下公式确定：
n＝(多相时钟的相位数)×(分频比率)/2
(从)延迟电路37由五个串联连接的延迟电路371-1～371-5和四个连接到延迟电路371-1～371-4的各个输出端的缓存器372-1～372-4组成。
在如上所述构造的延迟锁定环201中，分频电路31对输入时钟进行分频，在相位比较器34将在(主)延迟电路33处延迟的延迟时钟与由反相器32对分频电路31的输出进行反转而获得的反转时钟进行比较，并通过电荷泵35和环路滤波器36执行驱动能力控制以使相位一致。以这种方式，控制(主)延迟电路33的延迟量。
利用驱动能力控制，也对(从)延迟电路37的延迟量进行控制。由于(从)延迟电路的延迟电路371(371-1～371-5)的一阶是(主)延迟电路33的延迟电路331(331-1～331-5)的一阶的复制，所以(从)延迟电路37的一阶的延迟与(主)延迟电路33的一阶的延迟一致。
通过(从)延迟电路37赋予恒定相位差(延迟)的时钟根据从计时控制单元19(参照图1)输入到延迟锁定环201的时钟控制信号在时钟使能电路38-0～38-3处输出/停止，并作为四相时钟CK0、CK1、CK2以及CK3输出。
(信号处理单元)
接下来，将描述在信号处理单元21的一个功能下(即，在列扫描电路16的控制下)，对从列ADC单元22-1～22-n依次读出的数字数据进行解码的解码单元。
图3是示出信号处理单元21的解码单元的构造实例的框图。如图3所示，本实例的解码单元210由解码器211和212、差分电路213和借位计算电路(borrow calculation circuit)214组成。
解码单元210将用于锁存基于高速时钟CLK的四相时钟CK0、CK1、CK2以及CK3的逻辑状态的第一锁存器单元222的锁存数据以及用于锁存向上/向下计数器223的计数值的第二锁存器单元224的锁存数据解码到低于向上/向下计数器223的计数值的最低位的二进制输出扩展位。
将在后面对用于锁存四相时钟CK0、CK1、CK2以及CK3的逻辑状态的第一锁存器单元222的锁存数据细节进行描述，但是锁存数据由在向上/向下计数器223的向下计数期间锁存的锁存输出(向下)和在向上计数期间锁存的锁存输出(向上)构成。
解码器211和212根据图4所示的解码表的内容对锁存输出(向下)和锁存输出(向上)进行解码。具体地，四位的输入是在MSB的锁存3，接下来是锁存2和锁存1，以及在LSB的锁存0(将在后面描述锁存0～锁存3的内容)。输入0001被解码为2位的输出00，0011被解码为01，0111被解码为10，1111被解码为11，1110被解码为00，1100被解码为01，1000被解码为10，而0000被解码为11。
差分电路213计算在解码器211和212的各个解码输出之间的差分(difference，差)，即，在来自锁存输出(向上)的解码值和来自锁存输出(向下)的解码值之间的差分。
当来自锁存输出(向下)的解码值大于来自锁存输出(向上)的解码值时，借位计算电路214对作为向上/向下计数器223的计数值的锁存输出的计数输出(10位)执行借位计算处理，从而在来自加上借位的锁存输出(向上)的解码值和来自锁存输出(向下)的解码值之间执行差分计算。
这样获得的差分计算结果作为从向上/向下计数器223的输出(10位)扩展低2位的10位+2位的视频数据而从信号处理单元21输出。
[CMOS图像传感器的操作]
接下来，将参照图5的时序图，对具有上述结构的CMOS图像传感器的全部操作(特别是列ADC单元22-1～22-n的操作)进行描述。
尽管省略了对单位像素11的具体操作的描述，但众所周知的是，在单位像素11中所执行的有由重置晶体管进行的重置操作和由转移晶体管进行的转移操作。
在重置操作中，将当重置为预定电位时的浮置扩散节点的电位作为基准成分(重置成分)从单位像素11中读取到列信号线122-1～122-n。在转移操作中，当从光电转换元件转移由光电转换产生的电荷时，将浮置扩散节点的电位作为信号成分从单位像素11读取到列信号线122-1～122-n。
列ADC单元22-1～22-n中的AD转换方式，即，用于将从像素阵列12的各个单位像素11输出的模拟像素信号转换为数字信号的方式，采用如下方法。
即，例如，搜索以预定倾斜度降低的斜坡波形的参考电压RAMP和由单位像素提供的像素信号的基准成分和信号成分的各个电压一致处的点。通过利用高速时钟CLK的计数和具有恒定相位差的多相时钟(在本实例中，四相时钟CK0～CK3)的逻辑状态，测量从用于比较处理的参考电压RAMP产生时到参考电压RAMP与对应于像素信号的基准成分和信号成分的信号一致时的时间段。以这种方式，获得对应于基准成分和信号成分的各个大小的数字数据。
在第一次读取操作期间，从像素阵列单元12的所选行的每个单位像素11读取包含像素信号的噪声的重置成分(基准成分)ΔV作为模拟像素信号。接下来，在第二次读取操作期间，读取信号成分Vsig。将重置成分ΔV和信号成分Vsig通过列信号线122-1～122-n按时间序列输入到列ADC单元22-1～22-n。
在第一次读取的重置成分ΔV包含作为偏差的在每个单位像素11中不同的固定图样的噪声。在第二次读取操作期间，除了重置成分ΔV外，还读取对应于每个单位像素11的入射光量的信号成分Vsig。接下来，对重置成分ΔV执行第一AD转换处理，对其中将信号成分Vsig添加到重置成分ΔV的信号进行第二AD转换处理。
<第一次读取操作>
对于第一次读取操作，计时控制单元19首先将向上/向下计数器223的计数值重置为初始值“0”，并设置向上/向下计数器223为向下计数模式。
在从任意像素行的单位像素11到列信号线122-1～122-n的第一次读取操作稳定后，计时控制单元19向参考信号发生单元15的积分器151提供用于产生参考信号RAMP的控制数据。
由于从计时控制单元19提供用于产生参考信号RAMP的控制数据，参考信号发生单元15输入总体上以斜坡状随时间变化的参考电压RAMP，作为提供给电压比较单元221的一个输入端的比较电压。电压比较单元221将斜坡波形的参考电压RAMP与像素阵列单元12的所选行的每个单位像素11所提供的模拟信号电压Vx进行比较。
此时，在将参考电压RAMP输入到电压比较单元221的同时(时刻t1)，为了使在每列中设置的向上/向下计数器223测量电压比较单元221的比较时间，同步于由参考信号发生单元15产生的参考电压RAMP的输入，将计数时钟CK0从延迟锁定环(DLL)201通过第一锁存器单元222输入到向上/向下计数器223的时钟端。
作为第一次计数操作，向上/向下计数器223从初始值“0”开始向下计数。即，向上/向下计数器223以负方向开始计数处理。
基于来自时钟转换单元18的高速时钟CLK，在延迟锁定环201处产生计数时钟CK0，因此，计数时钟的速度快于从外部输入的主时钟MCK的速度。另外，由于延迟锁定环201的影响，计数时钟CK0相对于其他时钟(CK1～CK3)维持恒定相位差。
电压比较单元221将来自参考信号发生单元15的斜坡状参考电压RAMP与从所选行的单位像素11通过列信号线122-1～122-n输入的信号电压Vx进行比较，并在这两个电压一致时，将比较输出Vco从高电平反转为低电平。
即，在第一次读取操作期间，电压比较单元221将对应于单位像素11的重置成分(基准成分)ΔV的信号电压与参考电压RAMP进行比较，在经过对应于重置成分ΔV的大小的时间后，输出有源低脉冲信号(比较输出Vco)，并将输出信号提供给第一锁存器单元222。
图6是示出比较输出Vco反转前和反转后的时序关系的放大示图。在与有源低比较输出Vco反转时大致相同的时刻，第一锁存器单元222锁存从延迟锁定环201提供的四相时钟CK0～CK3的逻辑状态(锁存0～锁存3)。锁存数据保持在第一锁存器单元222中直到锁存数据被列扫描电路16的列扫描读出。
一旦接收到第一锁存器单元222的锁存结果，向上/向下计数器223停止向下计数操作。更具体地，在第一锁存器单元222中，锁存0变为固定在逻辑“1”(高电平)的状态，并且由于停止了从第一锁存器单元222给向上/向下计数器223提供计数时钟CK0，所以向上/向下计数器223在与比较输出Vco反转时大致相同的时刻停止计数操作(时刻t2)。
换言之，在第一锁存器单元222接收到有源低比较输出Vco的反转后锁存四相时钟CK0～CK3的逻辑状态时的同一时刻，向上/向下反相器223停止计数操作。第一锁存器单元222获取比向上/向下计数器223的计数值的最低位更详细的时间信息作为锁存列信息。
在上述实例中，锁存0变为固定在逻辑“1”(高电平)的状态，并且停止了提供计数时钟CK0，但是在实际操作中，即使在锁存0变为固定在逻辑“0”(低)的状态时，也停止提供计数时钟CK0。即，不仅在锁存0为逻辑“1”时，而且还在锁存0为逻辑“0”时都停止提供计数时钟CK0。
在本实例中，通过第一锁存器单元222将作为计数时钟的时钟CK0提供给用于测量时间的向上/向下计数器223，并且在第一锁存器单元222锁存的时刻停止给向上/向下计数器223提供时钟CK0。但是，也可以采用这样的配置，其中例如，时钟CK0可直接由多相时钟发生单元20提供给向上/向下计数器223，并且在电压比较单元221的比较输出Vco反转的时刻停止给向上/向上计数器223提供时钟CK0。
在上述结构中，通过保持具有恒定相位差的四相时钟CK0～CK3的逻辑状态的第一锁存器单元222，将高速时钟CLK(在本实例中，时钟CK0)提供给向上/向下计数器223。根据上述操作显而易见的是，由于在第一锁存器单元222锁存四相时钟CK0～CK3的逻辑状态时自动停止提供时钟CK0，所以不需要提供用于停止向计数器223提供计数时钟的特定装置，这样的优点在于可以简化电路构造。
以这种方式，在参考信号发生单元15在时刻t1时产生斜坡波形的参考电压RAMP时的相同时刻，向上/向下计数器223开始向下计数。在时钟CK0执行计数，直到通过电压比较单元221的比较处理获得有源低脉冲信号(即，直到电压比较单元221的比较输出Vco反转)，并且在比较输出Vco反转的时刻锁存具有恒定相位差并且通过延迟锁定环201获得的四相时钟CK0～CK3的逻辑状态。因此可以获得具有对应于重置成分ΔV的大小的计数值的位列和比计数值的最低位更详细的时间信息。
在经过预定的向下计数时间段后(时刻t3)，计时控制单元19停止向参考信号发生单元15提供控制数据并且停止从多相时钟发生单元20向第一锁存器单元222提供四相时钟CK0～CK3。因此，参考信号发生单元15停止产生斜坡状的参考电压RAMP。
<第二次读取操作>
在接下来的第二次读取操作时，除了重置成分ΔV外，还读出对应于每个单位像素11的入射光量的信号成分Vsig，并执行类似于第一次读取操作的操作。即，首先计时控制单元19将向上/向下计数器223设置为向上计数模式。
在从任意像素行的单位像素11到列信号线122-1～122-n的第二次读取操作稳定后，计时控制单元19向参考信号发生单元15的积分器151提供用于产生参考信号RAMP的控制数据。
由于从计时控制单元19提供用于产生参考信号RAMP的控制数据，参考信号发生单元15输入总体上以斜坡状随时间变化的参考电压RAMP，作为提供给电压比较单元221的一个输入端的比较电压。电压比较单元221将斜坡波形的参考电压RAMP与像素阵列单元12的所选行的每个单位像素11所提供的模拟信号电压Vx进行比较。
在将参考电压RAMP输入到电压比较单元221时的相同时刻(时刻t4)，为了使在每列中设置的向上/向下计数器223测量在电压比较单元221的比较时间，同步于参考信号发生单元15产生的参考电压RAMP的输入，将计数时钟CK0从延迟锁定环201通过第一锁存器单元222输入到向上/向下计数器223的时钟端。
作为与第一次读取操作相反的第二次计数操作，向上/向下计数器223从对应于在第一次读取操作时获得的单位像素11的重置成分ΔV的计数值起开始向上计数。即，向上/向下计数器223以正方向开始计数处理。
电压比较单元221将从参考信号发生单元15提供的斜坡状参考电压RAMP与从所选行的单位像素11通过列信号线122-1～122-n输入的信号电压Vx进行比较，并在这两个电压一致时，将比较输出Vco从高电平反转为低电平。
即，将对应于信号成分Vsig的信号电压与参考电压RAMP进行比较，在经过对应于信号成分Vsig的大小的时间后，将有源低脉冲信号(比较输出Vco)输出并提供给第一锁存器单元222。
一旦接收到有源低比较输出Vco，第一锁存器单元222锁存(锁存0～锁存3)从延迟锁定环201提供的四相时钟CK0～CK3的逻辑状态。该锁存数据独立于第一次读取操作期间的锁存数据而保持在第一锁存单元222中，直到通过列扫描电路16的列扫描而读出。
一旦接收到第一锁存器单元222的锁存结果，向上/向下计数器223停止向上计数操作。更具体地，在第一锁存器单元222中，锁存0变为固定在逻辑“1”(高电平)的状态，并且停止从第一锁存器单元222给向上/向下计数器223提供计数时钟CK0。因此，向上/向下计数器223在与比较输出Vco反转时大致相同的时刻停止计数操作(时刻t5)。
换言之，一旦接收到有源低比较输出Vco的反转，第一锁存器单元222锁存四相时钟CK0～CK3的逻辑状态，并且在相同时刻，向上/向下计数器223停止计数操作。
与上述向下计数操作类似，在向上计数操作时，同样不仅在锁存0为逻辑“1”时停止提供计数时钟CK0，而且在锁存0为逻辑“0”时也停止提供计数时钟CK0。
如上所述，当在时刻t4在参考信号发生单元15产生斜坡波形的参考电压RAMP时的同时，向上/向下计数器223从对应于重置成分ΔV的计数值起开始向上计数。在时钟CK0执行计数，直到通过电压比较单元221的比较处理获得有源低脉冲信号(即，直到电压比较单元221的比较输出Vco反转)，并且在比较输出Vco反转的时刻锁存具有恒定相位差并且通过延迟锁定环201获得的四相时钟CK0～CK3的逻辑状态。因此能够获得具有对应于信号成分Vsig的大小的计数值的位列和比计数值的最低位更详细的时间信息。
在经过预定的向上计数时间段后(时刻t6)，由计时控制单元19停止向参考信号发生单元15提供控制数据并且停止从多相时钟发生单元20向第一锁存器单元222提供四相时钟CK0～CK3。因此，参考信号发生单元15停止产生斜坡状的参考电压RAMP。
如上所述，在CMOS图像传感器10中，将重置成分ΔV和信号成分Vsig从像素阵列单元12的所选行的每个单位像素11通过列信号线122-1～122-n按时间序列输入到列ADC单元22-1～22-n。在CMOS图像传感器10中，向上/向下计数器223执行作为第一次计数操作的向下计数操作以及作为第二次计数操作的向上计数操作，由此在向上/向下计数器223中自动执行(第二次的比较时间)-(第一次的比较时间)的减法处理，并且在向上/向下计数器223中保持对应于减法运算结果的计数值。
(第二次的比较时间)-(第一次的比较时间)＝(信号成分Vsig+重置成分ΔV+列ADC单元22的偏移成分)-(重置成分ΔV+列ADC单元22的偏移成分)＝信号成分Vsig。因此，两次读取操作和在向上/向下计数器223的减法处理去不仅消除了包含每个单位像素11的变化的重置成分ΔV，而且消除了各个列ADC单元22(22-1～22-n)的偏差成分。因此，可以只提取对应于每个单位像素11的入射光量的信号成分Vsig。
消除包含每个单位像素11的变化的重置成分ΔV的处理是所谓的相关双采样(CDS)处理。尽管在本实施例中在列ADC单元22(22-1～22-n)处执行该CDS处理，但是也可以配置为在随后阶段的信号处理单元21处执行CDS处理。在这种情况下，由于不需要列ADC单元22(22-1～22-n)执行减法处理，所以可使用普通的计数器来取代向上/向下计数器223。
在计时控制单元19的控制下，通过第二锁存器单元224锁存作为根据第二次读取操作的减法运算结果保持在向上/向上计数器223中的计数值。将通过第二锁存器单元224锁存的一行的计数值通过列扫描电路16的列扫描依次读取到水平输出线17，并将其作为对应于信号成分Vsig的大小的位列的像素数据提供给信号处理单元21。
在对应于信号成分Vsig的大小的像素数据的读取操作期间，将在第一次读取操作(向下)期间和在第二次读取操作(向上)期间通过列扫描电路16的列扫描锁存在第一锁存器单元222中的锁存数据依次地读取到水平输出线17，并将其提供给信号处理单元21。
由信号处理单元21中的解码器211和212对具有比在第一锁存器单元222处获得的计数值的最低位更详细的时间信息的位列(即，第一次和第二次各自的锁存数据)进行解码，并在差分电路213获得这两个数据之间的差分。
[本实施例的操作效果]
如上所述，通过产生具有恒定相位差的多相时钟并且通过在模拟像素信号的信号电压Vx和斜坡波形的参考电压RAMP之间的比较输出Vco反转时锁存多相时钟的逻辑状态，可以通过高速时钟CLK获得具有比向上/向下计数器223的计数值的最低位更详细的时间信息的位列。
在本实例中，例如，四相时钟CK0～CK3被用作多相时钟，并且高速时钟CLK(在本实例中，时钟CK0)的一个时钟的持续时间可被划分为四个时期。因此可以获得具有详细时间信息的位列，该时间信息为高速时钟CLK的一个时钟周期的四分之一单位。通过增加多相时钟的相位数，可以获得具有更详细时间信息的位列。
通过在随后阶段的信号处理单元21对具有比向上/向下计数器223的计数值的最低位更详细的时间信息的位列进行解码，可将解码数据通过高速时钟CLK作为较低位输出值加入到向上/向下计数器223的计数值。因此，当对相同位宽执行AD转换时，可以减小向上/向下计数器223的位宽。
因此，比减小向上/向下计数器223的位宽的相应AD转换更快的AD转换成为可能，而不受向上/向下计数器223的操作速度的限制。如果在相同AD转换时间内执行AD转换，则可以增宽AD转换的位宽。
[修改例]
在上述实施例中，通过引用将本发明应用于CMOS图像传感器的实例进行描述，该CMOS图像传感器具有以矩阵状排列的单位像素并将对应于可见光量的电荷量的信号电荷作为物理量进行检测。但是，本发明不限于应用于CMOS图像传感器，还可应用于具有ADC单元(对应于像素阵列单元的像素列设置)的列(列并行)AD转换方式的普通固态图像拍摄装置。
此外，本发明的应用不限于用于通过检测可见光入射量的分布拍摄图像的固态图像拍摄装置，还可应用于用于拍摄红外线、X-射线、粒子等的入射量的分布作为图像的固态图像拍摄装置，而且广义上讲，可应用于诸如指纹检测传感器的普通固态图像拍摄装置(物理量分布检测装置)，所述装置用于检测并拍摄诸如压力和静电容量的其他物理量的分布作为图像。
另外，本发明的应用不限于用于通过基于行单位依次扫描像素阵列单元的每个单位像素而从每个单位像素中读取像素信号的固态图像拍摄装置，还可应用于X-Y地址型固态图像拍摄装置，该装置用于基于像素单位选择任意像素并基于像素单位从所选择的像素中读取信号。
固态图像拍摄装置可以是一块芯片的形式，或是具有图像拍摄功能并且将成像单元与信号处理单元或光学系统整体组装在一起的模块的形式。
另外，本发明不限于应用于固态图像拍摄装置，还可应用于图像拍摄设备。这里描述的图像拍摄设备是指诸如数字静态相机和视频摄像机的摄像系统，以及诸如手机的具有成像功能的电子设备。安装在电子设备上的模块(即，摄像模块)的形式可用作图像拍摄设备。
[图像拍摄设备]
图7是示出根据本发明的图像拍摄设备的结构实例的框图。如图7所示，根据本发明的图像拍摄设备50包括：具有透镜组51的光学系统、固态图像拍摄装置52、作为摄像信号处理电路的DSP电路53、帧存储器54、显示装置55、记录装置56、操作系统57、电源系统58等，并配置为通过总线59使DSP电路53、帧存储器54、显示装置55、记录装置56、操作系统57和电源系统58相互连接。
透镜组51接收来自对象的入射光(图像光)并在固态图像拍摄装置52的成像平面上形成图像。固态图像拍摄装置52将通过透镜组51在成像平面上形成图像的入射光的光量转换为基于像素单位的电信号，并将该电信号作为像素信号输出。使用上述实施例的列AD转换方式的CMOS图像传感器10作为固态图像拍摄装置52。
显示装置55由诸如液晶显示单元和有机电致发光(EL)显示单元的平板型显示单元构成，并显示由固态图像拍摄装置52拍摄的运动图像或静态图像。记录装置56将固态图像拍摄装置52拍摄的运动图像或静态图像记录到诸如录像磁带和数字多功能光盘(DVD)的记录介质。
操作系统57基于用户的操作发出用于图像拍摄设备的各种功能的操作指令。电源系统58提供用作包括DSP电路53、帧存储器54、显示装置55、记录装置56、和操作系统57的目标装置的操作电源的各种电源。
如上所述，根据上述实施例的列AD转换方式的CMOS图像传感器10在诸如视频摄像机、数字静态相机、用于诸如手机的移动设备的摄像模块的图像拍摄设备中用作固态图像拍摄装置52。因此，由于通过CMOS图像传感器10可以实现更快速的AD转换处理，所以可以使图像拍摄设备的处理速度更快。
本领域技术人员应当理解的是，根据设计要求和其他因素，可以在所附权利要求的范围内或其等同范围内进行各种修改、组合、子组合以及变化。

Claims (7)

1.一种固态图像拍摄装置，包括：
像素阵列单元，具有以矩阵状排列的包括光电转换元件的单位像素；
模拟/数字转换装置，用于将从所述像素阵列单元的所述单位像素读取的模拟像素信号转换为数字数据，其中，
所述模拟/数字转换装置包括：
比较器单元，用于通过将用于转换为所述数字数据的参考信号与所述模拟像素信号进行比较，来将所述像素信号的大小转换为在时间轴方向上的信息；
计数器单元，用于在从所述比较器单元中的比较处理的起始时刻到所述比较处理的结束时刻的时间段内，基于预定时钟执行计数处理；
多相时钟发生单元，用于基于所述预定时钟产生具有恒定相位差的多相时钟；
锁存器单元，用于当完成所述比较器单元中的所述比较处理时，锁存所述多相时钟的逻辑状态；以及
解码单元，用于对所述锁存器单元的锁存数据进行解码，以获得低于所述计数处理的计数值的值。
2.根据权利要求1所述的固态图像拍摄装置，其中，
所述像素信号包括基准成分和信号成分；
所述比较器单元执行将对应于所述基准成分的信号与所述参考信号进行比较的第一比较处理以及将对应于所述信号成分的信号与所述参考信号比较的第二比较处理；以及
所述计数器单元在从所述第一比较处理的起始时刻至结束时刻的时间段内执行向下计数处理或向上计数处理，并且在从所述第二比较处理的起始时刻至结束时刻的时间段内执行向上计数处理或向下计数处理。
3.根据权利要求2所述的固态图像拍摄装置，其中，
所述锁存器单元当在所述比较器单元中完成所述第一比较处理时保持所述多相时钟的第一逻辑状态，并且当在所述比较器单元中完成所述第二比较处理时保持所述多相时钟的第二逻辑状态。
4.根据权利要求3所述的固态图像拍摄装置，还包括：
计算单元，用于计算所述锁存器单元的所述第一逻辑状态的锁存数据和所述锁存器单元的所述第二逻辑状态的锁存数据之间的差分。
5.根据权利要求1所述的固态图像拍摄装置，其中，
所述锁存器单元将由所述多相时钟发生单元提供的所述多相时钟中的一个提供给所述计数器单元作为计数时钟。
6.一种用于固态图像拍摄装置的模拟/数字转换方法，其中，
像素阵列单元具有以矩阵状排列的单位像素，并且每个单位像素均包括光电转换元件，在将从所述像素阵列单元的所述单位像素读取的模拟像素信号转换为数字数据的过程中，所述模拟/数字转换方法包括以下步骤：
通过将用于转换为所述数字数据的参考信号与所述模拟像素信号进行比较，将所述像素信号的大小转换为在时间轴方向上的信息；
在从所述比较处理的起始时刻至结束时刻的时间段内根据预定时钟执行计数处理；以及
在所述比较处理完成时锁存根据所述预定时钟产生的具有恒定相位差的多相时钟的逻辑状态，并对锁存数据进行解码以获得低于所述计数处理的计数值的值。
7.一种图像拍摄装置，包括：
固态图像拍摄装置，包括：像素阵列单元，具有以矩阵状排列的均包括光电转换元件的单位像素；和模拟/数字转换装置，用于将从所述像素阵列单元的所述单位像素读取的模拟像素信号转换为数字数据；以及
光学系统，用于将入射光在所述固态图像拍摄装置的成像平面上形成图像，其中，
所述模拟/数字转换装置包括：
比较器单元，用于通过将用于转换为所述数字数据的参考信号与所述模拟像素信号进行比较，来将所述像素信号的大小转换为时间轴方向上的信息；
计数器单元，用于在从所述比较器单元中的比较处理的起始时刻到所述比较处理的结束时刻的时间段内，基于预定时钟执行计数处理；
多相时钟发生单元，用于基于所述预定时钟产生具有恒定相位差的多相时钟；
锁存器单元，用于当完成所述比较器单元中的所述比较处理时，锁存所述多相时钟的逻辑状态；和
解码单元，用于对所述锁存器单元的锁存数据进行解码，以获得低于所述计数处理的计数值的值。
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