CN102771114B - 固体摄像装置以及摄像装置 - Google Patents

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Abstract

提供一种提高给列电路的时钟波形的精确度，并实现AD转换的高速化和高精确度化的固体摄像装置。具有：列比较电路，对像素信号与斜波进行比较，检测像素信号与斜波一致的定时；计数器电路(10)，被设置在每个像素列，通过被提供来的时钟信号，来计测在列比较电路的定时；以及M个第一反相器，等间隔地串联连接；计数器电路(10)属于M个组中的某一个，该M个组与被配置在上位时钟级的M个第一反相器的每一个相对应，第奇数个组具有第二反相器，该第二反相器被配置在与该组对应的第一反相器的输出端子与该组的计数器电路(10)之间，第偶数个的组具有缓冲器，该缓冲器被配置在与该组对应的第一反相器的输出端子与该组的计数器电路(10)之间。

Description

固体摄像装置以及摄像装置
技术领域
本发明涉及固体摄像装置以及摄像装置，尤其涉及具有模数(AD)转换功能的固体摄像装置以及摄像装置。
背景技术
在MOS传感器中有模拟信号输出方式和数字信号输出方式，所述模拟信号输出方式是指将从像素读出的信号作为模拟信号来输出，所述数字信号输出方式是指将从像素读出的信号在传感器内从模拟信号转换为数字信号后，作为数字信号来输出。
在该数字信号输出方式的列并行AD转换方式中有被称为斜坡式(Ramp Type)AD转换装置的，搭载于MOS传感器被广泛地使用(例如，专利文献1)。在专利文献1中，斜坡式AD转换装置对用于AD转换的参考信号与包含有基准成分和信号成分来表示的处理对象信号进行比较，并行进行该比较处理，以减法计数模式以及加法计数模式的任一方的模式来进行计数处理，并保持比较处理结束时的计数值。此时，按照是针对基准成分和信号成分的哪一个进行的比较处理，来切换计数处理的模式。
在上述的数字信号输出方式中，若使像素的读出高速化，则需要提高该AD转换装置的时钟频率。随着工作频率的增高，发生的噪声也会增大，作为抑制该噪声的一个方法例如专利文献2所公开的技术。根据专利文献2所公开的缓冲技术，缓冲器的阶段数量以及缓冲器的分支点数量，是根据能够允许的缓冲器的阶段数量的最大数等适用领域的设计规定而算出的。
(现有技术文献)
(专利文献)
专利文献1日本特开2005-323331号公报
专利文献2日本特开2007-60036号公报
发明概要
发明要解决的问题
然而，在专利文献2所公开的“缓冲技术”中，利用多个缓冲器使从始点到终点(包括从始点开始分支的多个终点)的信号(包括时钟)延迟，例如在由像素的总列数为4000列构成的1200万像素级别的MOS传感器中，所需要的缓冲器级数非常多。并且，由于时钟的总布线为16mm(4000列×4μm(每个单位像素的大小为4μm的情况))的长距离，因此布线负荷会增大。若缓冲器级数为多级、且布线负荷增大，在处理过程不均一的情况下，时钟的”H”宽度(脉冲)或”L”宽度(脉冲)中的一方变窄，尤其是在最远端(缓冲器串联连接的最远的位置)，波形(脉冲)被破坏，结果是最远端的电路不能正常工作。
以后若使处理过程更细微化，则晶体管的PMOS和NMOS的P/N平衡容易失调，更明显地会出现波形(脉冲)消失。并且，每当像素的纵列数增加之时缓冲器数量就会增加，这样，布局面积(纵方向)也会增加。
图7是专利文献2所公开的采用了“缓冲技术”的列AD转换装置的构成图的一个例子。在该图中示出了专利文献2所公开的基于“缓冲技术”的时钟树结构的一个例子。
在图7所记载的构成中，列AD转换装置内的计数器电路855从左向右排列为16列，计数时钟输入端子800向缓冲器801提供计数时钟，缓冲器801将其输出信号提供(分支)给缓冲器802和缓冲器803。并且，缓冲器803将其输出信号供给(分支)给缓冲器804和缓冲器807。并且，以从缓冲器807向缓冲器809，并且，从缓冲器809向缓冲器810、811、812来提供依次延迟了计数时钟的信号的方式而相连接。缓冲器801以及802被配置在第一阶段850，缓冲器803～806被配置在第二阶段851，缓冲器807以及808被配置在第三阶段852，缓冲器809～824被配置在第四阶段853。缓冲器813～816、缓冲器817～820、缓冲器821～824分别与缓冲器809～812同样，是串联连接的。
缓冲器802具有尽量不使计数器电路855的第1列～第8列的工作与计数器电路855的第9列～第16列的工作同时进行的作用。从计数时钟输入端子800到缓冲器824的输出为止使用的缓冲器的级数为8级(在反相器换算中为16级)，阶段数为4。并且，各缓冲器如缓冲器802那样，反相器825与反相器826串联连接。
图8A是专利文献2所公开的采用了“缓冲技术”的列AD转换装置的构成图的一个例子。在图8A中，图7记载的列AD转换装置内的计数器电路为从16列到32列。
在图8A的构成中，列AD转换装置内的计数器电路955从左向右排列为32列，计数时钟输入端子900将计数时钟提供给缓冲器901，缓冲器901将其输出信号提供(分支)给缓冲器902以及903。并且，在缓冲器903的输出以后的构成与图7记载的缓冲器801的输出以后的构成同样。缓冲器902的下一级以后也是同样。
这些时钟树结构按照专利文献2所记载的以下的式1以及式2，与图7所记载的构成同样，采用了尽量使计数器电路的峰值功率分散的构成，将延迟用的缓冲器在各个终点设置为多级。
平均分支数=10^((logN)/S)   (式1)
所需阶段数=ceil(logx(N))   (式2)
在此，N表示汇点(sink point)数、S表示最大可能阶段数。并且，x表示在式1被计算出的平均分支数，ceil表示将得到的结果向上舍入。
在图8A所记载的构成中，在列数增加了2倍的情况下，根据图7记载的构成，从计数时钟输入端子900到缓冲器904所使用的缓冲器数为10级(在反相器换算中为20级)，增加了2级(在反相器换算中为增加了4级)，并且，阶段数也由第一阶段910、第二阶段911、第三阶段912、第四阶段913、以及第五阶段914这5个阶段构成，即增加一个阶段。
关于在从图8A的缓冲器901的输入到缓冲器904的输出的10级的缓冲器(在反相器换算为20级)的波形变化，将在以下说明。考虑PMOS晶体管和NMOS晶体管的处理过程的不均一性，缓冲器大小是被(反相器20级的P/N平衡)调整后的。
然而，计数时钟的“H”宽度和“L”宽度的平衡(占空比)在每通过缓冲器的1级时就会逐渐失调。例如，缓冲器的每1级的“H”宽度会变窄30ps。在这种情况下，在缓冲器为10级的情况下30ps×10级=300ps(=0.3ns)“H”宽度变窄。
图8B是构成时钟树的缓冲器的输入输出波形的比较图。缓冲器901的输入计数时钟频率为243MHz的情况下，计数时钟的一个周期为4.12ns。并且，若将占空比设为50％，计数时钟的“H”宽度(脉冲)为2.06ns。该计数时钟在通过缓冲器的10级时缓冲器901の输入计数时钟的”H”宽度为2.06ns，对此，减去通过缓冲器10级的“H”而变窄了0.3ns之后的值1.76ns，成为缓冲器904的输出计数时钟的“H”宽度，如图8B记载的波形图所示，两者的波形图产生差异。缓冲器904的输出计数时钟的占空比减少为1.76÷4.12=42.7％。
图8A所记载的构成为，由于列AD转换装置内的计数器电路的列数为32，因此上述的差异也就停留在这个程度上，例如，在1200万像素等级的传感器，列数为4000列，在这种情况下，若通过式1来算出所需要的最少的缓冲器级数，则成为23级(在反相器为46级)。这种情况下的”H”变窄为0.69ns，最终缓冲器的时钟占空比为1.37÷4.12=33.3％。在此，由于优先了缓冲器级数的最少化，因此，缓冲器的阶段数从5级增加到8级，因此出现布局面积增加的新问题。
图8C是构成将计数时钟的频率设为2倍的情况下的时钟树的缓冲器的输入输出波形的比较图。即，图8C所示的波形成为，输入到缓冲器901的计数时钟输入端子900的频率是图8B所示的波形的2倍。例如，在将计数时钟输入端子900的频率设为486MHz的情况下，计数时钟的1周期为2.06ns。并且，若将占空比设为50％，则计数时钟的“H”宽度成为1.03ns。在该计数时钟通过缓冲器10级时，从输入计数时钟“H”的宽度1.03ns，减去通过缓冲器10级而“H”变窄的0.3ns之后的值0.73ns，成为缓冲器904的输出计数时钟的“H”宽度(脉冲)(图8C)。缓冲器904的输出计数时钟的占空比进一步减少为0.73÷2.06=35.4％。图8B所示的波形的占空比为42.7％，图8C所示的波形的占空比为35.4％，在频率增高时，可知占空比极端地变差。即，在以往例子的时钟树结构中存在的问题是，不适于列AD转换装置的列数增加，并且，不适于计数时钟的频率提高(＝AD转换装置的高速化)。
并且，在AD转换装置内的计数器电路中有SDR(Single Data Rate：单倍数据率)方式的计数器电路、以及DDR(Double Data Rate：双倍数据率)方式的计数器电路。
SDR方式的计数器电路为，将从最低位到最高位的比特作为波纹计数器，仅在计数时钟的1周期的上升沿与下降沿的某一方进行计数(即，进行在计数时钟的1周期+1或-1的计数)。在该方式中，即使在时钟占空比产生偏差，只要脉冲不被完全破坏就不成问题。
然而，在DDR方式的情况下，时钟占空比的偏差会直接导致性能的劣化。以下，对该理由进行说明。
在DDR方式的计数器电路，将使计数时钟作为数据来输入的闭锁电路设为最低位比特，将从第二比特到最高位设为与SDR方式同样的波纹计数器，对计数时钟的1周期上升沿和下降沿双方进行计数(即，在计数时钟的半周期进行+1或-1的计数。由于对于SDR方式的计数器电路，计数频率成为2倍，因此在AD转换的高速化以及比特精确度提高上有效)。但是，在这种情况下需要将计数时钟的占空比设为50％。因此在计数时钟的“H”宽度与“L”宽度的平衡(占空比)失调时，出现AD转换的微分线性变差，AD转换精确度降低的问题。
发明内容
为了解决上述的问题，本发明的目的在于提供一种方法，在搭载有列AD转换装置、其中尤其是斜坡式AD转换装置的MOS型的固体摄像装置中，提高给各列电路的时钟波形的精确度，在AD转换的高速化和高精确度化、以及他们所影响到的动态图像和静止图像双方的画质均得以提高。
用于解决问题的手段
为了解决上述的课题，本发明的一个实施方式所涉及的固体摄像装置包括：N个列的像素阵列，在该N个列的像素阵列中，包括光电转换元件的单位像素配置成二维矩阵状，N为自然数；读出信号线，被设置在每个像素列，用于读出来自所述单位像素的像素信号；以及斜坡式列模数转换装置，与所述像素阵列相邻设置，通过斜波对经由读出信号线而被输出的所述像素信号进行模数转换；所述斜坡式列模数转换装置具备：数模转换电路，生成所述斜波；列比较电路，被设置在每个像素列，对所述像素信号与所述斜波进行比较，检测所述像素信号的电压与所述斜波的电压一致的定时；列计数器电路，被设置在每个像素列，通过提供来的时钟信号，来计测从在所述列比较电路开始进行比较到所述定时为止的时间；以及M个第一反相器，沿着所有的所述列计数器电路排列成一维状的方向，以实质上相等的间隔串联连接，且所述M个第一反相器构成上位时钟级，M<N；所述列计数器电路，属于M个列计数器电路组中的某一个，该M个列计数器电路组与所述M个第一反相器的每一个相对应；第奇数个所述列计数器电路组，按每个列计数器电路具有被配置在下位时钟级的第二反相器，所述第二反相器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；第偶数个所述列计数器电路组，按每个列计数器电路具有被配置在所述下位时钟级的缓冲器，所述缓冲器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；所述时钟信号以从所述上位时钟级到所述下位时钟级的顺序来经由所述上位时钟级和所述下位时钟级，从而被分配到所述列计数器电路。
通过本实施方式，即使像素阵列具有较高的像素数，也能够在抑制了像素信号的AD转换中所使用的计数时钟的占空比的降低的状态下提供给各个列AD转换器，并且与静态图像的画质提高直接相关的AD转换比特宽度的扩大以及像素数的增加变得容易，并且，能够提高帧率，从而能够获得平滑的动态图像。
而且，时钟缓冲器的阶段数能够不受列AD转换器的列数的影响，而成为2级(第一阶段和第二阶段)。因此，能够抑制布局面积的增加。
并且，也可以是，固体摄像装置包括：N个列的像素阵列，在该N个列的像素阵列中，包括光电转换元件的单位像素配置成二维矩阵状，N为自然数；读出信号线，被设置在每个像素列，用于读出来自所述单位像素的像素信号；以及斜坡式列模数转换装置，与所述像素阵列相邻设置，通过斜波对经由读出信号线而被输出的所述像素信号进行模数转换；所述斜坡式列模数转换装置具备：数模转换电路，生成所述斜波；列比较电路，被设置在每个像素列，对所述像素信号与所述斜波进行比较，检测所述像素信号的电压与所述斜波的电压一致的定时；列计数器电路，被设置在每个像素列，通过提供来的时钟信号，来计测从所述列比较电路开始进行比较到所述定时为止的时间；以及M个第一反相器，沿着所有的所述列计数器电路排列成一维状的方向，以实质上相等的间隔串联连接，且所述M个第一反相器构成上位时钟级，M<N；所述列计数器电路，属于M个列计数器电路组中的某一个，该M个列计数器电路组与所述M个第一反相器的每一个相对应；第奇数个所述列计数器电路组，按每个列计数器电路具有被配置在下位时钟级的缓冲器，所述缓冲器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；第偶数个所述列计数器电路组，按每个列计数器电路具有被配置在所述下位时钟级的第二反相器，所述第二反相器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；所述时钟信号以从所述上位时钟级到所述下位时钟级的顺序来经由所述上位时钟级和所述下位时钟级，从而被分配到所述列计数器电路。
通过本实施方式，在第奇数个列计数器电路组的下位时钟级，缓冲器按每个列计数器电路而被配置，在第偶数个列计数器电路组的下位时钟级第二反相器按每个列计数器电路而被配置。在这种情况下，能够对应输入了逆位相的时钟信号的情况，并且能够在抑制了像素信号的AD转换使所使用的计数时钟的占空比的降低的状态下，提供给对应的各个列的AD转换器。因此，与静态图像的画质提高直接相关的AD转换比特宽度的扩大以及像素数的增加变得容易，并且，能够提高帧率，从而能够获得平滑的动态图像。
而且，时钟缓冲器的阶段数能够不受列AD转换器的列数的影响，而成为2级(第一阶段和第二阶段)。因此，能够抑制布局面积的增加。
并且，所述时钟信号从上位时钟级中的与第一个列计数器电路组相对应的第一反相器的输入端子输入，并经由至与一个列计数器电路所属的列计数器电路组相对应的第一反相器，并且经由该第一反相器的输出端子、以及被连接于该输出端子与所述一个列计数器电路之间的一个所述第二反相器或缓冲器，从而被分配到所述一个列计数器电路。
根据本实施方式，时钟信号被提供到列计数器电路，最长也是经由上位时钟级的反相器的M级和下位时钟级的缓冲器的1级。在将反相器作为构成时钟树的转发器来活用的情况下，由于能够使作为反相器的构成要素的第一级反相器的输出和第二级反相器的输出的负荷相同，因此能够吸收在第一级反相器发生的不均一。据此，在转发器由反相器来构成的本实施方式中，波形的不均一得到抑制，该波形的HIGH级别的宽度的减少程度变小。因此，能够在抑制了在像素信号的AD转换中所使用的计数时钟的占空比的降低的状态下，提供给各个列AD转换器。
并且，最好是，所述列计数器电路利用被分配的所述时钟信号的波形的上升沿以及下降沿这双方，来计测从所述列比较电路开始进行比较到所述定时为止的时间。
SDR方式的计数器电路是，将从最低位到最高位比特为止作为波纹计数器，并仅在计数时钟的1周期的上升沿和下降沿的某一方执行计数的电路。在这种方式中即使在时钟占空比发生偏差，只要不完全破坏脉冲就不会发生问题。
另外，在DDR方式的计数器电路中，将以计数时钟作为数据来输入的闭锁电路设为最低位比特，从第2比特到最高位为止，为与SDR方式相同的波纹计数器，在计数时钟的1周期的上升沿和下降沿这双方进行计数。DDR方式的计数器电路与SDR方式的计数器电路相比较，由于计数频率成为2倍，因此对AD转换的高速化以及比特精确度的提高有效。但是，由于DDR方式是通过上升沿和下降沿双方的计数方式，因此在时钟占空比发生偏差时，检测比特精确度也会下降。
通过本实施方式，由于能够抑制计数时钟的占空比的降低，因此积极地采用DDR方式。
并且，最好是，所述上位时钟级具有，用于向所述M个第一反相器提供电压或电流的第一电源线以及第一接地线；在所述第一电源线和所述第一接地线之间具有去耦电容器。
通过本实施方式，能够将在电源线以及接地线内电荷移动的距离尽可能地缩短，从而能够使电源电流所流过的布线的循环面积变窄。据此，反相器以及缓冲器不会受到因其他的反相器以及缓冲器的工作造成的电压变动的影响。因此，能够抑制在上位时钟级以及列计数器电路发生的峰值噪声(电源和GND的晃动)。这样，能够抑制时钟信号的HIGH级别以及LOW级别的宽度的减少程度。
并且，最好是，所述下位时钟级具有，用于向所有的所述第二反相器以及所有的所述缓冲器提供电压或电流的第二电源线以及第二接地线；在所述第二电源线和所述第二接地线之间具有去耦电容器。
通过本实施方式，能够抑制在下位时钟级以及列计数器电路发生的峰值噪声(电源和GND的晃动)。这样，能够抑制时钟信号的HIGH级别以及LOW级别的宽度的减少程度。
并且，最好是，所述去耦电容器被配置成与所述M个第一反相器的每一个相对应。
而且，最好是所述去耦电容器按像素列被配置。
最好是通过去耦电容器，将在电源线以及接地线内的电荷移动的距离尽可能地缩短。这样，通过以更窄的间隔来配置去耦电容器，从而能够更有效地抑制时钟信号的HIGH级别以及LOW级别的宽度的减少程度。
并且，本发明不仅可以作为具有上述这样的特征的固体摄像装置来实现，而且可以作为具有这种固体摄像装置的摄像装置来实现，在这种情况下也能够达成与上述同样的效果。
发明效果
根据本发明的固体摄像装置以及摄像装置，在搭载了斜坡式AD转换装置的MOS型的固体摄像装置中，在保持用于计数器的时钟信号(计数时钟)的波形为高精确度(抑制时钟的占空比的降低)的状态下，能够提供给各列AD转换装置。因此，直接与静态图像的画质提高相关的AD转换比特宽度的拡大以及像素数的增加变得容易，并且，能够提高帧率，从而能够获得流畅的运动图像。
而且，能够不受列AD转换器的列数的影响，而将时钟缓冲器的阶段数设为2级(仅有第一阶段和第二阶段)，因此能够以及布局面积的增加，在时钟缓冲器各个阶段分别设置专用的电源以及GND布线，通过追加去耦容量，从而能够抑制因峰值电流以及该峰值电流引起的噪声的增加。
附图说明
图1是本发明的实施例1所涉及的MOS型的固体摄像装置的功能方框图。
图2是本发明的实施例1所涉及的固体摄像装置所具有的列AD电路的工作时序图。
图3(a)以及图3(b)分别示出了本发明的实施例1所涉及的列AD电路中内藏的计数器电路的SDR方式以及DDR方式的工作波形的一个例子。
图4A是在本发明的实施例1所涉及的MOS型的固体摄像装置使用的计数时钟的时钟树的结构图。
图4B是本发明的实施例1所涉及的MOS型的固体摄像装置所具有的时钟树结构的输入输出波形的比较图。
图4C是在本发明的实施例1所涉及的MOS型的固体摄像装置所使用的计数时钟频率成为2倍的情况下的时钟树构成的输入输出波形的比较图。
图5是在本发明的实施例2所涉及的MOS型的固体摄像装置所使用的计数时钟的时钟树的结构图。
图6是本发明实施例3所涉及的摄像装置(摄像机)的功能方框图。
图7是专利文献2所公开的采用了”缓冲技术”的列AD转换装置的结构图的一个例子。
图8A是专利文献2所公开的采用了”缓冲技术”的列AD转换装置的结构图的一个例子。
图8B是构成时钟树的缓冲器的输入输出波形的比较图。
图8C是构成计数时钟的频率成为2倍的情况下的时钟树的缓冲器的输入输出波形的比较图。
具体实施方式
(实施例1)
本实施例所涉及的固体摄像装置具有列处理部，该列处理部包括：DA转换电路，生成斜波；比较器，对像素信号与斜波信号进行比较；计数器电路，计测直到像素信号与斜波信号成为一致为止的时间，并将其结果作为计数值来保持。上述列处理部作为使上述计数器电路工作的缓冲单元逐一连接，并具有第一阶段和第二阶段，在所述第一阶段具有直到列的最远端被等间隔配置的第一反相器，在所述第二阶段，m列的第二反相器并联连接于第一阶段的奇数上的第一反相器的输出端子，m列的缓冲器并联连接于偶数上的第一反相器的输出端子。并且，第二阶段的第二反相器和缓冲器被连接于各个列的计数器电路。据此，能够抑制计数时钟的占空比的降低，并且能够将计数信号提供给计数器电路。
以下参照附图对本发明的MOS固体摄像装置的实施例进行说明。
图1是本发明的实施例1所涉及的MOS型的固体摄像装置的功能方框图。并且，这样的MOS型的固体摄像装置是本发明所涉及的电子设备的一个例子。
固体摄像装置1具有由多个单位像素4a排列为二维矩阵状的像素阵列4，所述多个单位像素4a的每一个包含输出与入射光量相应的电信号的光电转换元件，在固体摄像装置1中，对来自各个像素的信号输出同时进行并行处理的CDS(Correlated Double Sampling：相关双采样)处理功能部以及模拟数字转换部(ADC；Analog Digital Converter：模拟数字转换)等以列并列的方式被设置。上述的CDS处理功能部以及上述的数字转换部例如被包含在列处理部21中。
在此，“CDS处理功能部以及ADC部以列并列的方式被设置”是指，对于作为所有列的读出信号线的垂直信号线6实质上并列地设置了多个CDS处理功能部以及数字转换部。在俯视装置之时，多个的各个功能部被配置的方式可以是，两者均被配置在相对于像素阵列4的列方向上的一端的远端侧(被配置在图的下侧的输出侧)，或者分别配置在相对于像素阵列4的列方向上的一端的远端侧(被配置在图的下侧的输出侧)和相反一侧的另一端的远端侧(图的上侧)。在后者的情况下，也可以是进行行方向的读出扫描(水平扫描)的水平扫描部也被分别配置在各个远端侧，能够分别独立地工作。
例如，作为CDS处理功能部和ADC部以列并行的方式被设置的典型例子，在被设置在摄像部的输出侧的被称为列区域的部分，按每个像素列来设置CDS处理功能部以及ADC部。并且，也可以采用针对相邻的多个(例如两个)垂直信号线6分配一个CDS处理功能部或ADC部的方式，也可以针对一个垂直信号线6分配多个CDS处理功能部或ADC部。
时钟发生器15内藏于倍频电路，该倍频电路生成比被输入的时钟频率更高速的时钟频率的脉冲。该时钟发生器15从通信定时控制部2接受时钟CK0，据此生成2倍以上的高频时钟。
像素阵列4由单位像素4a被配置为二维矩阵状的阵列而被构成，所述单位像素4a包括光电二极管等光电转换元件。作为该单位像素4a的一个例子，针对光电转换元件具有：作为电荷读出部(传输栅极部/读出栅极部)的一个例子的读出选择用晶体管、作为复位栅极部的一个例子的复位晶体管、垂直选择用晶体管、作为用于检测浮动扩散的电位变化的检测元件的一个例子的源极跟随构成的放大用晶体管。上述构成可以是作为MOS传感器的通用的4个晶体管的构成，也可以是从这4个晶体管的构成中省略垂直选择用晶体管后的3个晶体管的构成。
并且，在固体摄像装置1被设置有：水平扫描电路13、垂直扫描电路3、以及通信定时控制部2。水平扫描电路13具有，依次选择列处理部21的每一列并读出作为每一列的AD转换结果的计数值的功能。
单位像素4a经由用于行选择的行控制线20与垂直扫描电路3连接，并且，经由垂直信号线6与列处理部21中按每个列设置的列AD电路21a连接。在此，行控制线20表示从垂直扫描电路3进入到像素的所有布线。
水平扫描电路13或垂直扫描电路3的构成包括后述的解码器，响应由通信定时控制部2给予的控制信号CMD0，开始移动工作(扫描)。行控制线20中包含用于驱动单位像素4a的各种脉冲信号(例如，复位脉冲、传输脉冲、控制脉冲等)，这些信号由垂直扫描电路3驱动。
虽然没有图示，但通信定时控制部2具备以下的功能块，即：用于提供各个部的工作所需要的时钟或规定定时的脉冲信号的定时信号发生器TG(读出地址控制装置的一个例子)的功能块、以及通过端子1a接受主时钟MCLK，并且，通过端子1b接受用于命令工作模式等数据DATA，并且输出包含固体摄像装置1的信息的数据的通信接口的功能块。
例如，将水平地址信号输出给水平解码器13a，并且，将垂直地址信号输出给垂直解码器3a，水平解码器13a以及垂直解码器3a接受后选择对应的行或列。
此时，由于将单位像素4a配置为二维矩阵状，因此，以行单位(列并行)来访问由像素信号生成部生成的、通过垂直信号线6被输出到列方向的模拟的像素信号，进行(垂直)扫描读取。之后，在作为列的排列方向的行方向(图上的横方向)上进行访问，将像素信号(在该例子中为被数字化的像素数据)读出到输出侧，进行(水平)扫描读出，这样，能够实现像素信号或像素数据的读出的高速化。当然，并非受限于扫描，也可以通过直接对想要读出的单位像素4a进行地址指定，从而能够进行仅读出所需的单位像素4a的信息的随机访问读出。
并且，实施例1的通信定时控制部2将与通过端子1a而被输入的主时钟MCLK频率相同的时钟、将其划分后的时钟、或者经由上述的时钟发生器15而倍频后的时钟，提供到装置内的各个部，例如水平扫描电路13、垂直扫描电路3、列处理部21等。
垂直扫描电路3是，与在通信定时控制部2生成的时钟CKv同步地选择像素阵列4的行，并向该行提供所需的脉冲的电路。例如，具有垂直解码器3a和垂直驱动电路3b，所述垂直解码器3a规定垂直方向的读出行(选择像素阵列4的行)，所述垂直驱动电路3b将脉冲提供到由垂直解码器3a所规定的针对读出地址上(行方向)的单位像素4a的行控制线20，并进行驱动。另外，垂直解码器3a除了选择读出信号的行以外，还选择电子快门用的行等。
水平扫描电路13是与在通信定时控制部2生成的时钟CKh同步地按顺序选择列处理部21的列AD电路21a，并将其信号导入水平信号线(水平输出线)12的电路。水平扫描电路13例如具有水平驱动电路13b，按照规定水平方向的读出列(选择列处理部21内的各个列AD电路21a)的水平解码器13a、以及由水平解码器13a规定的读出地址，将列处理部21的各个信号导入水平信号线12(也可以作为水平扫描电路13内的读出地址规定单元来使用移位寄存器)。另外，水平信号线12例如配置与列AD电路21a所利用的比特数n(n为正整数)相对应的数量，例如15(＝n)比特的话，则与该比特数相对应地配置15条，并行地传输1列的比特，也可以配置60条，并行地传输4列的比特。
在具有这样的构成的固体摄像装置1中，从单位像素4a输出的像素信号通过每个列的垂直信号线6，被提供到列处理部21的列AD电路21a。
列处理部21的各个列AD电路21a接受1列的像素的信号并对该信号进行处理。例如，各个列AD电路21a具有利用时钟CKdac将模拟信号转换为15比特的数字数据的模数转换功能。
关于模数转换功能以后将详细说明，在将斜坡状的参考电压信号Ramp提供给电压比较器(以后称为比较器)的同时，开始时钟信号的计数，将通过垂直信号线6输入的模拟的像素信号与参考电压信号Ramp比较，直到得到用于通知在比较器的电位一致的脉冲信号为止通过计数来进行AD转换。
在列AD电路21a被数字化的像素数据由来自水平扫描电路13的水平选择信号驱动，通过图中未示出的水平选择开关被传送到水平信号线12，并且被输入到输出缓冲器14。另外，15比特只是一个例子，也可以是不足15比特(例如10比特)或超过15比特的比特数(例如16比特)等其他的比特数。
根据这样的构成，从包括光电转换元件的单位像素4a被配置成矩阵状的像素阵列4，按每行针对各个列依次输出像素信号。并且，与光电转换元件被配置为矩阵状的像素阵列4相对应的一张图像即帧图像，由像素阵列4所有的像素信号的集合示出。
并且，参考信号生成部7的构成为具有DA转换电路(DAC；DigitalAnalog Converter：数字模拟转换)7a，从来自通信定时控制部2的控制数据CMD1所示的初始值中，与计数时钟CKdac同步，生成以阶梯状或锯齿状来表现的斜波的信号Ramp，将生成的斜波作为AD转换用的参考电压(ADC基准信号)来提供到列处理部21的各个列AD电路21a。
另外，该斜波通过根据来自时钟发生器15的高速时钟，例如在倍频电路生成的倍频时钟来生成，从而比根据通过端子1a而输入的主时钟MCLK来生成的情况能够变化为高速。
从通信定时控制部2向参考信号生成部7的DA转换电路7a提供的控制数据CMD1也包含与相对于时间的数字数据的变化率有关的信息，这样，以使每个比较处理的斜坡电压成为相同的倾斜(变化率)。具体而言，在单位时间中使计数值增加一个的线性变化虽然是一般的，不过也可以是非线性变化。
列AD电路21a通过具备比较器8和计数器电路10从而具有n比特模数转换功能，所述比较器8对参考电压信号Ramp与模拟的像素信号进行比较，所述参考电压信号Ramp是在参考信号生成部7的DA转换电路7a生成的，所述模拟的像素信号是按照每个行控制线20(V0、V1、……、Vn)从单位像素4a经由垂直信号线6(H0、H1、……、Hn)而得到的，所述计数器电路10计数直到检测出比较器8所比较的两个信号一致为止的时间，并保持该结果。
比较器8按每个像素列而被设置，是对像素信号与斜波进行比较，并检测该像素信号的电压与斜波的电压成为一致的定时的列比较电路。
通信定时控制部2具有控制部的功能，按照比较器8对像素信号的噪声成分ΔV和信号成分Vsig哪一个进行了比较处理，来切换计数器电路10的计数处理的模式。从通信定时控制部2向各列AD电路21a的计数器电路10输入有控制信号CMD2，该控制信号CMD2用于指示计数器电路10是以减计数模式来工作的还是以加计数模式来工作的。
在比较器8的一方的输入端子与其他的比较器8的输入端子共同被输入有，在参考信号生成部7生成的参考电压信号Ramp，另一方的输入端子与各自对应的列的垂直信号线6连接，分别被输入有来自像素阵列4的像素信号电压。比较器8的输出信号被提供到计数器电路10。
计数器电路10是列计数器电路，被设置在每个像素列，通过被提供来的时钟信号来计测从在比较器8的比较开始到上述定时为止的时间。
在计数器电路10的时钟端子的所有的列均从通信定时控制部2被输入有计数时钟CKcnt。
该计数器电路10以1个计数时钟CKcnt的输入来进行内部的计数。计数时钟CKcnt也与参考电压信号Ramp同样，通过根据来自时钟发生器15的高速时钟(例如倍频时钟)来生成，因此能够比根据经由端子1a而被输入的主时钟MCLK所进行的生成的速度快。
在此，计数器电路10是在保持以前的计数值的状态下，能够对减计数工作与加计数工作进行切换的加减计数器。
并且，在本实施例的计数器电路10中考虑了使用同步计数器与非同步计数器的哪一个，所述同步计数器是，计数输出值与计数时钟CKcnt(所有的触发电路(计数器基本要素)的工作由计数时钟CKcnt所限的计数器)同步被输出的计数器，所述非同步计数器是，工作限制频率仅以最初的触发电路(计数器基本要素)的限制频率来决定的计数器。在使用上述的两个过程中，最好是在计数器电路10使用适用于高速工作的非同步计数器。
计数器电路10与从参考信号生成部7发出的斜波波形的电压同步，以减计数模式或加计数模式来开始计数工作。并且，当对比较器输出CMPout9进行了反转的信息(在本例子中为从“L”向“H”迁移)被通知给计数器电路10时，停止计数工作，通过将该时刻的计数值作为像素数据来闭锁(保持、存储)，从而结束AD转换。
之后，由计数器电路10存储、保持的像素数据，由水平选择信号Hpn(Hp0，Hp1、Hp2、……、Hpn)，被依次选择并读出，作为DOUT从输出端子1c输出到芯片外，所述水平选择信号Hpn是以规定的定时从水平扫描电路13经由列控制线22而被输入的。
列处理部21以及参考信号生成部7与像素阵列4相邻而被设置，是通过斜波对经由垂直信号线6而被输出的像素信号进行AD转换的斜坡式列AD转换装置。
另外，图1所记载的单位像素4a的结构可以是具有像素(光电二极管)、传输晶体管、FD、复位晶体管以及放大晶体管，也就是说可以是一个像素一个单元的结构，也可以是包含多个像素，进一步使FD、复位晶体管以及放大晶体管的某一个或全部在单位单元内共享的结构，也就是说可以是多像素一个单元的结构。即在多像素一个单元的结构中，相邻的多个光电转换元件共享复位晶体管、读出晶体管以及选择晶体管，实质上是减少了一个光电转换元件所拥有的晶体管数，因此能够作为本发明的固体摄像装置的构成要素来适用。
并且，上述像素的构成可以是被形成在半导体衬底的表面，即与形成有晶体管的栅极端子以及布线的面相同的面一侧，上述像素也可以被形成在半导体衬底的背面，即与形成有晶体管的栅极端子以及布线的面相对的背面一侧，即由背面照射型图像传感器(背面照射型固体摄像装置)的结构形成。
图2是本发明的实施例1所涉及的固体摄像装置所具有的列AD电路的工作时序图。
在此，固体摄像装置1所具有的列AD电路21a是由比较器8和计数器电路10构成的，并且对被配置为二维的矩阵状的单位像素4a的像素信号依次进行AD转换。图2所记载的AD转换期间(时刻t0～时刻t11)包括：用于检测在单位像素4a、垂直信号线6、比较器8、计数器电路10发生的噪声成分的期间(噪声检测期间(时刻t3～时刻t5))，以及用于检测入射光量的信号成分的期间(信号检测期间(时刻t8～时刻t10))。
以下，对在上述噪声检测期间以及上述信号检测期间中的列AD电路21a的工作进行说明。
首先，列AD电路21a在时刻t1～时刻t2的期间，对所有的列共同进行对比较器复位信号输入“L”，从而对比较器8的功能进行复位(将比较器8的输出信号CMPout9复位为“L”)。此时，将参考电压信号Ramp设定为其初始值。
接着，列AD电路21a向各个列的比较器8的输入端子的一方输入垂直信号线的电压Vpix(来自由浮动扩散放大器放大的行Vm的各单位像素4a(H0、H1、……、Hn)的输出信号ΔV)，在另一方的输入端子，时刻t3～时刻t5的期间，输入参考电压信号Ramp(图4所示的扫描)。在前者与后者的电压一致的时刻(时刻t4)，比较器8的输出信号CMPout9输出“H”(由于信号电位因像素而不同，成为一致的定时(时刻t4)也会因列而不同，在图2示出了在某列的比较器的波形)。另外，在所有的列的计数器电路10，在时刻t1～时刻t2期间被输入有作为计数复位信号的“L”，例如，计数值被复位为1024。在时刻t3，在参考电压信号Ramp的扫描开始的同时，在所有列的计数器电路10的时钟输入端子开始计数时钟CKcnt的输入，在参考电压信号Ramp扫描的期间(时刻t3～时刻t5)中输入持续进行。各个列的计数器电路10，直到这一列的比较器的输出信号CMPout9成为“H”为止(时刻t4)进行减计数，在CMPout9成为“H”之时，该列的计数器电路10由计数时钟的输入屏蔽，保持该时刻的减计数值并停止。该减计数值例如在为512的情况下，意味着噪声成分为512。
接着，列AD电路21a在时刻t6～时刻t7的期间对比较器复位信号输入“L”，对比较器的功能进行复位(将比较器的输出信号CMPout9复位为“L”)。并且，同样地将参考电压信号Ramp设定为其初始值。另外，所有的列的计数器电路10与噪声检测时的工作不同，不进行计数复位，直到时刻t8的时刻为止保持减计数时的值。并且，直到时刻t8为止将计数器电路10的工作模式从减计数切换为加计数。
接着，列AD电路21a向各个列的比较器8的输入端子的一方输入垂直信号线的电压Vpix的电压(来自由浮动扩散放大器放大的Hn行的单位像素4a(H0、H1、……、Hn)的输出信号(ΔV+Vsig))，在另一方的输入端子，对参考电压信号Ramp进行时刻t8～时刻t10的期间输入。在前者与后者的电压成为一致的时刻(时刻t9)，比较器8对输出信号CMPout9输出“H”。
在时刻t8，在参考电压信号Ramp的扫描开始的同时，在所有的列的计数器电路10的时钟输入端子开始计数时钟CKcnt的输入，在参考电压信号Ramp扫描的期间(时刻t8～时刻t10)持续输入。各个列的计数器电路10直到该列的比较器的输出信号CMPout9成为“H”为止(t9)进行加计数，在CMPout9成为“H”之时，该列计数器电路10被计数时钟的输入屏蔽，保持该时刻的加计数值并停止。
作为以上的工作结果，例如在减计数值为512的列，加计数值为2512的情况下(时刻t9)，在该列的计数器电路所保持的值成为3024。实际的信号成分Vsig的AD转换结果则成为除去计数器电路的偏差1024之后的“3024-1024=2000”。
这样，噪声成分以及信号+噪声成分均被进行AD转换，从数字值中减去噪声成分的处理方法被称为数字CDS。
即使在不进行数字CDS的情况下，斜坡式AD转换工作也能够适用，在这种情况下，预先在模拟区域减去噪声成分，则成为进行仅成为信号成分的模拟量的AD转换(由于仅成为信号检测期间，因此计数器电路的工作只要成为加计数或减计数的一方即可)。
不论怎样，只要是斜坡式AD转换，AD转换后的数字值的所有阶度(若15比特则为32768阶度)中的比较需要在规定的时间内进行，因此被输入到列AD电路21a所包含的计数器电路10的计数时钟则需要相应的高频率。关于该方式的AD转换的课题例如是与时钟伝播相关的课题。
接着，在缓和与上述时钟伝播相关的课题的状态下，对作为AD转换的高速化(帧率的提高)、以及用于提高画质的转换比特宽度的单元的DDR(Double Data Rate：双倍数字率)方式的计数器电路进行说明。在DDR方式中，变更计数器电路的构成，在计数时钟CKcnt的一周期的上升沿和下降沿这双方进行计数。
对此，将仅以非同步计数构成计数器电路10的方式(计数时钟CKcnt的一周期的例如仅计数上升沿的方式)称为SDR(Single Data Rate：单倍数据率)方式。
在SDR方式的计数器电路，将从最低位到最高位的比特作为波纹计数器，并仅在计数时钟的一周期的上升沿和下降沿的某一方进行计数(即，在计数时钟的一周期进行+1或-1的计数)。在这种方式中，即使时钟占空比发生偏差也不会出现脉冲完全被破坏的问题。
对此，在DDR方式的计数器电路中，将计数时钟作为数据来输入的闭锁电路为最低位比特，从第2比特到最高位比特为与SDR方式同样的波纹计数器，通过将计数时钟输入到最低位比特用闭锁电路的数据输入端子、以及与波纹计数器的最低位比特(即DDR方式计数器的第2比特)相对应的触发电路的时钟输入端子，从而对计数时钟的一周期的上升沿和下降沿这双方进行计数(在计数时钟的半周期进行+1或-1的计数)。
以下，利用图3(a)以及图3(b)，对SDR方式和DDR方式的计数器的工作不同之处进行说明。
图3(a)示出了本发明的实施例1所涉及的列AD电路中内蔵的计数器电路的SDR方式的工作波形的一个例子。并且，图3(b)示出了本发明的实施例1所涉及的列AD电路中内蔵的计数器电路的DDR方式的工作波形的一个例子。对于相同频率的计数时钟而言，示出SDR方式的计数器电路的工作波形的图3(a)和示出DDR方式的计数器电路的工作波形的图3(b)的不同之处是，在DDR方式被添加的最低位比特的闭锁(波形图的Lath[0])。据此，能够区分计数时钟的1周期tc的ta期间和tb期间，由于计数频率成为2倍，因此，对AD转换的高速化以及比特精确度的提高有效。比起以SDR方式来提高计数时钟CKcnt的频率而言，从电源与GND的噪声(摇摆)以及低消耗功率化(包括峰值时的消耗功率以及平均功率)的观点来看，最好是采用DDR方式的计数器电路。
在以上所说明的包括SDR方式和DDR方式的计数器电路的列AD转换电路中，需要高速的时钟输入，尤其是在DDR方式的时钟占空比等波形上出现质量问题。
在此，对用于使上述的DDR方式的计数器电路圆滑地工作的、不破坏计数时钟CKcnt的“H”宽度(脉冲)和“L”宽度(脉冲)(例如，将时钟的Duty维持在理想的50％)的时钟树结构进行说明。
图4A是在本发明的实施例1所涉及的MOS型的固体摄像装置所使用的计数时钟的时钟树结构图。
在通信定时控制部2生成的计数时钟CKcnt被输入到输入端子600，直到列远端部(图4A中的第4080列)，由规则地(在本构成为以120列为单位)被配置的反相器(以后称为转发器)缓冲。即，列处理部21具有多个第一反相器，该多个第一反相器以沿着所有的计数器电路10排列成的一维状的方向的状态，实质上以相等的间隔串联连接，并且该多个第一反相器的数量比像素列数少。并且，各个计数器电路10属于分别与上述多个的M个第一反相器的每一个相对应的M个列计数器电路组的某一个。
将作为该有规则地(以120列为单位的列计数器电路组)被配置的转发器的区域的上位时钟级，设为第一阶段650。在第一阶段650有规则地(以120列为单位的列计数器电路组)被配置的转发器由于不是缓冲器而是反相器，因此，信号的极性(负极性/正极性)以120列(列计数器电路组)为单位而不同。例如，反相器601的输出信号对于输入端子600为(不包括延迟)逆极性，反相器602的输出信号对于输入端子600为(同样，不包括延迟)相同极性。为了统一该极性，在反相器601的输出端子与反相器602的输入端子之间的节点、和计数器电路10之间，被并联连接有120个(按每个计数器电路10)第二反相器。另外，在反相器602的输出端子与反相器603的输入端子之间的节点、和计数器电路10之间，被并联连接有120个(按每个计数器电路10)缓冲器(以后将前者称为负极性的列群、将后者称为正极性的列群)。该被并列配置的第二反相器与缓冲器被配置在作为下位时钟级的第二阶段651。并且，该负极性的列群与正极性的列群的输出信号连接于各列的计数器电路10的输入端子。以上虽然对”在第一阶段650以120列为单位配置反相器”进行了定义，不过随着各反相器的扇入/扇出，可以不必强求以120列为单位。并且，例如在总列数正好为4000列的1200万像素级的MOS传感器中，若每120列进行分层则成为(式3)，出现零数的列群。
4000列=120列×33群+40列×1群    (式3)
在这种情况下，例如可以在最远端侧设置40列的群，或者也可以作为(式4)，将一部分的群设为122列。
4000列=122列×20群+120列×13群    (式4)
关于以上所述，以“120列×33群=3960列”的情况为基准进行比较。
在式3所规定的构成的情况下，也可以在驱动最终级的40列的转发器的时钟信号布线上追加负荷。并且，即使在不追加负荷的情况下，由于是位于最远端一侧的最终级的转发器，因此能够将对波形质量以及消耗功率的影响抑制到最低限。
在式4所规定的构成的情况下，虽然对于120列的122列相当于负荷增加了1.7％，但是在考虑到过程变动幅度时，其误差在允许范围。
即要想最大限度地发挥本发明的时钟树的优点，若在第二阶段均等地划分列，则速度、波形质量以及消耗功率的平衡是最佳的，不需要使所有群的列数均严密地吻合。
并且，被配置在第一阶段650的各反相器的大小只要是能够满足规定的扇出/扇入比的大小即可。扇出是指，例如反相器601能够驱动的大小，扇入是指，例如给驱动的反相器(反相器601)的负荷(连接于第二阶段的120个反相器的负荷+布线负荷)。扇出/扇入比一般为3以下。
并且，从上述极性统一的观点来看，在反相器601的输出端子与反相器602的输入端子之间的节点、和计数器电路10之间，可以是按每个计数器电路10被并联连接有缓冲器。在该并联连接状态中，在反相器602的输出端子与反相器603的输入端子之间的节点、和计数器电路10之间，按每个计数器电路10被连接有第二反相器。以后的构成为，按每个列计数器电路组，缓冲器和第二反相器被交替配置。
另外，上述的计数时钟的时钟树构成为，即第一阶段650以及第二阶段651被配置在图1所记载的固体摄像装置1中的通信定时控制部2与被排列为一维状的计数器电路10之间。在这种情况下，第一阶段650以及第二阶段651也可以被配置在列处理部21的内部，也可以被配置在固体摄像装置1的内部而列处理部21的外部。
图4B是本发明的实施例1所涉及的MOS型的固体摄像装置所具有的时钟树结构的波形图。通过图4B，对从反相器601的输入到缓冲器609的输入为止的波形変化进行说明。
从反相器601的输入到缓冲器609的输出为止的反相器级数为，第一阶段650的反相器的34级(4080列÷120列/级)与第二阶段的缓冲器的2级合在一起的36级。
计数时钟的“H”宽度与“L”宽度在每当通过反相器1级时就会被破坏一些，其程度比缓冲器小。
例如，反相器的每1级，“H”宽度就变窄5ps左右。在此，对将“H”宽度能够抑制为5ps左右的理由进行说明。在将缓冲器作为转发器来活用的情况下，在作为缓冲器的构成要素的反相器第1级与2级的负荷有很大的不同，MOS晶体管的工艺的不均匀体现在受到外部负荷的影响的第2级的反相器的不均匀中，由于该不均匀累积于一个方向上，因此进行缓冲器1级的占空比就会大到30ps。
对此，在将反相器作为转发器来活用的情况下，通过尽量与该反相器的输出负荷相吻合，调整MOS晶体管的大小，从而在反相器一级所发生的不均匀能够与下一级的反相器相抵。结果是，反相器每1级的占空比偏差例如在变窄“H”宽度的情况下，变窄的宽度能够限制到5ps左右。在这种情况下，在反相器的36级则变窄为“H”宽度。在此，由于构成最终级的缓冲器609反相器的负荷小，占空比偏差成为与第一阶段650的反相器同等程度。在反相器601的输入计数时钟频率为243MHz的情况下，计数时钟的1周期为4.12ns、将占空比设为50％，计数时钟的“H”宽度(脉冲)为2.06ns。在该计数时钟通过反相器的36级时，计数时钟的“H”宽度为，从2.06ns减去作为通过反相器36级的变窄的“H”的0.18ns之后的值1.88ns，成为缓冲器609的输出计数时钟的“H”宽度(图4B)。因此，即使在1200万像素(3000行×4000列)级传感器中，缓冲器609的输出信号的占空比也能够成为1.88ns÷4.12ns＝45.8％，维持在45％以上。
图4C是将本发明的实施例1所涉及的MOS型的固体摄像装置所使用的计数时钟频率设为2倍的情况下的时钟树结构的波形图。并且，图4C是针对图4B，被输入到反相器601的计数时钟的频率成为2倍的图。例如，在将计数时钟的频率从243MHz设定为486MHz的情况下，计数时钟CKcnt的1周期为2.06ns。并且，将占空比设为50％，计数时钟CKcnt的”H”宽度成为1.03ns。在该计数时钟CKcnt通过上述的反相器的36级时，缓冲器609的输出计数时钟的”H”宽度为，从1.03ns减去上述的”H”宽度的减少部分的0.18ns之后的值，即成为0.85ns。如图4C所记载的波形图，对于反相器601的输入波形的”H”宽度，缓冲器609的输出波形的”H”宽度减少。然而，即使在这种情况下，在1200万像素(3000行×4000列)级的传感器，缓冲器609的输出信号的占空比也能够维持为0.85ns÷2.06ns＝41.3％，即使频率增高也能够将占空比维持在40％以上。
综上所述，通过搭载了本发明的实施例1所涉及的斜坡式AD转换装置的MOS固体摄像装置，即使在像素阵列为1200万像素级的情况下，也能够以抑制了计数时钟的占空比低下的状态，提供给各个列AD转换器。因此，直接与静态图像的画质提高相关的AD转换比特宽度的扩大以及像素数的增加变得容易，并且，能够提高帧率，从而能够获得平滑的动态图像。
而且，时钟缓冲器的阶段数不受列AD转换器的列数影响，能够设定为2级(仅有第一阶段和第二阶段)。因此，能够抑制布局面积的增加。
另外，在输入逆相位的时钟信号的情况下，只要交换第二阶段的负极性的列群与正极性的列群的配置也能够得到同样的效果。
(实施例2)
参考附图对本发明的实施例2进行说明。并且，以下对与实施例1的不同之处为中心进行说明，除此之外的部分与实施例1相同。
图5是在本发明的实施例2所涉及的MOS型的固体摄像装置使用的计数时钟的时钟树结构图。
在通信定时控制部2生成的计数时钟CKcnt被输入到输入端子700，直到列远端部(图5中的第4080列)，随时由有规则地(在本构成中为每隔120列)配置的反相器(所谓的转发器)缓冲。即，列处理部21在沿着所有的计数器电路10被排列成一维的方向上，实质上以相等的间隔串联连接，具有比像素列数少的多个第一反相器。并且，各计数器电路10属于分别与上述的多个M個的第一反相器相对应的M个的列计数器电路组中的某一个。
将该有规则地(每隔以120列为单位的列计数器电路组)被配置的转发器区域设为第一阶段750。在第一阶段750有规则地(每120列的每个列计数器电路组)配置的转发器由于不是缓冲器而是反相器，因此信号的极性(负极性/正极性)每120列(列计数器电路组)而不同。例如，反相器701的输出信号相对于输入端子700为负极性，反相器702的输出信号相对于输入端子700为正极性。为了统一该极性，在反相器701的输出端子与反相器702的输入端子之间的节点、和计数器电路10之间，(按每个计数器电路10)并联连接有120个第二反相器。另外，在反相器702的输出端子与下一个反相器的输入端子之间的节点、计数器电路10之间，(按每个计数器电路10)并联连接有120个缓冲器。该被并列设置的第二反相器和缓冲器被配置在作为下位时钟级的第二阶段751。被设置在第二阶段750的第二反相器(或缓冲器)与计数器电路以120列为单位同时进行工作。
在实施例2，与实施例1相比较，还能够抑制在反相器(或缓冲器)和计数器电路10发生的峰值噪声(电源与GND的晃动)。
对峰值噪声的抑制方法的一个例子进行说明。首先，在第二阶段751的各列(共4080列)配置一个电容器770。被配置在第二阶段751的电容器770作为用于抑制电源线783与作为第二接地线的GND线782之间的电压晃动的单元，而连接在电源线783与GND线782之间，所述电源线783用于向第二阶段751的第二反相器以及缓冲器提供电压或电流。另外，作为电源线783连接的电源，也有与位于第二阶段下面的加/减计数器电路共享的情况。
接着，作为抑制在电源线780与GND线781之间的电压晃动的单元，在有规则地(按每120列)配置的转发器区域之间，配置有多个电容器770，所述电源线780是用于向第一阶段750的第一反相器提供电压或电流的第一电源线。被配置的电容器770作为抑制在被配置于第一阶段750的第一电源线的电源线780与作为第一接地线的GND线781之间的电压晃动的单元，连接于电源线780与GND线781之间。另外，GND线782和GND线781也可以共同接地。
具有上述的连接关系的电容器770也就是所谓的去耦电容器，所具有的功能是，能够使在电源线以及接地线内电荷移动的距离尽量变短，并使流过电源电流的布线环绕面积变窄。据此，反相器以及缓冲器不会受到因其他的反相器以及缓冲器的工作造成的电压变动的影响。因此，能够抑制在第一阶段750、第二阶段751、以及计数器电路10发生的峰值噪声(电源与GND的晃动)。因此，能够改善计数时钟CKcnt的“H”宽度变窄的部分或“L”宽度变窄的部分。
(实施例3)
图6是示出本发明的实施例3所涉及的摄像装置(摄像机)的功能方框图。
如该图所示，本发明的摄像装置30的概略构成是包括：光学系统100、固体摄像装置200、图像处理电路300、以及摄像机系统控制部400。
光学系统100对来自被摄物的光进行聚光，在本发明的实施例1以及2所说明的作为固体摄像装置的固体摄像装置200的像素排列上，具备用于形成图像的透镜101。
固体摄像装置200具备：像素阵列4，由单位像素二维排列而成，该单位像素包括光电二极管等光感应元件以及MOS晶体管等；垂直扫描电路3，以行为单位来选择像素阵列4的单位像素4a，对像素的复位以及读出进行控制；列AD电路21a，对从像素阵列4读出的像素信号进行AD转换；列数字存储器21b，保存由列AD电路21a进行AD转换后的像素信号；以及水平扫描电路13，选择列数字存储器21b的各个列，驱动被保存的数字像素信号的读出。
图像处理电路300是DSP(Digital Signal Processor：数字信号处理器)等，接受从固体摄像装置200输出的数字像素信号，进行作为摄像机信号处理所需要的亮度校正、色插补处理、空间插补处理、自动白平衡等处理。并且，也有进行向JPEG等的压缩格式的转换以及向存储器的记录、以及用于显示到摄像机所具备的液晶画面的信号处理等情况。
摄像机控制部400是按照由用户I/F(用户接口，图中未示出)指定的各种设定，进行光学系统100、固体摄像装置200、以及图像处理电路300的控制，并对摄像装置30的全体工作进行统合的微型计算机等。作为用户I/F例如进行将变焦倍率的变更、释放按键等的即时指示作为输入来接受，并进行透镜101的变焦倍率变更、帘幕快门的走行、固体摄像装置200的复位扫描的控制。
在此，固体摄像装置200搭载有斜坡式AD转换装置，抑制计数时钟的占空比的劣化，能够提供给各个列AD电路21a。并且，由于能够使时钟缓冲器的阶段数成为2级，因此能够抑制布局面积的增加。而且，时钟缓冲器的各个阶段分别专用的电源线以及GND布线被设置，通过附加去耦容量，从而能够抑制峰值电流、以及因该峰值电流而造成的噪声的增加。
在搭载了该固体摄像装置200的摄像装置30，能够容易地使与静态图像的画质提高有直接关系的AD转换比特宽度的拡大以及像素数的增加，并且，能够提高帧率，获得更平滑的动态图像。
并且，在本实施例所涉及的固体摄像装置200以及摄像装置30，是将图6所记载的各个功能块作为各个部件的组合来构成的，不过也可以将功能块的全部或一部分集成于相同的IC内。在作为各个部件的组合来构成的情况下，有利于摄像装置所具有的装置的低价格化。另外，在集成化的情况下有利于上述装置的高速化。
以上根据实施例对本发明的固体摄像装置以及摄像装置进行了说明，不过，本发明所涉及的固体摄像装置以及摄像装置并非受上述实施例所限。对于组合了实施例1～3中的任意的构成要素来实现的其他的实施例、以及针对实施例1～3在不脱离本发明的主旨的范围内本领域技术人员能够想到的各种变形而得到的变形例、内藏了本发明所涉及的固体摄像装置以及摄像装置的各种设备均包含在本发明内。
工业实用性
本发明尤其有用于数字静态相机以及电视摄影机，并且最适于需要有高画质的静态图像以及流畅的动态图像的固体摄像装置以及摄像机。
符号说明
1、200  固体摄像装置
1a、1b  端子
2   通信定时控制部
3   垂直扫描电路
3a  垂直解码器
3b  垂直驱动电路
4   像素阵列
4a  单位像素
6   垂直信号线
7   参考信号生成部
7a DA(数字模拟)转换电路
8   比较器
9   CMPout
10、855、955  计数器电路
12  水平信号线
13  水平扫描电路
13a  水平解码器
15  时钟发生器
20  行控制线
21  列处理部
21a  列AD电路
21b  列数字存储器
22  列控制线
30  摄像装置
100  光学系
101  透镜
300  图像处理电路
400  摄像机系统控制部
600、700  输入端子
601、602、603、701、702、825、826  反相器
609、801、802、803、804、806、807、809、810、811、812、813、816、817、820、821、824、901、902、903、904  缓冲器
650、750、850、910  第一阶段
651、751、851、911  第二阶段
770  电容器
780、783  电源线
781、782  GND线
800、900  计数时钟输入端子
852、912  第三阶段
853、913  第四阶段
914  第五阶段

Claims (9)

1.一种固体摄像装置，
该固体摄像装置包括：
N个列的像素阵列，在该N个列的像素阵列中，包括光电转换元件的单位像素配置成二维矩阵状，N为自然数；
读出信号线，被设置在每个像素列，用于读出来自所述单位像素的像素信号；以及
斜坡式列模数转换装置，与所述像素阵列相邻设置，通过斜波对经由读出信号线而被输出的所述像素信号进行模数转换；
所述斜坡式列模数转换装置具备：
数模转换电路，生成所述斜波；
列比较电路，被设置在每个像素列，对所述像素信号与所述斜波进行比较，检测所述像素信号的电压与所述斜波的电压一致的定时；
列计数器电路，被设置在每个像素列，通过提供来的时钟信号，来计测从在所述列比较电路开始进行比较到所述定时为止的时间；以及
M个第一反相器，沿着所有的所述列计数器电路排列成一维状的方向，以实质上相等的间隔串联连接，且所述M个第一反相器构成上位时钟级，M<N；
所述列计数器电路，属于M个列计数器电路组中的某一个，该M个列计数器电路组与所述M个第一反相器的每一个相对应；
第奇数个所述列计数器电路组，按每个列计数器电路具有被配置在下位时钟级的第二反相器，所述第二反相器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；
第偶数个所述列计数器电路组，按每个列计数器电路具有被配置在所述下位时钟级的缓冲器，所述缓冲器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；
所述时钟信号以从所述上位时钟级到所述下位时钟级的顺序来经由所述上位时钟级和所述下位时钟级，从而被分配到所述列计数器电路。
2.一种固体摄像装置，
该固体摄像装置包括：
N个列的像素阵列，在该N个列的像素阵列中，包括光电转换元件的单位像素配置成二维矩阵状，N为自然数；
读出信号线，被设置在每个像素列，用于读出来自所述单位像素的像素信号；以及
斜坡式列模数转换装置，与所述像素阵列相邻设置，通过斜波对经由读出信号线而被输出的所述像素信号进行模数转换；
所述斜坡式列模数转换装置具备：
数模转换电路，生成所述斜波；
列比较电路，被设置在每个像素列，对所述像素信号与所述斜波进行比较，检测所述像素信号的电压与所述斜波的电压一致的定时；
列计数器电路，被设置在每个像素列，通过提供来的时钟信号，来计测从所述列比较电路开始进行比较到所述定时为止的时间；以及
M个第一反相器，沿着所有的所述列计数器电路排列成一维状的方向，以实质上相等的间隔串联连接，且所述M个第一反相器构成上位时钟级，M<N；
所述列计数器电路，属于M个列计数器电路组中的某一个，该M个列计数器电路组与所述M个第一反相器的每一个相对应；
第奇数个所述列计数器电路组，按每个列计数器电路具有被配置在下位时钟级的缓冲器，所述缓冲器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；
第偶数个所述列计数器电路组，按每个列计数器电路具有被配置在所述下位时钟级的第二反相器，所述第二反相器位于，与该列计数器电路组对应的第一反相器的输出端子和属于该列计数器电路组的列计数器电路之间；
所述时钟信号以从所述上位时钟级到所述下位时钟级的顺序来经由所述上位时钟级和所述下位时钟级，从而被分配到所述列计数器电路。
3.如权利要求1或2所述的固体摄像装置，
所述时钟信号从上位时钟级中的与第一个列计数器电路组相对应的第一反相器的输入端子输入，并经由至与一个列计数器电路所属的列计数器电路组相对应的第一反相器，并且经由该第一反相器的输出端子、以及被连接于该输出端子与所述一个列计数器电路之间的一个所述第二反相器或缓冲器，从而被分配到所述一个列计数器电路。
4.如权利要求1或2所述的固体摄像装置，
所述列计数器电路利用被分配的所述时钟信号的波形的上升沿以及下降沿这双方，来计测从所述列比较电路开始进行比较到所述定时为止的时间。
5.如权利要求1或2所述的固体摄像装置，
所述上位时钟级具有，用于向所述M个第一反相器提供电压或电流的第一电源线以及第一接地线；
在所述第一电源线和所述第一接地线之间具有去耦电容器。
6.如权利要求1或2所述的固体摄像装置，
所述下位时钟级具有，用于向所有的所述第二反相器以及所有的所述缓冲器提供电压或电流的第二电源线以及第二接地线；
在所述第二电源线和所述第二接地线之间具有去耦电容器。
7.如权利要求5所述的固体摄像装置，
所述去耦电容器被配置成与所述M个第一反相器的每一个相对应。
8.如权利要求5所述的固体摄像装置，
所述去耦电容器被配置在每个像素列。
9.一种摄像装置，具备权利要求1或2所述的固体摄像装置。
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