JP2002269166A - クロックツリー及びデューティ調整方法 - Google Patents
クロックツリー及びデューティ調整方法Info
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- JP2002269166A JP2002269166A JP2001070929A JP2001070929A JP2002269166A JP 2002269166 A JP2002269166 A JP 2002269166A JP 2001070929 A JP2001070929 A JP 2001070929A JP 2001070929 A JP2001070929 A JP 2001070929A JP 2002269166 A JP2002269166 A JP 2002269166A
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- clock tree
- cells
- cell
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Abstract
(57)【要約】
【課題】 ｒｉｓｅの遅延値とｆａｌｌの遅延値が完全
に一致する正転セル１を直列に接続すれば、クロックツ
リーのデューティの崩れが発生しない。しかし、大部分
の場合、正転セル１のｒｉｓｅとｆａｌｌの遅延値が異
なるので、デューティの崩れを防止することができない
という課題があった。 【解決手段】 クロックツリーを構成する複数の正転セ
ルのうち、偶数段分の正転セルを反転セルに置き換え
て、当該クロックツリーのデューティを調整する。
に一致する正転セル１を直列に接続すれば、クロックツ
リーのデューティの崩れが発生しない。しかし、大部分
の場合、正転セル１のｒｉｓｅとｆａｌｌの遅延値が異
なるので、デューティの崩れを防止することができない
という課題があった。 【解決手段】 クロックツリーを構成する複数の正転セ
ルのうち、偶数段分の正転セルを反転セルに置き換え
て、当該クロックツリーのデューティを調整する。
Description
【０００１】
【発明の属する技術分野】この発明は、大規模かつ高集
積なＡＳＩＣに用いられるクロックツリー及びデューテ
ィ調整方法に関するものである。
積なＡＳＩＣに用いられるクロックツリー及びデューテ
ィ調整方法に関するものである。
【０００２】
【従来の技術】図９は従来のクロックツリーを示す構成
図であり、図において、１は図１０に示すような特性を
有するドライバ（以下、正転セルと称する）であり、図
９の例では特性が同一の正転セル１が７個直列に接続さ
れている。
図であり、図において、１は図１０に示すような特性を
有するドライバ（以下、正転セルと称する）であり、図
９の例では特性が同一の正転セル１が７個直列に接続さ
れている。
【０００３】次に動作について説明する。図９に示すよ
うな特性を有する正転セル１が７個直列に接続された場
合、クロックツリー全体のＴｒｉｓｅ（クロックツリー
のパス遅延Ｔに対するｒｉｓｅのパス遅延）と、クロッ
クツリー全体のＴｆａｌｌ（クロックツリーのパス遅延
Ｔに対するｆａｌｌのパス遅延）は、次のようになる。 Ｔｒｉｓｅ＝ｒｉｓｅ×７＝２ｎｓ×７＝１４ｎｓ Ｔｆａｌｌ＝ｆａｌｌ×７＝１ｎｓ×７＝７ｎｓ したがって、クロックツリーのデューティは１：１にな
らず、１：２になる。
うな特性を有する正転セル１が７個直列に接続された場
合、クロックツリー全体のＴｒｉｓｅ（クロックツリー
のパス遅延Ｔに対するｒｉｓｅのパス遅延）と、クロッ
クツリー全体のＴｆａｌｌ（クロックツリーのパス遅延
Ｔに対するｆａｌｌのパス遅延）は、次のようになる。 Ｔｒｉｓｅ＝ｒｉｓｅ×７＝２ｎｓ×７＝１４ｎｓ Ｔｆａｌｌ＝ｆａｌｌ×７＝１ｎｓ×７＝７ｎｓ したがって、クロックツリーのデューティは１：１にな
らず、１：２になる。
【０００４】例えば、クロックツリーのパス遅延Ｔに対
するｒｉｓｅのパス遅延が１０ｎｓ、クロックツリーの
パス遅延Ｔに対するｆａｌｌのパス遅延が５ｎｓの場
合、図１１に示すように、クロックツリーの最前段に入
力された理想波形が、最後段では大きくデューティが崩
れた形となる。
するｒｉｓｅのパス遅延が１０ｎｓ、クロックツリーの
パス遅延Ｔに対するｆａｌｌのパス遅延が５ｎｓの場
合、図１１に示すように、クロックツリーの最前段に入
力された理想波形が、最後段では大きくデューティが崩
れた形となる。
【０００５】
【発明が解決しようとする課題】従来のクロックツリー
は以上のように構成されているので、ｒｉｓｅの遅延値
とｆａｌｌの遅延値が完全に一致する正転セル１を直列
に接続すれば、クロックツリーのデューティの崩れが発
生しない。しかし、大部分の場合、正転セル１のｒｉｓ
ｅとｆａｌｌの遅延値が異なるので、デューティの崩れ
を防止することができないという課題があった。
は以上のように構成されているので、ｒｉｓｅの遅延値
とｆａｌｌの遅延値が完全に一致する正転セル１を直列
に接続すれば、クロックツリーのデューティの崩れが発
生しない。しかし、大部分の場合、正転セル１のｒｉｓ
ｅとｆａｌｌの遅延値が異なるので、デューティの崩れ
を防止することができないという課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、デューティの最適化を図ることが
できるクロックツリー及びデューティ調整方法を得るこ
とを目的とする。
めになされたもので、デューティの最適化を図ることが
できるクロックツリー及びデューティ調整方法を得るこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るクロック
ツリーは、複数の正転セルのうち、偶数段分の正転セル
を反転セルに置き換えるようにしたものである。
ツリーは、複数の正転セルのうち、偶数段分の正転セル
を反転セルに置き換えるようにしたものである。
【０００８】この発明に係るクロックツリーは、反転セ
ルに置き換える正転セルを適宜選択してデューティを調
整するようにしたものである。
ルに置き換える正転セルを適宜選択してデューティを調
整するようにしたものである。
【０００９】この発明に係るクロックツリーは、複数種
類の正転セル及び反転セルを使用するようにしたもので
ある。
類の正転セル及び反転セルを使用するようにしたもので
ある。
【００１０】この発明に係るクロックツリーは、相互に
特性が異なる複数のデューティ調整用セルを準備し、任
意のデューティ調整用セルをツリーに挿入するようにし
たものである。
特性が異なる複数のデューティ調整用セルを準備し、任
意のデューティ調整用セルをツリーに挿入するようにし
たものである。
【００１１】この発明に係るクロックツリーは、デュー
ティ調整用セルを構成するトランジスタのヒューズを切
断することにより、当該デューティ調整用セルの特性を
調整するようにしたものである。
ティ調整用セルを構成するトランジスタのヒューズを切
断することにより、当該デューティ調整用セルの特性を
調整するようにしたものである。
【００１２】この発明に係るデューティ調整方法は、ク
ロックツリーを構成する複数の正転セルのうち、偶数段
分の正転セルを反転セルに置き換えて、当該クロックツ
リーのデューティを調整するようにしたものである。
ロックツリーを構成する複数の正転セルのうち、偶数段
分の正転セルを反転セルに置き換えて、当該クロックツ
リーのデューティを調整するようにしたものである。
【００１３】この発明に係るデューティ調整方法は、相
互に特性が異なる複数のデューティ調整用セルを準備
し、任意のデューティ調整用セルを複数の正転セルから
構成されたクロックツリーに挿入して、当該クロックツ
リーのデューティを調整するようにしたものである。
互に特性が異なる複数のデューティ調整用セルを準備
し、任意のデューティ調整用セルを複数の正転セルから
構成されたクロックツリーに挿入して、当該クロックツ
リーのデューティを調整するようにしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるク
ロックツリーを示す構成図であり、図において、１１は
図２に示すような特性を有するドライバ（以下、正転セ
ルと称する）であり、図１の例では特性が同一の正転セ
ル１１が５個接続されている。１２は図２に示すような
特性を有するドライバ（以下、反転セルと称する）であ
り、図１の例では特性が同一の反転セル１２が２個接続
されている。なお、図３はこの発明の実施の形態１によ
るデューティ調整方法を示すフローチャートである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるク
ロックツリーを示す構成図であり、図において、１１は
図２に示すような特性を有するドライバ（以下、正転セ
ルと称する）であり、図１の例では特性が同一の正転セ
ル１１が５個接続されている。１２は図２に示すような
特性を有するドライバ（以下、反転セルと称する）であ
り、図１の例では特性が同一の反転セル１２が２個接続
されている。なお、図３はこの発明の実施の形態１によ
るデューティ調整方法を示すフローチャートである。
【００１５】次に動作について説明する。従来例の場
合、正転セル１を直列に７個接続しているが、この実施
の形態１では、デューティの最適化を図るために、２段
分の正転セルを反転セル１２に置き換えることにより、
７個のセルを直列に接続するようにしている。図１の例
では、左から２番目と左から６番目の位置に反転セル１
２を挿入している。
合、正転セル１を直列に７個接続しているが、この実施
の形態１では、デューティの最適化を図るために、２段
分の正転セルを反転セル１２に置き換えることにより、
７個のセルを直列に接続するようにしている。図１の例
では、左から２番目と左から６番目の位置に反転セル１
２を挿入している。
【００１６】この場合、左から３番目〜５番目の正転セ
ル１１の極性は、左から２番目の位置に反転セル１２が
挿入されている関係上、１番目の正転セル１１の極性と
逆になる。また、左から７番目の正転セル１１の極性
は、左から２番目と左から６番目の位置に反転セル１２
が挿入されている関係上、１番目の正転セル１１の極性
と一致する。
ル１１の極性は、左から２番目の位置に反転セル１２が
挿入されている関係上、１番目の正転セル１１の極性と
逆になる。また、左から７番目の正転セル１１の極性
は、左から２番目と左から６番目の位置に反転セル１２
が挿入されている関係上、１番目の正転セル１１の極性
と一致する。
【００１７】クロックツリー全体のＴｒｉｓｅと、クロ
ックツリー全体のＴｆａｌｌは、次のようになる。 Ｔｒｉｓｅ＝２ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋２ｎｓ＋２ｎｓ ＝１０ｎｓ Ｔｆａｌｌ＝１ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋１ｎｓ＋１ｎｓ ＝１１ｎｓ したがって、クロックツリーのデューティは次のようになる。 デューティ＝（Ｔｒｉｓｅ／（Ｔｒｉｓｅ＋Ｔｆａｌｌ））×１００ ≒４８％
ックツリー全体のＴｆａｌｌは、次のようになる。 Ｔｒｉｓｅ＝２ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋２ｎｓ＋２ｎｓ ＝１０ｎｓ Ｔｆａｌｌ＝１ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋１ｎｓ＋１ｎｓ ＝１１ｎｓ したがって、クロックツリーのデューティは次のようになる。 デューティ＝（Ｔｒｉｓｅ／（Ｔｒｉｓｅ＋Ｔｆａｌｌ））×１００ ≒４８％
【００１８】クロックツリーが７段構成の場合、反転セ
ル１２の挿入位置は、２１通り（＝ 7Ｃ2 ）あるが、デ
ューティが５０％のクロックツリーを所望する場合、上
記のように、左から２番目と左から６番目の位置に反転
セル１２を挿入すると、上述したように、デューティを
５０％に近づけることができる。
ル１２の挿入位置は、２１通り（＝ 7Ｃ2 ）あるが、デ
ューティが５０％のクロックツリーを所望する場合、上
記のように、左から２番目と左から６番目の位置に反転
セル１２を挿入すると、上述したように、デューティを
５０％に近づけることができる。
【００１９】以上で明らかなように、この実施の形態１
によれば、クロックツリーを構成する複数の正転セルの
うち、偶数段分の正転セルを反転セルに置き換えて、当
該クロックツリーのデューティを調整するように構成し
たので（図３を参照）、デューティの最適化を図ること
ができる効果を奏する。
によれば、クロックツリーを構成する複数の正転セルの
うち、偶数段分の正転セルを反転セルに置き換えて、当
該クロックツリーのデューティを調整するように構成し
たので（図３を参照）、デューティの最適化を図ること
ができる効果を奏する。
【００２０】実施の形態２．上記実施の形態１では、デ
ューティが５０％のクロックツリーを所望する場合につ
いて示したが、デューティが４０％のクロックツリーを
所望する場合には、図４に示す位置に反転セル１２を挿
入すれば、デューティが４０％に近いクロックツリーを
得ることができる。
ューティが５０％のクロックツリーを所望する場合につ
いて示したが、デューティが４０％のクロックツリーを
所望する場合には、図４に示す位置に反転セル１２を挿
入すれば、デューティが４０％に近いクロックツリーを
得ることができる。
【００２１】即ち、図４の例では、クロックツリー全体
のＴｒｉｓｅと、クロックツリー全体のＴｆａｌｌは、
次のようになる。 Ｔｒｉｓｅ＝２ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ ＝８ｎｓ Ｔｆａｌｌ＝１ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ ＝１３ｎｓ したがって、クロックツリーのデューティは次のようになる。 デューティ＝（Ｔｒｉｓｅ／（Ｔｒｉｓｅ＋Ｔｆａｌｌ））×１００ ≒３８％
のＴｒｉｓｅと、クロックツリー全体のＴｆａｌｌは、
次のようになる。 Ｔｒｉｓｅ＝２ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ＋１ｎｓ ＝８ｎｓ Ｔｆａｌｌ＝１ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ＋２ｎｓ ＝１３ｎｓ したがって、クロックツリーのデューティは次のようになる。 デューティ＝（Ｔｒｉｓｅ／（Ｔｒｉｓｅ＋Ｔｆａｌｌ））×１００ ≒３８％
【００２２】実施の形態３．上記実施の形態１，２で
は、同一の種類の正転セル１１と、同一種類の反転セル
１２をそれぞれ複数個用意して、クロックツリーを構成
するものについて示したが、複数種類の正転セル１１
と、複数種類の反転セル１２をそれぞれ用意して、クロ
ックツリーを構成するようにしてもよい。
は、同一の種類の正転セル１１と、同一種類の反転セル
１２をそれぞれ複数個用意して、クロックツリーを構成
するものについて示したが、複数種類の正転セル１１
と、複数種類の反転セル１２をそれぞれ用意して、クロ
ックツリーを構成するようにしてもよい。
【００２３】例えば、クロックツリーが７段構成の場
合、上記実施の形態１，２では、反転セル１２のペアに
対する段数選択の組み合わせは２１通りである。この実
施の形態３では、反転セル１２の種類が例えば３種類あ
るとすると、仮に正転セル１１の種類が１種類であって
も、反転セル１２のペアに対する段数選択の組み合わせ
は６３通り（＝２１×3Ｃ2 ）となり、組み合わせ数が
増加する。したがって、上記実施の形態１，２よりも、
選択の余地が増えるため、デューティの最適化を確実に
図ることができる効果を奏する。
合、上記実施の形態１，２では、反転セル１２のペアに
対する段数選択の組み合わせは２１通りである。この実
施の形態３では、反転セル１２の種類が例えば３種類あ
るとすると、仮に正転セル１１の種類が１種類であって
も、反転セル１２のペアに対する段数選択の組み合わせ
は６３通り（＝２１×3Ｃ2 ）となり、組み合わせ数が
増加する。したがって、上記実施の形態１，２よりも、
選択の余地が増えるため、デューティの最適化を確実に
図ることができる効果を奏する。
【００２４】実施の形態４．上記実施の形態１〜３で
は、クロックツリーを構成する複数の正転セル１１のう
ち、偶数段分の正転セル１１を反転セル１２に置き換え
て、当該クロックツリーのデューティを調整するものに
ついて示したが、相互に特性が異なる複数のデューティ
調整用セル１３を準備し、任意のデューティ調整用セル
１３をクロックツリーの最前段に挿入して、当該クロッ
クツリーのデューティを調整するようにしてもよい。
は、クロックツリーを構成する複数の正転セル１１のう
ち、偶数段分の正転セル１１を反転セル１２に置き換え
て、当該クロックツリーのデューティを調整するものに
ついて示したが、相互に特性が異なる複数のデューティ
調整用セル１３を準備し、任意のデューティ調整用セル
１３をクロックツリーの最前段に挿入して、当該クロッ
クツリーのデューティを調整するようにしてもよい。
【００２５】具体的には、相互に特性が異なるデューテ
ィ調整用セル１３を例えば６種類準備する（図５を参
照）。そして、所望のデューティに応じて、何れかのデ
ューティ調整用セル１３を選択し、そのデューティ調整
用セル１３をクロックツリーの最前段に挿入して、当該
クロックツリーのデューティを調整するようにする。図
６の例では、ｒｉｓｅ＝１ｎｓ，ｆａｌｌ＝８ｎｓのデ
ューティ調整用セル１３を選択して、クロックツリーの
デューティを５０％にしている。これにより、上記実施
の形態１〜３と同様の効果を奏することができる。
ィ調整用セル１３を例えば６種類準備する（図５を参
照）。そして、所望のデューティに応じて、何れかのデ
ューティ調整用セル１３を選択し、そのデューティ調整
用セル１３をクロックツリーの最前段に挿入して、当該
クロックツリーのデューティを調整するようにする。図
６の例では、ｒｉｓｅ＝１ｎｓ，ｆａｌｌ＝８ｎｓのデ
ューティ調整用セル１３を選択して、クロックツリーの
デューティを５０％にしている。これにより、上記実施
の形態１〜３と同様の効果を奏することができる。
【００２６】実施の形態５．上記実施の形態４では、個
々のデューティ調整用セル１３の特性の調整については
特に言及していないが、図７に示すように、デューティ
調整用セル１３を２個のトランジスタで駆動する場合、
１個のトランジスタで駆動する場合よりもスイッチング
動作が速いため、ＡＳＩＣ製造後にレーザでＣ１，Ｃ２
部分をカットすることにより、ｒｉｓｅとｆａｌｌの遅
延差を生じさせることが可能になる。したがって、デュ
ーティ調整用セル１３を構成するトランジスタのヒュー
ズを切断することにより、デューティ調整用セル１３の
特性を調整することが可能になる。
々のデューティ調整用セル１３の特性の調整については
特に言及していないが、図７に示すように、デューティ
調整用セル１３を２個のトランジスタで駆動する場合、
１個のトランジスタで駆動する場合よりもスイッチング
動作が速いため、ＡＳＩＣ製造後にレーザでＣ１，Ｃ２
部分をカットすることにより、ｒｉｓｅとｆａｌｌの遅
延差を生じさせることが可能になる。したがって、デュ
ーティ調整用セル１３を構成するトランジスタのヒュー
ズを切断することにより、デューティ調整用セル１３の
特性を調整することが可能になる。
【００２７】ただし、図７において、Ａはデューティ調
整用セル１３の入力ピン、Ｙは出力ピン、Ｎ０は中間ノ
ードを示している。例えば、図８に示すように、Ｃ１，
Ｃ２部分をカットしなければ、例えば、ｒｉｓｅ＝２ｎ
ｓ，ｆａｌｌ＝２ｎｓであったものが、Ｃ１，Ｃ２部分
をカットすることにより、ｒｉｓｅ＝２ｎｓ，ｆａｌｌ
＝４ｎｓに調整することができる。
整用セル１３の入力ピン、Ｙは出力ピン、Ｎ０は中間ノ
ードを示している。例えば、図８に示すように、Ｃ１，
Ｃ２部分をカットしなければ、例えば、ｒｉｓｅ＝２ｎ
ｓ，ｆａｌｌ＝２ｎｓであったものが、Ｃ１，Ｃ２部分
をカットすることにより、ｒｉｓｅ＝２ｎｓ，ｆａｌｌ
＝４ｎｓに調整することができる。
【００２８】
【発明の効果】以上のように、この発明によれば、複数
の正転セルのうち、偶数段分の正転セルを反転セルに置
き換えるように構成したので、デューティの最適化を図
ることができる効果がある。
の正転セルのうち、偶数段分の正転セルを反転セルに置
き換えるように構成したので、デューティの最適化を図
ることができる効果がある。
【００２９】この発明によれば、反転セルに置き換える
正転セルを適宜選択してデューティを調整するように構
成したので、所望のデューティを得ることができる効果
がある。
正転セルを適宜選択してデューティを調整するように構
成したので、所望のデューティを得ることができる効果
がある。
【００３０】この発明によれば、複数種類の正転セル及
び反転セルを使用するように構成したので、デューティ
の最適化を確実に図ることができる効果がある。
び反転セルを使用するように構成したので、デューティ
の最適化を確実に図ることができる効果がある。
【００３１】この発明によれば、相互に特性が異なる複
数のデューティ調整用セルを準備し、任意のデューティ
調整用セルをツリーに挿入するように構成したので、デ
ューティの最適化を図ることができる効果がある。
数のデューティ調整用セルを準備し、任意のデューティ
調整用セルをツリーに挿入するように構成したので、デ
ューティの最適化を図ることができる効果がある。
【００３２】この発明によれば、デューティ調整用セル
を構成するトランジスタのヒューズを切断することによ
り、当該デューティ調整用セルの特性を調整するように
構成したので、デューティ調整用セルの特性を調整する
ことができる効果がある。
を構成するトランジスタのヒューズを切断することによ
り、当該デューティ調整用セルの特性を調整するように
構成したので、デューティ調整用セルの特性を調整する
ことができる効果がある。
【００３３】この発明によれば、クロックツリーを構成
する複数の正転セルのうち、偶数段分の正転セルを反転
セルに置き換えて、当該クロックツリーのデューティを
調整するように構成したので、デューティの最適化を図
ることができる効果がある。
する複数の正転セルのうち、偶数段分の正転セルを反転
セルに置き換えて、当該クロックツリーのデューティを
調整するように構成したので、デューティの最適化を図
ることができる効果がある。
【００３４】この発明によれば、相互に特性が異なる複
数のデューティ調整用セルを準備し、任意のデューティ
調整用セルを複数の正転セルから構成されたクロックツ
リーに挿入して、当該クロックツリーのデューティを調
整するように構成したので、デューティの最適化を図る
ことができる効果がある。
数のデューティ調整用セルを準備し、任意のデューティ
調整用セルを複数の正転セルから構成されたクロックツ
リーに挿入して、当該クロックツリーのデューティを調
整するように構成したので、デューティの最適化を図る
ことができる効果がある。
【図１】 この発明の実施の形態１によるクロックツリ
ーを示す構成図である。
ーを示す構成図である。
【図２】 正転セル及び反転セルの特性を示す説明図で
ある。
ある。
【図３】 図３はこの発明の実施の形態１によるデュー
ティ調整方法を示すフローチャートである。
ティ調整方法を示すフローチャートである。
【図４】 この発明の実施の形態２によるクロックツリ
ーを示す構成図である。
ーを示す構成図である。
【図５】 デューティ調整用セルの特性を示す説明図で
ある。
ある。
【図６】 この発明の実施の形態４によるクロックツリ
ーを示す構成図である。
ーを示す構成図である。
【図７】 デューティ調整用セルの内部を示す回路図で
ある。
ある。
【図８】 ｒｉｓｅとｆａｌｌを示す波形図である。
【図９】 従来のクロックツリーを示す構成図である。
【図１０】 正転セルの特性を示す説明図である。
【図１１】 クロックツリーのデューティを示す波形図
である。
である。
１１ 正転セル、１２ 反転セル、１３ デューティ調
整用セル。
整用セル。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/82 Ｓ 27/04 Ｄ Ｍ
Claims (7)
- 【請求項１】 複数の正転セルが直列に接続されたクロ
ックツリーにおいて、上記複数の正転セルのうち、偶数
段分の正転セルを反転セルに置き換えることを特徴とす
るクロックツリー。 - 【請求項２】 反転セルに置き換える正転セルを適宜選
択してデューティを調整することを特徴とする請求項１
記載のクロックツリー。 - 【請求項３】 複数種類の正転セル及び反転セルを使用
することを特徴とする請求項１または請求項２記載のク
ロックツリー。 - 【請求項４】 複数の正転セルが直列に接続されたクロ
ックツリーにおいて、相互に特性が異なる複数のデュー
ティ調整用セルを準備し、任意のデューティ調整用セル
をツリーに挿入することを特徴とするクロックツリー。 - 【請求項５】 デューティ調整用セルを構成するトラン
ジスタのヒューズを切断することにより、当該デューテ
ィ調整用セルの特性を調整することを特徴とする請求項
４記載のクロックツリー。 - 【請求項６】 クロックツリーを構成する複数の正転セ
ルのうち、偶数段分の正転セルを反転セルに置き換え
て、当該クロックツリーのデューティを調整するデュー
ティ調整方法。 - 【請求項７】 相互に特性が異なる複数のデューティ調
整用セルを準備し、任意のデューティ調整用セルを複数
の正転セルから構成されたクロックツリーに挿入して、
当該クロックツリーのデューティを調整するデューティ
調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070929A JP2002269166A (ja) | 2001-03-13 | 2001-03-13 | クロックツリー及びデューティ調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070929A JP2002269166A (ja) | 2001-03-13 | 2001-03-13 | クロックツリー及びデューティ調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002269166A true JP2002269166A (ja) | 2002-09-20 |
Family
ID=18928711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-03-13 JP JP2001070929A patent/JP2002269166A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990179B2 (en) | 2009-06-02 | 2011-08-02 | Renesas Electronics Corporation | Clock distribution circuit and layout design method using same |
| US8258814B2 (en) | 2009-06-02 | 2012-09-04 | Renesas Electronics Corporation | Clock distribution circuit and layout design method using the same |
| WO2011104787A1 (ja) * | 2010-02-26 | 2011-09-01 | パナソニック株式会社 | 固体撮像装置および撮像装置 |
| JP2011182095A (ja) * | 2010-02-26 | 2011-09-15 | Panasonic Corp | 固体撮像装置および撮像装置 |
| US8735796B2 (en) | 2010-02-26 | 2014-05-27 | Panasonic Corporation | Solid-state imaging device comprising an analog to digital converter with column comparison circuits, column counter circuits, first and second inverters, and buffers |
| JP2013097705A (ja) * | 2011-11-04 | 2013-05-20 | Renesas Electronics Corp | レイアウト装置及びレイアウト方法 |
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