WO2011104787A1 - 固体撮像装置および撮像装置 - Google Patents

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WO2011104787A1
WO2011104787A1 PCT/JP2010/005933 JP2010005933W WO2011104787A1 WO 2011104787 A1 WO2011104787 A1 WO 2011104787A1 JP 2010005933 W JP2010005933 W JP 2010005933W WO 2011104787 A1 WO2011104787 A1 WO 2011104787A1
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WO
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column
counter circuit
pixel
clock
column counter
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PCT/JP2010/005933
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清水　祐介
下邨　研一
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パナソニック株式会社
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters

Definitions

  • the present invention relates to a solid-state imaging device and an imaging device, and more particularly to a solid-state imaging device and an imaging device having an AD conversion function.
  • an analog signal output method for outputting the signal read from the pixel as an analog signal, and the signal read from the pixel is converted from an analog signal to a digital signal in the sensor and output as a digital signal.
  • a digital signal output method for outputting the signal read from the pixel as an analog signal, and the signal read from the pixel is converted from an analog signal to a digital signal in the sensor and output as a digital signal.
  • This column AD conversion method of the digital signal output method includes a so-called ramp type AD converter, which has been widely used by being mounted on a MOS sensor (for example, Patent Document 1).
  • a ramp AD converter compares a reference signal for AD conversion with a signal to be processed that includes a reference component and a signal component, and performs down-counting in parallel with this comparison processing. Count processing is performed in one of the mode and the up-count mode, and the count value at the time when the comparison processing is completed is held. At this time, the count processing mode is switched depending on which of the reference component and the signal component is being compared.
  • Patent Document 2 is disclosed as one means for suppressing this noise.
  • the number of buffer stages and the number of buffer branches are calculated based on design constraints of application fields such as the maximum number of buffer stages allowed.
  • the “buffering technique” disclosed in Patent Document 2 delays signals (including clocks) from the start point to the end point (including a plurality of end points branched from the start point) using a plurality of buffers. For example, in a 12 million pixel class MOS sensor in which the total number of pixels is 4000, the number of necessary buffer stages is extremely large. Further, since the total clock wiring runs 16 mm (4000 rows ⁇ 4 ⁇ m (when the size per unit pixel is 4 ⁇ m)), the wiring load increases.
  • FIG. 7 is an example of a configuration diagram of a column AD conversion apparatus employing the “buffering technology” disclosed in Patent Document 2. This figure shows an example of a clock tree structure based on the “buffering technology” disclosed in Patent Document 2.
  • the counter circuits 855 in the column AD converter are arranged in 16 columns from left to right, the count clock input terminal 800 supplies the count clock to the buffer 801, and the buffer 801 is the buffer 802.
  • the output signal is supplied (branched) to the buffer 803.
  • the buffer 803 supplies (branches) the output signal to the buffer 804 and the buffer 807.
  • the buffer 807 is connected to the buffer 809 and from the buffer 809 to the buffers 810, 811, and 812 so as to supply a signal obtained by sequentially delaying the count clock.
  • Buffers 801 and 802 are arranged in the first stage 850, buffers 803 to 806 are arranged in the second stage 851, buffers 807 and 808 are arranged in the third stage 852, and buffers 809 to 824 are arranged in the fourth stage. It is arranged on the stage 853.
  • the buffers 813 to 816, the buffers 817 to 820, and the buffers 821 to 824 are connected in series similarly to the buffers 809 to 812, respectively.
  • the buffer 802 plays a role of preventing the operations from the first column to the eighth column of the counter circuit 855 and the ninth column to the 16th column of the counter circuit 855 as much as possible.
  • the number of buffer stages used from the count clock input terminal 800 to the output of the buffer 824 is 8 (16 stages in terms of inverter), and the number of stages is 4.
  • Each buffer is formed by connecting an inverter 825 and an inverter 826 in series like a buffer 802.
  • FIG. 8A is an example of a configuration diagram of a column AD conversion apparatus adopting the “buffering technology” disclosed in Patent Document 2.
  • FIG. 8A shows a counter circuit in the column AD conversion apparatus shown in FIG.
  • counter circuits 955 in the column AD converter are arranged in 32 columns from left to right, the count clock input terminal 900 supplies a count clock to the buffer 901, and the buffer 901 includes buffers 902 and 903.
  • the output signal is supplied to (branched).
  • the configuration after the output of the buffer 903 is the same as the configuration after the output of the buffer 801 shown in FIG. The same applies to the subsequent stages of the buffer 902.
  • clock tree structures employ a configuration in which the peak power of the counter circuit is dispersed as much as possible in the same manner as the configuration described in FIG. A plurality of buffers are provided for each end point.
  • Average number of branches 1 0 ⁇ ((l o g N) / S) (Equation 1)
  • Required number of stages c e i l (l o g x (N)) (Formula 2)
  • N is the number of sync points
  • S is the maximum possible number of stages.
  • x is the average number of branches calculated by Equation 1, and ceil indicates that the obtained result is rounded up.
  • the number of buffers used from the count clock input terminal 900 to the buffer 904 is 10 stages (20 in terms of inverter) compared to the configuration shown in FIG. Stage) and 2 stages (4 stages in terms of inverter), and the number of stages is also 1st stage 910, 2nd stage 911, 3rd stage 912, 4th stage 913, and 5th stage It becomes a 5-stage configuration of 914 and increases by one stage.
  • a waveform change in a 10-stage buffer (20 stages in terms of inverter) from the input of the buffer 901 to the output of the buffer 904 in FIG. 8A will be described below.
  • the buffer size P / N balance of 20 stages of inverters
  • the balance (duty) of the “H” width and “L” width of the count clock is gradually broken every time it passes through one stage of the buffer.
  • the “H” width per buffer is reduced by 30 ps.
  • “H” width is narrowed by 10 buffers.
  • FIG. 8B is a comparison diagram of input / output waveforms of buffers constituting the clock tree.
  • the input count clock frequency of the buffer 901 is 243 MHz
  • one cycle of the count clock is 4.12 ns.
  • the duty is 50%
  • the “H” width (pulse) of the count clock is 2.06 ns.
  • the “H” width of the input count clock of the buffer 901 is 2.06 ns
  • the “H” narrowing after passing through 10 stages of the buffer is subtracted by 0.3 ns.
  • the value 1.76 ns becomes the “H” width of the output count clock of the buffer 904, and there is a difference between the two waveform diagrams as shown in the waveform diagram of FIG. 8B.
  • FIG. 8C is a comparison diagram of input / output waveforms of buffers constituting the clock tree when the frequency of the count clock is doubled. That is, the waveform shown in FIG. 8C is obtained by doubling the frequency of the count clock input terminal 900 input to the buffer 901 with respect to the waveform shown in FIG. 8B. For example, when the frequency of the count clock input terminal 900 is 486 MHz, one cycle of the count clock is 2.06 ns. If the duty is 50%, the “H” width of the count clock is 1.03 ns.
  • the counter circuit in the AD converter includes an SDR (Single Data Rate) type counter circuit and a DDR (Double Data Rate) type counter circuit.
  • the SDR type counter circuit uses a ripple counter from the least significant bit to the most significant bit, and performs counting at only one of the rising edge and falling edge of one cycle of the count clock (that is, the count clock) +1 or -1 is counted in one cycle). In this method, even if the clock duty is shifted, there is no problem unless the pulse is completely crushed.
  • the latch circuit that inputs the count clock as data is the least significant bit
  • the second to the highest bits are the same ripple counter as the SDR method
  • the rising edge and the falling edge of one cycle of the count clock Counts both with the edge (that is, counts +1 or -1 with a half cycle of the count clock. Since the count frequency is doubled with respect to the counter circuit of the SDR system, the AD conversion speed can be increased. Effective for improving bit precision).
  • the duty of the count clock needs to be 50%. When the balance (duty) of the “H” width and “L” width of the count clock is lost, there is a problem that the differential linearity of AD conversion deteriorates and AD conversion accuracy decreases.
  • the present invention improves the accuracy of the clock waveform to each column circuit and increases the speed of AD conversion in a column AD converter, particularly a MOS type solid-state imaging device equipped with a lamp type AD converter. It is an object of the present invention to provide a means for realizing high quality and high accuracy, and thereby improving the image quality of both moving images and still images.
  • a solid-state imaging device includes an N (N is a natural number) column pixel array in which unit pixels including photoelectric conversion elements are arranged in a two-dimensional matrix, A readout signal line that is provided for each column and from which a pixel signal from the unit pixel is read out, and a lamp that is provided adjacent to the pixel array and that AD converts the pixel signal output via the readout signal line by a ramp wave A ramp type AD converter, and the ramp type AD converter is provided for each pixel column, a DA conversion circuit that generates the ramp wave, and compares the pixel signal with the ramp wave, and the pixel A column comparison circuit that detects timing when the voltage of the signal and the voltage of the ramp wave coincide with each other, and is provided for each pixel column, and the time from the start of comparison in the column comparison circuit to the timing is expressed as a clock signal.
  • M which constitutes a higher-order clock stage in which a column counter circuit that measures the number of the column counter circuits and a series of the column counter circuits that are connected in series at substantially equal intervals along a direction in which all the column counter circuits are arranged in a one-dimensional manner.
  • M ⁇ N first inverters
  • the column counter circuit belongs to one of M column counter circuit groups associated with each of the M first inverters, and is an odd number
  • the column counter circuit group includes a second inverter disposed in a lower clock stage between the output terminal of the first inverter corresponding to the column counter circuit group and the column counter circuit belonging to the column counter circuit group.
  • the even-numbered column counter circuit group provided for each column counter circuit includes the output terminal of the first inverter corresponding to the column counter circuit group and the column A column counter circuit belonging to the counter circuit group and arranged in the lower clock stage for each column counter circuit, and the clock signal passes through the upper clock stage and the lower clock stage in this order. And is distributed to the column counter circuit.
  • the pixel array even if the pixel array has a high number of pixels, it can be supplied to each column AD converter in a state where a decrease in the duty of the count clock used for AD conversion of the pixel signal is suppressed. Therefore, it is easy to increase the AD conversion bit width and increase the number of pixels, which are directly linked to the improvement of the still image quality, and it is possible to increase the frame rate and acquire a smoother moving image.
  • the number of stages of the clock buffer can be set to two stages (only the first stage and the second stage) regardless of the number of columns of the column AD converter. Therefore, an increase in layout area can also be suppressed.
  • a pixel array of N (N is a natural number) columns in which unit pixels including photoelectric conversion elements are arranged in a two-dimensional matrix, and a readout signal line that is provided for each pixel column and from which pixel signals from the unit pixels are read out.
  • a ramp-type column AD conversion device that is provided adjacent to the pixel array and AD-converts the pixel signal output via a readout signal line by a ramp wave
  • the ramp-type column AD conversion device includes: A DA conversion circuit that generates a ramp wave, and a column comparison that is provided for each pixel column, compares the pixel signal with the ramp wave, and detects a timing at which the voltage of the pixel signal matches the voltage of the ramp wave
  • a column counter circuit that is provided for each pixel column and measures the time from the start of comparison in the column comparison circuit to the timing by supplying a clock signal;
  • the column counter circuit includes M (M ⁇ N) first inverters that constitute a higher-order clock stage and are connected in series at substantially equal intervals along a direction in which the column counter circuit is arranged in a one-dimensional manner, The column counter circuit belongs to one of the M column counter circuit groups associated with each of the M first inverters, and the odd-numbered column counter circuit group corresponds to the column counter circuit group.
  • Each column counter circuit has a buffer arranged in the lower clock stage between the output terminal of the first inverter and the column counter circuit belonging to the column counter circuit group, and the even-numbered column counter circuit group includes: Between the output terminal of the first inverter corresponding to the column counter circuit group and the column counter circuit belonging to the column counter circuit group, the lower order A second inverter arranged in the lock stage for each column counter circuit, said clock signal, the upper clock stage, may be distributed to the column counter circuit via next the the lower clock stage.
  • the buffer is arranged for each column counter circuit in the lower clock stage of the odd-numbered column counter circuit group, and the second inverter is connected to the column counter in the lower clock stage of the even-numbered column counter circuit group. Arranged for each circuit.
  • the buffer it is possible to cope with the case where an anti-phase clock signal is input, and supply to the AD converter of each corresponding column while suppressing a decrease in the duty of the count clock used for AD conversion of the pixel signal. Can do. Therefore, it is easy to increase the AD conversion bit width and increase the number of pixels, which are directly linked to the improvement of the still image quality, and it is possible to increase the frame rate and obtain a smoother moving image.
  • the number of stages of the clock buffer can be set to two stages (only the first stage and the second stage) regardless of the number of columns of the column AD converter. Therefore, an increase in layout area can also be suppressed.
  • the clock signal is input from the input terminal of the first inverter corresponding to the first column counter circuit group in the upper clock stage, and the first inverter corresponding to the column counter circuit group to which one column counter circuit belongs. To the one column counter circuit via one second inverter or buffer connected between the output terminal of the first inverter, the output terminal and the one column counter circuit. Distributed.
  • the clock signal before the clock signal is supplied to the column counter circuit, it passes through the inverter M stage of the upper clock stage and the buffer 1 stage of the lower clock stage at the longest.
  • the output of the first stage of the inverter and the output of the second stage of the inverter which are the components of the inverter, can be the same load. Can absorb.
  • the repeater is configured by an inverter, waveform variation is suppressed, and the degree of reduction in the HIGH level width of the waveform is small. Therefore, it can be supplied to each column AD converter in a state where a decrease in the duty of the count clock used for AD conversion of the pixel signal is suppressed.
  • the column counter circuit preferably measures the time from the start of comparison in the column comparison circuit to the timing using both the rising edge and falling edge of the waveform of the distributed clock signal.
  • the SDR counter circuit uses a ripple counter from the least significant bit to the most significant bit, and counts only at one of the rising edge and falling edge of one cycle of the count clock. This method is not a problem even if a deviation occurs in the clock duty as long as the pulse is not completely destroyed.
  • the latch circuit that inputs the count clock as data is the least significant bit
  • the second to the most significant bit is the ripple counter similar to the SDR method
  • the rising edge of one cycle of the count clock is Count on both falling edges. Since the DDR counter circuit has a count frequency twice that of the SDR counter circuit, it is effective in increasing the speed of AD conversion and improving the bit accuracy. However, since the DDR method is a counting method using both edges, if the clock duty shifts, the detection bit accuracy decreases.
  • the DDR method since it is possible to suppress a decrease in the duty of the count clock, the DDR method can be positively adopted.
  • the upper clock stage includes a first power line and a first ground line for supplying a voltage or a current to the M first inverters, and is between the first power line and the first ground line. It is preferable to provide a decoupling capacitor.
  • the inverter and the buffer are not affected by the voltage fluctuation due to the operation of the other inverter and the buffer. Therefore, peak noise (power supply and GND fluctuations) generated in the upper clock stage and the column counter circuit can be suppressed. Therefore, the degree of decrease in the width of the HIGH level and LOW level of the clock signal can be suppressed.
  • the lower clock stage includes a second power line and a second ground line for supplying a voltage or a current to all the second inverters and the buffers, and the second power line, the second ground line, It is preferable to provide a decoupling capacitor in between.
  • peak noise power supply and GND fluctuations generated in the lower clock stage and the column counter circuit can be suppressed. Therefore, the degree of decrease in the width of the HIGH level and LOW level of the clock signal can be suppressed.
  • the decoupling capacitor is arranged corresponding to each of the M first inverters.
  • the decoupling capacitor is arranged for each pixel column.
  • the decoupling capacitors it is possible to more effectively suppress the degree of decrease in the width of the HIGH level and the LOW level of the clock signal.
  • the present invention can be realized not only as a solid-state imaging device having the above-described features, but also as an imaging device including such a solid-state imaging device, has the same configuration and effects as described above.
  • the waveform of the counter clock signal (count clock) is highly accurate (the duty of the clock is reduced). It can be supplied to each column AD conversion device while being kept at (suppressed). Therefore, it is easy to increase the AD conversion bit width and increase the number of pixels, which are directly linked to the improvement of the still image quality, and it is possible to increase the frame rate and obtain a smoother moving image.
  • the number of stages of the clock buffer can be set to two stages (only the first stage and the second stage) regardless of the number of columns of the column AD converter, an increase in the layout area can be suppressed.
  • an increase in peak current and noise resulting therefrom can be suppressed.
  • FIG. 1 is a functional block configuration diagram of a MOS solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is an operation timing chart of the column AD circuit included in the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIGS. 3A and 3B are diagrams showing examples of operation waveforms according to the SDR method and the DDR method of the counter circuit built in the column AD circuit according to Embodiment 1 of the present invention, respectively.
  • FIG. 4A is a clock tree configuration diagram of the count clock used in the MOS type solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 4B is a comparison diagram of input / output waveforms of a clock tree configuration included in the MOS solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 4C is a comparison diagram of input / output waveforms of the clock tree configuration when the count clock frequency used in the MOS type solid-state imaging device according to Embodiment 1 of the present invention is doubled.
  • FIG. 5 is a clock tree configuration diagram of the count clock used in the MOS type solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 6 is a functional block configuration diagram of an imaging apparatus (camera) according to Embodiment 3 of the present invention.
  • FIG. 7 is an example of a configuration diagram of a column AD conversion apparatus employing the “buffering technology” disclosed in Patent Document 2.
  • FIG. 8A is an example of a configuration diagram of a column AD conversion apparatus employing the “buffering technology” disclosed in Patent Document 2.
  • FIG. 8B is a comparison diagram of input / output waveforms of buffers constituting the clock tree.
  • FIG. 8C is a comparison diagram of input / output waveforms of buffers constituting the clock tree when the frequency of the count clock is doubled.
  • the solid-state imaging device measures a DA conversion circuit that generates a ramp wave, a comparator that compares the pixel signal and the ramp wave signal, and the time until the pixel signal and the ramp wave signal coincide with each other. And a counter circuit that holds a count value as a count value.
  • the column processing section is connected as a buffering means for operating the counter circuit, and is connected sequentially and has a first stage having first inverters arranged at equal intervals to the farthest end of the column, A second inverter of m columns connected in parallel to the output terminal of the odd-numbered first inverter of the stage, and a buffer of m columns connected in parallel to the output terminal of the even-numbered first inverter. Stage.
  • the second inverter and the buffer of the second stage are connected to the counter circuit in each column. Thereby, a decrease in the duty of the counter clock is suppressed, and the count signal can be supplied to the counter circuit.
  • FIG. 1 is a functional block configuration diagram of a MOS type solid-state imaging device according to Embodiment 1 of the present invention. Note that this MOS solid-state imaging device is an embodiment of the electronic apparatus according to the present invention.
  • the solid-state imaging device 1 has a pixel array 4 in which a plurality of unit pixels 4a including a photoelectric conversion element that outputs an electrical signal corresponding to the amount of incident light is arranged in a two-dimensional matrix, and outputs a signal from each pixel.
  • a CDS (Correlated Double Sampling) processing function unit, a digital conversion unit (ADC; Analog Digital Converter), and the like are provided in parallel in parallel.
  • the CDS processing function unit and the digital conversion unit are included in the column processing unit 21, for example.
  • a CDS processing function unit or an ADC unit is provided in parallel in a column” means that a plurality of CDS processing function units or a plurality of CDS processing function units in substantially parallel to the vertical signal line 6 that is a readout signal line in all columns. This means that a digital conversion unit is provided.
  • Each of the plurality of functional units is arranged only on one far end side in the column direction with respect to the pixel array 4 (output side arranged on the lower side of the drawing) when the device is viewed from above.
  • One far end side in the column direction with respect to the pixel array 4 (the output side arranged on the lower side in the figure) and the other far end side on the opposite side (the upper side in the figure) ) May be arranged separately.
  • the horizontal scanning unit that performs readout scanning (horizontal scanning) in the row direction is also arranged separately on each far end side so that each can operate independently.
  • a CDS processing function unit and an ADC unit are provided in parallel with each other, a CDS processing function unit and an ADC unit are provided for each pixel column in a portion called a column region provided on the output side of the imaging unit.
  • the clock generator 15 has a built-in frequency multiplication circuit that generates a pulse having a clock frequency faster than the input clock frequency.
  • the clock generator 15 receives the clock CK0 from the communication / timing controller 2 and generates a clock having a frequency that is at least twice as high based on the clock CK0.
  • the pixel array 4 includes unit pixels 4a including photoelectric conversion elements such as photodiodes arranged in a two-dimensional matrix.
  • a read selection transistor that is an example of a charge reading portion (transfer gate portion / read gate portion)
  • a reset transistor that is an example of a reset gate portion
  • a selection transistor and an amplifying transistor having a source follower configuration as an example of a detection element that detects a change in potential of the floating diffusion.
  • the above-described configuration may be a configuration including four general-purpose transistors as a MOS sensor, or may be a configuration including three transistors in which the vertical selection transistor is omitted from the configuration including the four transistors.
  • the solid-state imaging device 1 is provided with a horizontal scanning circuit 13, a vertical scanning circuit 3, and a communication / timing control unit 2.
  • the horizontal scanning circuit 13 has a function of sequentially selecting each column of the column processing unit 21 and reading a count value that is an AD conversion result of each column.
  • the unit pixel 4a includes a vertical scanning circuit 3 through a row control line 20 for row selection, and a column processing unit 21 in which a column AD circuit 21a is provided for each column through a vertical signal line 6. It is connected.
  • the row control line 20 indicates all the wiring that enters the pixel from the vertical scanning circuit 3.
  • the horizontal scanning circuit 13 and the vertical scanning circuit 3 are configured to include a decoder as described later, and start a shift operation (scanning) in response to a control signal CMD0 given from the communication / timing control unit 2.
  • the row control line 20 includes various pulse signals (for example, a reset pulse, a transfer pulse, a control pulse, etc.) for driving the unit pixel 4a, and this is driven by the vertical scanning circuit 3.
  • the communication / timing control unit 2 is a master via a functional block of a timing generator TG (an example of a read address control device) that supplies a clock signal required for the operation of each unit and a pulse signal of a predetermined timing, and a terminal 1a.
  • a communication interface functional block for receiving a clock MCLK, receiving data DATA for instructing an operation mode or the like via a terminal 1b, and outputting data including information of the solid-state imaging device 1;
  • the horizontal address signal is output to the horizontal decoder 13a and the vertical address signal is output to the vertical decoder 3a, and the horizontal decoder 13a and the vertical decoder 3a select the corresponding row or column in response thereto.
  • the communication / timing control unit 2 passes through the clock having the same frequency as the master clock MCLK input via the terminal 1a, a clock obtained by dividing the clock, or the clock generator 15 described above.
  • the frequency-multiplied clock is supplied to each part in the device, for example, the horizontal scanning circuit 13, the vertical scanning circuit 3, and the column processing unit 21.
  • the vertical scanning circuit 3 selects a row of the pixel array 4 in synchronization with the clock CKv generated by the communication / timing control unit 2 and supplies a necessary pulse to the row.
  • a vertical decoder 3a that defines a vertical readout row (selects a row of the pixel array 4) and a row control line 20 for a unit pixel 4a on a readout address (in the row direction) defined by the vertical decoder 3a.
  • a vertical drive circuit 3b that drives by supplying a pulse. Note that the vertical decoder 3a selects a row for electronic shutter in addition to a row from which a signal is read.
  • the horizontal scanning circuit 13 sequentially selects the column AD circuit 21 a of the column processing unit 21 in synchronization with the clock CKh generated by the communication / timing control unit 2, and sends the signal to the horizontal signal line (horizontal output line) 12. It is a guide.
  • the horizontal scanning circuit 13, for example, defines a horizontal readout column (selects each column AD circuit 21 a in the column processing unit 21) and a readout address defined by the horizontal decoder 13 a.
  • a horizontal drive circuit 13b for guiding each signal of the column processing unit 21 to the horizontal signal line 12 (a shift register may be used as a read address defining means in the horizontal scanning circuit 13).
  • the bits for one column may be transferred in parallel, or 60 bits may be arranged so that the bits for four columns can be transferred in parallel.
  • the pixel signal output from the unit pixel 4a is supplied to the column AD circuit 21a of the column processing unit 21 via the vertical signal line 6 for each column.
  • Each column AD circuit 21a of the column processing unit 21 receives a pixel signal for one column and processes the signal.
  • each column AD circuit 21a has an AD conversion function for converting an analog signal into 15-bit digital data using a clock CKdac.
  • a ramp-like reference voltage signal Ramp is supplied to a voltage comparator (hereinafter referred to as a comparator), and at the same time, counting (counting) with a clock signal is started, and the vertical signal line 6
  • the analog pixel signal input via the reference voltage signal Ramp is compared with the reference voltage signal Ramp, and A / D conversion is performed by counting until a pulse signal notifying the coincidence of potentials in the comparator is obtained.
  • the pixel data digitized by the column AD circuit 21 a is transmitted to the horizontal signal line 12 through a horizontal selection switch (not shown) driven by a horizontal selection signal from the horizontal scanning circuit 13 and further input to the output buffer 14.
  • a horizontal selection switch (not shown) driven by a horizontal selection signal from the horizontal scanning circuit 13 and further input to the output buffer 14.
  • 15 bits is an example, and other bit numbers such as less than 15 bits (for example, 10 bits) or more than 15 bits (for example, 16 bits) may be used.
  • pixel signals are sequentially output for each column from the pixel array 4 in which unit pixels 4a including photoelectric conversion elements are arranged in a matrix. Then, one image corresponding to the pixel array 4 in which photoelectric conversion elements are arranged in a matrix, that is, a frame image, is shown as a set of pixel signals of the entire pixel array 4.
  • the reference signal generation unit 7 includes a DA (Digital Analog Converter) 7a, and count clock CKdac from an initial value indicated by control data CMD1 from the communication / timing control unit 2.
  • the signal Ramp which is a ramp wave that is also expressed as a staircase or a sawtooth shape, is generated in synchronization with each other, and the generated ramp wave is supplied to each column AD circuit 21a of the column processing unit 21 as a reference voltage for AD conversion. (ADC reference signal) is supplied.
  • the ramp wave is generated based on a high-speed clock from the clock generator 15, for example, a multiplied clock generated by a multiplier circuit, so that the ramp wave is generated based on the master clock MCLK input via the terminal 1a. Can be changed at high speed.
  • the control data CMD1 supplied from the communication / timing control unit 2 to the DA conversion circuit 7a of the reference signal generation unit 7 has a change rate of digital data with respect to time so that the ramp voltage for each comparison process has the same slope (change rate). Also includes information about. Specifically, the count value is generally changed linearly by 1 per unit time, but this may be changed nonlinearly.
  • the column AD circuit 21a includes the reference voltage signal Ramp generated by the DA conversion circuit 7a of the reference signal generation unit 7 and the vertical signal line 6 (from the unit pixel 4a for each row control line 20 (V0, V1,..., Vn). H8, H1,..., Hn), a comparator 8 that compares the analog pixel signal obtained via H0, H1,..., Hn), and a counter that counts the time until the coincidence of the two signals compared by the comparator 8 is detected and holds the result.
  • the circuit 10 has an n-bit AD conversion function.
  • the comparator 8 is provided for each pixel column, and is a column comparison circuit that compares the pixel signal with the ramp wave and detects the timing at which the voltage of the pixel signal matches the ramp wave voltage.
  • the communication / timing control unit 2 has a function of a control unit that switches the count processing mode in the counter circuit 10 depending on which of the noise component ⁇ V and the signal component Vsig of the pixel signal is being compared by the comparator 8. .
  • a control signal CMD2 for instructing whether the counter circuit 10 operates in the down count mode or the up count mode is input from the communication / timing control unit 2 to the counter circuit 10 of each column AD circuit 21a. Yes.
  • the reference voltage signal Ramp generated by the reference signal generation unit 7 is input to one input terminal of the comparator 8 in common with the input terminals of the other comparators 8, and the other input terminal has a corresponding column.
  • the vertical signal lines 6 are connected and the pixel signal voltages from the pixel array 4 are individually input.
  • the output signal of the comparator 8 is supplied to the counter circuit 10.
  • the counter circuit 10 is provided for each pixel column, and is a column counter circuit that measures the time from the start of comparison in the comparator 8 to the above timing by supplying a clock signal.
  • the count clock CKcnt is input from the communication / timing control unit 2 to the clock terminal of the counter circuit 10 in common for all columns.
  • the counter circuit 10 is configured to perform internal counting by inputting one count clock CKcnt. Similarly to the reference voltage signal Ramp, the count clock CKcnt is also generated based on the high-speed clock (for example, a multiplied clock) from the clock generator 15, so that the count clock CKcnt is generated by the master clock MCLK input via the terminal 1a. It can be fast.
  • the high-speed clock for example, a multiplied clock
  • the counter circuit 10 is an up / down counter capable of switching between a down count operation and an up count operation while holding the previous count value.
  • the counter circuit 10 of the present embodiment includes a synchronous counter (a counter in which the operations of all flip-flops (counter basic elements) are limited by the count clock CKcnt) in which the count output value is output in synchronization with the count clock CKcnt. ) And an asynchronous counter whose operation limiting frequency is determined only by the limiting frequency of the first flip-flop (counter basic element) can be considered.
  • the counter circuit 10 is preferably an asynchronous counter suitable for high-speed operation.
  • the counter circuit 10 starts the count operation in the down-count mode or the up-count mode in synchronization with the ramp waveform voltage generated from the reference signal generation unit 7.
  • the inverted information of the comparator output CMPout9 in this example, transition from “L” to “H”
  • the count operation is stopped, and the count value at that time is latched as pixel data ( Hold and store) to complete the AD conversion.
  • the pixel data stored and held by the counter circuit 10 is received by a horizontal selection signal Hpn (Hp0, Hp1, Hp2,..., Hpn) input from the horizontal scanning circuit 13 via the column control line 22 at a predetermined timing.
  • Hpn horizontal selection signal
  • the column processing unit 21 and the reference signal generation unit 7 are a ramp-type column AD conversion device that is provided adjacent to the pixel array 4 and AD converts a pixel signal output via the vertical signal line 6 by a ramp wave.
  • the unit pixel 4a illustrated in FIG. 1 may have a structure including a pixel (photodiode), a transfer transistor, an FD, a reset transistor, and an amplification transistor, a so-called one-pixel one-cell structure, or a plurality of pixels. Furthermore, a structure in which any one or all of the FD, the reset transistor, and the amplification transistor are shared within the unit cell, that is, a so-called multi-pixel 1-cell structure may be used. That is, in the multi-pixel 1-cell structure, the reset transistor, the readout transistor, and the selection transistor are shared by a plurality of adjacent photoelectric conversion elements, and the number of transistors per one photoelectric conversion element is substantially reduced.
  • the present invention can be applied as a constituent element of a solid-state imaging device.
  • the pixel may be formed by a structure formed on the front surface of the semiconductor substrate, that is, the same surface side as the surface on which the gate terminal and the wiring of the transistor are formed. You may form by the structure of what is called a back surface irradiation type image sensor (back surface irradiation type solid-state imaging device) formed in the back surface side with respect to the surface in which the gate terminal and wiring of the transistor were formed.
  • a back surface irradiation type image sensor back surface irradiation type solid-state imaging device
  • FIG. 2 is an operation timing chart of the column AD circuit included in the solid-state imaging device according to Embodiment 1 of the present invention.
  • the column AD circuit 21a included in the solid-state imaging device 1 includes the comparator 8 and the counter circuit 10, and sequentially AD-converts pixel signals of the unit pixels 4a arranged in a two-dimensional matrix.
  • the AD conversion period (time t0 to time t11) illustrated in FIG. 2 is a period (noise detection period) in which noise components generated in the unit pixel 4a, the vertical signal line 6, the comparator 8, and the counter circuit 10 are detected. (Time t3 to time t5)) and a period for detecting the signal component of the incident light quantity (signal detection period (time t8 to time t10)).
  • the column AD circuit 21a inputs a comparator reset signal “L” during a period from time t1 to time t2, and resets the function of the comparator 8 (the output signal CMPout9 of the comparator 8 is set to “L”). set). At this time, the reference voltage signal Ramp is set to its initial value.
  • the column AD circuit 21a applies the voltage V pix of the vertical signal line (each unit pixel 4a (H 0 , H 1 , H in the row Vm amplified by the floating diffusion amplifier) to one of the input terminals of the comparator 8 of each column. ..., the output signal ⁇ V) from Hn) is input, and the reference voltage signal Ramp is input to the other input terminal for a period from time t3 to time t5 (swept as shown in FIG. 4).
  • the output signal CMPout9 of the comparator 8 outputs "H" (the signal potential differs depending on the pixel, so the matching timing (time t4) also differs depending on the column.
  • the counter circuits 10 in all the columns receive “L” as a count reset signal during the period from time t1 to time t2, and the count value is set to 1024, for example.
  • the sweep of the reference voltage signal Ramp starts, and at the same time, the input of the count clock CKcnt to the clock input terminals of the counter circuits 10 in all the columns starts, and the reference voltage signal Ramp is swept (time t3 to time t5). ) Keep typing.
  • the counter circuit 10 in each column counts down until the output signal CMPout9 of the comparator in that column becomes “H” (time t4).
  • the column AD circuit 21a inputs a comparator reset signal “L” during a period from time t6 to time t7, and resets the function of the comparator (sets the comparator output signal CMPout9 to “L”). Similarly, the reference voltage signal Ramp is set to its initial value.
  • the counter circuits 10 in all the columns do not perform the count reset, and keep the values at the time of the down count until the time t8. Further, by time t8, the operation mode of the counter circuit 10 is switched from the down count to the up count.
  • the column AD circuit 21a applies the voltage V pix of the vertical signal line (unit pixel 4a (H 0 , H 1 amplified by a floating diffusion amplifier) of the vertical signal line to one of the input terminals of the comparator 8 of each column. ,..., Hn) is input, and the reference voltage signal Ramp is input to the other input terminal for a period from time t8 to time t10.
  • the comparator 8 outputs the output signal CMPout9 to “H”.
  • the sweep of the reference voltage signal Ramp starts, and at the same time, the input of the count clock CKcnt to the clock input terminals of the counter circuits 10 of all the columns starts, and the reference voltage signal Ramp is swept (time t8 to time t10). ) Keep typing.
  • the counter circuit 10 of each column counts up until the output signal CMPout9 of the comparator of that column becomes “H” (t9).
  • CMPout9 becomes “H”
  • the counter circuit 10 of that column receives the count clock. The input is masked, and the up-count value at that time is held and stopped.
  • the down count value is 512 and the up count value is 2512 (time t9)
  • the value held in the counter circuit of that column is 3024.
  • the ramp-type AD conversion operation can be applied.
  • the noise component is subtracted in advance in the analog region, and analog conversion of only the signal component is performed. Only the signal detection period is required, and the counter circuit only needs to count up or down).
  • the DDR (Double Data Rate) method is used as a means to increase the speed of AD conversion (improving the frame rate) and improve the conversion bit width for improving the image quality while alleviating the problems related to clock propagation.
  • the counter circuit will be described. In the DDR system, the configuration of the counter circuit is changed, and counting is performed at both the rising edge and the falling edge of one cycle of the count clock CKcnt.
  • a method in which the counter circuit 10 is configured with only an asynchronous counter as it is (a method in which only one rising edge is counted in one cycle of the count clock CKcnt, for example) is called an SDR (Single Data Rate) method.
  • the SDR type counter circuit uses a ripple counter from the least significant bit to the most significant bit, and performs counting at only one of the rising edge and falling edge of one cycle of the count clock (that is, the count clock) +1 or -1 is counted in one cycle). This method is not a problem even if a deviation occurs in the clock duty as long as the pulse is not completely destroyed.
  • the latch circuit that inputs the count clock as data is the least significant bit, and the second to the most significant bits are the same ripple counter as the SDR method, and the least significant bit latch
  • the count clock By inputting the count clock to the data input terminal of the circuit and the clock input terminal of the flip-flop corresponding to the least significant bit of the ripple counter (that is, the second bit of the DDR counter), one cycle of the count clock is obtained. Counting is performed at both the rising edge and the falling edge (+1 or -1 is counted in a half cycle of the count clock).
  • FIG. 3A is a diagram showing an example of operation waveforms of the counter circuit built in the column AD circuit according to Embodiment 1 of the present invention by the SDR method.
  • FIG. 3B is a diagram showing an example of an operation waveform by the DDR method of the counter circuit built in the column AD circuit according to Embodiment 1 of the present invention.
  • the difference between FIG. 3A showing the operation waveform of the SDR counter circuit and FIG. 3B showing the operation waveform of the DDR counter circuit for the count clock of the same frequency is added by the DDR method.
  • the DDR counter circuit It is preferable to adopt.
  • the “H” width (pulse) and “L” width (pulse) of the count clock CKcnt for smooth operation of the above-described DDR type counter circuit are not destroyed (for example, the duty of the clock is ideal).
  • the clock tree structure will be described.
  • FIG. 4A is a clock tree configuration diagram of a count clock used in the MOS type solid-state imaging device according to Embodiment 1 of the present invention.
  • the count clock CKcnt generated by the communication / timing control unit 2 is input to the input terminal 600, and is regularly arranged (every 120 columns in this configuration) up to the far column end (the 4080th column in FIG. 4A). Buffered by an inverter (hereinafter also referred to as a repeater). That is, the column processing unit 21 includes a plurality of first inverters that are less than the number of pixel columns and are connected in series at substantially equal intervals along the direction in which all the counter circuits 10 are arranged in a one-dimensional manner. ing. Each counter circuit 10 belongs to one of M column counter circuit groups associated with each of the plurality of M first inverters.
  • the upper clock stage which is an area of repeaters arranged regularly (column counter circuit group for every 120 columns), is defined as a first stage 650. Since the repeaters arranged regularly (column counter circuit group for every 120 columns) in the first stage 650 are not buffers but inverters, the signal polarity (negative polarity / positive polarity) is 120 columns (column counter). Different for each circuit group). For example, the output signal of the inverter 601 has an opposite polarity with respect to the input terminal 600 (except for the delay), and the output signal of the inverter 602 has the same polarity with respect to the input terminal 600 (also without the delay).
  • 120 second inverters (for each counter circuit 10) are connected in parallel between a node between the output terminal of the inverter 601 and the input terminal of the inverter 602 and the counter circuit 10. It is connected.
  • 120 buffers (for each counter circuit 10) are connected in parallel between the node between the output terminal of the inverter 602 and the input terminal of the inverter 603 and the counter circuit 10 (hereinafter referred to as the former).
  • the former are called negative polarity column groups, and the latter are called positive polarity column groups).
  • the second inverter and the buffer arranged in parallel are arranged in the second stage 651 which is a lower clock stage.
  • the output signals of the negative polarity column group and the positive polarity column group are connected to the input terminal of the counter circuit 10 of each column.
  • a load may be added to the clock signal wiring of the repeater that drives the last 40 columns. Even when no load is added, since it is the last stage repeater located on the farthest end side, the influence on waveform quality and power consumption can be minimized.
  • each inverter arranged on the first stage 650 may be a size that can satisfy a predetermined fan-out / fan-in ratio.
  • the fan-out is, for example, a size that can drive the inverter 601, and the fan-in is, for example, a load applied to a driving inverter (inverter 601) (loads of 120 inverters connected to the second stage + Wiring load).
  • the fan-out / fan-in ratio is generally 3 or less.
  • a buffer may be connected in parallel for each counter circuit 10 between the node between the output terminal of the inverter 601 and the input terminal of the inverter 602 and the counter circuit 10.
  • the second inverter is connected in parallel for each counter circuit 10 between the node between the output terminal of the inverter 602 and the input terminal of the inverter 603 and the counter circuit 10. Thereafter, the buffer and the second inverter are alternately arranged for each column counter circuit group.
  • the clock tree configuration of the count clock described above that is, the first stage 650 and the second stage 651 are arranged in a one-dimensional manner with the communication / timing control unit 2 in the solid-state imaging device 1 illustrated in FIG.
  • the counter circuit 10 is disposed between the counter circuit 10 and the counter circuit 10.
  • the first stage 650 and the second stage 651 may be arranged inside the column processing unit 21, or arranged inside the solid-state imaging device 1 and outside the column processing unit 21. Also good.
  • FIG. 4B is a waveform diagram of a clock tree configuration included in the MOS type solid-state imaging device according to Embodiment 1 of the present invention. A change in waveform from the input of the inverter 601 to the input of the buffer 609 will be described with reference to FIG. 4B.
  • the number of inverter stages from the input of the inverter 601 to the output of the buffer 609 is 36 stages including 34 stages for the inverter of the first stage 650 (4080 columns / 120 columns / stage) and 2 stages for the buffer of the second stage. It is.
  • the “H” width and “L” width of the count clock collapse little by little as it passes through one stage of the inverter, but the degree is smaller than that of the buffer.
  • the “H” width per inverter stage is reduced by about 5 ps.
  • the reason why the “H” width can be suppressed to about 5 ps will be described.
  • the load differs greatly between the first and second inverters, which are the components of the buffer, and the process variation of the MOS transistor is the variation of the second-stage inverter affected by the external load. Since the variations appear and accumulate in one direction, the duty deviation per buffer stage is as large as 30 ps.
  • the output load of this inverter is matched as much as possible and the size of the MOS transistor is adjusted, so that the variation generated in the first stage of the inverter can be offset by the next stage inverter.
  • the “H” width is narrowed, for example, the duty shift per inverter stage is narrowed to about 5 ps.
  • the duty shift is approximately the same as that of the inverter of the first stage 650.
  • the input count clock frequency of the inverter 601 is 243 MHz
  • one cycle of the count clock is 4.12 ns
  • the duty is 50%
  • the “H” width (pulse) of the count clock is 2.06 ns.
  • the value of 1.88 ns, which is obtained by subtracting 0.18 ns, which is the “H” narrowing after passing through 36 stages of inverters, from the “H” width of the count clock is 2.06 ns.
  • the “H” width of the output count clock of the buffer 609 is obtained (FIG.
  • FIG. 4C is a waveform diagram of a clock tree configuration when the count clock frequency used in the MOS type solid-state imaging device according to Embodiment 1 of the present invention is doubled.
  • FIG. 4C is obtained by doubling the frequency of the count clock input to the inverter 601 with respect to FIG. 4B.
  • the frequency of the count clock is changed from 243 MHz to 486 MHz, one cycle of the count clock CKcnt is 2.06 ns.
  • the duty 50%
  • the “H” width of the count clock CKcnt is 1.03 ns.
  • the “H” width of the output count clock of the buffer 609 is a value obtained by subtracting 0.18 ns, which is the decrease in the “H” width, from 1.03 ns. That is, 0.85 ns.
  • the “H” width of the output waveform of the buffer 609 decreases with respect to the “H” width of the input waveform of the inverter 601.
  • each pixel array has a 12 million pixel class, and each of the respective states is suppressed in a state where the decrease in the count clock duty is suppressed.
  • a column AD converter can be supplied. Therefore, it is easy to increase the AD conversion bit width and increase the number of pixels, which are directly linked to the improvement of the still image quality, and it is possible to increase the frame rate and obtain a smoother moving image.
  • the number of stages of the clock buffer can be set to two stages (only the first stage and the second stage) regardless of the number of columns of the column AD converter. Therefore, an increase in layout area can also be suppressed.
  • FIG. 5 is a clock tree configuration diagram of a count clock used in the MOS type solid-state imaging device according to the second embodiment of the present invention.
  • the count clock CKcnt generated by the communication / timing control unit 2 is input to the input terminal 700 and is regularly arranged (every 120 columns in this configuration) up to the far end of the column (the 4080th column in FIG. 5). Is buffered at any time by an inverter (what is called a repeater). That is, the column processing unit 21 includes a plurality of first inverters that are less than the number of pixel columns and are connected in series at substantially equal intervals along the direction in which all the counter circuits 10 are arranged in a one-dimensional manner. ing. Each counter circuit 10 belongs to one of M column counter circuit groups associated with each of the plurality of M first inverters.
  • This repeater region arranged regularly (for each column counter circuit group for every 120 columns) is defined as a first stage 750.
  • the repeaters arranged regularly (for each column counter circuit group for every 120 columns) in the first stage 750 are not buffers but inverters, so the signal polarity (negative polarity / positive polarity) is 120 columns ( Different for each column counter circuit group).
  • the output signal of the inverter 701 has a negative polarity with respect to the input terminal 700
  • the output signal of the inverter 702 has a positive polarity with respect to the input terminal 700.
  • 120 second inverters (for each counter circuit 10) are connected in parallel between the node between the output terminal of the inverter 701 and the input terminal of the inverter 702 and the counter circuit 10.
  • 120 buffers (for each counter circuit 10) are connected in parallel.
  • the second inverter and the buffer provided in parallel are arranged in the second stage 751 which is a lower clock stage.
  • the second inverter (or buffer) provided in the second stage 750 and the counter circuit operate simultaneously in units of 120 columns.
  • one capacitor 770 is arranged in each column (total 4080 columns) of the second stage 751.
  • the capacitor 770 disposed in the second stage 751 includes a power supply line 783 that is a second power supply line and a GND line that is a second ground line for supplying voltage or current to the second inverter and buffer of the second stage 751.
  • a power supply line 783 that is a second power supply line
  • a GND line that is a second ground line for supplying voltage or current to the second inverter and buffer of the second stage 751.
  • the power supply to which the power supply line 783 is connected may be shared by the up / down counter circuit under the second stage.
  • the power supply line 780 and the GND line 781 which are the first power supply lines for supplying voltage or current to the first inverter of the first stage 750, regular (every 120 columns).
  • a plurality of capacitors 770 are arranged between the repeater regions arranged in ().
  • the arranged capacitor 770 serves as a means for suppressing voltage fluctuations between the power line 780 as the first power line and the GND line 781 as the first ground line arranged on the first stage 750. Connected to the line 781.
  • the GND line 782 and the GND line 781 may be commonly grounded.
  • the capacitor 770 having the above-described connection relationship is a so-called decoupling capacitor, and has a function of reducing the distance that charges move in the power supply line and the ground line as much as possible, thereby reducing the loop area of the wiring through which the power supply current flows.
  • the inverter and the buffer are not affected by the voltage fluctuation due to the operation of the other inverter and the buffer. Therefore, peak noise (power supply and GND fluctuations) generated in the first stage 750, the second stage 751, and the counter circuit 10 can be suppressed. Therefore, the narrowing of the “H” width or the “L” width of the count clock CKcnt can be improved.
  • FIG. 6 is a functional block configuration diagram of an imaging apparatus (camera) according to Embodiment 3 of the present invention.
  • the imaging device 30 of the present invention is roughly composed of an optical system 100, a solid-state imaging device 200, an image processing circuit 300, and a camera system control unit 400.
  • the optical system 100 includes a lens 101 that collects light from a subject and forms an image on the pixel array of the solid-state imaging device 200 that is the solid-state imaging device described in the first and second embodiments of the present invention. ing.
  • the solid-state imaging device 200 selects a pixel array 4 in which unit pixels including a photosensitive element such as a photodiode, a MOS transistor, and the like are arranged in a two-dimensional array, and a unit pixel 4a of the pixel array 4 in units of rows.
  • a vertical scanning circuit 3 that controls reset and readout, a column AD circuit 21a that AD-converts pixel signals read from the pixel array 4, and a column digital memory 21b that holds pixel signals AD-converted by the column AD circuit 21a
  • a horizontal scanning circuit 13 for selecting each column of the column digital memory 21b and driving reading of the held digital pixel signal.
  • the image processing circuit 300 receives a digital pixel signal output from the solid-state imaging device 200, and performs DSP (Digital) that performs processes such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance necessary for camera signal processing. Signal Processor) and the like. In some cases, conversion to a compression format such as JPEG, recording in a memory, display signal processing on a liquid crystal screen provided in the camera, and the like may be performed.
  • DSP Digital
  • the camera system control unit 400 controls the optical system 100, the solid-state imaging device 200, and the image processing circuit 300 according to various settings designated by a user I / F (not shown), and performs the overall operation of the imaging device 30.
  • a user I / F for example, a microcomputer to be integrated.
  • a zoom magnification change or a real-time instruction such as a release button is received as an input, and the zoom magnification change of the lens 101, the curtain shutter travel, and the reset scanning of the solid-state imaging device 200 are controlled.
  • the solid-state imaging device 200 is equipped with a lamp type AD converter, and can be supplied to each column AD circuit 21a while suppressing deterioration of the duty of the count clock.
  • the number of stages of the clock buffer can be two, an increase in layout area can be suppressed.
  • a dedicated power supply line / GND wiring is provided at each stage of the clock buffer and a decoupling capacitor is added, so that an increase in peak current and noise resulting therefrom can be suppressed.
  • the image pickup apparatus 30 equipped with the solid-state image pickup apparatus 200 can easily increase the AD conversion bit width and increase the number of pixels directly linked to the improvement of the image quality of a still image, can increase the frame rate, and can produce a smoother moving image. An image can be acquired.
  • each functional block described in FIG. 6 is configured as a combination of individual parts, but all or a part of the functional blocks are the same. You may integrate in IC. When configured as a combination of individual components, it is advantageous for reducing the cost of the device included in the imaging apparatus. On the other hand, the integration is advantageous for speeding up the device.
  • the solid-state imaging device and the imaging device of the present invention have been described based on the embodiments, the solid-state imaging device and the imaging device according to the present invention are not limited to the above-described embodiments.
  • the present invention is particularly useful for digital still cameras and video cameras, and is optimal for use in solid-state imaging devices and cameras that require high-quality still images and smooth moving images.

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Abstract

　列回路へのクロック波形の精度を向上し、ＡＤ変換の高速化と高精度化を実現する固体撮像装置を提供する。画素信号とランプ波とを比較し、画素信号とランプ波とが一致するタイミングを検知する列比較回路と、画素列毎に設けられ、列比較回路でのタイミングを、クロック信号が供給されることにより計測するカウンタ回路（１０）と、等間隔に直列接続されたＭ個の第１インバータとを有し、カウンタ回路（１０）は、上位クロック段に配置されたＭ個の第１インバータのそれぞれに対応したＭ個のグループのいずれかに属し、奇数番目のグループは、当該グループに対応する第１インバータの出力端子と当該グループのカウンタ回路（１０）との間に配置された第２インバータを有し、偶数番目のグループは、当該グループに対応する第１インバータの出力端子と当該グループのカウンタ回路（１０）との間に配置されたバッファを有する。

Description

固体撮像装置および撮像装置
　本発明は、固体撮像装置及び撮像装置に関し、特にＡＤ変換機能を有する固体撮像装置及び撮像装置に関する。
　ＭＯＳセンサには、画素から読み出された信号を、アナログ信号として出力するアナログ信号出力方式と、画素から読み出された信号を、センサ内でアナログ信号からデジタル信号に変換し、デジタル信号として出力するデジタル信号出力方式がある。
　このデジタル信号出力方式の列ＡＤ変換方式には、ランプ型ＡＤ変換装置と呼ばれるものがあり、ＭＯＳセンサに搭載して、広く使われてきている（たとえば、特許文献１）。特許文献１では、ランプ型ＡＤ変換装置は、ＡＤ変換用の参照信号と、基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、ダウンカウントモード及びアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持している。この際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えるようにしている。
　上記デジタル信号出力方式において、画素の読み出しを高速化すると、このＡＤ変換装置のクロック周波数も高くする必要がある。動作周波数が高くなるにつれ、発生するノイズが大きくなるが、このノイズを抑制する手段の一つとして、例えば、特許文献２が開示されている。特許文献２に開示されたバッファリング技術によれば、バッファステージ数およびバッファ分岐数は、許容されるバッファステージの最大数など、適用分野の設計制約に基づいて計算される。
特開２００５－３２３３３１号公報 特開２００７－６００３６号公報
　しかしながら、特許文献２に開示されている“バッファリング技術”は、始点から終点（始点から分岐した複数の終点を含む）までの信号（クロックも含む）を、複数のバッファで遅延させているため、例えば、画素の総列数が４０００列からなる１２００万画素クラスのＭＯＳセンサでは、必要なバッファ段数が極めて多くなる。また、クロックの総配線は、１６ｍｍ（４０００列×４μｍ（単位画素当りのサイズを４μｍとした場合））と長距離を走るため配線負荷が大きくなる。バッファ段数が多段、且つ配線負荷が大きくなると、プロセスがばらついた場合に、クロックの“Ｈ”幅（パルス）もしくは“Ｌ”幅（パルス）の一方が短くなり、特に最遠端（バッファが直列に最も繋がっている箇所）では波形（パルス）が潰れてしまい、結果として、最遠端側の回路が正しく動作しなくなる。
　今後、更にプロセスが微細化すると、トランジスタのＰＭＯＳとＮＭＯＳのＰ／Ｎバランスはより崩れやすく、より顕著に波形（パルス）は消失する。また、画素の総列数が増加する度にバッファ数が増加するためレイアウト面積（縦方向）も増加する。
　図７は、特許文献２に開示された“バッファリング技術”を採用した列ＡＤ変換装置の構成図の一例である。同図には、特許文献２に開示された“バッファリング技術”をもとにしたクロックツリー構造の一例が表されている。
　図７に記載された構成は、列ＡＤ変換装置内のカウンタ回路８５５が左から右へ１６列並んでおり、カウントクロック入力端子８００がバッファ８０１にカウントクロックを供給し、バッファ８０１は、バッファ８０２とバッファ８０３にその出力信号を供給（分岐）する。また、バッファ８０３は、バッファ８０４とバッファ８０７にその出力信号を供給（分岐）する。そして、バッファ８０７は、バッファ８０９へ、また、バッファ８０９からはバッファ８１０、８１１、８１２へと、カウントクロックを順次遅延した信号を供給するように接続されている。バッファ８０１及び８０２は第１のステージ８５０に配置され、バッファ８０３～８０６は第２のステージ８５１に配置され、バッファ８０７及び８０８は第３のステージ８５２に配置され、バッファ８０９～８２４は第４のステージ８５３に配置されている。バッファ８１３～８１６、バッファ８１７～８２０、バッファ８２１～８２４は、それぞれ、バッファ８０９～８１２と同様に、直列に接続されたものである。
　バッファ８０２は、カウンタ回路８５５の１列目～８列目と、カウンタ回路８５５の９列目～１６列目までの動作を、極力同時に動作させない役割を担ったものである。カウントクロック入力端子８００からバッファ８２４の出力までに使用されているバッファの段数は８段（インバータ換算では１６段）であり、ステージ数は４となる。なお、各バッファは、バッファ８０２のように、インバータ８２５とインバータ８２６とを直列に接続したものである。
　図８Ａは、特許文献２に開示された“バッファリング技術”を採用した列ＡＤ変換装置の構成図の一例である。図８Ａは、図７記載の列ＡＤ変換装置内のカウンタ回路を１６列から３２列にしたものである。
　図８Ａの構成は、列ＡＤ変換装置内のカウンタ回路９５５が左から右へ３２列並んでおり、カウントクロック入力端子９００は、バッファ９０１にカウントクロックを供給し、バッファ９０１は、バッファ９０２及び９０３にその出力信号を供給（分岐）する。なお、バッファ９０３の出力以降の構成は、図７記載のバッファ８０１の出力以降の構成と同様である。バッファ９０２の次段以降についても同様である。
　これらのクロックツリー構造は、特許文献２に記載された以下の式１および式２にしたがって、図７に記載された構成と同様にカウンタ回路のピーク電力が極力分散するような構成を採り、遅延用のバッファを各終点までに複数段設けたものである。
　平均分岐数＝ １ ０ ＾ （ （ ｌ ｏ ｇ Ｎ ） ／ Ｓ ）　　　　（式１）
　所要ステージ数＝ ｃ ｅ ｉ ｌ （ ｌ ｏ ｇ ｘ （ Ｎ ） ）　　　（式２）
　ここで、Ｎはシンクポイント数、Ｓは最大可能ステージ数である。また、ｘは式１で計算された平均分岐数、ｃｅｉｌは得られた結果が切り上げられることを示す。
　図８Ａに記載された構成では、列数が２倍に増加した分、図７記載の構成より、カウントクロック入力端子９００からバッファ９０４までに使用されているバッファ数が１０段（インバータ換算で２０段）と２段増加（インバータ換算では４段増加）し、また、ステージ数も第１のステージ９１０、第２のステージ９１１、第３のステージ９１２、第４のステージ９１３、及び第５のステージ９１４の５段構成となり、１段増加する。
　図８Ａのバッファ９０１の入力からバッファ９０４の出力までの１０段のバッファ（インバータ換算で２０段）での波形の変化について、以下で説明する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのプロセスばらつきを考慮して、バッファサイズ（インバータ２０段のＰ／Ｎのバランス）は調整済みとする。
　しかしながら、カウントクロックの“Ｈ”幅と“Ｌ”幅のバランス（デューティ）はバッファ１段を通過する度に少しずつ崩れる。例えば、バッファ１段あたり“Ｈ”幅が３０ｐｓ狭まる。この場合、バッファ１０段で、３０ｐｓ×１０段＝３００ｐｓ（＝０．３ｎｓ）“Ｈ”幅が狭まることになる。
　図８Ｂは、クロックツリーを構成するバッファの入出力波形の比較図である。バッファ９０１の入力カウントクロック周波数が２４３ＭＨｚの場合、カウントクロックの１周期は４．１２ｎｓである。そして、デューティを５０％とすると、カウントクロックの“Ｈ”幅（パルス）は２．０６ｎｓである。このカウントクロックがバッファ１０段を通過すると、バッファ９０１の入力カウントクロックの“Ｈ”幅が２．０６ｎｓであるのに対し、バッファ１０段を通過しての“Ｈ”狭まり分０．３ｎｓを引いた値１．７６ｎｓが、バッファ９０４の出力カウントクロックの“Ｈ”幅となり、図８Ｂに記載された波形図のように、両者の波形図に差異が生じる。バッファ９０４の出力カウントクロックのデューティは、１．７６÷４．１２＝４２．７％と減少する。
　図８Ａに記載された構成は、列ＡＤ変換装置内のカウンタ回路の列数が３２なので、上述した差異は、この程度で留まるが、例えば、１２００万画素クラスのセンサでは列数が４０００列あり、この場合には、式１より必要となる最少のバッファ段数を算出すると、２３段（インバータでは４６段）となる。この場合の“Ｈ”狭まり分は０．６９ｎｓとなり、最終バッファでのクロックデューティは、１．３７÷４．１２＝３３．３％となる。ここでは、バッファ段数最少化を優先したため、バッファのステージ数が５段から８段に増加するので、レイアウト面積が増加するという課題が新たに発生する。
　図８Ｃは、カウントクロックの周波数を２倍にした場合のクロックツリーを構成するバッファの入出力波形の比較図である。つまり、図８Ｃに示した波形は、図８Ｂに示した波形に対し、バッファ９０１に入力するカウントクロック入力端子９００の周波数を２倍にしたものである。例えば、カウントクロック入力端子９００の周波数を４８６ＭＨｚにした場合、カウントクロックの１周期は２．０６ｎｓとなる。また、デューティを５０％とすると、カウントクロックの“Ｈ”幅は１．０３ｎｓとなる。このカウントクロックがバッファ１０段を通過すると、入力カウントクロック“Ｈ”幅１．０３ｎｓから、バッファ１０段を通過しての“Ｈ”狭まり分０．３ｎｓを引いた０．７３ｎｓが、バッファ９０４の出力カウントクロックの“Ｈ”幅（パルス）となる（図８Ｃ）。バッファ９０４の出力カウントクロックのデューティは、０．７３÷２．０６＝３５．４％となり、さらに減少する。図８Ｂに示した波形でのデューティ４２．７％が、図８Ｃに示した波形ではデューティ３５．４％となっており、周波数が高くなると、極端にデューティが悪化していることがわかる。つまり、従来例のクロックツリー構造では、列ＡＤ変換装置の列数増加に向かず、また、カウントクロックの周波数ＵＰ（＝ＡＤ変換装置の高速化）に不向きであるという課題を有する。
　また、ＡＤ変換装置内のカウンタ回路には、ＳＤＲ（Ｓｉｎｇｌｅ　Ｄａｔａ　Ｒａｔｅ）方式のカウンタ回路と、ＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）方式のカウンタ回路がある。
　ＳＤＲ方式のカウンタ回路は、最下位から最上位ビットまでをリップルカウンタとし、カウントクロックの１周期の立ち上がりと立ち下がりのいずれか一方のエッジのみでカウントを実施するものである（つまり、カウントクロックの１周期で＋１、または－１のカウントを行う）。この方式では、クロックデューティにズレが発生しても、完全にパルスが潰れてしまわなければ問題とはならない。
　しかしながら、ＤＤＲ方式の場合は、クロックデューティのズレがそのまま性能劣化に直結する。以下、その理由を説明する。
　ＤＤＲ方式のカウンタ回路は、カウントクロックをデータとして入力するラッチ回路を最下位ビットとし、２ビット目から最上位まではＳＤＲ方式と同様のリップルカウンタとし、カウントクロックの１周期の立ち上がりエッジと立ち下がりエッジとの双方でカウントを行う（つまり、カウントクロックの半周期で＋１、または－１のカウントを行う。ＳＤＲ方式のカウンタ回路に対し、カウント周波数が２倍になるので、ＡＤ変換の高速化やビット精度向上に有効である）。ただし、この場合、カウントクロックのデューティを５０％にする必要がある。カウントクロックの“Ｈ”幅と“Ｌ”幅のバランス（デューティ）が崩れると、ＡＤ変換の微分直線性が悪化し、ＡＤ変換精度が低下するという課題を有する。
　上記課題に鑑み、本発明は、列ＡＤ変換装置、その中でも特にランプ型ＡＤ変換装置を搭載したＭＯＳ型の固体撮像装置において、各列回路へのクロック波形の精度を向上し、ＡＤ変換の高速化と高精度化、およびそれによる動画と静止画の両方についての画質の向上を実現する手段を提供することを目的とする。
　上記の課題を解決するために、本発明の一態様に係る固体撮像装置は、光電変換素子を含む単位画素が２次元マトリクス状に配置されたＮ（Ｎは自然数）列の画素アレイと、画素列毎に設けられ、前記単位画素からの画素信号が読み出される読出し信号線と、前記画素アレイに隣接して設けられ、読出し信号線経由で出力される前記画素信号をランプ波によりＡＤ変換するランプ型列ＡＤ変換装置とを備え、前記ランプ型列ＡＤ変換装置は、前記ランプ波を生成するＤＡ変換回路と、画素列毎に設けられ、前記画素信号と前記ランプ波とを比較し、前記画素信号の電圧と前記ランプ波の電圧とが一致するタイミングを検知する列比較回路と、画素列毎に設けられ、前記列比較回路での比較開始から前記タイミングまでの時間を、クロック信号が供給されることにより計測する列カウンタ回路と、全ての前記列カウンタ回路が一次元状に配列された方向に沿うように実質的に等間隔に直列接続された、上位クロック段を構成するＭ（Ｍ＜Ｎ）個の第１インバータとを有し、前記列カウンタ回路は、前記Ｍ個の第１インバータのそれぞれに対応づけられたＭ個の列カウンタ回路グループのいずれかに属し、奇数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって下位クロック段に配置された第２インバータを列カウンタ回路ごとに有し、偶数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって前記下位クロック段に配置されたバッファを列カウンタ回路ごとに有し、前記クロック信号は、前記上位クロック段、前記下位クロック段という順で経由して前記列カウンタ回路に分配されることを特徴とする。
　本態様によれば、画素アレイが高画素数を有していても、画素信号のＡＤ変換に用いられるカウントクロックのデューティの低下を抑制した状態で、各列ＡＤ変換器に供給することができるため、静止画の画質向上に直結するＡＤ変換ビット幅の拡大や画素数の増加が容易となり、また、フレームレートを上げることができ、より滑らかな動画像を取得できるようになる。
　さらに、クロックバッファのステージ数を、列ＡＤ変換器の列数によらず、２段（第１のステージと第２のステージのみ）にすることができる。よって、レイアウト面積の増加も抑制できる。
　また、光電変換素子を含む単位画素が２次元マトリクス状に配置されたＮ（Ｎは自然数）列の画素アレイと、画素列毎に設けられ、前記単位画素からの画素信号が読み出される読出し信号線と、前記画素アレイに隣接して設けられ、読出し信号線経由で出力される前記画素信号をランプ波によりＡＤ変換するランプ型列ＡＤ変換装置とを備え、前記ランプ型列ＡＤ変換装置は、前記ランプ波を生成するＤＡ変換回路と、画素列毎に設けられ、前記画素信号と前記ランプ波とを比較し、前記画素信号の電圧と前記ランプ波の電圧とが一致するタイミングを検知する列比較回路と、画素列毎に設けられ、前記列比較回路での比較開始から前記タイミングまでの時間を、クロック信号が供給されることにより計測する列カウンタ回路と、全ての前記列カウンタ回路が一次元状に配列された方向に沿うように実質的に等間隔に直列接続された、上位クロック段を構成するＭ（Ｍ＜Ｎ）個の第１インバータとを有し、前記列カウンタ回路は、前記Ｍ個の第１インバータのそれぞれに対応づけられたＭ個の列カウンタ回路グループのいずれかに属し、奇数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって下位クロック段に配置されたバッファを列カウンタ回路ごとに有し、偶数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって前記下位クロック段に配置された第２インバータを列カウンタ回路ごとに有し、前記クロック信号は、前記上位クロック段、前記下位クロック段という順で経由して前記列カウンタ回路に分配されてもよい。
　本態様によれば、奇数番目の列カウンタ回路グループの下位クロック段には、バッファが列カウンタ回路ごとに配置され、偶数番目の列カウンタ回路グループの下位クロック段には、第２インバータが列カウンタ回路ごとに配置される。この場合には、逆位相のクロック信号を入力した場合に対応でき、画素信号のＡＤ変換に用いられるカウントクロックのデューティの低下を抑制した状態で、対応する各列のＡＤ変換器に供給することができる。よって、静止画の画質向上に直結するＡＤ変換ビット幅の拡大や画素数の増加が容易となり、また、フレームレートを上げることができ、より滑らかな動画像を取得できるようになる。
　さらに、クロックバッファのステージ数を、列ＡＤ変換器の列数によらず、２段（第１のステージと第２のステージのみ）にすることができる。よって、レイアウト面積の増加も抑制できる。
　また、前記クロック信号は、上位クロック段のうち、一番目の列カウンタ回路グループに対応する第１インバータの入力端子から入力され、一の列カウンタ回路が属する列カウンタ回路グループに対応する第１インバータまでを経由し、当該第１インバータの出力端子、当該出力端子と前記一の列カウンタ回路との間に接続された１つの前記第２インバータまたはバッファを経由して、前記一の列カウンタ回路に分配される。
　本態様によれば、クロック信号が列カウンタ回路へ供給されるまでに、最長でも上位クロック段のインバータＭ段と下位クロック段のバッファ１段とを経由することとなる。インバータを、クロックツリーを構成するリピータとして活用した場合、インバータの構成要素であるインバータ１段目の出力とインバータ２段目の出力とは同負荷にできるため、インバータ１段目で発生したバラツキは吸収できる。これにより、リピータがインバータで構成されている本態様においては、波形ばらつきが抑制され、当該波形のＨＩＧＨレベルの幅の減少度合いが小さい。よって、画素信号のＡＤ変換に用いられるカウントクロックのデューティの低下を抑制した状態で、各列ＡＤ変換器に供給することができる。
　また、前記列カウンタ回路は、分配された前記クロック信号の波形の立ち上がりエッジ及び立ち下がりエッジの双方を用いて、前記列比較回路での比較開始から前記タイミングまでの時間を計測することが好ましい。
　ＳＤＲ方式のカウンタ回路は、最下位から最上位ビットまでをリップルカウンタとし、カウントクロックの１周期の立ち上がりと立ち下がりのいずれか一方のエッジのみでカウントを実施するものである。この方式は、クロックデューティにズレが発生しても、完全にパルスが潰れてしまわなければ問題とはならない。
　一方、ＤＤＲ方式のカウンタ回路は、カウントクロックをデータとして入力するラッチ回路を最下位ビットとし、２ビット目から最上位まではＳＤＲ方式と同様のリップルカウンタとし、カウントクロックの１周期の立ち上がりエッジと立ち下がりエッジの双方でカウントを行う。ＤＤＲ方式のカウンタ回路は、ＳＤＲ方式のカウンタ回路と比較して、カウント周波数が２倍になるので、ＡＤ変換の高速化やビット精度向上に有効である。ただし、ＤＤＲ方式は、両エッジによるカウント方式であるので、クロックデューティにズレが発生すると検出ビット精度が低下してしまう。
　本態様によれば、カウントクロックのデューティの低下を抑制できるので、ＤＤＲ方式を積極的に採用できる。
　また、前記上位クロック段は、前記Ｍ個の第１インバータに電圧または電流を供給するための第１電源線及び第１接地線を備え、前記第１電源線と前記第１接地線との間に、デカップリングコンデンサを備えることが好ましい。
　本態様によれば、電源線及び接地線内を電荷が移動する距離を、可能な限り短くして、電源電流が流れる配線のループ面積を狭くすることができる。これにより、インバータ及びバッファは、他のインバータ及びバッファの動作による電圧変動に影響されない。よって、上位クロック段及び列カウンタ回路で発生したピークノイズ（電源とＧＮＤの揺れ）を抑制することができる。よって、クロック信号のＨＩＧＨレベル及びＬＯＷレベルの幅の減少度合いを抑制できる。
　また、前記下位クロック段は、全ての前記第２インバータ及び前記バッファに電圧または電流を供給するための第２電源線及び第２接地線を備え、前記第２電源線と前記第２接地線との間に、デカップリングコンデンサを備えることが好ましい。
　本態様によれば、下位クロック段及び列カウンタ回路で発生したピークノイズ（電源とＧＮＤの揺れ）を抑制することができる。よって、クロック信号のＨＩＧＨレベル及びＬＯＷレベルの幅の減少度合いを抑制できる。
　また、前記デカップリングコンデンサは、前記Ｍ個の第１インバータのそれぞれに対応して配置されていることが好ましい。
　さらには、前記デカップリングコンデンサは、画素列ごとに配置されていることが好ましい。
　デカップリングコンデンサにより、電源線及び接地線内を電荷が移動する距離を、可能な限り短くすることが好ましい。よって、デカップリングコンデンサがより狭いピッチで配置されることにより、クロック信号のＨＩＧＨレベル及びＬＯＷレベルの幅の減少度合いをより効果的に抑制できる。
　また、本発明は、上記のような特徴を有する固体撮像装置として実現することができるだけでなく、このような固体撮像装置を備える撮像装置としても、上記と同様の構成と効果がある。
　本発明の固体撮像装置及び撮像装置によれば、ランプ型ＡＤ変換装置を搭載したＭＯＳ型の固体撮像装置において、カウンタ用のクロック信号（カウントクロック）の波形を高精度（クロックのデューティの低下を抑制）に保ったまま、各列ＡＤ変換装置に供給することができる。よって、静止画の画質向上に直結するＡＤ変換ビット幅の拡大や画素数の増加が容易となり、また、フレームレートを上げることができ、より滑らかな動画像を取得できるようになる。
　さらに、クロックバッファのステージ数を、列ＡＤ変換器の列数によらず、２段（第１のステージと第２のステージのみ）にすることができるためレイアウト面積の増加も抑制でき、クロックバッファの各ステージにそれぞれ専用の電源・ＧＮＤ配線を設け、デカップリング容量を追加することにより、ピーク電流、およびこれに起因するノイズの増加も抑制することができる。
図１は、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置の機能ブロック構成図である。 図２は、本発明の実施の形態１の係る固体撮像装置の有する列ＡＤ回路の動作タイミングチャートである。 図３（ａ）及び図３（ｂ）は、それぞれ、本発明の実施の形態１に係る列ＡＤ回路に内蔵するカウンタ回路のＳＤＲ方式及びＤＤＲ方式による動作波形の一例を示す図である。 図４Ａは、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置で使用するカウントクロックのクロックツリー構成図である。 図４Ｂは、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置の有するクロックツリー構成の入出力波形の比較図である。 図４Ｃは、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置で使用するカウントクロック周波数を２倍にした場合のクロックツリー構成の入出力波形の比較図である。 図５は、本発明の実施の形態２に係るＭＯＳ型の固体撮像装置で使用するカウントクロックのクロックツリー構成図である。 図６は、本発明の実施の形態３に係る撮像装置（カメラ）の機能ブロック構成図である。 図７は、特許文献２に開示された“バッファリング技術”を採用した列ＡＤ変換装置の構成図の一例である。 図８Ａは、特許文献２に開示された“バッファリング技術”を採用した列ＡＤ変換装置の構成図の一例である。 図８Ｂは、クロックツリーを構成するバッファの入出力波形の比較図である。 図８Ｃは、カウントクロックの周波数を２倍にした場合のクロックツリーを構成するバッファの入出力波形の比較図である。
　（実施の形態１）
　本実施の形態に係る固体撮像装置は、ランプ波を生成するＤＡ変換回路と、画素信号とランプ波信号とを比較するコンパレータと、画素信号とランプ波信号が一致するまでの時間を計りその結果をカウント値として保持するカウンタ回路と、で構成された列処理部を有する。上記列処理部は、上記カウンタ回路を動作させるバッファリング手段として、逐次的に接続され、列の最遠端部まで等間隔に配置された第１インバータを持つ第１のステージと、第１のステージの奇数番目の第１インバータの出力端子に、ｍ列分の第２インバータが並列に接続され、偶数番目の第１インバータの出力端子に、ｍ列分のバッファが並列に接続された第２のステージとを有する。そして、第２のステージの第２インバータとバッファが各列のカウンタ回路に接続されている。これにより、カウンタクロックのデューティの低下が抑制され、カウント信号をカウンタ回路に供給することができる。
　以下、本発明によるＭＯＳ固体撮像装置の実施形態を、図を参照しながら説明する。
　図１は、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置の機能ブロック構成図である。なお、このＭＯＳ型の固体撮像装置は、本発明に係る電子機器の一態様である。
　固体撮像装置１は、入射光量に応じた電気信号を出力する光電変換素子を含む複数個の単位画素４ａが２次元マトリクス状に配列された画素アレイ４を有し、各画素からの信号出力を同時並列的に処理するＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理機能部や、デジタル変換部（ＡＤＣ；Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）などが列並列に設けられているものである。上記ＣＤＳ処理機能部や、上記デジタル変換部は、例えば、列処理部２１に含まれる。
　ここで、“列並列にＣＤＳ処理機能部やＡＤＣ部が設けられている”とは、全列の読出し信号線である垂直信号線６に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを俯瞰したときに、ともに画素アレイ４に対して列方向の一方の遠端側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ４に対して列方向の一方の遠端側（図の下側に配されている出力側）とその反対側である他方の遠端側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各遠端側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
　たとえば、列並列にＣＤＳ処理機能部やＡＤＣ部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やＡＤＣ部を画素列ごとに設けるものである。また、隣接する複数（たとえば２つ分）の垂直信号線６に対して１つのＣＤＳ処理機能部やＡＤＣ部を割り当てる形態や１つの垂直信号線６に対して複数のＣＤＳ処理機能部やＡＤＣ部を割り当てる形態などを採ることもできる。
　クロック発生器１５は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する周波数逓倍回路を内蔵している。このクロック発生器１５は、通信・タイミング制御部２からクロックＣＫ０を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。
　画素アレイ４は、フォトダイオードなどの光電変換素子を含む単位画素４ａが２次元マトリクス状にアレイ配置されて構成されている。この単位画素４ａの一例としては、光電変換素子に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタと、リセットゲート部の一例であるリセットトランジスタと、垂直選択用トランジスタと、フローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタとを有する。上記構成は、ＭＯＳセンサとして汎用的な４トランジスタからなる構成であってもよいし、この４トランジスタからなる構成から垂直選択用トランジスタを省略した３つのトランジスタからなる構成であってもよい。
　また、固体撮像装置１には、水平走査回路１３、垂直走査回路３、および通信・タイミング制御部２が設けられている。水平走査回路１３は、列処理部２１の各列を順次選択して、各列のＡＤ変換結果であるカウント値を読み出す機能を持つ。
　単位画素４ａは、行選択のための行制御線２０を介して垂直走査回路３と、また垂直信号線６を介して列ＡＤ回路２１ａが列ごとに設けられた列処理部２１とが、それぞれ接続されている。ここで、行制御線２０は垂直走査回路３から画素に入る配線全般を示す。
　水平走査回路１３や垂直走査回路３は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２から与えられる制御信号ＣＭＤ０に応答してシフト動作（走査）を開始する。行制御線２０には、単位画素４ａを駆動するための種々のパルス信号（例えば、リセットパルス、転送パルス、制御パルスなど）が含まれており、これは垂直走査回路３により駆動される。
　通信・タイミング制御部２は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子１ａを介してマスタークロックＭＣＬＫを受け取り、また端子１ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。
　たとえば、水平アドレス信号を水平デコーダ１３ａへ、また垂直アドレス信号を垂直デコーダ３ａへ出力し、水平デコーダ１３ａ及び垂直デコーダ３ａは、それを受けて対応する行もしくは列を選択する。
　この際、単位画素４ａを２次元マトリクス状に配置してあるので、画素信号生成部により生成され垂直信号線６を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行なう。この後に、列の並び方向である行方向（図面上の横方向）にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図ることが好ましい。勿論、スキャン読みに限らず、読み出したい単位画素４ａを直接にアドレス指定することで、必要な単位画素４ａの情報のみを読み出すランダムアクセスも可能である。
　また、実施の形態１の通信・タイミング制御部２は、端子１ａを介して入力されるマスタークロックＭＣＬＫと同じ周波数のクロックや、それを分周したクロック、または、前述のクロック発生器１５を経由して周波数を逓倍したクロックを、デバイス内の各部、たとえば水平走査回路１３、垂直走査回路３、列処理部２１などに供給する。
　垂直走査回路３は、通信・タイミング制御部２で生成されるクロックＣＫｖに同期して画素アレイ４の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素アレイ４の行を選択する）垂直デコーダ３ａと、垂直デコーダ３ａにて規定された読出アドレス上（行方向）の単位画素４ａに対する行制御線２０にパルスを供給して駆動する垂直駆動回路３ｂとを有する。なお、垂直デコーダ３ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
　水平走査回路１３は、通信・タイミング制御部２で生成されるクロックＣＫｈに同期して列処理部２１の列ＡＤ回路２１ａを順番に選択し、その信号を水平信号線（水平出力線）１２に導くものである。水平走査回路１３は、例えば、水平方向の読出列を規定する（列処理部２１内の個々の列ＡＤ回路２１ａを選択する）水平デコーダ１３ａと、水平デコーダ１３ａにて規定された読出アドレスに従って、列処理部２１の各信号を水平信号線１２に導く水平駆動回路１３ｂとを有する（水平走査回路１３内の読出アドレス規定手段としてシフトレジスタを使用してもよい。）。なお、水平信号線１２は、たとえば列ＡＤ回路２１ａが取り扱うビット数ｎ（ｎは正の整数）分、例えば１５（＝ｎ）ビットならば、そのビット数に対応して１５本配置して、１列分のビットを並列で転送するようにしても良いし、６０本配置して、４列分のビットを並列で転送できるようにしても良い。
　このような構成の固体撮像装置１において、単位画素４ａから出力される画素信号は、列ごとに垂直信号線６を介して、列処理部２１の列ＡＤ回路２１ａに供給される。
　列処理部２１の各列ＡＤ回路２１ａは、１列分の画素の信号を受けて、その信号を処理する。たとえば、各列ＡＤ回路２１ａは、アナログ信号を、クロックＣＫｄａｃを用いて、１５ビットのデジタルデータに変換するＡＤ変換機能を備える。
　ＡＤ変換機能については、詳細は後述するが、電圧比較器（以後、コンパレータと称す）にランプ状の参照電圧信号Ｒａｍｐを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線６を介して入力されたアナログの画素信号を参照電圧信号Ｒａｍｐと比較し、コンパレータでの電位の一致を知らせるパルス信号が得られるまでカウントすることでＡＤ変換を行なう。
　列ＡＤ回路２１ａでデジタル化された画素データは、水平走査回路１３からの水平選択信号により駆動される、図示しない水平選択スイッチを介して水平信号線１２に伝達され、さらに出力バッファ１４に入力される。なお、１５ビットは一例であって、１５ビット未満（たとえば１０ビット）や１５ビットを超えるビット数（たとえば１６ビット）など、その他のビット数としてもよい。
　このような構成によって、光電変換素子を含む単位画素４ａが行列状に配された画素アレイ４からは、行ごとに各列について画素信号が順次出力される。そして、光電変換素子が行列状に配された画素アレイ４に対応する１枚分の画像すなわちフレーム画像が、画素アレイ４全体の画素信号の集合で示されることとなる。
　また、参照信号生成部７は、ＤＡ変換回路（ＤＡＣ；Ｄｉｇｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）７ａを有して構成されており、通信・タイミング制御部２からの制御データＣＭＤ１で示される初期値から、カウントクロックＣＫｄａｃに同期して、階段状、または鋸歯状とも表現されるランプ波である信号Ｒａｍｐを生成し、列処理部２１の個々の列ＡＤ回路２１ａに、この生成したランプ波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。
　なお、このランプ波は、クロック発生器１５からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子１ａを介して入力されるマスタークロックＭＣＬＫに基づき生成するよりも、高速に変化させることができる。
　通信・タイミング制御部２から参照信号生成部７のＤＡ変換回路７ａに供給する制御データＣＭＤ１は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率に関する情報も含んでいる。具体的には、単位時間にカウント値を１ずつ線形に変化させるのが一般的だが、これを非線形に変化させてもよい。
　列ＡＤ回路２１ａは、参照信号生成部７のＤＡ変換回路７ａで生成される参照電圧信号Ｒａｍｐと、行制御線２０（Ｖ０、Ｖ１、…、Ｖｎ）毎に単位画素４ａから垂直信号線６（Ｈ０、Ｈ１、…、Ｈｎ）を経由し得られるアナログの画素信号とを比較するコンパレータ８と、コンパレータ８が比較する２信号の一致を検出するまでの時間をカウントし、その結果を保持するカウンタ回路１０とを備えて構成されたｎビットＡＤ変換機能を有している。
　コンパレータ８は、画素列毎に設けられており、画素信号とランプ波とを比較し、当該画素信号の電圧とランプ波の電圧とが一致するタイミングを検知する列比較回路である。
　通信・タイミング制御部２は、コンパレータ８が画素信号のノイズ成分ΔＶと信号成分Ｖｓｉｇの何れについて比較処理を行なっているのかに応じてカウンタ回路１０におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２から各列ＡＤ回路２１ａのカウンタ回路１０には、カウンタ回路１０がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＭＤ２が入力されている。
　コンパレータ８の一方の入力端子には、他のコンパレータ８の入力端子と共通に、参照信号生成部７で生成される参照電圧信号Ｒａｍｐが入力され、他方の入力端子には、それぞれ対応する列の垂直信号線６が接続され、画素アレイ４からの画素信号電圧が個々に入力される。コンパレータ８の出力信号はカウンタ回路１０に供給される。
　カウンタ回路１０は、画素列毎に設けられており、コンパレータ８での比較開始から上記タイミングまでの時間を、クロック信号が供給されることにより計測する列カウンタ回路である。
　カウンタ回路１０のクロック端子には、全列共通に、通信・タイミング制御部２からカウントクロックＣＫｃｎｔが入力されている。
　このカウンタ回路１０は、１本のカウントクロックＣＫｃｎｔの入力で、内部のカウントを行なうようになっている。カウントクロックＣＫｃｎｔも、参照電圧信号Ｒａｍｐと同様に、クロック発生器１５からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子１ａを介して入力されるマスタークロックＭＣＬＫで生成するよりも高速にすることができる。
　ここで、カウンタ回路１０は、前のカウント値を保持したままダウンカウント動作とアップカウント動作とを切り替えることが可能なアップダウンカウンタとする。
　また、本実施の形態のカウンタ回路１０には、カウント出力値がカウントクロックＣＫｃｎｔに同期して出力される同期カウンタ（全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫｃｎｔで制限されるカウンタ）と、動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数のみで決まる非同期カウンタ、どちらかの使用が考えられる。上記２つの使用のうち、カウンタ回路１０には、高速動作に適する非同期カウンタを使用するのが好ましい。
　カウンタ回路１０は、参照信号生成部７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始する。そして、コンパレータ出力ＣＭＰｏｕｔ９の反転した情報（本例では“Ｌ”から“Ｈ”へ遷移）がカウンタ回路１０に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
　この後、カウンタ回路１０が記憶・保持した画素データは、所定のタイミングで水平走査回路１３から列制御線２２を介して入力される水平選択信号Ｈｐｎ（Ｈｐ０，Ｈｐ１、Ｈｐ２、…、Ｈｐｎ）により、順次、選択・読み出されて、出力端子１ｃからＤＯＵＴとしてチップ外へ出力される。
　列処理部２１及び参照信号生成部７は、画素アレイ４に隣接して設けられ、垂直信号線６経由で出力される画素信号を、ランプ波によりＡＤ変換するランプ型列ＡＤ変換装置である。
　なお、図１に記載された単位画素４ａは、画素（フォトダイオード）、転送トランジスタ、ＦＤ、リセットトランジスタ及び増幅トランジスタを有する構造、いわゆる１画素１セル構造であってもよいし、複数の画素を含み、さらに、ＦＤ、リセットトランジスタ及び増幅トランジスタのいずれか、あるいは、すべてを単位セル内で共有する構造、いわゆる多画素１セル構造であってもよい。すなわち、多画素１セル構造は、隣接する複数の光電変換素子でリセットトランジスタ、読み出しトランジスタ及び選択トランジスタを共有化し、実質的に１光電変換素子あたりのトランジスタ数を少なくするものであり、本発明の固体撮像装置の構成要素として適用が可能である。
　また、上記画素は半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造により形成されていてもよいし、上記画素が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造により形成されていてもよい。
　図２は、本発明の実施の形態１に係る固体撮像装置の有する列ＡＤ回路の動作タイミングチャートである。
　ここで、固体撮像装置１の有する列ＡＤ回路２１ａとは、コンパレータ８とカウンタ回路１０とで構成され、２次元のマトリクス状に配置された単位画素４ａの画素信号を、順次ＡＤ変換するためのものである。図２に記載されたＡＤ変換期間（時刻ｔ０～時刻ｔ１１）は、単位画素４ａと、垂直信号線６と、コンパレータ８と、カウンタ回路１０とで発生したノイズ成分を検出する期間（ノイズ検出期間（時刻ｔ３～時刻ｔ５））と、入射光量の信号成分を検出する期間（信号検出期間（時刻ｔ８～時刻ｔ１０））とを含む。
　以下、上記ノイズ検出期間及び上記信号検出期間における列ＡＤ回路２１ａの動作を説明する。
　まず、全列共通に、列ＡＤ回路２１ａは、コンパレータリセット信号を時刻ｔ１～時刻ｔ２の期間に“Ｌ”入力し、コンパレータ８の機能をリセットする（コンパレータ８の出力信号ＣＭＰｏｕｔ９を“Ｌ”にセットする）。このとき、参照電圧信号Ｒａｍｐをその初期値に設定しておく。
　次に、列ＡＤ回路２１ａは、各列のコンパレータ８の入力端子の一方へ、垂直信号線の電圧Ｖpix（フローティングディフィージョンアンプで増幅した行Ｖｍの各単位画素４ａ（Ｈ0、Ｈ1、…、Ｈｎ）からの出力信号ΔＶ）を入力し、他方の入力端子に、参照電圧信号Ｒａｍｐを時刻ｔ３～時刻ｔ５の期間入力する（図４に示すように掃引する）。前者と後者の電圧が一致した時点(時刻ｔ４)で、コンパレータ８の出力信号ＣＭＰｏｕｔ９は“Ｈ”を出力する（画素により信号電位が異なるので、一致タイミング（時刻ｔ４）も列により異なるが、図２では、ある列のコンパレータに着目した波形を示している）。一方、全列のカウンタ回路１０は、時刻ｔ１～時刻ｔ２期間にカウントリセット信号として“Ｌ”を入力され、たとえば、カウント値が１０２４にセットされる。時刻ｔ３に、参照電圧信号Ｒａｍｐの掃引が開始すると同時に、全列のカウンタ回路１０のクロック入力端子にカウントクロックＣＫｃｎｔの入力が始まり、参照電圧信号Ｒａｍｐが掃引している期間（時刻ｔ３～時刻ｔ５）入力し続ける。各列のカウンタ回路１０は、その列のコンパレータの出力信号ＣＭＰｏｕｔ９が“Ｈ”になるまで（時刻ｔ４）ダウンカウントし、ＣＭＰｏｕｔ９が“Ｈ”になったとき、その列のカウンタ回路１０はカウントクロックの入力がマスクされ、その時点のダウンカウント値を保持して停止する。このダウンカウント値が、たとえば５１２の場合、ノイズ成分が５１２であったことを意味する。
　次に、列ＡＤ回路２１ａは、コンパレータリセット信号を時刻ｔ６～時刻ｔ７の期間に“Ｌ”入力し、コンパレータの機能をリセットする（コンパレータの出力信号ＣＭＰｏｕｔ９を“Ｌ”にセットする）。また、同じく、参照電圧信号Ｒａｍｐをその初期値に設定しておく。一方、全列のカウンタ回路１０は、ノイズ検出時の動作と異なり、カウントリセットを行わず、時刻ｔ８の時点までダウンカウント時の値を保持したままである。また時刻ｔ８までに、カウンタ回路１０の動作モードをダウンカウントからアップカウントに切り替える。
　次に、列ＡＤ回路２１ａは、各列のコンパレータ８の入力端子の一方へ、垂直信号線の電圧Ｖpixの電圧（フローティングディフィージョンアンプで増幅したＨｎ行の単位画素４ａ（Ｈ0、Ｈ1、…、Ｈｎ）からの出力信号（ΔＶ＋Ｖｓｉｇ））を入力し、他方の入力端子に、参照電圧信号Ｒａｍｐを時刻ｔ８～時刻ｔ１０の期間入力する。前者と後者の電圧が一致した時点(時刻ｔ９)で、コンパレータ８は出力信号ＣＭＰｏｕｔ９を“Ｈ”出力する。
　時刻ｔ８に、参照電圧信号Ｒａｍｐの掃引が開始すると同時に、全列のカウンタ回路１０のクロック入力端子にカウントクロックＣＫｃｎｔの入力が始まり、参照電圧信号Ｒａｍｐが掃引している期間（時刻ｔ８～時刻ｔ１０）入力し続ける。各列のカウンタ回路１０は、その列のコンパレータの出力信号ＣＭＰｏｕｔ９が“Ｈ”になるまで（ｔ９）アップカウントし、ＣＭＰｏｕｔ９が“Ｈ”になったとき、その列のカウンタ回路１０はカウントクロックの入力がマスクされ、その時点のアップカウント値を保持して停止する。
　以上の動作の結果として、たとえば、ダウンカウント値が５１２だった列で、アップカウント値が２５１２だった場合（時刻ｔ９）、その列のカウンタ回路で保持されている値は３０２４となる。実際の信号成分ＶｓｉｇのＡＤ変換結果は、カウント回路のオフセット１０２４を除いた“３０２４－１０２４＝２０００”ということになる。
　このように、ノイズ成分と信号＋ノイズ成分をともにＡＤ変換し、デジタル値としてからノイズ成分を減算する処理方法は、デジタルＣＤＳと呼ばれる。
　デジタルＣＤＳを行わない場合にもランプ型ＡＤ変換動作は適用が可能で、その場合は、あらかじめアナログ領域でノイズ成分が減算され、信号成分のみとなったアナログ量のＡＤ変換を行うことになる（信号検出期間のみとなり、カウンタ回路の動作はアップカウント、またはダウンカウントの一方のみでよくなる）。
　いずれにしても、ランプ型ＡＤ変換であれば、ＡＤ変換後のデジタル値の全階調（１５ビットであれば３２７６８階調）分の比較を、所定の時間内に行う必要があるので、列ＡＤ回路２１ａに含まれるカウンタ回路１０に入力するカウントクロックは、それに見合う高い周波数とする必要がある。この方式のＡＤ変換に関する課題は、たとえば、クロック伝播に関わるものである。
　次に、上記クロック伝播に関わる課題を緩和しつつ、ＡＤ変換の高速化（フレームレートの向上）や、画質向上のための変換ビット幅の向上をする手段として、ＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）方式のカウンタ回路について説明する。ＤＤＲ方式では、カウンタ回路の構成を変更して、カウントクロックＣＫｃｎｔの１周期の立ち上がりエッジと立ち下がりエッジの双方でカウントを行う。
　これに対して、カウンタ回路１０をそのまま非同期カウンタのみで構成する方式（カウントクロックＣＫｃｎｔの１周期の、たとえば、立ち上がりエッジのみでカウントする方式）をＳＤＲ（Ｓｉｎｇｌｅ　Ｄａｔａ　Ｒａｔｅ）方式と呼ぶ。
　ＳＤＲ方式のカウンタ回路は、最下位から最上位ビットまでをリップルカウンタとし、カウントクロックの１周期の立ち上がりと立ち下がりのいずれか一方のエッジのみでカウントを実施するものである（つまり、カウントクロックの１周期で＋１、または－１のカウントを行う）。この方式は、クロックデューティにズレが発生しても、完全にパルスが潰れてしまわなければ問題とはならない。
　これに対して、ＤＤＲ方式のカウンタ回路は、カウントクロックをデータとして入力するラッチ回路を最下位ビットとし、２ビット目から最上位ビットまではＳＤＲ方式と同様のリップルカウンタとし、最下位ビット用ラッチ回路のデータ入力端子と、リップルカウンタの最下位ビット（つまり、ＤＤＲ方式カウンタの２ビット目）に対応するフリップフロップのクロック入力端子とに、カウントクロックを入力することにより、カウントクロックの１周期の立ち上がりエッジと立ち下がりエッジの双方でカウントを行う（カウントクロックの半周期で＋１、または－１のカウントを行う）。
　以下、図３（ａ）及び図３（ｂ）を用いて、ＳＤＲ方式とＤＤＲ方式のカウンタの動作の違いを説明する。
　図３（ａ）は、本発明の実施の形態１に係る列ＡＤ回路に内蔵するカウンタ回路のＳＤＲ方式による動作波形の一例を示す図である。また、図３（ｂ）は、本発明の実施の形態１に係る列ＡＤ回路に内蔵するカウンタ回路のＤＤＲ方式による動作波形の一例を示す図である。同じ周波数のカウントクロックに対して、ＳＤＲ方式のカウンタ回路の動作波形を示す図３（ａ）とＤＤＲ方式のカウンタ回路の動作波形を示す図３（ｂ）との違いは、ＤＤＲ方式で追加された最下位ビットのラッチ（波形図のＬａｔｈ［０］）である。これにより、カウントクロックの１サイクルｔcのｔa期間とｔb期間を区別することができ、カウント周波数が２倍になるので、ＡＤ変換の高速化やビット精度向上に有効である。ＳＤＲ方式のままカウントクロックＣＫｃｎｔの周波数を上げるより、電源とＧＮＤのノイズ（揺れ）と、低消費電力化（ピーク時の消費電力および平均電力も含む）の観点からも、ＤＤＲ方式のカウンタ回路を採用するのが好ましい。
　さて、以上で説明したＳＤＲ方式やＤＤＲ方式のカウンタ回路を含む列ＡＤ変換回路では、高速のクロック入力が必要であり、特に、ＤＤＲ方式ではクロックデューティなどの波形品質が問題となる。
　ここで、上述のＤＤＲ方式のカウンタ回路を円滑に動作させるための、カウントクロックＣＫｃｎｔの“Ｈ”幅（パルス）と“Ｌ”幅（パルス）を崩さない（例えば、クロックのＤｕｔｙを理想的な５０％に維持する）クロックツリー構造を説明する。
　図４Ａは、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置で使用するカウントクロックのクロックツリー構成図である。
　通信・タイミング制御部２で生成されたカウントクロックＣＫｃｎｔは、入力端子６００に入力され、列遠端部（図４Ａでは４０８０列目）まで、規則的（本構成では１２０列毎とする）に配置されたインバータ（以後、リピータとも称す）によりバッファされる。つまり、列処理部２１は、全てのカウンタ回路１０が一次元状に配列された方向に沿うように実質的に等間隔に直列接続された、画素列数より少ない複数の第１インバータを有している。また、各カウンタ回路１０は、上記複数のＭ個の第１インバータのそれぞれに対応づけられたＭ個の列カウンタ回路グループのいずれかに属する。
　この規則的（１２０列毎の列カウンタ回路グループ）に配置されたリピータの領域である上位クロック段を、第１のステージ６５０とする。第１のステージ６５０で規則的（１２０列毎の列カウンタ回路グループ）に配置されたリピータは、バッファではなく、インバータであるため、信号の極性（負極性／正極性）が１２０列（列カウンタ回路グループ）毎に異なる。例えば、インバータ６０１の出力信号は入力端子６００に対し、（遅延を除いて）逆の極性となり、インバータ６０２の出力信号は入力端子６００に対し、（同じく遅延を除いて）同じ極性となる。この極性を統一するために、インバータ６０１の出力端子とインバータ６０２の入力端子との間のノードと、カウンタ回路１０との間には、第２インバータが１２０個（カウンタ回路１０ごとに）並列に接続されている。一方、インバータ６０２の出力端子とインバータ６０３の入力端子との間のノードと、カウンタ回路１０との間には、バッファが１２０個（カウンタ回路１０ごとに）並列に接続されている（以後、前者を負極性の列群、後者を正極性の列群と呼ぶ）。この並列に配置された第２インバータとバッファは、下位クロック段である第２のステージ６５１に配置されている。また、この負極性の列群と、正極性の列群の出力信号は、各列のカウンタ回路１０の入力端子に接続されている。上述で、“第１のステージ６５０にインバータを１２０列毎に配置している”と定義したが、各インバータのファンイン／ファンアウト次第では特に１２０列毎に固執する必要はない。また、たとえば総列数がちょうど４０００列の１２００万画素クラスのＭＯＳセンサでは、１２０列毎に階層化すると、
　　　４０００列 ＝ １２０列 × ３３群 ＋ ４０列 × １群　　　　　　　（式３）
となり、端数の列群を生じることになる。
　この場合、たとえば、最遠端側に４０列の群を設けてもよいし、または、
　　　４０００列 ＝ １２２列 × ２０群 ＋ １２０列 × １３群　　　　　　（式４）
として、一部の群を１２２列としてもよい。
　上記について、“１２０列 × ３３群 ＝ ３９６０列”の場合を基準として、比較する。
　式３で規定される構成の場合、最終段の４０列を駆動するリピータのクロック信号配線に負荷を追加してもよい。また、負荷を追加しない場合でも、最遠端側に位置する最終段のリピータなので、波形品質や消費電力への影響は最低限に抑制できる。
　式４で規定される構成の場合、１２０列に対する１２２列は１．７％の負荷増に相当するが、プロセス変動幅を考慮すると、その誤差は許容範囲である。
　つまり、本発明のクロックツリーのメリットを最大限発揮するには第２のステージで列を均等に割る方が速度、波形品質及び消費電力のバランスとして最適ではあるが、全群の列数を厳密に合わせる必要はない。
　また、第１のステージ６５０に配置された各インバータのサイズは、所定のファンアウト／ファンイン比を満足できるサイズであればよい。ファンアウトとは、例えば、インバータ６０１が駆動できるサイズであり、ファンインとは、例えば、ドライブするインバータ（インバータ６０１）に与える負荷（第２のステージに接続している１２０個のインバータの負荷＋配線負荷）である。ファンアウト／ファンイン比は、一般的に３以下である。
　また、上記極性統一の観点から、インバータ６０１の出力端子とインバータ６０２の入力端子との間のノードと、カウンタ回路１０との間に、バッファがカウンタ回路１０ごとに並列接続されてもよい。この並列接続状態において、インバータ６０２の出力端子とインバータ６０３の入力端子との間のノードと、カウンタ回路１０との間に、第２インバータがカウンタ回路１０ごとに並列に接続される。以降、列カウンタ回路グループごとにバッファと第２インバータとが交互に配置された構成をとる。
　なお、上述したカウントクロックのクロックツリー構成、つまり、第１のステージ６５０及び第２のステージ６５１は、図１に記載された固体撮像装置１における通信・タイミング制御部２と、一次元状に配列されたカウンタ回路１０との間に配置されている。この場合、第１のステージ６５０及び第２のステージ６５１は、列処理部２１の内部に配置されていてもよいし、固体撮像装置１内であって列処理部２１の外部に配置されていてもよい。
　図４Ｂは、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置の有するクロックツリー構成の波形図である。図４Ｂにより、インバータ６０１の入力からバッファ６０９の入力までの波形変化について説明する。
　インバータ６０１の入力からバッファ６０９の出力に至るまでのインバータ段数は、第１のステージ６５０のインバータ分３４段（４０８０列÷１２０列／段）と第２ステージのバッファ分２段を合わせて３６段である。
　カウントクロックの“Ｈ”幅と“Ｌ”幅はインバータ１段を通過する度に少しずつ崩れるが、その度合いはバッファに比べて小さくなる。
　例えば、インバータ１段あたり“Ｈ”幅が５ｐｓ程度狭まる。ここで、“Ｈ”幅が５ｐｓ程度に抑制できる理由を説明する。バッファをリピータとして活用した場合、バッファの構成要素であるインバータ１段目と２段目とで負荷が大きく異なり、ＭＯＳトランジスタのプロセスバラツキは、外部負荷の影響を受ける２段目のインバータのバラツキとして現れ、そのバラツキは一方向に累積するため、バッファ１段あたりのデューティずれは３０ｐｓと大きい。
　これに対し、インバータをリピータとして活用した場合、このインバータの出力負荷をできるだけ合わせ、ＭＯＳトランジスタのサイズを調整することで、インバータ１段で発生するバラツキを次段のインバータで相殺できる。結果として、インバータ１段あたりのデューティズレは、例えば“Ｈ”幅が狭まる場合、狭まり幅は５ｐｓ程度に収まる。この場合、インバータ３６段では、５ｐｓ×３６段＝１８０ｐｓ（≒０．１８ｎｓ）“Ｈ”幅が狭まることになる。ここで、最終段のバッファ６０９を構成するインバータの負荷は小さいので、デューティズレは第１のステージ６５０のインバータと同程度となる。インバータ６０１の入力カウントクロック周波数が２４３ＭＨｚの場合、カウントクロックの１周期は４．１２ｎｓ、デューティを５０％として、カウントクロックの“Ｈ”幅（パルス）は２．０６ｎｓである。このカウントクロックがインバータ３６段を通過すると、カウントクロックの“Ｈ”幅は２．０６ｎｓから、インバータ３６段を通過しての“Ｈ”狭まり分である０．１８ｎｓを引いた値１．８８ｎｓが、バッファ６０９の出力カウントクロックの“Ｈ”幅となる（図４Ｂ）。よって、１２００万画素（３０００行×４０００列）クラスのセンサでも、バッファ６０９の出力信号のデューティは１．８８ｎｓ÷４．１２ｎｓ＝４５．８％であり、４５％以上維持できる。
　図４Ｃは、本発明の実施の形態１に係るＭＯＳ型の固体撮像装置で使用するカウントクロック周波数を２倍にした場合のクロックツリー構成の波形図である。また、図４Ｃは、図４Ｂに対し、インバータ６０１に入力するカウントクロックの周波数を２倍にしたものである。例えば、カウントクロックの周波数を２４３ＭＨｚから４８６ＭＨｚにした場合、カウントクロックＣＫｃｎｔの１周期は２．０６ｎｓである。また、デューティを５０％とすると、カウントクロックＣＫｃｎｔの“Ｈ”幅は１．０３ｎｓとなる。このカウントクロックＣＫｃｎｔが上記インバータ３６段を通過すると、バッファ６０９の出力カウントクロックの“Ｈ”幅は、１．０３ｎｓから、上述した“Ｈ”幅の減少分である０．１８ｎｓを引いた値、つまり、０．８５ｎｓとなる。図４Ｃに記載された波形図にように、インバータ６０１の入力波形の“Ｈ”幅に対して、バッファ６０９の出力波形の“Ｈ”幅が減少する。しかしながら、この場合においても、１２００万画素（３０００行×４０００列）クラスのセンサでは、バッファ６０９の出力信号のデューティは、０．８５ｎｓ÷２．０６ｎｓ＝４１．３％を維持しており、周波数が高くなっても、デューティ４０％以上を維持できる。
　以上より、本発明の実施の形態１に係るランプ型ＡＤ変換装置を搭載したＭＯＳ固体撮像装置によれば、画素アレイが１２００万画素クラスでも、カウントクロックのデューティの低下を抑制した状態で、各列ＡＤ変換器に供給することができる。よって、静止画の画質向上に直結するＡＤ変換ビット幅の拡大や画素数の増加が容易となり、また、フレームレートを上げることができ、より滑らかな動画像を取得できるようになる。
　さらに、クロックバッファのステージ数を、列ＡＤ変換器の列数によらず、２段（第１のステージと第２のステージのみ）にすることができる。よって、レイアウト面積の増加も抑制できる。
　なお、逆位相のクロック信号を入力した場合、第２のステージの負極性の列群と、正極性の列群の配置を入れ替えれば、同様の効果を得ることができる。
　（実施の形態２）
　図面を参照して、本発明の実施の形態２について説明する。なお、以下は、実施の形態１との違いを中心に説明し、それ以外の部分は実施の形態１と同じである。
　図５は、本発明の実施の形態２に係るＭＯＳ型の固体撮像装置で使用するカウントクロックのクロックツリー構成図である。
　通信・タイミング制御部２で生成されたカウントクロックＣＫｃｎｔは、入力端子７００に入力され、列遠端部（図５では４０８０列目）まで、規則的（本構成では１２０列毎とする）に配置されたインバータ（いわゆるリピータと呼ばれるもの）にて随時バッファされる。つまり、列処理部２１は、全てのカウンタ回路１０が一次元状に配列された方向に沿うように実質的に等間隔に直列接続された、画素列数より少ない複数の第１インバータを有している。また、各カウンタ回路１０は、上記複数のＭ個の第１インバータのそれぞれに対応づけられたＭ個の列カウンタ回路グループのいずれかに属する。
　この規則的（１２０列毎の列カウンタ回路グループ毎に）に配置されたリピータ領域を、第１のステージ７５０とする。第１のステージ７５０で規則的に（１２０列毎の列カウンタ回路グループ毎に）配置されたリピータは、バッファではなく、インバータであるため、信号の極性（負極性／正極性）が１２０列（列カウンタ回路グループ）毎に異なる。例えば、インバータ７０１の出力信号は入力端子７００に対し負極性となり、インバータ７０２の出力信号は入力端子７００に対し正極性となる。この極性を統一するために、インバータ７０１の出力端子とインバータ７０２の入力端子との間のノードと、カウンタ回路１０との間には、第２インバータが１２０個（カウンタ回路１０ごとに）並列接続されている。一方、インバータ７０２の出力端子と次のインバータの入力端子との間のノードと、カウンタ回路１０との間には、バッファが１２０個（カウンタ回路１０ごとに）並列接続されている。この並列に設けられた第２インバータとバッファは、下位クロック段である第２のステージ７５１に配置されている。第２のステージ７５０に設けた第２インバータ（もしくはバッファ）と、カウンタ回路は１２０列単位で同時に動作する。
　実施の形態２では、実施の形態１と比較して、更に、インバータ（もしくはバッファ）と、カウンタ回路１０で発生したピークノイズ（電源とＧＮＤの揺れ）を抑制する。
　ピークノイズの抑制手法の一例を、説明する。まず、第２のステージ７５１の各列（全４０８０列）にキャパシタ７７０が１個ずつ配置されている。第２のステージ７５１に配置されたキャパシタ７７０は、第２ステージ７５１の第２インバータ及びバッファに電圧または電流を供給するための第２電源線である電源線７８３と第２接地線であるＧＮＤ線７８２との電圧揺れを抑える手段として、電源線７８３とＧＮＤ線７８２との間に接続される。なお、電源線７８３の接続先である電源は、第２のステージ下にあるアップ／ダウンカウンタ回路で共用される場合もある。
　次に、第１のステージ７５０の第１インバータに電圧または電流を供給するための第１電源線である電源線７８０とＧＮＤ線７８１との電圧揺れを抑制する手段として、規則的（１２０列毎）に配置されたリピータ領域の間に、複数のキャパシタ７７０が配置される。配置されたキャパシタ７７０は、第１のステージ７５０に配置された第１電源線である電源線７８０と第１接地線であるＧＮＤ線７８１との電圧揺れを抑制する手段として、電源線７８０とＧＮＤ線７８１との間に接続される。なお、ＧＮＤ線７８２とＧＮＤ線７８１は共通接地されていてもよい。
　上述した接続関係を有するキャパシタ７７０は、いわゆるデカップリングコンデンサであり、電源線及び接地線内を電荷が移動する距離を、可能な限り短くして、電源電流が流れる配線のループ面積を狭くする機能を有する。これにより、インバータ及びバッファは、他のインバータ及びバッファの動作による電圧変動に影響されない。よって、第１のステージ７５０と、第２のステージ７５１と、カウンタ回路１０で発生したピークノイズ（電源とＧＮＤの揺れ）を抑制することができる。よって、カウントクロックＣＫｃｎｔの“Ｈ”幅の狭まり分または“Ｌ”幅の狭まり分も改善できる。
　（実施の形態３）
　図６は、本発明の実施の形態３に係る撮像装置（カメラ）の機能ブロック構成図である。
　同図に示すように、本発明の撮像装置３０は、大きく分けて光学系１００、固体撮像装置２００、画像処理回路３００、およびカメラシステム制御部４００から構成されている。
　光学系１００は、被写体からの光を集光して、本発明の実施の形態１及び２で説明した固体撮像装置である固体撮像装置２００の画素配列上に画像イメージを形成するレンズ１０１を備えている。
　固体撮像装置２００は、フォトダイオードなどの光感応素子やＭＯＳトランジスタ等を含む単位画素を２次元配列上に並べた画素アレイ４と、画素アレイ４の単位画素４ａを行単位で選択し、画素のリセットや読み出しを制御する垂直走査回路３と、画素アレイ４から読み出された画素信号をＡＤ変換する列ＡＤ回路２１ａと、列ＡＤ回路２１ａでＡＤ変換された画素信号を保持する列デジタルメモリ２１ｂと、列デジタルメモリ２１ｂの各列を選択して、保持されているデジタル画素信号の読み出しを駆動する水平走査回路１３とを備える。
　画像処理回路３００は、固体撮像装置２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理や空間補間処理、オートホワイトバランスなどの処理を行うＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等である。また、ＪＰＥＧなどの圧縮フォーマットへの変換やメモリへの記録、カメラが備える液晶画面への表示用信号処理などを行う場合もある。
　カメラシステム制御部４００は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系１００や固体撮像装置２００、画像処理回路３００の制御を行い、撮像装置３０の全体動作を統合するマイクロコンピュータ等である。ユーザＩ／Ｆとしては、例えば、ズーム倍率の変更やレリーズボタンなどのリアルタイム指示も入力として受け、レンズ１０１のズーム倍率変更や幕シャッタの走行や固体撮像装置２００のリセット走査の制御を行う。
　ここで、固体撮像装置２００は、ランプ型ＡＤ変換装置を搭載し、カウントクロックのデューティの劣化を抑制して、各列ＡＤ回路２１ａに供給することができる。また、クロックバッファのステージ数を２段にすることができるため、レイアウト面積の増加も抑制できる。さらに、クロックバッファの各ステージにそれぞれ専用の電源線・ＧＮＤ配線が設けられデカップリング容量が付加されることにより、ピーク電流、およびこれに起因するノイズの増加も抑制することができる。
　この固体撮像装置２００を搭載した撮像装置３０は、静止画の画質向上に直結するＡＤ変換ビット幅の拡大や画素数の増加が容易となり、また、フレームレートを上げることができ、より滑らかな動画像を取得できるようになる。
　また、本実施の形態に係る固体撮像装置２００及び撮像装置３０では、図６に記載された各機能ブロックを、個別部品の組み合わせとして構成しているが、機能ブロックの全て、もしくは一部を同じＩＣ内に集積化してもよい。個別部品の組み合わせとして構成した場合は、撮像装置の有するデバイスの低コスト化に有利である。一方、集積化した場合は上記デバイスの高速化に有利である。
　以上、本発明の固体撮像装置及び撮像装置について、実施の形態に基づいて説明してきたが、本発明に係る固体撮像装置及び撮像装置は、上記実施の形態に限定されるものではない。実施の形態１～３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１～３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置及び撮像装置を内蔵した各種機器も本発明に含まれる。
　本発明は、特にデジタルスチルカメラやビデオカメラに有用であり、高画質の静止画像や滑らかな動画像が必要な固体撮像装置及びカメラに用いるのに最適である。
　１、２００　　固体撮像装置
　１ａ、１ｂ　　端子
　２　　通信・タイミング制御部
　３　　垂直走査回路
　３ａ　　垂直デコーダ
　３ｂ　　垂直駆動回路
　４　　画素アレイ
　４ａ　　単位画素
　６　　垂直信号線
　７　　参照信号生成部
　７ａ　　ＤＡ変換回路
　８　　コンパレータ
　９　　ＣＭＰｏｕｔ
　１０、８５５、９５５　　カウンタ回路
　１２　　水平信号線
　１３　　水平走査回路
　１３ａ　　水平デコーダ
　１５　　クロック発生器
　２０　　行制御線
　２１　　列処理部
　２１ａ　　列ＡＤ回路
　２１ｂ　　列デジタルメモリ
　２２　　列制御線
　３０　　撮像装置
　１００　　光学系
　１０１　　レンズ
　３００　　画像処理回路
　４００　　カメラシステム制御部
　６００、７００　　入力端子
　６０１、６０２、６０３、７０１、７０２、８２５、８２６　　インバータ
　６０９、８０１、８０２、８０３、８０４、８０６、８０７、８０９、８１０、８１１、８１２、８１３、８１６、８１７、８２０、８２１、８２４、９０１、９０２、９０３、９０４　　バッファ
　６５０、７５０、８５０、９１０　　第１のステージ
　６５１、７５１、８５１、９１１　　第２のステージ
　７７０　　キャパシタ
　７８０、７８３　　電源線
　７８１、７８２　　ＧＮＤ線
　８００、９００　　カウントクロック入力端子
　８５２、９１２　　第３のステージ
　８５３、９１３　　第４のステージ
　９１４　　第５のステージ

Claims (9)

  1. 　光電変換素子を含む単位画素が２次元マトリクス状に配置されたＮ（Ｎは自然数）列の画素アレイと、
    　画素列毎に設けられ、前記単位画素からの画素信号が読み出される読出し信号線と、
    　前記画素アレイに隣接して設けられ、読出し信号線経由で出力される前記画素信号をランプ波によりＡＤ変換するランプ型列ＡＤ変換装置とを備え、
    　前記ランプ型列ＡＤ変換装置は、
    　前記ランプ波を生成するＤＡ変換回路と、
    　画素列毎に設けられ、前記画素信号と前記ランプ波とを比較し、前記画素信号の電圧と前記ランプ波の電圧とが一致するタイミングを検知する列比較回路と、
    　画素列毎に設けられ、前記列比較回路での比較開始から前記タイミングまでの時間を、クロック信号が供給されることにより計測する列カウンタ回路と、
    　全ての前記列カウンタ回路が一次元状に配列された方向に沿うように実質的に等間隔に直列接続された、上位クロック段を構成するＭ（Ｍ＜Ｎ）個の第１インバータとを有し、
    　前記列カウンタ回路は、前記Ｍ個の第１インバータのそれぞれに対応づけられたＭ個の列カウンタ回路グループのいずれかに属し、
    　奇数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって下位クロック段に配置された第２インバータを列カウンタ回路ごとに有し、
    　偶数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって前記下位クロック段に配置されたバッファを列カウンタ回路ごとに有し、
    　前記クロック信号は、前記上位クロック段、前記下位クロック段という順で経由して前記列カウンタ回路に分配される
    　固体撮像装置。
  2. 　光電変換素子を含む単位画素が２次元マトリクス状に配置されたＮ（Ｎは自然数）列の画素アレイと、
    　画素列毎に設けられ、前記単位画素からの画素信号が読み出される読出し信号線と、
    　前記画素アレイに隣接して設けられ、読出し信号線経由で出力される前記画素信号をランプ波によりＡＤ変換するランプ型列ＡＤ変換装置とを備え、
    　前記ランプ型列ＡＤ変換装置は、
    　前記ランプ波を生成するＤＡ変換回路と、
    　画素列毎に設けられ、前記画素信号と前記ランプ波とを比較し、前記画素信号の電圧と前記ランプ波の電圧とが一致するタイミングを検知する列比較回路と、
    　画素列毎に設けられ、前記列比較回路での比較開始から前記タイミングまでの時間を、クロック信号が供給されることにより計測する列カウンタ回路と、
    　全ての前記列カウンタ回路が一次元状に配列された方向に沿うように実質的に等間隔に直列接続された、上位クロック段を構成するＭ（Ｍ＜Ｎ）個の第１インバータとを有し、
    　前記列カウンタ回路は、前記Ｍ個の第１インバータのそれぞれに対応づけられたＭ個の列カウンタ回路グループのいずれかに属し、
    　奇数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって下位クロック段に配置されたバッファを列カウンタ回路ごとに有し、
    　偶数番目の前記列カウンタ回路グループは、当該列カウンタ回路グループに対応する第１インバータの出力端子と当該列カウンタ回路グループに属する列カウンタ回路との間であって前記下位クロック段に配置された第２インバータを列カウンタ回路ごとに有し、
    　前記クロック信号は、前記上位クロック段、前記下位クロック段という順で経由して前記列カウンタ回路に分配される
    　固体撮像装置。
  3. 　前記クロック信号は、上位クロック段のうち、一番目の列カウンタ回路グループに対応する第１インバータの入力端子から入力され、一の列カウンタ回路が属する列カウンタ回路グループに対応する第１インバータまでを経由し、当該第１インバータの出力端子、当該出力端子と前記一の列カウンタ回路との間に接続された１つの前記第２インバータまたはバッファを経由して、前記一の列カウンタ回路に分配される
    　請求項１または２に記載の固体撮像装置。
  4. 　前記列カウンタ回路は、分配された前記クロック信号の波形の立ち上がりエッジ及び立ち下がりエッジの双方を用いて、前記列比較回路での比較開始から前記タイミングまでの時間を計測する
    　請求項１～３のうちいずれか１項に記載の固体撮像装置。
  5. 　前記上位クロック段は、前記Ｍ個の第１インバータに電圧または電流を供給するための第１電源線及び第１接地線を備え、
    　前記第１電源線と前記第１接地線との間に、デカップリングコンデンサを備える
    　請求項１～４のうちいずれか１項に記載の固体撮像装置。
  6. 　前記下位クロック段は、全ての前記第２インバータ及び前記バッファに電圧または電流を供給するための第２電源線及び第２接地線を備え、
    　前記第２電源線と前記第２接地線との間に、デカップリングコンデンサを備える
    　請求項１～５のうちいずれか１項に記載の固体撮像装置。
  7. 　前記デカップリングコンデンサは、前記Ｍ個の第１インバータのそれぞれに対応して配置されている
    　請求項５または６に記載の固体撮像装置。
  8. 　前記デカップリングコンデンサは、画素列ごとに配置されている
    　請求項５または６に記載の固体撮像装置。
  9. 　請求項１～８のうちいずれか１項に記載の固体撮像装置を備えた撮像装置。
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