JP5059669B2

JP5059669B2 - 固体撮像装置

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Description

この発明は、デジタルカメラ、デジタルビデオカメラや内視鏡等に使用される固体撮像装置に関するものである。

近年、デジタルカメラ・デジタルビデオカメラや内視鏡では、小型化や低消費電力化が進んでおり、それに合わせて、それらに使用される固体撮像装置も小型化・低消費電力化が必要となってきている。その小型化・低消費電力化を実現するために、ＡＤ変換回路をデジタル回路で構成する固体撮像装置が、例えば特開２００６−２８７８７９号公報に提案されている。

図12は、従来の固体撮像装置の概略構成を示すブロック図である。この固体撮像装置は、光電変換素子を有する画素セルを２次元にアレイ状に配列した画素ブロック201 と前記画素ブロック201 からの信号をＡＤ変換するＡＤ変換部202 とからなるアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・を２次元に、図示例では４行５列に配置して画素部が構成されている。また図13は、図12におけるＡＤ変換部202 の回路構成の一例を示すブロック図である。このＡＤ変換部202 は、走行するパルスに対して入力電圧に応じた遅延量を与える遅延素子が多段に連結された遅延回路211 と、そのパルスの走行位置を所定のタイミング毎にサンプリングし、デコードすることにより、入力電圧に応じたデジタル値を生成するデコーダ212 により構成され、入力信号に係る入力電圧に応じたデジタル値を生成するようになっている。
特開２００６−２８７８７９号公報

ところで、上記構成の従来の固体撮像装置では、画素毎の特性ばらつきを除去するための、画素から出力されるリセット信号と光信号の差分を行う手段についての考察がなされていない。したがって、前述した従来の固体撮像装置で取得する画像は、画素毎の特性ばらつきによるノイズが大きく、良好な画像が得られない。

本発明は、従来の固体撮像装置における上記問題点に鑑みてなされたものであり、走行するパルスに対して２つの入力信号の差分に応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置を所定のタイミング毎にサンプリングし、デコードすることにより、入力信号をデジタル値に変換するＡＤ変換器を有する固体撮像装置において、画素の特性ばらつきを除去し良好な画像が得られ、且つ小型化・低消費電力化を実現できるようにした固体撮像装置を提供することを目的とする。

上記課題を解決するため、請求項１の発明に係る固体撮像装置は、光電変換素子を有する画素が複数配列された画素部と、前記画素からの信号の内、リセット信号、又は光信号の一方の信号を保持する保持回路と、ＡＤ変換器とにより構成され、前記ＡＤ変換器は、２つの入力信号端子を有し、一方の入力信号端子には、前記保持回路に保持された信号が入力され、他方の入力信号端子には、前記保持回路の保持対象とならなかった他方の信号が入力され、走行するパルスに対して前記一方及び他方の入力信号端子に入力された信号の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路と、前記パルスの走行位置を所定のタイミング毎にサンプリングし、デコードすることにより前記入力信号の差分に応じたデジタル値を生成するデコーダとにより構成されることを特徴とするものである。

請求項２に係る発明は、請求項１に係る固体撮像装置において、前記保持回路を第１の保持回路とし、該第１の保持回路の保持対象とはならなかった他方の信号を保持する第２の保持回路を更に有し、前記ＡＤ変換器は、前記他方の入力信号端子に第２の保持回路に保持された信号が入力されることを特徴とするものである。

請求項３に係る発明は、請求項１又は２に係る固体撮像装置において、前記ＡＤ変換器の２つの入力信号端子に入力される各々の信号が同一とならないようにオフセット値を重畳する回路を更に有していることを特徴とするものである。

請求項１に係る発明によれば、画素から出力されるリセット信号と光信号の差分を行うことで、画素毎の特性ばらつきによるノイズを除去することができ、良好な画像を得ることが可能な固体撮像装置を実現できる。請求項２に係る発明によれば、画素から出力されるリセット信号と光信号の差分を行うことで、画素毎の特性ばらつきが除去され、良好な画像を得ることができる。更に、画素が光信号を出力し終わった後でもＡＤ変換を行うことが可能となり、よりＡＤ変換の性能を上げることができ、より良好な画像を得ることが可能となる。請求項３に係る発明によれば、画素から出力されるリセット信号と光信号の差分を行うことで、画素毎の特性ばらつきによるノイズを除去することができ、良好な画像を得ることができる。更に、画素から出力されるリセット信号と光信号が同じ電圧の場合でも、遅延回路に入力される２つの信号に電位差を与えることができ、２つの信号の差分の大きさに応じたデジタル値を得ることが可能となり、良好な画像を得ることができる。

次に、本発明を実施するための最良の形態について説明する。

（実施例１）
まず、本発明に係る固体撮像装置の実施例１について説明する。図１は、実施例１に係る固体撮像装置の構成を示す回路構成図であり、図２は、その動作を説明するためのタイミングチャートである。まず、図１を用いて実施例１に関わる固体撮像装置の構成について説明する。図１において、ＰＩＸ11は画素部の１行１列目の画素で、該画素ＰＩＸ11内には、光電変換部ＰＤ11と、該光電変換部ＰＤ11で発生した信号を蓄積するメモリ（以下ＦＤ部と略記する）Ｃ11と、前記光電変換部ＰＤ11からＦＤ部Ｃ11への転送を制御する転送スイッチＭＴ11と、ＦＤ部Ｃ11をリセットするリセットスイッチＭＲ11と、ＦＤ部Ｃ11の信号を増幅する増幅部ＭＡ11と、当該画素ＰＩＸ11を選択する選択スイッチＭＳ11とを備えており、図示のように接続して画素が構成されている。そして、かかる構成の画素が複数２次元に配列されて（図示例では、３行３列）画素部１が構成されている。なお、画素部１を構成する他の各画素ＰＩＸ21，ＰＩＸ31，ＰＩＸ12，ＰＩＸ22，ＰＩＸ32，ＰＩＸ13，ＰＩＸ23，ＰＩＸ33の各構成要素には、各行各列の各画素に対応した数字を付して示している。

そして、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31の転送スイッチＭＴ11，ＭＴ21，ＭＴ31は、垂直走査回路101 から出力される転送制御信号φＴＸ１にて制御され、選択スイッチＭＳ11，ＭＳ21，ＭＳ31は、同じく垂直走査回路101 から出力される選択制御信号φＳＥＬ１にて制御され、リセットスイッチＭＲ11，ＭＲ21，ＭＲ31は、同じく垂直走査回路101 から出力されるリセット制御信号φＲＳ１にて制御されるようになっている。

また、２行目の画素ＰＩＸ12，ＰＩＸ22，ＰＩＸ32の転送スイッチＭＴ12，ＭＴ22，ＭＴ32は、垂直走査回路101 から出力される転送制御信号φＴＸ２にて制御され、選択スイッチＭＳ12，ＭＳ22，ＭＳ32は、同じく垂直走査回路101 から出力される選択制御信号φＳＥＬ２にて制御され、リセットスイッチＭＲ12，ＭＲ22，ＭＲ32は、同じく垂直走査回路101 から出力されるリセット制御信号φＲＳ２にて制御されるようになっている。

同様に、３行目の画素ＰＩＸ13，ＰＩＸ23，ＰＩＸ33の転送スイッチは、垂直走査回路101 から出力される転送制御信号φＴＸ３により制御され、選択スイッチＭＳ13，ＭＳ23，ＭＳ33は、同じく垂直走査回路101 から出力される選択制御信号φＳＥＬ３にて制御され、リセットスイッチＭＲ13，ＭＲ23，ＭＲ33は、同じく垂直走査回路101 から出力されるリセット制御信号φＲＳ３にて制御されるようになっている。

なお、各画素のリセットスイッチＭＲ11，・・・，ＭＲ33及び増幅部ＭＡ11，・・・，ＭＡ33の一端は、それぞれ画素電源ライン７に接続されており、また各画素の選択スイッチＭＳ11，・・・，ＭＳ33の一端は、一端に画素電流源Ｉ41〜Ｉ43が接続された列毎に配置されている垂直信号線５に、列毎に共通にそれぞれ接続されている。

選択制御信号φＳＥＬ１〜φＳＥＬ３にて選択された行の画素の信号は、垂直信号線５を介して保持回路102 へ書き込まれる。なお、保持回路102 はサンプルホールド制御信号φＳＨ1 により制御されるサンプルホールドスイッチＭ11〜Ｍ31と、サンプルホールド容量ＣＳＨ11〜ＣＳＨ31とを備え、入力端子にサンプルホールドスイッチＭ11〜Ｍ31を介して接続されたサンプルホールド容量ＣＳＨ11〜ＣＳＨ31は、第１の出力端子に接続され（図示例のようにアンプを介して接続することも可能である）、また入力端子は第２の出力端子にも直接接続されるようになっている。保持回路102 に記憶された信号は、遅延回路103 に入力され、遅延回路103 は走行するパルスに対して２つの入力信号の差分に応じた遅延回路内におけるパルスの走行位置をデコーダ104 へ出力する。デコーダ104 では、パルスの走行位置を所定のタイミング毎にサンプリングし、デコードすることにより、デジタル信号を生成する。デコーダ104 で変換されたデジタル信号は、ラッチ回路105 へ保持されるようになっている。そして、遅延回路103 とデコーダ104 とでＡＤ変換部を構成している。

なお、前記遅延回路103 は、保持回路102 より入力される信号量に応じてパルス信号φＰＬを遅延させて出力する遅延ユニットで構成され、遅延ユニットは、インバータ等のゲート回路を複数段接続した構成となっている（図示例では、初段がＮＡＮＤで構成され、初段以降の４段がインバータ回路で構成されている）。そして、ラッチ回路105 に保持されたデジタル信号は、水平走査回路106 から出力される列選択信号φＨ１〜φＨ３によって読み出されるように構成されている。

次に、このように構成されている固体撮像装置の動作を、図２に示すタイミングチャートを用いて説明する。まず１行目の画素ＰＩＸ11〜ＰＩＸ31の信号を読み出す場合を説明する。まず初めに転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をハイレベルとすることで、１行目の画素の光電変換部ＰＤ11，ＰＤ21，ＰＤ31及びＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いで転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をロウレベルとすることで、リセットを終了し、光信号電荷の蓄積を開始する。

その後、所定の時間が経った後、画素信号を保持回路102 へ読み出す。画素信号の読み出しに先立ち、まずリセット制御信号φＲＳ１をハイレベルとし、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いでリセット制御信号φＲＳ１をロウレベルとすることで、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを終了する。そして、選択制御信号φＳＥＬ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号の出力を開始する。

次に、保持回路102 のサンプルホールド制御信号φＳＨ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号をサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31へ出力し、次いでサンプルホールド制御信号φＳＨ１をロウレベルとすることで、そのリセット信号をサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31で保持する。

次に、転送制御信号φＴＸ１をハイレベルとすることで１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31の光信号電荷の蓄積を終了し、その光信号電荷をＦＤ部Ｃ11，ＦＤ部Ｃ21，ＦＤ部Ｃ31へ転送する。それにより、ＦＤ部Ｃ11，Ｃ21，Ｃ31に保持された光信号電荷が増幅部ＭＡ11，ＭＡ21，ＭＳ31、選択スイッチＭＳ11，ＭＳ21，ＭＳ31、垂直信号線５及び保持回路102 の直接接続された第２の出力端子を介し、光信号として遅延回路103 の第２の入力端子へ出力される。このとき、遅延回路103 の通常電源電圧が印加される第１の入力端子には、保持回路102 の第１の出力端子を介してサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31に保持されている各画素のリセット信号に相当する電圧が印加されており、遅延回路103 の通常ＧＮＤに接続される第２の入力端子には、上記のように各画素の光信号が印加されている。

次に、遅延回路103 では、パルス信号φＰＬをハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31から出力されたリセット信号と光信号の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置を、デコーダ104 へ出力する。デコーダ104 では、パルスの走行位置を所定のタイミングでサンプリングし、デコードすることにより、デジタル変換を行う。所定時間が経った後、パルス信号φＰＬをロウレベルとすることでデジタル変換を終了し、ラッチ回路105 は、変換されたデジタル信号を保持する。最後に、水平走査回路106 から出力される列選択信号φＨ１〜φＨ３にてラッチ回路105 の選択を行い、ラッチ回路105 のデータが順次出力される。そして、２行目以降の画素に対しても順次同様な動作を行う。

上記回路構成により上記動作を行う実施例１に係る固体撮像装置では、各画素の特性ばらつきが除去され、良好な画像を得ることができる。なお、遅延回路103 において、リセット信号に相当する電圧が入力される第１の入力端子と基準電圧（図示例では、ＧＮＤ）間に信号安定化容量Ｃc1，Ｃc2，Ｃc3を付加することが可能であり、入力信号の変動を抑えることでＡＤ変換精度を向上させることができ、良好な画像を得ることができる。また、上記信号安定化容量は、遅延回路103 の２つの入力端子の片側及び両方に付加することもでき、また２つの入力端子間に付加することも可能である。

（実施例２）
次に、実施例２について説明する。図３は、実施例２に係る固体撮像装置の構成を示す回路構成図である。図１に示した実施例１とは保持回路102 の構成を異にしている。すなわち、保持回路102 は、第１のサンプルホールド制御信号φＳＨ１で制御される第１のサンプルホールドスイッチＭ11，Ｍ21，Ｍ31と、第２のサンプルホールド制御信号φＳＨ２で制御される第２のサンプルホールドスイッチＭ12，Ｍ22，Ｍ32と、第１のサンプルホールド容量ＣＳＨ11〜ＣＳＨ31と、第２のサンプルホールド容量ＣＳＨ12〜ＣＳＨ32とで構成されている。その他の構成については、図１に示す実施例１と同じため、その説明は省略する。

次に、このように構成されている固体撮像装置の動作を、図４に示すタイミングチャートを用いて説明する。まず１行目の画素の信号を読み出す場合を説明する。まず初めに、転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31の光電変換部ＰＤ11，ＰＤ21，ＰＤ31及びＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いで転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をロウレベルとすることでリセットを終了し、光信号電荷の蓄積を開始する。

その後、所定の時間が経った後、画素の信号を保持回路102 へ読み出す。画素信号の読み出しに先立ち、まずリセット制御信号φＲＳ１をハイレベルとし、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いでリセット制御信号φＲＳ１をロウレベルとすることで、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを終了する。そして、選択制御信号φＳＥＬ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号の出力を開始する。

次に、保持回路102 の第１のサンプルホールド制御信号φＳＨ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号を第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31へ出力し、次いで第１のサンプルホールド制御信号φＳＨ１をロウレベルとすることで、各画素のリセット信号を第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31で保持する。

次に、転送制御信号φＴＸ１をハイレベルとすることで光信号電荷の蓄積を終了し、光信号電荷をＦＤ部Ｃ11，Ｃ21，Ｃ31へ転送する。そして、保持回路102 の第２のサンプルホールド信号φＳＨ２をハイレベルとした後ロウレベルにすることで，１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31の光信号を第２のサンプルホールド容量ＣＳＨ12，ＣＳＨ22，ＣＳＨ32へ保持する。このとき、遅延回路103 の通常電源電圧が印加される第１の入力端子には、保持回路102 の第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31に保持されている各画素のリセット信号に相当する電圧が印加されており、遅延回路103 の通常ＧＮＤに接続される第２の入力端子には、保持回路102 の第２のサンプルホールド容量ＣＳＨ12，ＣＳＨ22，ＣＳＨ32に保持されている各画素の光信号に相当する電圧が印加されている。

次に、遅延回路103 のパルス信号φＰＬをハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31から出力されたリセット信号と光信号の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置が、遅延回路103 よりデコーダ104 へ出力され、デコーダ104 では、パルスの走行位置を所定のタイミングでサンプリングし、デコードすることにより、デジタル変換を行う。所定時間が経った後、パルス信号φＰＬをロウレベルとすることでデジタル変換を終了し、ラッチ回路105 は、変換されたデジタル信号を保持する。最後に、水平走査回路106 から出力される列選択信号φＨ１〜φＨ３にてラッチ回路105 の選択を行い、ラッチ回路105 のデータが順次出力される。そして、２行目以降の画素に対しても順次同様な動作を行う。

上記回路構成により上記動作を行う実施例２に係る固体撮像装置では、各画素の特性ばらつきが除去され、良好な画像を得ることができる。更に、光信号を第２のサンプルホールド容量ＣＳＨ12，ＣＳＨ22，ＣＳＨ32に保持しているため、画素が光信号を出力し終わった後でもＡＤ変換を行うことが可能となり、よりＡＤ変換の性能を上げることができ、より良好な画像を得ることが可能となる。なお、遅延回路103 の２つの入力端子間に信号安定化容量Ｃc1，Ｃc2，Ｃc3を付加することも可能であり、これにより２つの入力信号の電圧差の変動を抑えることでＡＤ変換精度を向上することができ、良好な画像を得ることができる。また、この信号安定化容量は、遅延回路103 の入力信号端子と基準電圧間に付加することもでき、また更に信号安定化容量は、２つの入力端子の片側及び両方に付加することも可能である。

（実施例３）
次に、実施例３について説明する。図５は、実施例３に係る固体撮像装置の構成を示す回路構成図である。この実施例３は、実施例２と比べて保持回路102 において第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31のＧＮＤに接続されていた端子が、制御信号φＰref が印加される制御信号線に接続されており、画素から出力されるリセット信号に、制御信号φＰref が出力する２つの基準電位（図示例では、ＧＮＤとＶref ）の差分に相当する電圧を、オフセット電圧として加算して、遅延回路103 へ出力できる構成となっている。その他の構成については、図１又は図３に示す実施例１又は２と同じため、その説明は省略する。

次に、このように構成されている固体撮像装置の動作を、図６に示すタイミングチャートを用いて説明する。まず１行目の画素の信号を読み出す場合を説明する。まず初めに転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31の光電変換部ＰＤ11，ＰＤ21，ＰＤ31及びＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いで転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をロウレベルとすることでリセットを終了し、光信号電荷の蓄積を開始する。

その後、所定の時間が経った後、１行目の画素の信号を保持回路102 へ読み出す。画素信号の読み出しに先立ち、まずリセット制御信号φＲＳ１をハイレベルとし、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いでリセット制御信号φＲＳ１をロウレベルとすることで、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを終了する。そして、選択制御信号φＳＥＬ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号の出力を開始する。

次に、保持回路102 の第１のサンプルホールド制御信号φＳＨ１をハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号を第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31へ出力し、次いで第１のサンプルホールド制御信号φＳＨ１をロウレベルとすることで、リセット信号を第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31で保持する。なお、このときの制御信号φＰref は、１つ目の基準電位（図示例では、ＧＮＤ）を出力している。

次に、転送制御信号φＴＸ１をハイレベルとすることで光信号電荷の蓄積を終了し、光信号電荷をＦＤ部Ｃ11，Ｃ21，Ｃ31へ転送する。そして、保持回路102 の第２のサンプルホールド制御信号φＳＨ２をハイレベルとした後ロウレベルにすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31の光信号を第２のサンプルホールド容量ＣＳＨ12，ＣＳＨ22，ＣＳＨ32へ保持する。

次に、制御信号φＰref を２つ目の基準電位（図示例では、Ｖref ）に設定することで、第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31に保持されているリセット信号に、２つの基準電位（図示例では、ＧＮＤとＶref ）の差分に相当する電圧をオフセット電圧として加算する。そうすることで、リセット信号に２つの基準電位の差分が加算された信号が、遅延回路103 へ出力される。このとき、遅延回路103 の通常電源電圧が印加される第１の入力端子には、保持回路102 の第１のサンプルホールド容量ＣＳＨ11，ＣＳＨ21，ＣＳＨ31に保持されている各画素のリセット信号に相当する電圧に２つの基準電位の差分に相当する電圧が加算された信号が印加されており、遅延回路103 の通常ＧＮＤに接続されている第２の入力端子には、保持回路102 の第２のサンプルホールド容量ＣＳＨ12，ＣＳＨ22，ＣＳＨ32に保持されている各画素の光信号に相当する電圧が印加されている。

次に、遅延回路103 におけるパルス信号φＰＬをハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31から出力されたリセット信号と光信号の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置が、遅延回路103 よりデコーダ104 へ出力され、デコーダ104 では、パルスの走行位置を所定のタイミングでサンプリングし、デコードすることにより、デジタル変換を行う。所定時間が経った後、パルス信号φＰＬをロウレベルとすることでデジタル変換を終了し、ラッチ回路105 は、変換されたデジタル信号を保持する。最後に、水平走査回路106 から出力される列選択信号φＨ１〜φＨ３にてラッチ回路105 の選択を行い、ラッチ回路105 のデータが順次出力される。そして、２行目以降の画素に対しても順次同様な動作を行う。

上記回路構成により上記動作を行う実施例３に係る固体撮像装置では、各画素の特性ばらつきが除去され、良好な画像を得ることができる。更に、画素から出力されるリセット信号と光信号が同じ電圧の場合でも、遅延回路103 に入力される２つの信号に電位差を与えることができ、２つの信号の差分の大きさに応じたデジタル値を得ることが可能となり、良好な画像を得ることができる。

なお、上記実施例３において、保持回路102 は、オフセット電圧を加算することが可能な構成であれば、上記図示例の構成以外であってもよいことは自明である。また、オフセット電圧を加算する画素信号は、リセット信号のみでもよいし、光信号でもよい。またリセット信号と光信号の両方にオフセット電圧を加算できる構成とすることも可能である。また、遅延回路103 の第１の入力端子と基準電圧（図示例では、ＧＮＤ）に信号安定化容量Ｃc1，Ｃc2，Ｃc3を付加することが可能であり、これにより入力信号の変動を抑えることでＡＤ変換精度を向上させることができ、良好な画像を得ることができる。また、上記信号安定化容量は、遅延回路103 の入力端子の片側及び両方に付加することもでき、更には、２つの入力端子間に付加することも可能である。

（実施例４）
次に、実施例４について説明する。図７は、実施例４に係る固体撮像装置の要部の構成を示す回路構成図である。図１に示した実施例１と比べて保持回路102 の構成並びに遅延回路103 の接続態様を異にするものである。すなわち、保持回路102 は、クランプ容量ＣＬ１，ＣＬ２，ＣＬ３、サンプルホールド容量ＣＳＨ１，ＣＳＨ２，ＣＳＨ３、サンプルホールド制御信号φＳＨで制御されるサンプルホールドスイッチＭ11，Ｍ21，Ｍ31及びクランプ制御信号φＣＬで制御されるクランプスイッチＭ12，Ｍ22，Ｍ32を備え、図示のように接続されている。そして、画素から入力される２つの信号である、リセット信号と光信号の差分をサンプルホールド容量ＣＳＨ１，ＣＳＨ２，ＣＳＨ３に保持し、遅延回路103 の第２の出力端子へ出力する回路構成となっている。また遅延回路103 の２つの入力端子の、一方の第２の入力端子へは保持回路102 からの出力信号が印加され、他方の第１の入力端子へは基準電圧（図示例では、電源電圧ＶＤＤ）が印加されている。その他の構成については、図１に示す実施例１と同じため、その説明は省略する。

次に、このように構成されている固体撮像装置の動作を、図８に示すタイミングチャートを用いて説明する。まず１行目の画素の信号を読み出す場合を説明する。まず初めに転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をハイレベルとすることで、１行目の画素の光電変換部ＰＤ11，ＰＤ21，ＰＤ31及びＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いで転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をロウレベルとすることで、上記リセットを終了し、光信号電荷の蓄積を開始する。

その後、所定の時間が経った後、画素信号を保持回路102 へ読み出す。画素信号の読み出しに先立ち、まずリセット制御信号φＲＳ１をハイレベルとし、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いでリセット制御信号φＲＳ１をロウレベルとすることで、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを終了する。そして、選択制御信号φＳＥＬ１をハイレベルとすることで、１行目の画素のリセット信号の出力を開始する。

次に、保持回路102 のサンプルホールド制御信号φＳＨ及びクランプ制御信号φＣＬをハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号をクランプ容量ＣＬ１，ＣＬ２，ＣＬ３へ出力し、次いでクランプ制御信号φＣＬをロウレベルとすることで、上記リセット信号をクランプ容量ＣＬ１，ＣＬ２，ＣＬ３で保持する。

次に、転送制御信号φＴＸ１をハイレベルとすることで光信号電荷の蓄積を終了し、光信号電荷をＦＤ部Ｃ11，Ｃ21，Ｃ31へ転送する。そして、保持回路102 のサンプルホールド制御信号φＳＨをロウレベルにすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のクランプ容量ＣＬ１，ＣＬ２，ＣＬ３に保持されているリセット信号と光信号の差分が、サンプルホールド容量ＣＳＨ１，ＣＳＨ２，ＣＳＨ３へ保持される。このとき、遅延回路103 の２つの入力端子のうち、通常ＧＮＤが印加される一方の第２の入力端子には、サンプルホールド容量ＣＳ１，ＣＳ２，ＣＳ３に保持されている各画素のリセット信号と光信号の差分に相当する電圧が印加されており、他方の第１の入力端子には、基準電圧（図示例では、電源電圧ＶＤＤ）が印加されている。

次に、パルス信号φＰＬをハイレベルとすることで、遅延回路103 の２つの入力端子の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置が、遅延回路103 よりデコーダ104 へ出力される。デコーダ104 では、パルスの走行位置を所定のタイミングでサンプリングし、デコードすることにより、デジタル変換を行う。所定時間が経った後、パルス信号φＰＬをロウレベルとすることでデジタル変換を終了し、ラッチ回路105 は、変換されたデジタル信号を保持する。

最後に、水平走査回路106 から出力される列選択信号φＨ１〜φＨ３にてラッチ回路105 の選択を行い、ラッチ回路105 のデータが順次出力される。そして、２行目以降の画素に対しても同様な動作を行う。上記回路構成により上記動作を行う実施例４に係る固体撮像装置では、上記各実施例と同様に各画素の特性ばらつきが除去され、良好な画像を得ることができる。

（実施例５）
次に、実施例５について説明する。図９は、実施例５に係る固体撮像装置の要部の構成を示す回路構成図である。図７に示した実施例４と比べて保持回路102 の構成及び遅延回路103 の接続態様を異にするものである。すなわち、保持回路102 では増幅器Ａ１，Ａ２，Ａ３が追加されている。そして、クランプ容量ＣＬ１，ＣＬ２，ＣＬ３、帰還容量ＣＳ１，ＣＳ２，ＣＳ３、クランプスイッチＭ11，Ｍ21，Ｍ31と増幅器Ａ１，Ａ２，Ａ３が図示のように接続されている。この保持回路102 は、クランプ容量と帰還容量の比で決定される増幅率で画素から出力される２つの信号（リセット信号、光信号）の差分を増幅し、遅延回路103 へ出力する。遅延回路103 の２つの入力端子の、一方の第１の入力端子には保持回路102 からの出力信号が入力され、他方の第２の入力端子には、基準電圧（図示例では、ＧＮＤ）が接続されている。その他の構成については、図１に示す実施例１及び図７に示す実施例４と同じため、その説明は省略する。

次に、このように構成されている固体撮像装置の動作を、図10に示すタイミングチャートを用いて説明する。まず１行目の画素の信号を読み出す場合を説明する。まず初めに転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をハイレベルとすることで、１行目の画素の光電変換部ＰＤ11，ＰＤ21，ＰＤ31及びＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いで転送制御信号φＴＸ１及びリセット制御信号φＲＳ１をロウレベルとすることでリセットを終了し、光信号電荷の蓄積を開始する。

その後、所定の時間が経った後、１行目の画素信号を保持回路102 へ読み出す。画素信号の読み出しに先立ち、まずリセット制御信号φＲＳ１をハイレベルとし、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを行い、次いでリセット制御信号φＲＳ１をロウレベルとすることで、ＦＤ部Ｃ11，Ｃ21，Ｃ31のリセットを終了する。そして、選択制御信号φＳＥＬ１をハイレベルとすることで、１行目の画素のリセット信号の出力を開始する。

次に、保持回路102 のクランプ制御信号φＣＬをハイレベルとすることで、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31のリセット信号をクランプ容量ＣＬ１，ＣＬ２，ＣＬ３へ出力し、次いでクランプ制御信号φＣＬをロウレベルとすることで、リセット信号をクランプ容量ＣＬ１，ＣＬ２，ＣＬ３で保持する。

次に、転送制御信号φＴＸ１をハイレベルとすることで光信号電荷の蓄積を終了し、光信号電荷をＦＤ部Ｃ11，Ｃ21，Ｃ31へ転送する。それにより、ＦＤ部Ｃ11，Ｃ21，Ｃ31に保持された光信号電荷が、増幅部ＭＡ11，ＭＡ21，ＭＡ31、選択スイッチＭＳ11，ＭＳ21，ＭＳ31及び垂直信号線５を介して、光信号として保持回路102 へ出力される。このとき保持回路102 は、クランプ容量ＣＬ１，ＣＬ２，ＣＬ３に保持されたリセット信号と、１行目の画素ＰＩＸ11，ＰＩＸ21，ＰＩＸ31から出力される光信号の差分を、クランプ容量ＣＬ１，ＣＬ２，ＣＬ３と帰還容量ＣＳ１，ＣＳ２，ＣＳ３の比で決定される増幅率で増幅する。なお、遅延回路103 の２つの入力端子のうち、通常電源電圧が印加される第１の入力端子には、保持回路102 からの出力信号が印加されており、他方の第２の入力端子には、基準電圧（図示例では、ＧＮＤ）が印加されている。

次に、遅延回路103 においてパルス信号φＰＬをハイレベルとすることで、遅延回路103 の２つの入力端子への印加電圧の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置が、遅延回路103 よりデコーダ104 へ出力される。それゆえ、画素から出力される２つの信号（リセット信号、光信号）の差分が増幅された信号に応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置が、遅延回路103 よりデコーダ104 へ出力される。デコーダ104 では、パルスの走行位置を所定のタイミングでサンプリングし、デコードすることにより、デジタル変換を行う。所定時間が経った後、パルス信号φＰＬをロウレベルとすることでデジタル変換を終了し、ラッチ回路105 は、変換されたデジタル信号を保持する。

最後に、水平走査回路106 から出力される列選択信号φＨ１〜φＨ３にてラッチ回路105 の選択を行い、ラッチ回路105 のデータが順次出力される。そして、２行目以降の画素に対しても順次同様な動作を行う。上記回路構成により上記動作を行う実施例５に係る固体撮像装置では、上記各実施例と同様に各画素の特性ばらつきが除去され、良好な画像を得ることができる。

以上、本発明のいくつかの実施例について説明したが、本発明は、上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。例えば、上記実施例では、画素は光電変換部と、転送スイッチと、リセットスイッチと増幅部と選択スイッチにて構成されているものを示したが、この画素構成を光電変換部とリセットスイッチと増幅部と選択スイッチにて構成するものとしてもよい。すなわち、リセット信号と光信号の２つの信号が出力される画素であれば、画素構成は、上記実施例以外の構成であってもよい。また、上記実施例での保持回路は、容量とスイッチとで構成されているが、上記実施例以外の回路構成でも、保持対象の信号を保持し遅延回路へ出力できる回路構成であれば、同様に用いることができることは自明である。

また、図11に示すように、上記各実施例（実施例１〜５）に示した遅延回路103 に、ラッチ＆エンコーダ回路108 及びカウンタ回路110 が配置された回路構成のデコーダ104 を設けてＡＤ変換部を構成することも可能である。すなわち、前記ラッチ＆エンコーダ回路108 は、前記遅延回路103 で発生させるパルスの通過する前記遅延回路103 の段数を検出し、その段数における値をデジタル値に変換し、このデジタル出力値とカウンタ回路110 の出力値とを加算器109 で加算したものを、ＡＤ変換部の出力として出力する。このように構成することにより、ＡＤ変換部の分解能をより向上させることができる。いずれにしても、遅延回路103 は、入力信号に応じた遅延量を与える遅延素子が多段に連結された遅延回路内におけるパルスの走行位置をデジタル値に変換する機能があれば、上記各実施例と同様に用いることが可能である。

本発明に係る固体撮像装置の実施例１の構成を示す回路構成図である。図１に示した実施例１の動作を説明するためのタイミングチャートである。実施例２に係る固体撮像装置の構成を示す回路構成図である。図３に示した実施例２の動作を説明するためのタイミングチャートである。実施例３に係る固体撮像装置の構成を示す回路構成図である。図５に示した実施例３の動作を説明するためのタイミングチャートである。実施例４に係る固体撮像装置の要部の構成を示す回路構成図である。図７に示した実施例４の動作を説明するためのタイミングチャートである。実施例５に係る固体撮像装置の要部の構成を示す回路構成図である。図９に示した実施例５の動作を説明するためのタイミングチャートである。各実施例におけるＡＤ変換部の変形例を示すブロック構成図である。従来の固体撮像装置の構成例を示す概略ブロック構成図である。図12に示した固体撮像装置におけるＡＤ変換部の構成を示すブロック構成図である。

１画素部
５垂直信号線
７画素電源ライン
101 垂直走査回路
102 保持回路
103 遅延回路
104 デコーダ
105 ラッチ回路
106 水平走査回路
108 ラッチ＆エンコーダ回路
109 加算器
110 カウンタ回路

Claims

光電変換素子を有する画素が複数配列された画素部と、前記画素からの信号の内、リセット信号、又は光信号の一方の信号を保持する保持回路と、ＡＤ変換器とにより構成され、前記ＡＤ変換器は、２つの入力信号端子を有し、一方の入力信号端子には、前記保持回路に保持された信号が入力され、他方の入力信号端子には、前記保持回路の保持対象とならなかった他方の信号が入力され、走行するパルスに対して前記一方及び他方の入力信号端子に入力された信号の差分の大きさに応じた遅延量を与える遅延素子が多段に連結された遅延回路と、前記パルスの走行位置を所定のタイミング毎にサンプリングし、デコードすることにより前記入力信号の差分に応じたデジタル値を生成するデコーダとにより構成されることを特徴とする固体撮像装置。
前記保持回路を第１の保持回路とし、該第１の保持回路の保持対象とはならなかった他方の信号を保持する第２の保持回路を更に有し、前記ＡＤ変換器は、前記他方の入力信号端子に前記第２の保持回路に保持された信号が入力されることを特徴とする請求項１に係る固体撮像装置。
前記ＡＤ変換器の２つの入力信号端子に入力される各々の信号が同一とならないようにオフセット値を重畳する回路を更に有していることを特徴とする請求項１又は２に係る固体撮像装置。