JP4797558B2 - 固体撮像素子とその駆動方法、及びカメラモジュール - Google Patents

Description

本発明は、固体撮像素子とその駆動方法、及びこの固体撮像素子を備えたカメラモジュールに関する。

固体撮像素子として、ＣＭＯＳイメージセンサに代表されるように画素中に増幅トランジスタ等の要素回路を有するＭＯＳ増幅型固体撮像素子が知られている。このＭＯＳ増幅型固体撮像素子は、高速化の対応可能で、かつ周辺論理回路を混載できることを一つのことを特徴としている。

図１２に、一般的なＭＯＳ増幅型固体撮像素子（ＣＭＯＳイメージセンサ）の全体の概略構成を示す。この固体撮像素子１は、複数の画素２が規則性をもって２次元配列された撮像部３と、撮像部３の周辺に配置された周辺回路、すなわち垂直駆動部４、水平転送部５及び出力部６とを有して構成される。画素２は、１つの光電変換素子であるフォトダイオードＰＤと、複数のＭＯＳトランジスタＴｒとにより構成される。この例では転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４の４つのＭＯＳトランジスタを有している。

画素２の回路構成では、転送トランジスタＴｒ１のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ２のソースに接続される。転送トランジスタＴｒ１とリセットトランジスタＴｒ２間の電荷−電圧変換手段となるフローティング・ディフージョン（ＦＤ）が増幅トランジスタＴｒ３のゲートに接続され、増幅トランジスタＴｒ３のソースに選択トランジスタＴｒ４のドレインが接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは電源電圧供給部に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線８に接続される。

垂直駆動部４からは、１行に配列された画素のリセットトランジスタＴｒ２のゲートに共通に印加される行リセット信号φＲＳＴ，同じく１行の画素の転送トランジスタＴｒ１のゲートに共通に印加される行転送信号φＴＲＧ，１行の選択トランジスタＴｒ４のゲートに共通に印加される行選択信号φＳＥＬが、それぞれ供給されるようになされる。

水平転送部５は、各列の垂直信号線８に接続された増幅器またはアナログ／デジタル変換器（ＡＤＣ）、本例ではアナログ／デジタル変換９と、列選択回路（スイッチ手段）ＳＷと、水平転送線（例えばバス配線）１０とを有して構成される。各列のアナログ／デジタル変換器（ＡＤＣ）９は、列選択回路ＳＷを介して水平転送線１０に接続される。出力部６は、増幅器又は、アナログ／デジタル変換器及び／又は信号処理回路、本例では水平転送線１０からの出力を処理する信号処理回路１１と、出力バッファ１２とを有して構成される。

この固体撮像素子１では、各行の画素の信号が各アナログ／デジタル変換器９にてアナログ／デジタル変換され、順次選択される列選択回路ＳＷを通じて水平転送線１０に読み出され、順次に水平転送される。水平転送線１０に読み出された画素データは信号処理を通じて出力バッファ１２より出力される。

最近の一般的なＭＯＳ増幅型固体撮像素子は、行毎に選択やリセット、転送などを制御して高速化を図っているものが多い。この方式では、ＸＹアドレス指定により各画素を選択するスキャン方式と比較して画素での読み出し期間に余裕ができる。

一方、ＭＯＳ増幅型固体撮像素子において、高速化、あるいは他の目的に合わせて、リセットゲートの入力電圧を所要の値に設定するようにしたものも提案もなされている。
例えば特許文献１では、高速動作の確保のために、リセットトランジスタのゲート電圧を電源電位、グランド電位、負電源電位の３値により制御する構成が開示されている。
特許文献２では、ダイナミックレンジを広くするために、フローティング・ディフージョン領域の電位をリセットする際に、リセットトランジスタの閾値を増幅トランジスタの閾値よりも低くなるように設定するようにした構成が開示されている。
特許文献３では、フォトダイオードへの電荷の逆流防止を図るために、リセットトランジスタのリセット電位をグランド電位と電源電位の中間電位にした構成が開示されている。

特開２００５−９４２４０号公報 特開２００３−１９７８９０号公報 特開２００４−１７２６７９号公報

ところで、近年の多画素化により制御線に接続するトランジスタ数が増加してきているため、１回の制御信号の印加に対する駆動負荷が重くなり、信号印加時の電圧の安定に期間がかかるようになってきた。それにもかかわらず、高フレームレート化のために、より安定時間を短くすることが要求されている。

また、高フレームレート化と同時に、処理の複雑化により論理回路規模が増大し、消費電力が増大したり、雑音が増加するようになってきた。光電変換した信号はアナログ信号であるため、デジタル回路である論理回路が増加すると、電源雑音などのデジタル雑音が画質の劣化に繋がる。

本発明は、上述の点に鑑み、少なくとも駆動に要する期間を低減して高フレームレートの画像出力が得られるようにした固体撮像素子とその駆動方法、及びこの固体撮像素子を備えたカメラモジュールを提供するものである。

本発明に係る固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、リセットトランジスタのゲート電圧が、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であってリセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と光電変換素子の空乏化電位の中間になるような中間電圧に設定されて成ることを特徴とする。

本発明の固体撮像素子では、リセットトランジスタのゲート電圧が、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であってリセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と光電変換素子の空乏化電位の中間になるような中間電圧に設定されるので、リセット時にリセットゲート電圧の画素部電源電圧への遷移時間が短縮される。

本発明に係る固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、リセットトランジスタのゲート電圧が、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定され、電荷蓄積期間の終了に近い時に、リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定されて成ることを特徴とする。

本発明の固体撮像素子では、リセットトランジスタのゲート電圧が、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定され、電荷蓄積期間の終了に近い時に、リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定されるので、リセット時にリセットゲート電圧の画素部電源電圧への遷移時間が短縮される。

本発明に係る固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、光電変換素子のリセット前の期間では、リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定され、フローティングディフュージョンのリセット時には、リセットトランジスタのゲート電圧が画素部電源電圧に設定され、光電変換素子のリセット時には、リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の前記中間電圧に設定されて成ることを特徴とする。

本発明の固体撮像素子では、光電変換素子のリセット時に、リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定されるので、光電変換素子のリセットゲート電圧の制御が不要になる。

本発明に係る固体撮像素子の駆動方法は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、リセットトランジスタのゲート電圧を、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であってリセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と光電変換素子の空乏化電位の中間になるような中間電圧に設定し、リセット時に、リセットトランジスタのゲート電圧を画素部電源電圧にしてリセットを行うことを特徴とする。

本発明の固体撮像素子の駆動方法では、リセットトランジスタのゲート電圧を、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であってリセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と光電変換素子の空乏化電位の中間になるような中間電圧に設定し、リセット時に、リセットトランジスタのゲート電圧を画素部電源電圧にしてリセットを行うので、リセット時においてリセットゲート電圧の画素部電源電圧への遷移時間を短縮することができる。

本発明に係る固体撮像素子の駆動方法は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、リセットトランジスタのゲート電圧を、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定し、電荷蓄積期間の終了に近い時に、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、リセット時に、リセットトランジスタのゲート電圧を画素部電源電圧にしてリセットを行うことを特徴とする。

本発明の固体撮像素子の駆動方法では、リセットトランジスタのゲート電圧を、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定し、電荷蓄積期間の終了に近い時に、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、リセット時にリセットトランジスタのゲート電圧を画素部電源電圧にしてリセットを行うので、リセット時においてリセットゲート電圧の画素部電源電圧への遷移時間を短縮することができる。

本発明に係る固体撮像素子の駆動方法は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、光電変換素子のリセット前の期間では、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、フローティングディフュージョンのリセット時には、リセットトランジスタのゲート電圧を画素部電源電圧に設定し、光電変換素子のリセット時には、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の前記中間電圧に設定すると共に、転送トランジスタをオンして光電変換素子をリセットすることを特徴とする。

本発明の固体撮像素子の駆動方法では、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、転送トランジスタをオンして前記光電変換素子をリセットするので、光電変換素子のリセットにおいてリセットゲート電圧の制御を不要とすることができる。

本発明に係るカメラモジュールは、固体撮像素子と光学レンズ系を備え、固体撮像素子として上述したいずれかの固体撮像素子のいずれかを用いて構成することを特徴とする。

本発明によれば、リセット時のリセットゲート電圧の遷移時間が短縮され、あるいはリセットゲート電圧の制御が不要となるので、固体撮像素子の駆動に要する時間を低減することができ、高フレームレートの画像出力を得ることができる。

信号の読み出し期間全体の期間が限られている中で、信号の安定期間を確保するためには制御信号の遷移時間を短縮することが必要である。制御線の抵抗が十分低ければドライバの出力インピーダンスを下げることで解決できる。しかし、イメージセンサでは、画素サイズの縮小および多画素化が同時に進行しているために配線幅を太くすることは困難であり、かつ配線長が延びる傾向にあり、要求とは逆に制御線の総抵抗が増加している。

通信系ではドライバの駆動負荷が大きい場合に、遷移タイミングにおいてドライブ側をオーバードライブする手法が知られているが、ＣＭＯＳイメージセンサにおいては、制御線に多数の画素内トランジスタが並列に接続しており、ドライバ近傍でオーバードライブされた信号が直接それらのトランジスタに印加されることが避けられない。これは製品寿命に関わるので、このような手法は使えない。

このことから、信号の遷移時間を短縮するには、信号が必要とされるタイミングに先んじて信号遷移を開始する他ない。ただし、画素セル内ではトランジスタを追加できるような面積的余裕はないから、制御信号電圧値と動作を勘案して動作に影響しない駆動方法を選ばざるを得ない。そこで、複数のＭＯＳトランジスタ（選択トランジスタなど）を有するような画素に注目して考えると、リセットトランジスタのゲートに印加するリセット信号としては、読み出し直前に読み出し部である電荷−電圧変換手段（いわゆるフローティング・ディフージョン：ＦＤ）の電荷を空にできるように設定され、読み出し時にリセットトランジスタがオフ状態になっていれば、後の状態は不問とされる。
本実施の形態では、このリセットトランジスタの駆動を最適に設定することにより、リセット制御に取られる時間を短縮して、固体撮像素子としての駆動に要する時間を短縮するようにする。

本実施の形態に係る固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された増幅型固体撮像素子であって、リセットトランジスタのゲート電圧を、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間電圧に設定するようにした構成とする。すなわち、リセットゲートへの入力電圧のうち信号読み出し時及びリセット時を除く常時印加電圧を、画素部電源電圧とグランド電圧（いわゆる基準電圧）の中間の電圧になるように設定する。

上記の常時印加電圧である中間電圧としては、リセットトランジスタのゲート下のチャネル電位が電荷−電圧変換手段（いわゆるフローティング・ディフージョン：ＦＤ）のリセット時電圧と光電変換素子の空乏化電位の中間になるように設定することが好ましい。

本実施の形態に係る固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された増幅型固体撮像素子であって、リセットトランジスタのゲート電圧を、リセット時より前に、グランド電圧から画素部電源電圧とグランド電圧間の中間電圧に設定するようにした構成とする。すなわち、リセットゲートへの常時印加電圧をグランド電圧とし、かつリセットゲートへの入力電圧をリセットタイミングより前に、画素部電源電圧とグランド電圧（いわゆる基準電圧）の中間の電圧になるように設定する。

本実施の形態に係る固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された増幅型固体撮像素子であって、光電変換素子のリセット時に、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定するようにした構成とする。

好ましい実施の形態としては、複数の電圧を回路の電源電圧として有し、そのうちの１つの電源電圧を上記リセットゲートの中間電圧に用いるように成す。
さらに好ましい実施の形態としては、論理回路の電源電圧を上記リセットゲートの中間電圧に用いるようになす。

本実施の形態に係る固体撮像素子の駆動方法は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、リセットトランジスタのゲート電圧を、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間電圧に設定する。すなわち、リセットゲートへの入力電圧のうち信号読み出し時及びリセット時を除く常時印加電圧を、画素部電源電圧とグランド電圧（いわゆる基準電圧）の中間の電圧になるように設定する。

上記の常時印加電圧である中間電圧としては、リセットトランジスタのゲート下のチャネル電位が電荷−電圧変換手段（いわゆるフローティング・ディフージョン：ＦＤ）のリセット時電圧と光電変換素子の空乏化電位の中間になるように設定することが好ましい。

本実施の形態に係る固体撮像素子の駆動方法は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、複数のＭＯＳトランジスタのうちのリセットトランジスタのゲート電圧を、リセット時より前に、グランド電圧から画素部電源電圧とグランド電圧間の中間電圧に設定する。すなわち、リセットゲートへの常時印加電圧をグランド電圧とし、かつリセットゲートへの入力電圧をリセットタイミングより前に、画素部電源電圧とグランド電圧（いわゆる基準電圧）の中間の電圧になるように設定する。

本実施の形態に係る固体撮像素子の駆動方法は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、転送トランジスタをオンして光電変換素子をリセットする。

好ましい実施の形態としては、複数の電圧を回路の電源電圧として有し、そのうちの１つの電源電圧を上記リセットゲートの中間電圧に用いる。
さらに好ましい実施の形態としては、論理回路の電源電圧を上記リセットゲートの中間電圧に用いる。

本実施の形態に係るカメラモジュールは、固体撮像素子と光学レンズ系を備え、固体撮像素子として上述の実施の形態に係る増幅型固体撮像素子のいずれかを用いた構成とする。

以下、図面を参照して本発明の実施の形態を説明する。

図１に、本発明に係る固体撮像素子、すなわちＭＯＳ増幅型固体撮像素子に適用される実施の形態の概略構成を示す。本実施の形態に係る固体撮像素子２１は、複数の画素２２が規則性をもって２次元配列された撮像部（いわゆる画素部）２３と、撮像部２３の周辺に配置された周辺回路、すなわち垂直駆動部２４、水平転送部２５及び出力部２６とを有して構成される。画素２２は、１つの光電変換素子であるフォトダイオードＰＤと、複数のＭＯＳトランジスタＴｒとにより構成される。この例では転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４の４つのＭＯＳトランジスタを有している。

画素２２の回路構成では、転送トランジスタＴｒ１のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ２のソースに接続される。転送トランジスタＴｒ１とリセットトランジスタＴｒ２間の電荷―電圧変換手段となるフローティング・ディフージョン（ＦＤ）が増幅トランジスタＴｒ３のゲートに接続され、増幅トランジスタＴｒ３のソースに選択トランジスタＴｒ４のドレインが接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは電源電圧供給部に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線２８に接続される。

垂直駆動部２４からは、１行に配列された画素のリセットトランジスタＴｒ２のゲートに共通に印加される行リセット信号φＲＳＴが、同じく１行の画素の転送トランジスタＴｒ１のゲートに共通に印加される行転送信号φＴＲＧが、１行の選択トランジスタＴｒ４のゲートに共通に印加される行選択信号φＳＥＬが、それぞれ供給されるようになされる。

水平転送部２５は、各列の垂直信号線２８に接続された増幅器またはアナログ／デジタル変換器（ＡＤＣ）、本例ではアナログ／デジタル変換２９と、列選択回路（スイッチ手段）ＳＷと、水平転送線（例えばデータビット幅と同数の配線で構成されたバス配線）３０とを有して構成される。各列のアナログ／デジタル変換器（ＡＤＣ）２９は、列選択回路ＳＷを介して水平転送線３０に接続される。出力部２６は、増幅器又は、アナログ／デジタル変換器及び／又は信号処理回路、本例では水平転送線３０からの出力を処理する信号処理回路３１と、出力バッファ３２とを有して構成される。

この固体撮像素子２１では、各行の画素２２の信号が各アナログ／デジタル変換器２９にてアナログ／デジタル変換され、順次選択される列選択回路ＳＷを通じて水平転送線３０に読み出され、順次に水平転送される。水平転送線３０に読み出された画素データは信号処理を通じて出力バッファ３２より出力される。

画素２２における一般的な動作は、先ず最初に転送トランジスタＴｒ１のゲートとリセットトランジスタＴｒ２のゲートをオン状態にしてフォトダイオードＰＤの電荷を全て空にする。次いで、転送トランジスタＴｒ１のゲートとリセットトランジスタＴｒ２のゲートをオフ状態にして電荷蓄積を行う。次に、フォトダイオードＰＤの電荷を読み出す直前にリセットトランジスタＴｒ２のゲートをオン状態にしてフローティング・ディフージョンＦＤの電位をリセットする。その後、リセットトランジスタＴｒ２のゲートをオフ状態にし、転送トランジスタＴｒ１をオン状態にしてフォトダイオードＰＤからの電荷をフローティング・ディフージョンＦＤに転送する。一方、選択トランジスタＴｒ４がオン状態になり、電荷−電圧変換された画素信号が垂直信号線２８に入力されることになる。電子シャッタ動作では、リセットトランジスタＴｒ２と転送トランジスタＴｒ１をオンさせて、それまで蓄積されていた電荷を排出し、フローティング・ディフージョンＦＤ及びフォトダイオードＰＤをリセットする。

リセットトランジスタＴｒ２は、上述のように信号読み出し時のフローティング・ディフージョンＦＤの初期電位の設定、及びフォトダイオードＰＤのリセット時に電荷を掃き出す役目を有する。

本実施の形態においては、上述の固体撮像素子２１において、特に、画素２２を構成するリセットトランジスタＴｒ２のゲートのリセット時および信号読み出し時を除く常時印加電圧を、制御論理に用いる電源電位（ＶＤＤ）、グランド電位（ＧＮＤ）ではなく、それら電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）の中間の値、即ち中間電圧（ＶＭ）に設定する。駆動タイミングの例を図２に示す。また、図３にリセットトランジスタＴｒ２のゲートに行リセット信号φＲＳＴを印加するためのリセットドライバの構成を示す。

リセットドライバ４１は、図３Ａに示すように、ｐチャネルＭＯＳトランジスタＱ１とｎチャネルＭＯＳトランジスタＱ２が直列接続されたＣＭＯＳトランジスタと、ｐチャネルＭＯＳトランジスタＱ３とを有し、ＣＭＯＳトランジスタのｐチャネル及びｎチャネルトランジスタＱ１及びＱ２の接続中点（ドレイン）がｐチャネルＭＯＳトランジスタＱ３のドレインに接続されると共に、リセット線４２に接続されて構成される。ＣＭＯＳトランジスタのｐチャネルＭＯＳトランジスタＱ１のソースに電源電圧ＶＨが印加され、そのゲートにゲート信号φＲ１が印加される。ＣＭＯＳトランジスタのｎチャネルＭＯＳトランジスタＱ２のソースにグランド電圧ＶＬが印加され、そのゲートにゲート信号φＲ２が印加される。ｐチャネルＭＯＳトランジスタＱ３のソースに中間電圧ＶＭが印加され、そのゲートにゲート信号φＲ３が印加される。図３Ｂに記載の表図に示すように、各トランジスタＱ１，Ｑ２，Ｑ３に印加するゲート信号φＲ１，φＲ２，φＲ３の高レベル、低レベルをそれぞれに選択的することにより、行リセット信号において、電源電圧ＶＨ、中間電圧ＶＭ、グランド電圧ＶＬの３値を発生させることができる。

図２の駆動タイミングは、電子シャッタ動作を有している。行選択信号φＳＥＬは電荷読み出し直前のリセット時から電荷読み出し直後までの期間が高レベル（ＶＨ：電源電圧）とされ、それ以外の電荷蓄積期間及び電子シャッタ動作時が低レベル（ＶＬ：グランド電圧）とされる。行転送信号φＴＲＧは電荷転送時と電子シャッタ動作時が高レベル（ＶＨ：電源電圧）とされ、それ以外の期間が低レベル（ＶＬ：グランド電圧）とされる。行リセット信号φＲＳＴは電荷読み出し直前のリセット時と電子シャッタ動作時が高レベル（ＶＨ：電源電圧）とされ、電荷読み出し期間が低レベル（ＶＬ：グランド電圧）とされ、それ以外の期間、すなわち電荷蓄積期間が中間レベル（ＶＭ：中間電圧）とされる。

そして、電子シャッタを行う時点ｔ０において、選択トランジスタＴｒ４はゲートに行選択信号φＳＥＬの低レベル（ＶＬ）が印加されてオフ状態とされ、この状態で転送トランジスタＴｒ１のゲートに、高レベル（ＶＨ）の行転送信号（パルス）φＴＲＧが、リセットトランジスタＴｒ２のゲートに高レベル（ＶＨ）の行リセット信号（パルス）φＲＳＴがそれぞれ印加されることにより、フローティング・ディフージョンＦＤ及びフォトダイオードＰＤの電荷が排出されて、フローティング・ディフージョンＦＤ及びフォトダイオードＰＤがリセットされる。

電子シャッタ動作後は、転送トランジスタＴｒ１がオフ状態になり、フォトダイオードＰＤに電荷が蓄積される。この電荷蓄積期間Ｔａにおいて、行リセットトランジスタＴｒ２のゲートには行リセット信号φＲＳＴの中間レベル（すなわち中間電圧）ＶＭが印加される。

電荷読み出し直前の時点ｔ１において、転送トランジスタＴｒ１がオフの状態で、リセットトランジスタＴｒ２がオンしてフローティング・ディフージョンＦＤの電位を電源電位にリセットする。このリセットされたフローティング・ディフージョンＦＤの電位に基づく信号が、読み出し期間Ｔｂにおいて増幅トランジスタＴｒ３及び選択トランジスタＴｒ４を通じて垂直信号線２８に読み出される。

次に、時点ｔ２において、リセットトランジスタＴｒ２がオフの状態で、転送トランジスタＴｒ１が行転送信号（パルス）φＴＲＧによりオンして、フォトダイオードＰＤに蓄積されていた信号電荷がフローティング・ディフージョンＦＤに転送される。信号電荷によって変調されたフローティング・ディフージョンＦＤの電位に基づく画素信号が、読み出し期間Ｔｃにおいて増幅トランジスタＴｒ３及び選択トランジスタＴｒ４を通じて垂直信号線２８に読み出される。

信号電荷に基づく画素信号が読み出された後の時点ｔ３以後、選択トランジスタＴｒ
４及び転送トランジスタＴｒ１はオフ状態となり、一方リセットトランジスタＴｒ２のゲートには中間電圧（ＶＭ）が印加される。フォトダイオードＰＤは電荷蓄積期間Ｔｄに入り電荷蓄積が始まる。そして、時点ｔ４において、次の電子シャッタ動作でそれまで蓄積されていた電荷が掃き捨てられ、フローティング・ディフージョンＦＤ及びフォトダイオードＰＤの電位がリセットされ、再び信号電荷の蓄積が始まる。

本実施の形態によれば、リセット前のリセットトランジスタＴｒ２のゲート電圧を電源電圧ＶＨとグランド電圧ＶＬの中間の電圧ＶＭにすることにより、図４の曲線５１に示すように、リセット時に行リセット信号φＲＳＴが中間電位ＶＭから電源電圧ＶＨに遷移したとき、リセットトランジスタＴｒ２のチャネル電位がより短い時間τ１で電源電位５３を超え、フローティング・ディフージョンＦＤのリセット電位の安定が早くなる。因みに、曲線５２は従来の行リセット信号φＲＳＴの場合であり、グランド電圧ＶＬから電源電圧ＶＨに遷移したときのリセットトランジスタＴｒ２のチャネル電位が電源電位５３を超えるまでの時間τ２は、本実施の形態の場合の時間τ１より遅くなる。なお、図４は、本実施の形態と従来を比較した、リセット信号φＲＳＴとリセットゲート下のチャネル電位を示す。

このような効果、すなわち行リセット信号φＲＳＴを印加し短い時間でリセットトランジスタＴｒ２のチャネル電位を安定化させる効果は、単純にリセットゲートを電源電位ＶＨにしても得られるが、この場合にはフローティング・ディフージョンＦＤの電位が常に電源電圧と同じになり、転送トランジスタＴｒ１のゲート絶縁膜にかかる電圧が常に高くなるため、ゲート絶縁膜として高い信頼性（高耐圧性）が要求される。これに対し本実施の形態では、フローティング・ディフージョンＦＤ内のリーク電流や漏れ込み光によるキャリア発生などにより、フローティング・ディフージョンＦＤの電位が徐々に下がることから、電源電圧が常にかからない状態にすることができ、ゲート絶縁膜の劣化を抑制することが可能になる。

また、リセットトランジスタＴｒ２のゲートに印加される電圧が、リセット時の前では中間電圧ＶＭになっているので、リセットトランジスタＴｒ２をオンするときの中間電圧ＶＭから電源電圧ＶＨになる振幅、いわゆるリセットパルスのスイングが絶対的に低減する。また、フローティング・ディフージョンＦＤに蓄積しているリーク電流起因のキャリア（電荷）が定常的にリセットドレインへ捨てられるため、リーク起因キャリアの絶対数が少なく、このリーク起因キャリアの排出にかかる時間も短くなり安定時間の短縮ができる。

図５に、リセットトランジスタＴｒ２をオンしたときの電荷（電子）の流れを示す。電源負荷の観点からは、リセット時はリセットゲートからのチャージｅ- のリセットドライバ（概略構成のみ示す）４１を介しての排出と、フローティング・ディフージョンＰＤからのチャージｅ- の排出とが重なるため、電源線８２に瞬間的に大きな電流が流れる。特に、フォトダイオードＰＤのリセット時は通常、転送トランジスタＴｒ１を同時に駆動するため、ドライバの電源負荷が重くなる。これに対して、本実施の形態ではリセットに常時高い中間電流ＶＭが印加されることにより、リセットパルスのスイング低減及びフローティング・ディフージョンＦＤに蓄積しているリーク電流起因のキャリアが定常的に捨てられることによるキャリア排出の集中を分散し、電源負荷の低減を可能にする。

このように本実施の形態によれば、リセット時の電源電圧ＶＨが印加される前にリセットゲート電圧が中間電圧ＶＭに設定されるので、リセット時の電源電圧ＶＨへの遷移時間が短縮され、したがってフローティング・ディフージョンＦＤ電位の安定時間が早くなり、多画素化でのより高フレームレート化を図ることができる。また、負荷分散により瞬時電源負荷の低減を図ることができる。

次に、本発明に係る他の実施の形態を説明する。図６にフォトダイオードＰＤと転送トランジスタＴｒ１とリセットトランジスタＴｒ２の断面構造、及びそのポテンシャル図を示す。断面構造としては、本例では、ｐ型半導体基板１０１にフォトダイオードＰＤを構成するｎ型半導体領域１０２とその表面に暗電流抑制にためのｐ型アキュミュレーション領域１０３が形成される。またフローティング・ディフージョンＦＤとなるｎ型半導体領域１０４が形成され、このｎ型半導体領域１０４とフォトダイオードのｎ型半導体領域１０２とゲート絶縁膜を介して形成されたゲート電極１０５とのよって、転送トランジスタＴｒ１が形成される。また、リセットドレインとなるｎ型半導体領域１０６が形成され、このｎ型半導体領域１０６とｎ型半導体領域１０４とゲート絶縁膜を介して形成されたゲート電極１０７とのよってリセットトランジスタＴｒ２が形成される。リセットドレインとなるｎ型半導体領域１０６には電源電圧ＶＨが印加され、転送トランジスタＴｒ１のゲート電極１０５には転送信号φＴＲＧが印加され、リセットトランジスタＴｒ２のゲート電極１０７にはリセット信号φＲＳＴが印加される。

本実施の形態においては、図６のポテンシャル図に示すように、リセットゲート下のチャネル電位を、電源電位ＶＨよりも低く、かつフォトダイオードＰＤの空乏化電位Ｖｐｄよりも高くするように、リセットトランジスタＴｒ２のゲートに印加する中間電圧ＶＭを設定する。これにより、フォトダイオードＰＤのリセット時にリセットゲートの電圧を制御する必要がなくなる。すなわち、リセットゲートの電圧を高レベルＶＨに制御しないで中間電圧ＶＭのままでフォトダイオードＰＤのリセットができる。ただし、フォトダイオードＰＤを完全空乏化するために空乏化電位Ｖｐｄに対しては０．５Ｖ程度高くすることが望ましい。これは熱電子運動によってフローティング・ディフージョンＦＤ側からフォトダイオードＰＤ側へ電荷（キャリア）が逆流するのを抑制するためである。

本実施の形態をさらに模式的な図７のポテンシャル図、及び図８の駆動タイミングを用いて詳述する。図７（ａ）にフォトダイオードＰＤ、転送トランジスタＴｒ１及びリセットトランジスタＴｒ２の概略断面構造は、図６と同様であるので、対応する部分に同一符号を付して重複説明を省略する。

図７（ｂ）に示すように、フォトダイオードＰＤのリセット前の期間では、行リセット信号φＲＳＴを中間電圧ＶＭとする。なお、実線の高（High）レベルと中間（MID）レベルを明確にするため、破線にて低（Low）レベルを付記する。
次に、図７（ｃ）に示すように、フローティング・ディフージョンＦＤのリセット時では、行リセット信号φＲＳＴを高レベル（電源電圧）ＶＨにしてフローティング・ディフージョンＦＤに蓄積されたリーク起因のキャリア（電荷）をリセットドレインに排出する。このとき、図７（ｂ）のポテンシャル状態で常にフローティング・ディフージョンＦＤのリーク起因キャリア（電子）がリセットドレインに排出されているので、図７（ｃ）のときにはリーク起因キャリアの排出量が少ない。リセットパルス（高レベル）のみの駆動であり、かつ中間電圧ＶＭと高レベルＶＨの遷移であり小振幅であるので、ドライバ電源負荷を小さくできる。
次に、図７（ｄ）に示すように、行リセット信号φＲＳＴを中間電圧ＶＭに戻す。そして、行リセット信号φＲＳＴを中間電圧ＶＭに維持して、行転送信号φＴＲＧを高レベルＶＨにしてフォトダイオードＰＤに蓄積された電荷をリセットドレインに排出して、フォトダイオードＰＤをリセットする。このとき、一部の電荷はフローティング・ディフージョンＦＤに残るので、リセットドレインへの瞬間的な電荷の排出量は減る。行転送信号φＴＲＧのみの駆動であるので、ドライバ電源負荷を小さくできる。

図７のフローティング・ディフージョンＦＤ及びフォトダイオードＰＤのリセットは、電子シャッタ時の動作に適用される。図８の駆動タイミング図で示すように、電子シャッタ動作のときに、一旦リセット信号φＲＳＴを高レベル（電源電圧）ＶＨにしてフローティング・ディフージョンＦＤのリセットを行い、この直後にリセット信号φＲＳＴを中間レベル（中間電圧）ＶＭに戻し、かつ転送信号φＴＲＧを高レベルにしてフォトダイオードＰＤをリセットするようにしている。

本実施の形態によれば、リセットゲートに高い中間電圧ＶＭが常に印加されているので、フォトダイオードＰＤのリセット時においてリセットパルス（高レベル）を不要とすることが可能になる。リセットパルスの省略はドライバ電源負荷の低減及びパルス入力によるデジタル雑音の低減になる。また、フォトダイオードＰＤをリセットするためのパルス入力が必要である場合にも、リセットパルスの立ち上がりに必要な電力を抑制できるため、現状のパルス立ち上げよりも電源負荷を低減し、デジタル雑音を低減することができる。
リセット時の電源電圧ＶＨへの遷移時間が短縮され、したがってフローティング・ディフージョンＦＤ電位の安定時間が早くなり、多画素化でのより高フレームレート化を図ることができる。

また、電子シャッタ時の動作に適用するときは、フォトダイオードＰＤのリセット時に行リセット信号φＲＳＴが中間電圧になりフローティング・ディフージョンＦＤに一部電荷が残るので、画素全面の一括電子シャッタ時の排出電流の集中を抑制することができる。通常はパルスの駆動と排出量が重なるため電源負荷が重く（双方とも電源電圧を下げる方向）、電源の安定に時間がかかる。しかし、本実施の形態では、電源の安定に時間がかからない。

次に、図９に、本発明に係る固体撮像素子の更に他の実施の形態を示す。固体撮像素子においては、撮像部やアナログ系の動作電圧と、論理処理を行うデジタル系の電源電圧が異なることがある。この理由は、画素の特性を維持するため、あるいは高精度アナログ回路のためにアナログ系の電源電圧を低減しにくいことがあり、これに対し論理回路では高速化のために低電圧プロセスを導入したいためである。本実施の形態は、複数の電源系が必要になる場合について、その論理回路用電源を画素のリセットトランジスタＴｒ２のゲートの常時印加電圧、すなわち中間電圧ＶＭとして用いるように成す。

図９において、図３と対応する部分は同一符号を付して重複説明を省略する。本実施の形態に係る固体撮像素子６１は、制御回路６２が設けられ、この制御回路６２から、垂直駆動部への制御信号６３、水平転送部２５への制御信号６４、増幅器又は、アナログ／デジタル変換器及び／又は信号処理回路、本例では信号処理回路３１への制御信号６５、出力バッファ３２への制御信号６６が供給されるように構成される。２点鎖線で囲まれた、複数の画素２２が配列された撮像部２３及び垂直駆動部２４を有するアナログ回路系６８では、アナロク系の動作電圧が供給され、電源電圧としてＶanalogが供給される。また、１点鎖線で囲まれた、水平転送部２５、信号処理回路３１、出力バッファ３２及び制御回路６２を有する論理回路系６９では、デジタル系の電源電圧Ｖlogicが供給される。

そして、リセットドライバ４１においては、ＣＭＯＳトランジスタのｐチャネルトランジスタＱ１のソースにアナログ回路系６８で用いられる電源電圧Ｖanalogが印加され、ｐチャネルトランジスタＱ３のソースに論理回路系６９で用いられる電源電圧Ｖlogicが印加される。

本実施の形態の固体撮像素子によれば、リセット動作に対する効果は前述の実施の形態と同じであるが、電源安定化が可能になる。この電源安定化について図１０を用いて詳述する。図１０では、説明に必要な構成要素のみを概略的に示しており、半導体チップ７１内に撮像部（画素領域）２３と、垂直駆動部２４と、ロジック回路６９と、電源安定化容量となるデカップリング容量７４と、電源パッド７５、７６が形成されている。垂直駆動部２４の各行に対応するＭＯＳトランジスタで代表されるリセットドライバ４１がリセット線８１を介して各行のリセットトランジスタＴｒ２のゲートに接続される。容量Ｃｒｓｔは、リセットゲートと基板間のゲート容量である。半導体チップ７１の外部に電源７７とこれに並列接続される大容量の電源安定化容量７８が設けられ、電源７７の両端が電極パッド７５及び７６に接続される。一方、正の電極パッド７５が、電源線８２を介して各リセットドライバ４１に接続されると共に、ロジック回路６９内の各回路７９、及びデカップリング容量７４に接続される。

従来の場合は、電源７７よりロジック回路６７内の各回路７９に瞬時電流が流れ、電圧降下が生じときには、デカップリング容量７４から電圧降下を阻止する電流が補われる。しかし、このデカップリング容量７４は早く動作するが小容量であるので、不足分は外部の大容量の電源安定化容量７８から補充されるが、この容量７８の動作は遅いため、電源安定化がし難い。

一方、図１０の本実施の形態では、リセットトランジスタＴｒ２が固体撮像素子の半導体チップ面積のほとんどを占める画素に配置されている。すなわち、そのゲート容量Ｃｒｓｔの総量は、メガピクセルサイズの固体撮像素子であれば、ｎＦ（１０^−９Ｆ）オーダになり、半導体チップ７１内に配置する電源安定化容量としては十分な大きさである。例えば電源電圧が１．８Ｖで、１ｎＦの容量があるとする。ロジック回路６９で１００ｍＡの電流が１ｎｓ流れたとしても、５％程度の電圧降下で済む。また、当該電源電圧がリセットゲートに印加されている期間はフローティング・ディフージョンＦＤの電位を検出することがないので、多少の電源電圧変動があったとしても画素特性に影響がない。

問題があるとすれば、デジタル雑音が撮像部２３に混入する恐れである。しかし、リセットトランジスタＴｒ２の総計のゲート容量Ｃｒｓｔが大きく、またそれぞれのリセット線８１と電源線８２がリセットドライバ４１のトランジスタを介して接続されているため、トランジスタのオン抵抗が低過ぎなければ高周波雑音はリセット線８１には伝播しない。低周波雑音に関しては、リセット線８１には伝播するものの、変動のピーク電圧がローパス特性によって既に小さくなっているのに加え、容量カップリングによる基板電位への伝播量が小さいので問題になり難い。通常、小容量のデカップリング容量７４が雑音発生源の直近に、大容量の電源安定化容量７８が半導体チップ７１の外に置かれるので、それら間の周波数特性を有していればよく、本実施の形態で電源安定化に十分寄与することができる。

一般に半導体を用いるイメージセンサでは、熱の発生による暗電流増加が問題となるため、高消費電力回路の搭載は許容されない。電流変動量は駆動周波数および同時にスイッチングするゲート数、つまり稼動率によっておよそ決まる。これらのパラメータは消費電力、発熱量に反映されるため、熱容量に制限があるイメージセンサでは大きな電流変動が発生するようなロジック回路を混載することが困難であることを付記しておく。

図１１に、本発明に係る固体撮像素子の更に他の実施の形態、特にその駆動タイミングを示す。本実施の形態に係る固体撮像素子は、リセットトランジスタＴｒ２のゲートに印加する行リセット信号φＲＳＴを図１１に示すような波形信号に設定して構成される。この行リセット信号φＲＳＴは、リセット時を除く常時印加電圧をグランド電圧ＶＬとし、電源電圧ＶＨが印加されるリセットタイミングより前の時点、本例では電荷蓄積期間の終了に近い時点で、電圧を電源電圧ＶＨとグランド電圧の中間の電圧ＶＭになるように設定される。それ以外の行選択信号φＳＥＬ、行転送信号φＴＲＧは、前述の図２のタイミング及び波形と同じである。

図１１の本実施の形態によれば、リセット時の電源電圧ＶＨが印加される前にリセットゲート電圧が中間電圧ＶＭに設定されるので、リセット時の電源電圧ＶＨへの遷移時間が短縮され、したがってフローティング・ディフージョンＦＤ電位の安定時間が早くなり、多画素化でのより高フレームレート化を図ることができる。

上述したように、本発明の実施の形態によれば、固体撮像素子、すなわちＣＭＯＳイメージセンサにおいて、その駆動に要する時間を低減し、高フレームレートの画像出力を得ることができる。リセット電源を論理回路の電源と兼ねることにより、論理電源の安定性を同時に高めることができる。負荷分散により瞬時電源負荷を低減できる。デジタル雑音を低減することができる。

本発明に係るＭＯＳ増幅型固体撮像素子の一実施の形態を示す概略構成図である。 本発明の実施の形態に係る駆動タイミング図である。 Ａ及びＢ 本発明の実施の形態に係るリセットドライバを含む固体撮像素子全体を示す概略構成図、及び表図である。 本発明の実施の形態の説明に供する説明図である。 本実施におけるリセットトランジスタのオン時の電荷（電子）の流れの説明図である。 本発明に係るＭＯＳ増幅型固体撮像素子の他の実施の形態を示す要部の断面図及びポテンシャ図である。 図６の実施の形態の説明に供するリセット動作のポテンシャル図である。 図６の実施の形態の駆動タイミング図である。 本発明に係るＭＯＳ増幅型固体撮像素子の更に他の実施の形態を示す概略構成図である。 図９の実施の形態の説明に供する固体撮像素子の概略回路図である。 本発明に係るＭＯＳ増幅型固体撮像素子の更に他の実施の形態を示す駆動タイミング図である。 一般的なＭＯＳ増幅型固体撮像素子の概略図である。

２１・・固体撮像素子、２２・・画素、２３・・撮像部、２４・・垂直駆動部、２５・・水平転送部、３１・・出力部、φＳＥＬ・・選択信号、φＲＳＴ・・リセット信号、φＴＲＧ・・転送信号、４１・・リセットバッファ、６８・・アナログ回路系、６９・・論理回路系

Claims (12)

1. 光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、
   前記リセットトランジスタのゲート電圧が、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であって前記リセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と前記光電変換素子の空乏化電位の中間になるような中間電圧に設定されて成る
   ことを特徴とする固体撮像素子。
2. 光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、
   前記リセットトランジスタのゲート電圧が、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定され、
   前記電荷蓄積期間の終了に近い時に、前記リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定されて成る
   ことを特徴とする固体撮像素子。
3. 光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、
   前記光電変換素子のリセット前の期間では、前記リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定され、
   フローティングディフュージョンのリセット時には、前記リセットトランジスタのゲート電圧が画素部電源電圧に設定され、
   前記光電変換素子のリセット時には、前記リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の前記中間電圧に設定されて成る
   ことを特徴とする固体撮像素子。
4. 複数の電源電圧を有し、そのうちの論理回路の電源電圧を前記中間電圧に用いて成る
   ことを特徴とする請求項１、２又は３記載の固体撮像素子。
5. 光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、
   前記リセットトランジスタのゲート電圧を、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であって前記リセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と前記光電変換素子の空乏化電位の中間になるような中間電圧に設定し、
   リセット時に、前記リセットトランジスタのゲート電圧を画素部電源電圧にしてリセットを行う
   ことを特徴とする固体撮像素子の駆動方法。
6. 光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、
   前記リセットトランジスタのゲート電圧を、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定し、
   前記電荷蓄積期間の終了に近い時に、前記リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、
   リセット時に、前記リセットトランジスタのゲート電圧を画素部電源電圧にしてリセットを行う
   ことを特徴とする固体撮像素子の駆動方法。
7. 光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列された固体撮像素子の駆動方法であって、
   前記光電変換素子のリセット前の期間では、前記リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の中間電圧に設定し、
   フローティングディフュージョンのリセット時には、前記リセットトランジスタのゲート電圧を画素部電源電圧に設定し、
   前記光電変換素子のリセット時には、前記リセットトランジスタのゲート電圧を画素部電源電圧とグランド電圧間の前記中間電圧に設定すると共に、転送トランジスタをオンして前記光電変換素子をリセットする
   ことを特徴とする固体撮像素子の駆動方法。
8. 複数有する電源電圧のうちの論理回路の電源電圧を前記中間電圧として用いる
   ことを特徴とする請求項５、６又は７記載の固体撮像素子の駆動方法。
9. 固体撮像素子と光学レンズ系を備え、
   前記固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、
   前記リセットトランジスタのゲート電圧が、信号読み出し時及びリセット時を除いて画素部電源電圧とグランド電圧間の中間であって前記リセットトランジスタのゲート下のチャネル電位が電荷ー電圧変換手段のリセット時電圧と前記光電変換素子の空乏化電位の中間になるような中間電圧に設定されて成る
   ことを特徴とするカメラモジュール。
10. 固体撮像素子と光学レンズ系を備え、
    前記固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、
    前記リセットトランジスタのゲート電圧が、リセット時と電荷蓄積期間の終了に近い時を除いてグランド電圧に設定され、
    前記電荷蓄積期間の終了に近い時に、前記リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定されて成る
    ことを特徴とするカメラモジュール。
11. 固体撮像素子と光学レンズ系を備え、
    前記固体撮像素子は、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタからなる画素が複数配列され、
    前記光電変換素子のリセット前の期間では、前記リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の中間電圧に設定され、
    フローティングディフュージョンのリセット時には、前記リセットトランジスタのゲート電圧が画素部電源電圧に設定され、
    前記光電変換素子のリセット時には、前記リセットトランジスタのゲート電圧が画素部電源電圧とグランド電圧間の前記中間電圧に設定されて成る
    ことを特徴とするカメラモジュール。
12. 複数の電源電圧を有し、そのうちの論理回路の電源電圧を前記中間電圧に用いて成る
    ことを特徴とする請求項９、１０又は１１記載のカメラモジュール。

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