JP2017028386A - 固体撮像装置 - Google Patents
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Abstract
【課題】AD変換時における電源電圧の変動量の違いなどに起因する書き込み信号の遅延量のバラツキを抑制し、より良質な画像を取得しうる固体撮像装置を提供する。【解決手段】光電変換により生成された電荷に基づく信号を出力する画素部と、画素信号の信号レベルと時間とともに変化する参照信号の信号レベルとを比較する比較器と、比較結果に応じて書き込み信号を出力する書き込み信号生成部と、第1の方向に延在し書き込み信号生成部にクロック信号を出力するクロック信号線と、第1の方向に延在し複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、書き込み信号に応じてカウント信号で示されるカウント値をデジタルデータとして記憶する記憶部とを有し、書き込み信号生成部は比較器と記憶部との間に配置されており、クロック信号線及びカウント信号線は書き込み信号生成部と記憶部との間に配置されている。【選択図】図4
Description
本発明は、AD変換回路を有する固体撮像装置に関する。
特許文献1には、固体撮像装置のAD変換回路において、クロック周波数を上げることなく分解能を向上するための技術が開示されている。特許文献1に記載のAD変換回路では、画素信号と参照信号とを比較する比較器が出力する反転信号を、バッファ回路とインバータ回路とにより構成される遅延回路に入力し、複数の遅延信号を生成する。そして、比較器からの反転信号と遅延回路からの遅延信号とを論理積演算することにより、カウント信号の書き込みタイミングを示す書き込み信号を生成していた。
しかしながら、画素からの信号と参照信号とを比較する比較処理において、一時に出力信号レベルが反転する比較器の数が異なると、駆動電流量の違いに起因して電源電圧の変動量が変化する。電源電圧の変動量に違いが生じると、比較器の反転信号を入力とする遅延回路が生成する書き込み信号に遅延量の差が生じ、これが画像上ではSN比の劣化、固定パターン状或いは横スミア状のノイズなどとなり、画質が低下することがあった。
本発明の目的は、AD変換時における電源電圧の変動量の違いなどに起因する書き込み信号の遅延量のバラツキを抑制し、より良質な画像を取得しうる固体撮像装置を提供することにある。
本発明の一観点によれば、光電変換により生成された電荷に基づく信号を出力する画素部と、前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、第1の方向に延在し、前記書き込み信号生成部にクロック信号を出力するクロック信号線と、第1の方向に延在し、複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、前記書き込み信号に応じて、前記カウント信号によって示されるカウント値をデジタルデータとして記憶する記憶部とを有し、前記書き込み信号生成部は、前記比較器と前記記憶部との間に配置されており、前記クロック信号線及び前記複数のカウント信号線は、前記書き込み信号生成部と前記記憶部との間に配置されていることを特徴とする固体撮像装置が提供される。
また、本発明の他の一観点によれば、光電変換により生成された電荷に基づく信号を出力する画素部と、前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、前記書き込み信号生成部にクロック信号を出力するクロック信号線と、複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、リセット信号に基づく第1のデジタルデータを記憶する第1の記憶部と、前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、光信号に基づく第2のデジタルデータを記憶する第2の記憶部とを含み、前記書き込み信号生成部は、前記第1の記憶部と前記第2の記憶部との間に配置されていることを特徴とする固体撮像装置が提供される。
本発明によれば、AD変換時における電源電圧の変動量の違いに起因する書き込み信号の遅延量のバラツキを抑制し、より良質な画像を取得することができる。
以下、本発明の好適な実施形態に係る固体撮像装置及び撮像システムについて、図面を
参照して詳細に説明する。
参照して詳細に説明する。
[第1実施形態]
本発明の第1実施形態による固体撮像装置について、図1乃至図4を用いて説明する。図1は、本実施形態による固体撮像装置の構成を示すブロック図である。図2は、本実施形態による固体撮像装置の画素の一例を示す回路図である。図3は、本実施形態による固体撮像装置のラッチパルス生成部の構成及び動作を説明する図である。図4は、本実施形態による固体撮像装置のAD変換回路部内における信号線の配置を示すブロック図である。
本発明の第1実施形態による固体撮像装置について、図1乃至図4を用いて説明する。図1は、本実施形態による固体撮像装置の構成を示すブロック図である。図2は、本実施形態による固体撮像装置の画素の一例を示す回路図である。図3は、本実施形態による固体撮像装置のラッチパルス生成部の構成及び動作を説明する図である。図4は、本実施形態による固体撮像装置のAD変換回路部内における信号線の配置を示すブロック図である。
はじめに、本実施形態による固体撮像装置の構造について、図1乃至図4を用いて説明する。
本実施形態による固体撮像装置100は、図1に示すように、画素部10、垂直走査回路16、読み出し回路部30、AD変換回路部40、ランプ信号生成部44、カウンタ回路部46、水平走査回路部70及び信号処理回路部80を有している。画素部10には、複数行及び複数列に渡って配された複数の画素12が設けられている。読み出し回路部30は、画素部10の画素アレイの各列に対応して、列読み出し回路部32をそれぞれ有している。また、AD変換回路部40は複数の列回路部を有する。複数の列回路部の各々は、画素部10の画素アレイの各列に対応して、比較器42、ラッチパルス生成部50及び記憶部48をそれぞれ有している。なお、図1では、図面の簡略化のため、各部の動作に必要な駆動パルスやそのタイミングを制御するための一部の回路について図示を省略している。
図2は、それぞれの画素12を構成する画素回路の一例である。図2に示す画素12は、フォトダイオードD1と、転送トランジスタM1と、リセットトランジスタM2と、増幅トランジスタM3と、選択トランジスタM4とを有している。フォトダイオードD1のアノードは接地電圧線に接続され、フォトダイオードD1のカソードは転送トランジスタM1のソースに接続されている。転送トランジスタM1のドレインは、リセットトランジスタM2のソース及び増幅トランジスタM3のゲートに接続されている。転送トランジスタM1のドレイン、リセットトランジスタM2のソース及び増幅トランジスタM3のゲートの接続ノードは、フローティングディフュージョンノード(以下、「FDノード」と表記する)を構成する。リセットトランジスタM2のドレイン及び増幅トランジスタM3のドレインは、電源電圧線(電圧Vdd)に接続されている。増幅トランジスタM3のソースは、選択トランジスタM4のドレインに接続されている。
画素部10の画素アレイの各行には、行方向(図1において横方向)に延在して、制御信号線14がそれぞれ配置されている。制御信号線14は、行方向に並ぶ画素12に共通の信号線をなしている。制御信号線14は、垂直走査回路16に接続されている。制御信号線14には、垂直走査回路16から所定のタイミングで、画素12の画素内読み出し回路を駆動するための所定の制御信号が出力される。図1には、各行に1本ずつの制御信号線14を示しているが、典型的には各行に複数の制御信号線が含まれる。図2の画素回路の場合、制御信号線14には、転送トランジスタM1のゲートに接続された転送ゲート信号線、リセットトランジスタM2のゲートに接続されたリセット信号線、選択トランジスタM4のゲートに接続された選択信号線が含まれる。転送ゲート信号線には、垂直走査回路16から、転送トランジスタM1の駆動用の転送ゲート信号PTXが出力される。リセット信号線には、垂直走査回路16から、リセットトランジスタM2の駆動用のリセット信号PRESが出力される。選択信号線には、垂直走査回路16から、選択トランジスタM4の制御用の選択信号PSELが出力される。
画素部10の画素アレイの各列には、列方向(図1において縦方向)に延在して、垂直出力線18が配されている。垂直出力線18は、列方向に並ぶ画素12の選択トランジスタM4のソースに接続されており、これら画素12に共通の信号線をなしている。垂直出力線18は、電流源20を介して接地電圧線に接続されている。
垂直出力線18は、また、列読み出し回路部32の入力端子に接続されている。列読み出し回路部32の出力端子には、比較器42が接続されている。比較器42の2つの入力端子には、列読み出し回路部32と、ランプ信号生成部44とが接続されている。列読み出し回路部32から比較器42には、画素部10の画素12から読み出した信号に基づくアナログ信号が出力される。ランプ信号生成部44から比較器42には、参照信号として、時間と共に信号レベルが変化するランプ信号が出力される。比較器42の出力端子には、ラッチパルス生成部50が接続されている。比較器42からラッチパルス生成部50には、出力信号Voが出力される。ラッチパルス生成部50には、記憶部48が接続されている。ラッチパルス生成部50から記憶部48には、書き込み信号Platchが出力される。なお、ラッチパルス生成部50は、書き込み信号生成部と表記することもある。
各列のラッチパルス生成部50及び記憶部48には、カウンタ回路部46が接続されている。カウンタ回路部46からラッチパルス生成部50には、クロック信号線を介して、クロック信号CLKが出力される。また、カウンタ回路部46から記憶部48には、カウント信号線を介して、カウント信号Pcont_mが出力される。なお、カウンタ回路部46について、クロック信号に着目して説明するときは、クロック信号生成部と表記することもある。また、カウント信号に着目して説明するときは、カウント信号生成部と表記することもある。各列の記憶部48には、水平走査回路部70と、信号処理回路部80とが接続されている。
ラッチパルス生成部50は、例えば図3(a)に示す回路により構成することができる。図3(a)に示すラッチパルス生成部50は、2つのD型フリップフロップ回路(以下、「FF回路」と表記する)52,54と、ANDゲート回路55とを含む。FF回路52,54は、それぞれ、入力端子Dと、クロック端子CKと、出力端子Q,QBとを含む。出力端子QBは、出力端子Qからの出力信号の反転信号を出力する。
ラッチパルス生成部50の入力端子でもあるFF回路52の入力端子Dは、比較器42の出力端子に接続される。FF回路52の入力端子Dには、比較器42からの出力信号Voが入力される。FF回路52の出力端子Qには、FF回路54の入力端子Dが接続されている。FF回路52,54のクロック端子CKは、カウンタ回路部46に接続される。FF回路52,54のクロック端子CKには、カウンタ回路部46からのクロック信号CLKがそれぞれ入力される。FF回路52の出力端子Q及びFF回路54の出力端子QBは、ANDゲート回路55の2つの入力端子にそれぞれ接続されている。ANDゲート回路55の出力端子は、ラッチパルス生成部50の出力端子を構成する。ANDゲート回路55の出力信号は、ラッチパルス生成部50の出力信号である書き込み信号Platchとなる。
図4は、AD変換回路部40内における各部の配置、具体的には、クロック信号CLK_n用の信号線、カウント信号Pcont_m用の信号線、記憶部48、ラッチパルス生成部50の位置関係を示したものである。図4には、後述する実施形態に示す構成をも考慮して、複数のクロック信号線(図4では2本)を含む場合を例示しているが、本実施形態の固体撮像装置の場合、クロック信号CLK用の信号線は1本である。
図4に示す配置例では、クロック信号CLK_n用の信号線と、カウント信号Pcont_m用の信号線とは、ラッチパルス生成部50と記憶部48との間の領域に、行方向に延在して平行に配置されている。
クロック信号CLK_nの信号線及びカウント信号Pcont_mの信号線は、同じ配線幅で等間隔に配置するのが望ましい。こうすることで、カウント信号Pcont_mの各ビット間の位相関係を維持するとともに、クロック信号CLK_nとカウント信号Pcont_mとの間の位相ずれを大幅に低減することができる。カウント信号の各ビット間の位相関係、並びに、クロック信号と最下位ビットのカウント信号との位相関係を維持できる場合は、クロック信号CLK_nの信号線とカウント信号Pcont_mの信号線とを必ずしも同じ配線幅で等間隔に配置しなくてもよい。
カウント信号Pcont_mとクロック信号CLK_nは、同じクロック発生回路であるカウンタ回路部46から生成することが望ましい。ただし、カウント信号Pcont_mとクロック信号CLK_nとの位相関係を維持できる場合には、カウント信号Pcont_mの生成回路とクロック信号CLK_nの生成回路とを分けても構わない。
次に、本実施形態による固体撮像装置の動作について、図1乃至図3を用いて説明する。
画素部10は、複数の画素に入射した光の量に応じた信号を、行毎に各列の垂直出力線18へと出力する。具体的には、例えば以下の手順により、画素部10の各画素12から、FDノードのリセット電位に応じた信号(リセット信号)と、フォトダイオードD1で生成された信号電荷の量に応じた信号(光信号)とを、垂直出力線18から出力する。
まず、垂直走査回路16から制御信号線14を介して画素12にハイレベルの転送ゲート信号PTX及びリセット信号PRESを出力し、転送トランジスタM1及びリセットトランジスタM2をオンにする。これにより、フォトダイオードD1に、転送トランジスタM1及びリセットトランジスタM2を介して電源電圧Vddが印加され、フォトダイオードD1の電位がリセットされる。フォトダイオードD1のリセット動作を行った後、転送ゲート信号PTX及びリセット信号PRESをローレベルとし、フォトダイオードD1を電源電圧Vddから切り離す。これにより、フォトダイオードD1では、光電変換による入射光量に応じた信号電荷の生成と、生成した信号電荷の蓄積とが開始する。
所定の蓄積期間が経過した後、垂直走査回路16から制御信号線14を介して画素12にハイレベルのリセット信号PRESを出力し、リセットトランジスタM2をオンにする。これにより、FDノードにリセットトランジスタM2を介して電源電圧Vddが印加され、FDノードの電位がリセットされる。FDノードのリセット動作を行った後、リセット信号PRESをローレベルとし、FDノードを電源電圧Vddから切り離す。これにより、FDノードのリセット動作が完了する。
次いで、垂直走査回路16から制御信号線14を介してハイレベルの選択信号PSELを出力し、選択トランジスタM4をオンにする。すると、増幅トランジスタM3は、選択トランジスタM4を介して電流源20からバイアス電流が供給された状態となり、ソースフォロワ回路を構成する。これにより、垂直出力線18には、FDノードのリセット電圧に応じた信号(リセット信号)が、選択トランジスタM4を介して出力される。
次いで、垂直走査回路16から制御信号線14を介してハイレベルの転送ゲート信号PTXを出力し、転送トランジスタM1をオンにする。これにより、フォトダイオードD1において生成され、蓄積されていた信号電荷が、転送トランジスタM1を介してFDノードに転送される。これにより、垂直出力線18には、FDノードに転送された信号電荷の量に応じた信号(光信号)が、選択トランジスタM4を介して出力される。
垂直出力線18に出力されたリセット信号及び光信号は、列読み出し回路部32にて所定の処理が施され、比較器42に入力される。列読み出し回路部32は、CDS回路や増幅器などから構成されており、画素12から出力される画素信号に対して所定の処理、例えばCDS処理や増幅処理を行う。
比較器42では、列読み出し回路部32の出力信号の信号レベルと、ランプ信号生成部44から出力されるランプ信号の信号レベルとの比較を行う。列読み出し回路部32からの出力信号の信号レベルとランプ信号の信号レベルとの大小関係が反転したとき、比較器42は、出力信号Voの信号レベルを反転する。ここでは出力信号Voの信号レベルをローレベルからハイレベルへと遷移する例を示すが、出力信号Voの信号レベルをハイレベルからローレベルへと遷移するようにしてもよい。
ラッチパルス生成部50には、比較器42の出力信号Voと、カウンタ回路部46からのクロック信号CLKとが入力される。クロック信号CLKのクロック周波数は、後述のカウント信号Pcont_mの最下位ビットに対応した周波数である。ラッチパルス生成部50において、比較器42の出力信号Voは、FF回路52の入力端子Dに入力される。また、カウンタ回路部46からのクロック信号CLKは、FF回路52,54のクロック端子CKにそれぞれ入力される。
D型FF回路では、クロック端子CKに入力されるクロック信号CLKの立ち上がり時における入力端子Dへの入力の値が、出力端子Qからの出力として保持される。例えば、図3(b)に示すように、時刻t0において、比較器42からの出力信号Voが、ローレベルからハイレベルへと遷移したものとする。すると、出力信号Voの立ち上がりエッジの次に現れるクロック信号CLKの立ち上がり時(時刻t1)に、FF回路52の出力端子Qからの出力信号(信号FF1)が、ローレベルからハイレベルへと遷移する。つまり、FF回路52の出力端子Qからは、出力信号Voが、出力信号Voの立ち上がりエッジとクロック信号CLKの立ち上がりエッジとの間の時間差分だけ遅延した信号が出力される。出力端子Qから出力されるこの信号は、クロック信号CLKに同期した信号となる。
同様に、このFF回路52の出力端子Qからの出力信号がFF回路54の入力端子Dに入力されると、出力信号Voが更に1クロック周期分遅延した信号が、FF回路54の出力端子Qから出力される。FF回路54の出力端子Qから出力されるこの出力信号は、クロック信号CLKに同期した信号であるとともに、FF回路52の出力端子Qから出力される信号に対して位相をずらした信号である。また、FF回路54の出力端子QBから出力される出力信号は、クロック信号CLKに同期した信号であるとともに、FF回路52の出力端子Qから出力される信号に対して位相をずらした反転信号である。
FF回路52の出力端子Qから出力される信号FF1と、FF回路54の出力端子QBから出力される信号FF2とをANDゲート回路55にて論理積演算することにより、書き込み信号Platchが得られる。書き込み信号Platchは、時刻t1において立ち上がり、時刻t1から1クロック周期分遅れた時刻t2において立ち下がるパルス信号となる。
なお、図3(a)には、FF回路52,54を2段直列に接続した例を示したが、FF回路を3段以上直列に接続するようにしてもよい。この場合、第1段目のFF回路の出力端子Qから信号FF1を取得し、最終段のFF回路の出力端子QBから信号FF2を取得することができる。
記憶部48には、ラッチパルス生成部50からの書き込み信号Platchと、カウンタ回路部46からのカウント信号Pcont_mとが入力される。カウンタ回路部46は、ランプ信号生成部44からの参照信号の出力開始(ランプの開始)と同期してカウントを開始し、そのカウント値に応じたカウント信号Pcont_mを出力する。カウント信号Pcont_mは、デジタルデータの出力ビット数mに応じた複数ビットの信号である。例えば、12ビットのデジタルデータを出力する場合、カウント信号Pcont_m用に12本の信号線を配置する。
記憶部48は、書き込み信号Platchがローレベルからハイレベルに遷移するタイミングで、カウンタ回路部46からのカウント信号Pcont_mに応じたカウント値をビット毎にデジタルデータとして記憶する。
一般的な固体撮像装置では、まず、画素部10から読み出したリセット信号とランプ信号との比較処理を行い、比較器42のオフセットに対応するNデジタル信号を取得する。次いで、画素部10から読み出した光信号とランプ信号との比較処理を行い、Sデジタル信号を取得する。
このようにして、画素部10から読み出したアナログ信号をデジタル信号に変換し、各列の記憶部48にデジタル信号として記憶する。
各列の記憶部48に記憶されたデジタル信号は、水平走査回路部70が出力する制御信号に応じて、列ごとに信号処理回路部80へと順次転送される。信号処理回路部80では、リセット信号或いは比較器42のオフセット電圧に対応するNデジタルデータを光信号に対応するSデジタルデータから減算する信号処理を行う。これにより、デジタルCDS(デジタル相関二重サンプリング)を実現することができる。
このように、本実施形態による固体撮像装置100では、クロック信号CLKに同期した書き込み信号Platchを生成する。そして、書き込み信号Platchがローレベルからハイレベルに遷移するタイミングで、カウント信号Pcont_mに応じたカウント値をデジタルデータとして記憶する。クロック信号CLKに同期した書き込み信号Platchを用いることには、電源変動による遅延量の差を縮小し、画質の劣化を低減する効果がある。以下に、この理由について説明する。
画素部10から読み出す画素信号の種類や撮影した画像によっては、多数の画素12から近似したレベルの信号が出力されることがある。例えば、リセット信号などの基準信号レベルの信号では、その分布範囲は非常に狭い。このため、比較器42における比較動作において、多数の比較器42からの出力信号レベルが同時に反転する場合が多くなる。電源電圧の変動量は、比較器42の反転数に依存し、比較器42の反転数が多いほど大きくなる。このため、リセット信号の読み出し時には、電源電圧の変動量が大きい。一方、被写体情報に依存する光信号の信号レベルは、画素12間で異なる場合が多く、比較器42における比較動作において、多数の比較器42からの出力信号レベルが同時に反転することは稀である。このため、光信号の読み出し時には、電源電圧の変動量は小さい。
従来の固体撮像装置では、比較器の出力信号から書き込み信号を生成するための遅延回路を、バッファ回路とインバータ回路とにより構成していた。この場合、バッファ回路及びインバータ回路に供給する電源電圧が変動すると、遅延回路における遅延量に差を生じ、ひいては書き込み信号に遅延量の差が生じてしまう。この遅延量の差が結果的に、光信号及びリセット信号のAD変換後のデジタル信号の差分処理によって、デジタル信号の誤差として現れる。このデジタル信号の誤差は小さくても、特に暗い被写体を撮像した場合には小さい画素信号のデジタル信号のSN比が悪化するため、固定パターン状或いは横スミア状のノイズとして目立つものとなり、画質が低下する。
この点、本実施形態の固体撮像装置100では、ラッチパルス生成部50で使用するFF回路52,54はクロック信号CLKに同期するため、Nデジタル信号の取得時とSデジタル信号の取得時とで書き込み信号Platchの遅延バラツキが発生しない。すなわち、ラッチパルス生成部50おいて、クロック信号CLKに同期した書き込み信号Platchを生成することができる。このため、取得したNデジタル信号とSデジタル信号とを用いて演算することで、遅延回路の遅延バラツキがほとんどない高精度なデジタル信号を得ることができる。したがって、比較器42の反転する列数がNデジタル変換時とSデジタル変換時とで大きく異なる状況下、或いは、Nデジタル信号とSデジタル信号との値が近い暗時の撮影においても、画質の悪化が抑制され、良好な画像を取得することができる。
このように、本実施形態によれば、AD変換回路のラッチパルス生成部を同期回路により構成し、クロック信号に同期した書き込み信号を出力するようにしたので、電源電圧の変動量の違いに起因する書き込み信号の遅延量のバラツキを抑制することができる。これにより、SN比の劣化、固定パターン状或いは横スミア状のノイズなどによる画質の低下を抑制し、より良質の画像を取得することができる。
また、クロック信号線及びカウント信号線を同じ配線幅で等間隔に配置することにより、カウント信号の各ビット間の位相関係を維持するとともに、クロック信号とカウント信号との間の位相ずれを大幅に低減することができる。これにより、書き込み信号の遅延量のバラツキをさらに抑制し、より良好な画像を取得することができる。
[第2実施形態]
本発明の第2実施形態による固体撮像装置について、図5を用いて説明する。図1乃至図4に示す第1実施形態による固体撮像装置と同様の構成要素には同様の符号を付し、説明を省略し或いは簡潔にする。図5は、本実施形態による固体撮像装置のAD変換回路部内における信号線の配置を示すブロック図である。
本発明の第2実施形態による固体撮像装置について、図5を用いて説明する。図1乃至図4に示す第1実施形態による固体撮像装置と同様の構成要素には同様の符号を付し、説明を省略し或いは簡潔にする。図5は、本実施形態による固体撮像装置のAD変換回路部内における信号線の配置を示すブロック図である。
本実施形態による固体撮像装置は、AD変換回路部40内における各部の配置が異なるほかは、図1乃至図3に示す第1実施形態による固体撮像装置と同様である。
図5は、本実施形態による固体撮像装置におけるクロック信号CLK_n用の信号線、カウント信号Pcont_m用の信号線、記憶部48、ラッチパルス生成部50の位置関係を示したものである。図5には、後述する実施形態に示す構成をも考慮して、複数のクロック信号線(図5では2本)を含む場合を例示しているが、第1実施形態の固体撮像装置に適用する場合、クロック信号CLK用の信号線は1本である。
本実施形態による固体撮像装置では、図5に示すように、記憶部48を、リセット信号の或いは比較器42のオフセット電圧に対応するデジタルデータを記憶する記憶部48nと、光信号のデジタルデータを記憶する記憶部48sとに分けている。そして、記憶部48nと記憶部48sとの間にラッチパルス生成部50を配置し、ラッチパルス生成部50と記憶部48sとの間にクロック信号CLK_nの信号線とカウント信号Pcont_mの信号線を配置している。また、記憶部48n及び記憶部48sにおいて、各ビットの記憶部は、下位ビットから上位ビットの順に、ラッチパルス生成部50、クロック信号CLK_nの信号線及びカウント信号Pcont_mの信号線に対して、近い位置から遠い位置へと配置している。ラッチパルス生成部50からは、記憶部48nに書き込み信号Platch_Nが出力され、記憶部48sには書き込み信号Platch_Sが出力される。
本実施形態の配置の場合も、図4に示した第1実施形態の配置の場合と同様、クロック信号CLK_nとカウント信号Pcont_mとの間の位相ずれが発生しないようにするのが好ましい。すなわち、クロック信号CLK_nの信号線及びカウント信号Pcont_mの信号線は、同じ配線幅で等間隔に配置するのが望ましい。こうすることで、クロック信号CLK_n及びカウント信号Pcont_mの、配線抵抗などによる遅延に起因する位相ずれを抑制することができる。各ビット間のカウント信号の位相関係、並びに、クロック信号と最下位ビットのカウント信号の位相関係を維持できる場合は、クロック信号CLK_nの信号線とカウント信号Pcont_mの信号線とを必ずしも同じ配線幅で等間隔に配置しなくてもよい。
カウント信号Pcont_mとクロック信号CLK_nとは、同じクロック発生回路であるカウンタ回路部46から生成することが望ましい。ただし、カウント信号Pcont_mとクロック信号CLK_nの位相関係を維持できる場合には、カウント信号Pcont_mの生成回路とクロック信号CLK_nの生成回路とを分けても構わない。
また、ラッチパルス生成部50と記憶部48nとを接続するカウント信号線の配線長と、ラッチパルス生成部50と記憶部48sとを接続するカウント信号線の配線長とは、同じにするのが好ましい。記憶部48nへ接続されるそれぞれのビットのカウント信号線の配線長は、下位ビットから上位ビットの順に長くなる。同様に、記憶部48sへ接続されるそれぞれのビットのカウント信号線の配線長は、下位ビットから上位ビットの順に長くなる。上位ビットになればなるほどカウント信号線の配線長は長くなるが、記憶部48nと記憶部48sとで、同じビット単位となるカウント信号線の配線長の長さが同じになるように配置する。例えば、1つの列回路部において、記憶部48nと記憶部48sとカウント信号線とが接続される接続ノードを設ける。複数のカウント信号線の1つに対して、1つの接続ノードが設けられる。この接続ノードと記憶部48nとの配線長と、接続ノードと記憶部48sとの配線長を同じにする。これにより、記憶部48nに入力されるカウント信号Pcount_mと記憶部48sに入力されるカウント信号Pcout_mとの位相ずれも低減することができ、さらに良好な画像を提供できるようになる。
[第3実施形態]
本発明の第3実施形態による固体撮像装置について、図6乃至図8を用いて説明する。図1乃至図5に示す第1及び第2実施形態による固体撮像装置と同様の構成要素には同様の符号を付し、説明を省略し或いは簡潔にする。図6は、本実施形態による固体撮像装置のラッチパルス生成部の構成を示す回路図である。図7は、本実施形態による固体撮像装置のラッチパルス生成部に用いる論理ゲート回路の一例を示す回路図である。図8は、本実施形態による固体撮像装置のラッチパルス生成部の動作を示すタイミング図である。
本発明の第3実施形態による固体撮像装置について、図6乃至図8を用いて説明する。図1乃至図5に示す第1及び第2実施形態による固体撮像装置と同様の構成要素には同様の符号を付し、説明を省略し或いは簡潔にする。図6は、本実施形態による固体撮像装置のラッチパルス生成部の構成を示す回路図である。図7は、本実施形態による固体撮像装置のラッチパルス生成部に用いる論理ゲート回路の一例を示す回路図である。図8は、本実施形態による固体撮像装置のラッチパルス生成部の動作を示すタイミング図である。
はじめに、本実施形態による固体撮像装置の構造について、図6及び図7を用いて説明する。
本実施形態による固体撮像装置100は、ラッチパルス生成部50の構成が異なるほかは、図1及び図2に示す第1実施形態による固体撮像装置100と同様である。本実施形態による固体撮像装置100のラッチパルス生成部50は、図6に示すように、4つのD型フリップフロップ回路(FF回路)52,54,56,58と、論理ゲート回路60とを有している。
FF回路52,54,56,58の入力端子Dは、ラッチパルス生成部50の入力端子を構成する。FF回路52,54,56,58の入力端子Dには、比較器42の出力信号Voが入力される。FF回路52,54,56,58のクロック端子CKには、カウンタ回路部46から出力されるクロック信号CLK_1,CLK_2,CLK_3,CLK_4が、それぞれ入力される。FF回路52,54,56,58の出力端子Qは、論理ゲート回路60の4つの入力端子にそれぞれ接続されている。論理ゲート回路60は、FF回路52から出力される信号FF1、FF回路54から出力される信号FF2、FF回路56から出力される信号FF3及びFF回路58から出力される信号FF4の信号レベルに基づき所定の論理演算を実行する。論理ゲート回路60の出力端子は、ラッチパルス生成部50の出力端子を構成する。ラッチパルス生成部50の出力端子からは、書き込み信号Platchが出力される。
クロック信号CLK_1,CLK_2,CLK_3,CLK_4のクロック周波数は、カウント信号Pcont_mの最下位ビットに対応した周波数である。クロック信号CLK_1,CLK_2,CLK_3,CLK_4は、互いに位相をずらしたクロック信号である。複数のクロック信号CLK_nを用いる場合、これらの信号配線は、カウント信号Pcont_mの場合と同様、同じ配線幅で等間隔に配置することが望ましい。
論理ゲート回路60は、信号FF1,FF2,FF3,FF4の信号レベルが総て同じ場合にローレベルの信号を出力し、信号FF1,FF2,FF3,FF4の信号レベルが総て同じではない場合にハイレベルの信号を出力する論理回路である。論理ゲート回路60は、特に限定されるものではないが、例えば図7に示す論理ゲート回路60を用いることができる。図7に示す論理ゲート回路60は、ANDゲート回路62と、NORゲート回路64,66とを含む。ANDゲート回路62及びNORゲート回路64の入力端子に、それぞれ信号FF1,FF2,FF3,FF4が入力される。ANDゲート回路62及びNORゲート回路64の出力端子は、NORゲート回路66の入力端子に接続されている。NORゲート回路66の出力端子からは、論理ゲート回路60の出力信号である書き込み信号Platchが出力される。
なお、AD変換回路部40内における各部の配置には、図4に示す第1実施形態による固体撮像装置の配置や、図5に示す第2実施形態による固体撮像装置の配置と同様の配置を適用可能である。
次に、本実施形態による固体撮像装置100のラッチパルス生成部50の動作について、図6乃至図8を用いて説明する。
図8に示すような、互いに位相をずらしたクロック信号CLK_1,CLK_2,CLK_3,CLK_4をカウンタ回路部46から出力する場合を想定する。ここで、クロック信号CLK_2は、クロック信号CLK_1に対して位相が90度(1/4周期)ずれて(遅れて)いるものとする。また、クロック信号CLK_3は、クロック信号CLK_1に対して位相が180度(1/2周期)ずれて(遅れて)いるものとする。また、クロック信号CLK_4は、クロック信号CLK_1に対して位相が270度(3/4周期)ずれて(遅れて)いるものとする。
クロック信号CLK_1の立ち上がりエッジとクロック信号CLK_2の立ち上がりエッジとの間のタイミングである時刻t0において、比較器42からの出力信号Voが、ローレベルからハイレベルへと遷移したものとする。
すると、出力信号Voの立ち上がりエッジの次に現れるクロック信号CLK_2の立ち上がり時(時刻t1)に、FF回路54の出力端子Qからの出力信号(信号FF2)が、ローレベルからハイレベルへと遷移する。信号FF2は、クロック信号CLK_2に同期した信号となる。
次いで、クロックCLK_2の立ち上がりエッジの次に現れるクロック信号CLK_3の立ち上がり時(時刻t2)に、FF回路56の出力端子Qからの出力信号(信号FF3)が、ローレベルからハイレベルへと遷移する。信号FF3は、クロック信号CLK_3に同期した信号となる。
次いで、クロックCLK_3の立ち上がりエッジの次に現れるクロック信号CLK_4の立ち上がり時(時刻t3)に、FF回路58の出力端子Qからの出力信号(信号FF4)が、ローレベルからハイレベルへと遷移する。信号FF4は、クロック信号CLK_4に同期した信号となる。
次いで、クロックCLK_4の立ち上がりエッジの次に現れるクロック信号CLK_1の立ち上がり時(時刻t4)に、FF回路52の出力端子Qからの出力信号(信号FF1)が、ローレベルからハイレベルへと遷移する。信号FF1は、クロック信号CLK_1に同期した信号となる。
この結果、ラッチパルス生成部50からは、時刻t1において立ち上がり時刻t4において立ち下がるパルス信号である書き込み信号Platchが出力される。この書き込み信号Platchは、クロック信号CLK_1,CLK_2,CLK_3,CLK_4に同期した信号となる。
このように、ラッチパルス生成部50で使用するFF回路52,54,56,58はクロック信号CLK_nに同期するため、Nデジタル信号の取得時とSデジタル信号の取得時とで書き込み信号Platchの遅延バラツキが発生しない。すなわち、ラッチパルス生成部50おいて、クロック信号CLK_nに同期した書き込み信号Platchを生成することができる。このため、取得したNデジタル信号とSデジタル信号とを用いて演算することで、遅延回路の遅延バラツキがほとんどない高精度なデジタル信号を得ることができる。したがって、比較器42の反転する列数がNデジタル変換時とSデジタル変換時とで大きく異なる状況下、或いは、Nデジタル信号とSデジタル信号との値が近い暗時の撮影においても、画質の悪化が抑制され、良好な画像を取得することができる。
なお、本実施形態では、4つのFF回路及び4つのクロック信号CLKを用いた例を説明したが、FF回路及びクロック信号の数は、4つに限定されるものではない。3つ以下或いは5つ以上の複数のFF回路及びクロック信号を使用した場合にも、本実施形態と同様のラッチパルス生成部50を構成することができる。
このように、本実施形態によれば、AD変換回路のラッチパルス生成部を同期回路により構成し、クロック信号に同期した書き込み信号を出力するようにしたので、電源電圧の変動量の違いに起因する書き込み信号の遅延量のバラツキを抑制することができる。これにより、SN比の劣化、固定パターン状或いは横スミア状のノイズなどによる画質の低下を抑制し、より良質の画像を取得することができる。
また、クロック信号線及びカウント信号線を同じ配線幅で等間隔に配置することにより、カウント信号の各ビット間の位相関係を維持するとともに、クロック信号とカウント信号との間の位相ずれを大幅に低減することができる。これにより、書き込み信号の遅延量のバラツキをさらに抑制し、より良好な画像を取得することができる。
[第4実施形態]
本発明の第4実施形態による撮像システムについて、図9を用いて説明する。図1乃至図8に示す第1乃至第3実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図9は、本実施形態による撮像システムの構成を示すブロック図である。
本発明の第4実施形態による撮像システムについて、図9を用いて説明する。図1乃至図8に示す第1乃至第3実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図9は、本実施形態による撮像システムの構成を示すブロック図である。
上記第1乃至第3実施形態で述べた固体撮像装置は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、例えば、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどが挙げられる。図9に、上述の実施形態に記載の固体撮像装置を適用したデジタルスチルカメラの例を示す。
図9に例示した撮像システム200は、固体撮像装置100、被写体の光学像を固体撮像装置100に結像させるレンズ202、レンズ202を通過する光量を可変にするための絞り204、レンズの保護のためのバリア206を有する。レンズ202及び絞り204は、固体撮像装置100に光を集光する光学系である。固体撮像装置100は、第1乃至第3実施形態で説明した固体撮像装置100である。
撮像システム200は、また、固体撮像装置100より出力される出力信号の処理を行う出力信号処理部208を有する。出力信号処理部208は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。出力信号処理部208は、第1乃至第3実施形態で説明した固体撮像装置100のAD変換回路部40と同様のAD変換処理を実施する機能を備えていてもよい。この場合、固体撮像装置100は、必ずしもAD変換回路部40を有する必要はない。
撮像システム200は、さらに、画像データを一時的に記憶するためのバッファメモリ部210、外部コンピュータ等と通信するための外部インターフェース部(外部I/F部)212を有する。さらに撮像システム200は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体214、記録媒体214に記録又は読み出しを行うための記録媒体制御インターフェース部(記録媒体制御I/F部)216を有する。なお、記録媒体214は、撮像システム200に内蔵されていてもよく、着脱可能であってもよい。
さらに撮像システム200は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部218、固体撮像装置100と出力信号処理部208に各種タイミング信号を出力するタイミング発生部220を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム200は少なくとも固体撮像装置100と、固体撮像装置100から出力された出力信号を処理する出力信号処理部208とを有すればよい。
第1乃至第3実施形態による固体撮像装置100を用いて撮像システムを構成することにより、AD変換回路部40における電源電圧の変動に起因する画質の低下を抑制することができる。これにより、より良質な画像を取得可能な撮像システムを実現することができる。
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、上記第1乃至第3実施形態の固体撮像装置100において、画素12を構成する画素回路は、図2に示すものに限定されるものではなく、固体撮像装置において用いられている種々の構成の画素回路を適用可能である。
また、上記第1乃至第3実施形態の固体撮像装置100において、画素12の1つの列に、1つの列回路部が対応して配置されている構成を示した。他の構成として、画素12の複数の列に、1つの列回路部が対応して配置されていても良い。また、画素12の1つの列に、複数の列回路部が対応して配置されていても良い。また、画素12と列回路部の対応関係を90度回転させても良い。つまり、1行の画素12に1つの列回路部が対応して設けられていても良い。
また、第4実施形態に示した撮像システムは、本発明の固体撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の固体撮像装置を適用可能な撮像システムは図9に示した構成に限定されるものではない。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施形態を種々組み合わせて実施することができる。
10 画素部
40 AD変換回路部
42 比較器
44 ランプ信号生成部
46 カウンタ回路部
48,48n,48s 記憶部
50 ラッチパルス生成部
40 AD変換回路部
42 比較器
44 ランプ信号生成部
46 カウンタ回路部
48,48n,48s 記憶部
50 ラッチパルス生成部
Claims (10)
- 画素部と、AD変換回路部とを有する固体撮像装置であって、
前記画素部は、光電変換により生成された電荷に基づく信号を各々が出力する複数の画素が複数行および複数列に渡って配され、
前記AD変換回路部は、前記複数列の各々に各々が対応して配された複数の列回路部を有し、
前記複数の列回路部の各々は、
前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、
前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、
記憶部とを有し、
さらに前記固体撮像装置は、
第1の方向に延在し、前記複数の列回路部の各々の前記書き込み信号生成部にクロック信号を出力するクロック信号線と、
前記第1の方向に延在し、複数ビットからなるカウント信号の各ビットに対応する信号を各々が、前記複数の列回路部の各々の前記記憶部に出力する複数のカウント信号線と、
を有し、
前記複数の列回路部の各々において、前記書き込み信号生成部は、前記比較器と前記記憶部との間に配置されており、
前記複数の列回路部の各々において、前記クロック信号線及び前記複数のカウント信号線は、前記書き込み信号生成部と前記記憶部との間に配置されている
ことを特徴とする固体撮像装置。 - 光電変換により生成された電荷に基づく信号を出力する画素部と、
前記画素部から出力される画素信号の信号レベルと、時間の経過とともに変化する参照信号の信号レベルとを比較する比較器と、
前記比較器による前記画素信号の信号レベルと前記参照信号の信号レベルとの比較の結果に応じて書き込み信号を出力する書き込み信号生成部と、
前記書き込み信号生成部にクロック信号を出力するクロック信号線と、
複数ビットからなるカウント信号の各ビットに対応する信号をそれぞれ出力する複数のカウント信号線と、
前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、リセット信号に基づく第1のデジタルデータを記憶する第1の記憶部と、
前記書き込み信号に応じて、前記カウント信号で示されるカウント値をデジタルデータとして記憶する記憶部であって、光信号に基づく第2のデジタルデータを記憶する第2の記憶部とを含み、
前記書き込み信号生成部は、前記第1の記憶部と前記第2の記憶部との間に配置されている
ことを特徴とする固体撮像装置。 - 前記クロック信号線及び前記複数のカウント信号線は、前記書き込み信号生成部と前記第2の記憶部との間に配置されている
ことを特徴とする請求項2記載の固体撮像装置。 - 前記複数のカウント信号線の1つと前記第1の記憶部と前記第2の記憶部とが接続された接続ノードを有し、
前記接続ノードと前記第1の記憶部との間の配線長と、前記接続ノードと前記第2の記憶部との間の配線長とが等しい
ことを特徴とする請求項2又は3記載の固体撮像装置。 - 前記第1の記憶部及び前記第2の記憶部は、前記カウント信号の前記複数ビットに対応する複数の記憶部をそれぞれ有し、
各々が、前記複数のカウント信号線の1つと、前記第1の記憶部の前記複数の記憶部の1つと、前記第2の記憶部の前記複数の記憶部の1つとが接続された複数の接続ノードを有し、
前記複数の接続ノードの1つと、前記第1の記憶部の前記複数の記憶部の1つとの間の配線長は、上位のビットほど長く
前記複数の接続ノードの1つと、前記第2の記憶部の前記複数の記憶部の1つとの間の配線長は、上位のビットほど長い
ことを特徴とする請求項2乃至4のいずれか1項に記載の固体撮像装置。 - 前記クロック信号線及び前記複数のカウント信号線は、同じ配線幅を有し、等間隔に配置されている
ことを特徴とする請求項1乃至5のいずれか1項に記載の固体撮像装置。 - 互いに位相の異なる複数の前記クロック信号を前記書き込み信号生成部に出力する複数の前記クロック信号線を有する
ことを特徴とする請求項1乃至6のいずれか1項に記載の固体撮像装置。 - 前記複数のクロック信号線は、同じ配線幅を有し、等間隔に配置されている
ことを特徴とする請求項7記載の固体撮像装置。 - 前記書き込み信号生成部は、前記クロック信号に同期した前記書き込み信号を生成する
ことを特徴とする請求項1乃至8のいずれか1項に記載の固体撮像装置。 - 請求項1乃至9のいずれか1項に記載の固体撮像装置と、
前記固体撮像装置が出力する信号を用いて画像を生成する信号処理部と
を有することを特徴とする撮像システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015142737A JP2017028386A (ja) | 2015-07-17 | 2015-07-17 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015142737A JP2017028386A (ja) | 2015-07-17 | 2015-07-17 | 固体撮像装置 |
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Publication Number | Publication Date |
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Family Applications (1)
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---|---|---|---|
JP2015142737A Pending JP2017028386A (ja) | 2015-07-17 | 2015-07-17 | 固体撮像装置 |
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-
2015
- 2015-07-17 JP JP2015142737A patent/JP2017028386A/ja active Pending
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