CN101267507A - 数据处理方法和器件、固态成像器件及成像装置 - Google Patents

Abstract

本发明提供了数据处理方法、数据处理器件、固态成像器件、成像装置和电子设备。数据处理器件包括：比较单元，其将参考信号和各个处理对象信号相比较；计数周期控制单元，其确定计数周期以执行计数处理；计数单元，其按计数周期控制单元指定的计数周期执行计数处理、存储计数值、以作为向上计数模式和向下计数模式中的任意一种的相同模式向减法元件和加法元件应用计数处理、并利用针对前一处理对象信号的计数值作为初始值来开始针对随后处理对象信号的计数处理；以及校正单元，其将多个处理对象信号的乘法累加结果的数字数据校正为其中计数值被校正的数字数据。

Description

数据处理方法和器件、固态成像器件及成像装置

技术领域

本发明涉及包含AD(模拟-数字)转换的数据处理设备和数据处理器件、固态成像器件、成像装置和电子设备，其中所述固态成像器件是用于采用AD转换机制来检测物理量分布的半导体器件的一个示例。更具体而言，本发明涉及适用于用于检测物理量分布的半导体器件和诸如通过排列多个单元组件构成的固态成像器件之类的其他电子设备的数字信号处理技术，所述电子设备对于从外部输入的诸如光和辐射之类的电磁波具有敏感性，并且可以利用地址控制任意地选择被单元组件转换成电信号的物理量分布并读出作为电信号的物理量分布。更具体而言，本发明涉及用于在对待多种处理对象信号时获取经过算术运算的数字数据的技术。

背景技术

近年来，作为固态成像器件的示例，能够克服CCD(电荷耦合器件)图像传感器的各种问题的MOS(金属氧化物半导体)型和CMOS(互补金属氧化物半导体)型图像传感器引起关注。

例如，CMOS图像传感器针对每个像素具有一个放大器，该放大器包括悬浮扩散放大器。在读出像素信号时，作为地址控制的示例，所谓的列并行输出型或列型系统通常被使用。这是用于选择像素阵列部分中的一行，同时访问这一行的像素，并且以行为单位从像素阵列部分读出像素信号(即同时且并行读出一行中的所有像素)的系统。

在固态成像器件中，可以采用这样的系统，该系统用于利用模数转换器(AD转换器)将从像素阵列部分读出的模拟像素信号转换成数字数据，然后将数字数据输出到外部。

这同样可应用到列并行输出型图像传感器。各种信号输出电路已被设计作为图像传感器的信号输出电路。作为最先进形式的图像传感器的示例，已经提出具有AD转换系统的图像传感器，所述AD转换系统包括用于每一列的AD转换器并且将像素信号作为数字数据提取到外部(例如参见JP-A-2005-323331)。

作为AD转换系统，已经从电路尺寸、处理速度(速度增长)、分辨率等角度设计出多种系统。作为示例，存在所谓的斜率集成型或斜坡信号比较型(在本说明中，下文称之为参考信号比较型)AD转换系统。这是用于比较模拟单位信号和所谓的斜率参考信号(斜面波)(其值逐渐改变)的系统，用于将单位信号转换成数字数据，与该比较处理并行地执行计数处理，并在比较处理完成时基于计数值获取单位信号的数字数据。JP-A-2005-323331还公开了采用参考信号比较型AD转换系统的图像传感器的示例。通过组合参考信号比较型和列并行输出型的AD转换系统，来自像素的模拟输出可以在低频带中按列并行进行AD转换。因此，可以说，该AD转换系统适合于既实现高图像质量又实现高速度的图像传感器。

在像素信号中，更具体而言，像素重置时的像素信号电平和读出信号电荷时的像素信号电平之差是真信号分量。因此，即使当参考信号比较型和列并行输出型AD转换系统被组合以将一行中的所有像素同时转换成数字数据时，也要采用考虑到差值处理是必需的这一事实的机制。例如，JP-A-2005-323331采用了用于自动获取真信号分量的AD转换结果的机制，即用于通过使得可以在上计数模式和下计数模式之间切换并且在像素重置时像素信号电平上的AD转换和在读出信号电荷时像素信号电平上的AD转换中使用不同的计数模式来与AD转换同时地执行差值处理功能，作为最终的AD转换输出值。

发明内容

但是，在JP-A-2005-323331中，用于计数模式切换的机制是必需的，以与AD转换同时采用用于执行差值处理功能的机制。各种机制可被设想作为用于计数模式切换的机制。一般而言，由于需要针对数字数据的每一位布置用于计数模式切换的机制，因此计数器区域的尺寸增大。当位精确度增大时，用于计数模式切换的机制的数目也自然增大。当参考信号比较型AD转换系统与列并行输出型相组合时，由于用于计数模式切换的机制对于所由计数器单元都是必需的，因此面积增大的问题更加严重。

另一方面，针对高质量图像创建、特殊应用等等，各种乘法累加处理被应用到从像素输出的像素信号。处理过程的效率和电路布置被认为是取决于采用哪种机制作为用于乘法累加处理的机制而有所不同。例如，用于将加法和减法应用到模拟区域中的像素信号，然后数字化像素信号的机制不总是有效的。在这方面，如果可以与AD转换同时地执行除了差值处理之外的算术处理，则被认为是有效的。不用说，控制计数器区域的尺寸增长是最重要的。

因此，希望提供这样一种机制，其用于在采用参考信号比较型AD转换系统时，与AD转换同时地执行诸如差值处理功能以及加法和减法处理功能之类的乘法累加处理，并且不会导致计数器区域尺寸增大的问题。

根据本发明的实施例，提供了这样一种机制，其包括：参考信号生成单元，其生成模拟信号的预定电平以及逐渐改变的用于将预定电平转换成数字数据的参考信号；比较单元，其将参考信号生成单元生成的参考信号和像素信号相比较；以及计数单元，其与比较单元的比较处理并行地执行计数处理，并在比较处理完成时存储计数值，以获取预定电平的数字数据。换言之，作为用于模拟信号的AD转换的机制，所谓的参考信号比较型AD转换系统被采用。

为了执行乘法累加处理，该机制在针对减法元件的处理对象信号的计数处理期间，在从处理对象信号和所述参考信号彼此一致时的点到参考信号达到预定终止值时的点之间的周期中执行计数处理，并且在针对加法元件的处理对象信号的计数处理期间，在从参考信号为预定的初始值时的点到处理对象信号和参考信号彼此一致时的点之间的周期中执行计数处理。

该机制以作为向上计数模式和向下计数模式中的任意一种的相同模式向减法元件和加法元件应用计数处理。在针对随后的处理对象信号的计数处理期间，该机制利用在针对前一处理对象信号的计数处理中存储的计数值作为初始值来开始计数处理。

另外，该机制将乘法累加结果的数字数据校正成如下数字数据：在所述数字数据中，校正了与参考信号从计数处理中的初始值达到终止值的周期相对应的计数值。

例如，在将该机制应用到固态成像器件的示例中，处理对象信号是从像素获得的模拟像素信号。模拟像素信号的电平是指示像素被重置时的参考分量的重置电平，以及通过将真实的信号分量与参考分量相加而获得的信号电平。该固态成像器件利用重置电平作为减法元件并利用信号电平作为加法元件以向上计数模式执行计数处理，或者利用重置电平作为加法元件以向上计数模式执行计数处理并且利用信号电平作为减法元件以向下计数模式执行计数处理。在两种情况下，由信号电平和重置电平之间的差值所指示的真实信号分量的数字数据可以作为正值被获取。

乘法累加包括至少一次减法处理。“多个”的意思是至少两个。乘法累加可被按顺序应用到三个、四个或更多个处理对象信号。

例如，两个处理对象信号之间存在差分操作。当三个或更多个处理对象信号被设置时，仅需要对至少一个处理对象信号应用减法处理。作为差分操作的示例，存在用于处理在基本相同点上获取的多个处理对象信号的空间差值处理。通过执行空间差值处理，可以获取经过边缘检测、空间滤波处理等的图像，作为经过算术运算的图像。通过使用经过算术运算的图像，可以获取边缘增强图像并执行线性检测和图案识别。

作为差分操作的另一示例，存在用于处理在基本不同点上获取的多个处理对象信号的时间差值处理。通过执行时间差值处理，可以获取运动部分的图像，作为经过算术运算的图像。通过使用经过算术运算的图像，可以执行运动对象检测和运动对象跟踪。

在某种情况下，从诸如固态成像器件之类的半导体器件输出的信号不仅具有真实的信号分量，还具有重置分量和诸如变化(variation)之类的分量(统称为参考分量)，并且以基于参考分量并与真实分量相加的形式被作为信号分量而输出。在此情况下，差值处理被应用到一个处理对象信号，以便提取出真实的信号分量，作为差分信号分量。

在执行数据校正时，在针对第一处理对象信号的计数处理期间，数据校正可以通过如下方式来执行：利用与对应于处理对象信号的参考信号从初始值到达终止值的周期的计数值相对应的值作为初始值来开始计数处理单元中的计数处理。

可替换地，在针对上一处理对象信号的计数处理完成之后，数据校正可以通过使用与对应于处理对象信号的参考信号从初始值到达终止值的周期的计数值相对应的值被应用到所存储的计数值。

当三个或更多个处理对象信号的乘法累加结果的数字数据被获取时，只在针对第一处理对象信号的计数处理期间，可以通过使用与对应于处理对象信号的参考信号从初始值到达终止值的周期的计数值相对应的值作为初始值来开始计数处理单元中的计数处理。因此，在针对上一处理对象信号的计数处理完成之后，关于作为除了第一处理对象信号之外的其他处理对象信号的减法元件的各个处理对象信号，数据校正通过分别使用与对应于处理对象信号的参考信号从初始值到达终止值的周期的计数值相对应的值被应用到所存储的计数值。

该数据处理方法被应用到具有与数据处理器件相同结构的固态成像器件、成像装置和电子设备。固态成像器件可以被形成为一个芯片，或者可以是具有成像功能的模块，其中成像单元和信号处理单元或光学系统被集合封装。本发明不仅可应用到固态成像器件，还可以应用到成像装置。在此情况下，成像装置具有与固态成像器件相同的效果。成像装置指示具有成像功能的照相机(摄像机)和便携式设备。“成像”不仅包括正常相机拍摄期间的图像捕获，还包括更广泛意义上的指纹检测等。

根据本发明的实施例，对于多个处理对象信号中的每一个，用于AD转换的参考信号和处理对象信号被比较。与该比较处理并行地，计数处理在预定的比较周期中以作为向下计数模式和向上计数模式中的任意一种的相同模式被执行，并且在比较处理完成时的计数值被存储。

在此情况下，在多个处理对象信号中的随后的处理对象信号的处理期间，在前一处理中获得的数字数据被设置为计数处理的初始值。另外，乘法累加结果的数字数据被校正到如下数字数据：在所述数字数据中，校正了与在针对减法元件的处理对象信号的计数处理中参考信号从初始值达到终止值的周期相对应的计数值。因此，可以基于多个处理对象信号来容易地获得代表乘法累加结果的数字数据。

由于AD转换处理在比较处理和计数处理中被执行，因此，可以建立用于同时执行AD转换处理和乘法累加处理的机制。换言之，由于通过在通过操作用于AD转换的参考信号对处理对象信号进行AD转换的同时，同时使用多个处理对象信号来执行乘法累加处理，因此可以有效地执行AD转换和算术处理。

附图说明

图1A是作为根据本发明第一实施例的固态成像器件的CMOS固态成像器件的示意图；

图1B是作为根据本发明第二实施例的固态成像器件的CMOS固态成像器件的示意图；

图2是用于说明比较示例相对于信号获取差值处理的操作的时序图，所述信号获取差值处理是图1A所示根据第一实施例的固态成像器件1的列AD电路中的基本操作；

图3是用于说明根据实施例的列AD转换处理的操作原理的第一示例的图；

图4是用于说明具体示例(第一示例的具体处理)的操作的时序图，其中操作原理的第一示例被应用到图1A所示根据第一实施例的固态成像装置；

图5是用于说明具体示例(第二示例的具体处理)的操作的时序图，其中操作原理的第一示例被应用到图1B所示根据第二实施例的固态成像器件；

图6是用于说明根据实施例的列AD转换处理的操作原理的第二示例的图；

图7是用于说明具体示例(第三示例的具体处理)的操作的时序图，其中操作原理的第三示例被应用到图1A所示根据第一实施例的固态成像器件；

图8是用于说明根据实施例的列AD转换处理的操作原理的第三示例的图；

图9是用于说明根据实施例的列AD转换处理的操作原理的第四示例的图；

图10是示出计数相位切换单元的电路配置的示例的图；

图11A和11B是用于说明图10所示计数相位切换单元的操作的时序图；以及

图12是示出成像装置的示意性结构的图，该成像装置是采用与固态成像器件相同机制的物理信息获取装置的示例。

具体实施方式

下面将参考附图来详细说明本发明的实施例。在下述示例中，作为X-Y地址型固态成像器件的示例的CMOS固态成像器件被用作器件。假设在CMOS固态成像器件中所有像素都包括NMOS。

但是，这仅仅是一个示例，对象器件并不局限于MOS型固态成像器件。下述所有实施例可以按相同方式被应用到用于检测物理量分布的所有半导体器件，在所述半导体器件中，对从外部输入的电磁波(例如光和辐射)具有敏感性的多个单元组件以线状或矩阵状排列。

固态成像器件概述：第一实施例

图1A是作为根据本发明第一实施例的固态成像器件的CMOS固态成像器件(CMOS图像传感器)的示意图。

固态成像器件1包括像素单元(二维矩阵形状)，其中包括光接收元件(电荷生成单元的示例)的多个像素按行和列排列，所述光接收元件输出对应于入射光量的信号。来自各个像素的信号输出是电压信号。CDS(相关双采样)处理功能单元、数字转换单元(ADC；模数转换器)等被按列平行设置在固态成像器件1中。

CDS处理功能单元和数字转换单元按列平行设置的意思是多个CDS处理功能单元和数字转换单元与垂直列中的垂直信号线(列信号线的示例)19基本平行设置。

当在平面图上查看器件时，多个功能单元可以相对于像素阵列单元10仅仅布置在列方向上的一端边缘侧(在图中被布置在下侧的输出侧)。可替换地，多个功能单元可以相对于像素阵列单元10被分开布置在列方向上的一端边缘侧(在图中被布置在下侧的输出侧)和位于一端边缘侧相对一侧的另一端边缘侧(图中的上侧)。在后一种情况下，希望也将在行方向上执行读出扫描的水平扫描单元分开布置在各端边缘侧以使得水平扫描单元可以彼此独立地工作。

例如，作为CDS处理功能单元和数字转换单元被按列平行设置的固态成像器件的一个典型示例，存在这样一种列型固态成像器件，其中CDS处理功能单元、模拟信号处理单元和数字转换单元针对各个垂直列被布置在被称为列区域的部分上，该列区域被设置在成像单元的输出侧并按顺序被读出到输出侧，并且垂直列、CDS处理功能单元、数字转换单元等按一对一的关系连接。固态成像器件并不局限于列型(列平行型)。还可以采用将一个CDS处理功能单元和一个数字转换单元分配给相邻的多个(例如两个)垂直信号线19(垂直列)的形式，以及将一个CDS处理功能单元和一个数字转换单元分配给间隔N条线的N个垂直信号线19(垂直列)(N是正整数；N-1个垂直信号线19被布置在CDS处理功能单元之间以及数字转换单元之间)。

在除了列型之外的所有形式中，多个垂直信号线19(垂直列)共用一个CDS处理功能单元和一个数字转换单元。因此，设置有将从像素阵列单元10一侧提供的针对多个列的像素信号提供到一个CDS处理功能单元和一个数字转换单元的开关电路(开关)。取决于后级处理，有必要分开提供存储输出信号的存储器。

在任意情况下，通过采用例如将一个CDS处理功能单元和一个数字转换单元分配给多个垂直信号线19(垂直列)的形式，针对各个像素信号的信号处理在以像素行为单位读出像素信号之后被执行。因此，与在各个单元像素中执行相同信号处理的形式相比，可以简化各个单元像素的结构并实现像素数目的增大、尺寸的减小以及图像传感器成本的降低。

针对一行的像素信号可以在按列平行设置的多个信号处理单元中被平行地同时处理。因此，与在输出电路一侧或器件外部的一个CDS处理功能单元和一个数字转换单元中执行处理的情况相比，可以使得信号处理单元低速工作。这在功耗、频带性能、噪声等方面是有利的。换言之，当功耗、频带性能等被设置得相同时，整个传感器的高速操作是可能的。

在列型结构的情况下，由于可以使得信号处理单元低速工作，因此在功耗、频带性能、噪声等方面存在优势。在下述实施例中，列型固态成像器件被说明，除非另外特别指明。

如图1A所示，根据该实施例的固态成像器件1包括其中多个单元像素3按行和列布置的像素阵列单元10(也被称为像素单元、成像单元等)、设置在像素阵列单元10的外侧的驱动控制单元7、提供用于读出像素信号到像素阵列单元10的单元像素3的操作电流(读出电流)的读出电流控制单元24、具有针对各个垂直列布置的列AD电路250的列处理单元26、将用于AD转换的参考信号Vslop提供到列处理单元26的参考信号生成单元27以及输出电路28。这些功能单元被设置在同一半导体衬底上。

数字算术单元29在需要时可被设置在输出电路28的前级。在需要时的意思是对多行的多个像素的乘法累加处理在列AD电路250中被执行。数字算术单元29包括当在基本垂直方向上在列AD电路250中对多行数据执行乘法累加处理时校正初始值(随后将详细描述)的功能。乘法累加处理可以是以下处理中的任意一种：仅仅对多个像素的加法处理、仅仅对多个像素的减法处理和作为多个像素的加法和减法的组合的处理。增益元件不局限于在AD转换处理中对各个像素是相同的，其也可能是不同的(例如参考信号Vslop的倾斜度改变)。

当参考信号比较型AD转换系统被采用时，还可以设想(针对每个像素行)按列平行设置参考信号生成单元27。例如，比较器和参考信号生成器被设置在各个像素行上，并且基于一列中的比较器的比较结果，该列上的参考信号发生器该顺序改变参考信号的值。但是，这增大了电路尺寸和功耗。因此，在该实施例中，参考信号生成单元27被所有列共用，各个像素行中的列AD电路250共享由参考信号生成单元27生成的参考信号Vslop，并且在各个像素行中，通过在比较处理完成时存储计数器值作为各个像素行的AD转换结果来执行AD转换。

参考信号Vslop仅仅需要具有以一定倾斜度作为整体线性改变的波形。参考信号Vslop可以按缓慢倾斜形状改变或者可以逐步地顺序改变。

根据该实施例的列AD电路250具有AD转换单元和差值处理单元的功能，所述AD转换单元将作为像素信号So的参考电平的重置电平Srst和信号电平Ssig彼此独立地转换成数字数据，所述差值处理单元通过在重置电平Srst的AD转换结果和信号电平Ssig的AD转换结果之间执行差值处理来获取由重置电平Srst和信号电平Ssig之间的差值所指示的信号分量Vsig的数字数据Dsig。

驱动控制单元7具有用于按顺序读出像素阵列单元10的信号的控制电路功能。例如，驱动控制单元7包括水平扫描单元(列扫描电路)12、垂直扫描单元(行扫描电路)14以及具有例如生成内部时钟的功能的通信和定时控制单元20，其中水平扫描单元12包括控制列地址和列扫描的水平地址设置单元12a和水平驱动单元12b，垂直扫描单元14包括控制行地址和行扫描的垂直地址设置单元14a和垂直驱动单元14b。

在图中，如通信和定时控制单元20附近的虚线所指示的，可以提供时钟转换单元23，其作为高速时钟生成单元的示例并且生成时钟频率高于输入的时钟频率的脉冲。通信和定时控制单元20基于经由端子5a输入的输入时钟(主时钟)CLK0和由时钟转换单元23生成的高速时钟来生成内部时钟。

通过使用从由时钟转换单元23生成的高速时钟生成的信号可以使得AD转换处理等高速操作。利用高速时钟可以执行需要高速计算的运动提取和压缩处理。还可以将从列处理单元26输出的并行数据转换成串行数据并将视频数据D1输出到器件外部。从而，可以利用在数目上少于数字数据的位数的端子在高速操作中输出经AD转换的数字数据。

时钟转换单元23包含乘法电路，该乘法电路生成时钟频率高于输入的时钟频率的脉冲。时钟转换单元23从通信和定时控制单元20接收低速时钟CLK2，并基于低速时钟CLK2生成频率是低速时钟CLK2的两倍或更多倍的时钟。作为时钟转换单元23的乘法电路，当k1是低速时钟CLK2的频率的倍数时，只需要设置k1个乘法电路。可以使用各种公知电路。

在图1A中，为了简化说明省略行和列的部分。但是，实际上，数十到数百个单元像素3被布置在各个像素行和各个像素列中。每个单元像素3通常包括作为光接收元件(电荷生成单元)的光电二极管以及具有用于放大的半导体元件(例如晶体管)的像素内放大器，其中所述光接收元件作为检测单元的示例，而所述像素内放大器作为像素信号生成单元的示例。

像素内放大器仅需要能够输出由单元像素3的电荷生成单元生成并累积的信号电荷作为电信号。可以采用各种结构用于像素内放大器。一般而言，悬浮扩散放大器被使用。作为示例，可以使用由通用的四个晶体管配置的像素内放大器作为CMOS传感器，其相对于电荷生成单元包括具有读出选择晶体管作为电荷读出单元的示例的传输单元(传输门单元/读出门单元)、具有重置晶体管作为重置门单元的示例的初始化单元、垂直选择晶体管和作为检测悬浮扩散中的电势变化的检测元件(也被称为悬浮节点)的示例的具有源极跟随器结构的放大晶体管。

可替换地，也可以使用由三个晶体管配置而成的像素内放大器，所述三个晶体管包括连接到漏极线(DRN)的用于放大与电荷生成单元生成的信号电荷相对应的信号电压的放大晶体管、用于重置电荷生成单元的重置晶体管和经由传输电线(TRF)从垂直移位电阻器扫描的读出选择晶体管(传输门单元)。

在固态成像器件1中，像素阵列单元10可以适于通过使用颜色分离过滤器而进行彩色成像。像素阵列单元10通过例如以所谓的Bayer阵列形式在像素阵列单元10中设置颜色分离过滤器的任何一个颜色过滤器来被适配用于彩色图像的成像，所述颜色分离过滤器包括用于在光接收表面上成像彩色图像的多个颜色的颜色过滤器的组合，其中各个电荷生成单元(光电二极管等等)的电磁波(在该示例中为光)被入射到所述光接收表面上。

像素单元3通过用于行选择的行控制线15被连接到垂直扫描单元14，并通过垂直信号线19被连接到列处理单元26，在所述列处理单元26中，针对各个垂直列设置有列AD电路250。行控制线15指示从垂直扫描单元14进入像素的所有电线。

水平扫描单元12具有读出扫描单元的功能，所述读出扫描单元将计数值从列处理单元26读出到水平信号线18。

驱动控制单元7的各个元件(例如水平扫描单元12和垂直扫描单元14)利用与半导体集成电路制造技术相同的技术被与单晶硅等的半导体区域集成形成。这些元件被配置为与像素阵列单元10一起构成固态成像器件，所述固态成像器件是半导体系统的一个示例。

各个功能单元被配置为构成根据该实施例的固态成像器件1的一部分，所述固态成像器件1作为所谓的单片器件(被设置在同一半导体衬底上)，其利用与半导体集成电路制造技术相同的技术被集成地形成在作为半导体系统的一个示例的单晶硅等(即作为CMOS图像传感器)的半导体区域中。

固态成像器件1可被形成为一个芯片，其中各个单元被以这种方式集成地形成在半导体区域中。虽然图中未示出，但是固态成像器件1可以是具有成像功能的模块，其通过封装除了各个信号处理单元(例如像素阵列单元10、驱动控制单元7和列处理单元26)之外的光学系统而获得，所述光学系统例如是成像透镜、光学低通滤波器和红外线滤波器。

水平扫描单元12和垂直扫描单元14例如包括解码器，并且响应于从通信和定时控制单元20给出的控制信号CN1和CN2来启动移位操作(扫描)。因此，例如，行控制线15包括用于驱动单元像素3的各种脉冲信号(例如用于限定初始化控制电势的像素重置脉冲RST、用于限定传输控制电势的传输脉冲TRG和垂直选择脉冲VSEL)。

虽然图中未示出，但是通信和定时控制单元20包括两个功能块。一个功能块是时序发生器TG的功能块(读出地址控制器件的一个示例)，其提供各个单元的操作所需的时钟和具有预定时序的脉冲信号。另一功能块是通信接口功能块，其通过端子5a接收从在外部的主控制单元提供的主时钟CLK0，通过端子5b接收从在外部的主控制单元提供的指示工作模式等的数据，并将包括关于固态成像器件1的信息的数据输出到在外部的主控制单元。

例如，通信和定时控制单元20将水平地址信号输出到水平地址设置单元12a并将垂直地址信号输出到垂直地址设置单元14a。地址设置单元12a和14a分别接收水平地址信号和垂直地址信号并选择对应于它们的行或列。

单元像素3被以二维矩阵形状布置。因此，以行为单位(按列平行地)执行用于访问单元像素3并捕获模拟像素信号的(垂直)扫描读取，所述模拟像素信号由像素信号生成单元5生成并通过垂直信号线19在列方向上输出。然后，用于在垂直于列布置方向的行方向上访问单元像素3并将像素信号(在本示例中是数字化的像素数据)读出到输出侧的(水平)扫描读取被执行。希望以这种方式实现像素信号和像素数据读出速度的增长。不用说，这样做不仅可以执行扫描读取，还可以通过直接指定希望从其读出像素信号或像素数据的单元像素3的地址，执行用于仅仅读出单元像素3的必要信息的随机访问。

通信和定时控制单元20将具有与经由端子5a输入的输入时钟(主时钟)CLK0相同频率的时钟CLK1和通过将时钟CLK1的频率除以2而获得的时钟或通过进一步对该时钟进行分频而获得的低速时钟提供到水平扫描单元12、垂直扫描单元14和列处理单元26。通过将时钟CLK1的频率除以2而获得的时钟和具有更低频率的时钟被统称为低速时钟CLK2。

垂直扫描单元14选择像素阵列单元10的一行并将必要的脉冲提供到该行。垂直扫描单元14例如包括垂直地址设置单元14a和垂直驱动单元14b，所述垂直地址设置单元14a在垂直方向上限定读出行(选择像素阵列单元10的一行)，所述垂直驱动单元14b向与由垂直地址设置单元14a限定的读出地址(在行方向上)上的单元像素3相对应的行控制线15提供脉冲并驱动行控制线15。垂直地址设置单元14a除了从其读出信号的行(读出行：也称为选择行和信号输出行)之外还选择用于电子快门(electronic shutter)等的行。

水平扫描单元12与低速时钟CLK2同步地按顺序选择列处理单元26的列AD电路250并引导列AD电路250的信号到水平信号线(水平输出线)18。例如，水平扫描单元12包括水平地址设置单元12a和水平驱动单元12b，所述水平地址设置单元12a在水平方向上限定读出列(选择列处理单元26中的各个列AD电路250)，所述水平驱动单元12b根据由水平地址设置单元12a限定的读出地址将列处理单元26的各个信号引导到水平信号线18。水平信号线18的数目等于由列AD电路250操作的位数n(n是正整数)。例如，当位数为10(＝n)时，与该位数相关联地布置十条水平信号线18。

在具有这种结构的固态成像器件1中，从单元像素3输出的像素信号针对每个垂直行被通过垂直信号线19提供到列处理单元26的列AD电路250。

列处理单元26的每个列AD电路250接收与其对应的列的单元像素3的模拟信号So并处理该模拟信号So。例如，列AD电路250具有ADC(模数转换器)电路，该ADC电路利用例如低速时钟CLK2将模拟信号So转换成10位数字信号。

作为列处理单元26中的AD转换处理，采用了如下方法：使用针对各个列而设置的列AD电路250，并行地针对每一行，对以行为单位并行存储的模拟信号So进行AD转换。在此情况下，参考信号比较型AD转换方法被使用。该方法具有如下特性：由于AD转换器可以利用简单结构实现，因此即使并行设置AD转换器，电路尺寸也不会增大。

在参考信号比较型AD转换中，基于从转换开始(比较处理开始)到转换结束(比较处理结束)的时间将模拟处理对象信号转换成数字信号。在JP-A-2005-323331中公开的机制中，在两次处理中，转换开始(比较处理开始)被设置为参考信号Vslop开始改变的点，转换结束(比较处理结束)被设置为当参考信号Vslop和处理对象信号电压彼此一致时的点。

另一方面，在该实施例中，在两次处理中的任意一次中，转换开始(比较处理开始)被设置为参考信号Vslop开始改变的点，转换结束(比较处理结束)被设置为当参考信号Vslop和处理对象信号电压彼此一致时的点。但是，在两次处理中的另一次中，转换开始(比较处理开始)被设置为当参考信号Vslop和处理对象信号电压彼此一致时的点，而转换结束(比较处理结束)被设置为当完成处理中的所需计数次数时的点(通常，当最大AD转换周期到来时的点)。

作为用于转换的机制，原则上，斜坡形状的参考信号Vslop被提供到比较器(电压比较器)，时钟信号的计数启动，并且通过垂直信号线19输入的模拟像素信号与参考信号Vslop相比较。从而，通过对指定计数周期中的时钟数目进行计数来执行AD转换。

此外，在此情况下，通过设计电路配置，可以将用于计算像素重置之后紧接的信号电平(被称为噪声电平或重置电平)和信号电平(对应于接收的光量)之间的差值的处理(等同于所谓的CDS处理)与AD转换一起执行。从而，可以去除被称为固定图案噪声(FPN)和重置噪声的噪声信号分量。

参考信号生成单元和列AD电路的细节

参考信号生成单元27包括DA转换器(DAC：数模转换器)27a。参考信号生成单元27与计数时钟Ckdac同步地根据来自通信和定时控制单元20的控制数据CN4所指示的初始值来生成阶梯式的锯齿波(斜坡波形；在下文中也可称之为参考信号Vslop)。参考信号生成单元27将生成的阶梯式锯齿波的参考信号Vslop通过参考信号控制单元25提供到列处理单元26的各个列AD电路250，作为用于AD转换的参考电压(ADC参考信号)。虽然图中未示出，但是希望提供用于防止噪声的滤波器。计数时钟Ckdac可以与计数时钟CK0相同。

当参考信号Vslop相对于例如基于乘法电路生成的倍数时钟生成的高速时钟被生成时，参考信号Vslop可以比基于通过端子5a输入的主时钟CLK0所生成的时钟更高速地改变。

从通信和定时控制单元20提供到参考信号生成单元27的DA转换器27a的控制数据CN4包括用于相对于时间均衡数字数据改变速率，从而使得在每次比较处理中的参考信号Vslop基本上具有相同的斜率(改变速率)的信息。具体而言，计数值与计数时钟CKdac同步地在每个单位时间上变化1，并被电流加法型DA转换器转换成电压信号。

列AD电路250包括电压比较单元(比较器)252和计数器单元254，所述电压比较单元252比较由参考信号生成单元27的DA转换器27a生成的参考信号Vslop与通过19垂直信号线19(H1、H2、...Hh)从针对各个行控制线15(V1、V2、V3...Vv)的单元像素3获得的模拟像素信号，所述计数器单元254对直到电压比较单元252的比较处理完成的时间计数并保存计数结果。列AD电路250具有n位AD转换功能。

作为与JP-A-2005-323331中公开的机制之间的主要差别，在电压比较单元252和计数器单元254之间设置了计数相位切换单元(PH SEL)253，该计数相位切换单元253控制计数器单元254中的计数处理的周期。用于控制计数周期的计数周期控制信号SEL被从通信和定时控制单元20提供到计数相位切换单元253。比较脉冲COMP被从电压比较单元252提供到计数相位切换单元253。

计数相位切换单元253基于计数周期控制信号SEL在逻辑上反相来自电压比较单元252的比较脉冲COMP并将比较脉冲COMP传递到计数器单元254作为计数使能信号EN(在反相位(anti-phase)时)。可替换地，计数相位切换单元253将比较脉冲COMP直接传递到计数器单元254作为计数使能信号EN(在同相位时)。计数相位切换单元253是计数周期控制单元的示例，所述计数周期控制单元基于作为电压比较单元252的比较结果的比较脉冲COMP和计数周期控制信号SEL确定计数周期。

例如，作为计数相位切换单元253，EX-OR(异或)门被使用。比较脉冲COMP被输入其一个输入端子，计数周期控制信号SEL被输入其其他输入端子。在此情况下，当计数周期控制信号SEL处于高电平时，EX-OR门逻辑上使比较脉冲COMP反相成计数使能信号EN。当计数周期控制信号SEL处于低电平时，EX-OR门直接设置比较脉冲COMP作为计数使能信号EN。

从该操作可以理解，计数相位切换单元253仅需要具有判断比较脉冲COMP是否应该在电压比较单元252和计数器单元254之间逻辑上反相的功能。因此，可以在比用于各个位的提供计数器单元254中的向上-向下计数功能时所需的组件(例如选择器)更小的区域中提供计数相位切换单元253。

参考信号Vslop被从DA转换器27a共同提供到布置在各个列中的电压比较单元252。各个电压比较单元252利用公共的参考信号Vslop对经电压比较单元252处理的像素信号电压Vx应用比较处理。计数器单元254使用计数相位切换单元253的输出作为计数使能信号EN，并在计数使能信号EN处于高电平时基于计数时钟CK0执行计数处理。在计数处理完成之后，计数器单元254存储计数结果。

通信和定时控制单元20具有控制单元的功能，所述控制单元通过控制被提供到计数相位切换单元253的计数周期控制信号SEL，从而根据电压比较单元252对像素信号的重置电平Vrst和信号分量Vsig中的哪一个应用比较处理来切换计数器单元254中的计数处理的计数周期。

除了计数周期控制信号SEL之外，通信和定时控制单元20还向各个列AD电路250的计数相位切换单元253和计数器单元254输入控制信号CN5，该控制信号CN5用于指示计数器单元254在两次计数处理中工作在向下计数模式和向上计数模式中的哪种模式中，并且指示用于设置在一次计数处理、重置处理等中的初始值Dini的其他控制信息。

由参考信号生成单元27生成的阶梯式参考信号Vslop被同时输入到该电压比较单元252的输入端子RAMP以及其他电压比较单元252的输入端子RAMP。对应于电压比较单元252的垂直列的垂直信号线19分别连接到其他输入端子，并且来自像素阵列单元10的像素信号电压被输入到其他输入端子。电压比较单元252的输出信号(比较脉冲COMP)被提供到计数相位切换单元253。

计数时钟CK0被从通信和定时控制单元20同时输入到该计数器单元254的时钟端子CK以及其他计数器单元254的时钟端子CK。虽然计数器单元254的结构在图中没有示出，但是计数器单元254可以通过将由锁存器(latch)构成的数据存储单元的布线形式改变到同步计数器形式来实现。计数器单元254利用一个计数时钟CK0的输入来执行内部计数。作为计数时钟CK0，与参考信号Vslop一样，可以使用由乘法电路生成的倍数时钟(高速度时钟)。在此情况下，分辨率可被设置得比通过使用经由端子5a输入的主时钟CLK0获得的分辨率更高。

计数器单元254在用于获取一个像素的信号分量Vsig的数字数据Dsig的两次计数处理时只需要工作在向下计数操作和向上计数操作中的一种操作中。计数器单元254对应于操作只需要是向上计数器或向下计数器中的任意一种。但是，原则上，作为使用形式，可以在向下计数操作和向上计数操作之间切换的上下计数器可被使用，以使得计数器单元254工作在向下计数操作和向上计数操作中的任意一种操作中。但是，通常，上下计数器需要用于模式切换的电路配置并且其电路尺寸与对应于向上计数器或向下计数器的单个计数模式的配置相比较大。因此，在本实施例中不采用上下计数器。

作为根据该实施例的计数器单元254，优选地，使用异步计数器，其中来自异步计数器的输出值不与计数时钟CK0同步输出。基本上，同步计数器可被使用。但是，在同步计数器的情况下，所有触发器(flip-flop)(计数器基本元件)的操作受计数时钟CK0所限制。因此，当请求更高频率操作时，优选地使用适合于高速操作的异步计数器作为计数器单元254，这是因为其操作限制频率仅仅取决于第一触发器(计数器基本元件)的限制频率。

控制脉冲被从水平扫描单元12通过控制线12c输入到计数器单元254。计数器单元254具有用于存储计数结果的锁存功能，并在通过控制线12c接收到利用控制脉冲的指令之前存储计数器输出值。在各个列AD电路250的输出侧，在根据第一实施例的结构中，计数器单元254的输出被直接连接到水平信号线18。

在这种结构中，列AD电路250按预定的像素信号读出周期执行计数操作并在预定定时上输出计数结果。换言之，电压比较单元252比较来自参考信号生成单元27的参考信号Vslop和通过垂直信号线19输入的像素信号电压Vx。当两个电压相同时，电压比较单元252的比较脉冲COMP(比较输出)反相。例如，电压比较单元252将电源电势等的高电平设置为不活动状态，并且当像素信号电压Vx和参考信号Vslop彼此一致时，移动到低电平(活动状态)。

计数相位切换单元253基于作为电压比较单元252的比较结果的比较脉冲COMP以及来自通信和定时控制单元20的计数周期控制信号SEL确定计数器单元254中的计数处理周期，并向计数器单元254指示计数处理周期。计数器单元254在由计数相位切换单元253基于计数周期控制信号SEL指定的计数处理周期中在向下计数模式或向上计数模式中执行计数处理，并锁存(存储)计数处理周期中的计数数目作为像素数据以完成AD转换。

此后，计数器单元254基于在预定时刻根据通过控制线12c从水平扫描单元12输入的水平选择信号CH(i)的移位操作将存储的像素数据按顺序从输出端子5c输出到列处理单元26的外部和包括像素阵列单元10的芯片的外部。

虽然图中未示出，但是其他各种信号处理电路可被包括在固态成像器件1的组件中，因为信号处理电路不直接与本实施例的说明相关。

固态成像器件概述：第二实施例

图1B是示出作为根据本发明第二实施例的固态成像器件的CMOS固态成像器件(CMOS图像传感器)的示意性结构的图。在根据第二实施例的固态成像器件1中，列AD电路250的配置针对根据第一实施例的固态成像器件1被修改。

根据第二实施例的列AD电路250在计数器单元254的后级包括作为n位存储器件的数据存储单元256，其存储由计数器单元254存储的计数结果。列AD电路250还包括布置在计数器单元254和数据存储单元256之间的开关258。

当数据存储单元256被提供时，存储器转移指令脉冲CN8在预定时刻被从通信和定时控制单元20同时提供到开关258以及其他垂直列中的开关258。当存储器转移指令脉冲CN8被提供到开关258时，开关258将其对应的计数器单元254的计数值转移到数据存储单元256。数据存储单元256存储被转移的计数值。

用于致使数据存储单元256在预定时刻存储计数器单元254的计数值的机制不局限于计数器单元254和数据存储单元256之间的开关258的布置。例如，该机制可以通过利用存储器转移指令脉冲CN8控制计数器单元254的输出使能并同时直接连接计数器单元254和数据存储单元256来实现。此外，该机制可以通过使用存储器转移指令脉冲CN8作为用于确定数据存储单元256的数据捕获定时的锁存时钟来实现。

控制脉冲被从水平扫描单元12通过控制线12c输入到数据存储单元256。数据存储单元256存储从计数器单元254捕获的计数值，直到通过控制线12c接收到控制脉冲的指令。

水平扫描单元12具有读出扫描单元的功能，该读出扫描单元与由列处理单元26的电压比较单元252和计数器单元254执行的处理并行地读出由各个数据存储单元256存储的计数值。

数据存储单元256的输出被连接到水平信号线18。水平信号线18具有针对n位宽(这是列AD电路250的位宽)的信号线，并通过对应于其未示出的输出线的n个感测电路被连接到输出电路28。

具体而言，当数据存储单元256被提供时，由计数器单元254存储的计数结果可以被转移到数据存储单元256。因此，可以彼此独立地控制计数器单元254的计数操作(即AD转换处理)和用于将计数结果读出到水平信号线18的读出操作。可以彼此并行地实现所谓的用于执行AD转换处理的流水线操作和用于将信号读出到外部的读出操作。

固态成像器件的操作：根据比较示例的操作

图2是用于说明相对于信号获取差值处理根据比较性示例的操作的时序图，所述信号获取差值处理是图1A所示固态成像器件1的列AD电路250中的基本操作。为了辅助对于根据本实施例的参考信号比较型AD转换处理被应用到的列AD转换处理的特性的理解，在JP-A-2005-323331中公开的参考信号比较型AD转换处理的一般处理方法被描述。然后，关于根据该实施例的处理的特性，操作原理和具体实施例被说明。

作为用于将由像素阵列单元10中的各个单元像素3检测的模拟像素信号转换成数字信号的机制，例如，获得对应于参考分量和信号分量的电平的像素信号电平的计数值的方法被采用。在该方法中，计数值是通过如下操作获得的：找到按预定斜率下降(或呈阶梯式下降)的斜坡波形形状的参考信号Vslop与来自单元像素3的像素信号中的参考分量和信号分量的电压彼此一致的点，并且利用计数时钟对从用在该比较处理中的参考信号Vslop生成时(当参考信号Vslop开始改变时)的点和对应于像素信号中的参考分量和信号分量的电信号与参考信号Vslop彼此一致时的点之间的时间进行计数。

读出到垂直信号线19的模拟像素信号电压Vx在针对每一列布置的列AD电路250的电压比较单元252中与参考信号Vslop相比较。针对每一列以与电压比较单元252相同方式布置的计数器单元254被预先启动。垂直信号线19的像素信号电压Vx通过改变参考信号Vslop的某一电势和计数器单元254并同时按一对一关系将该电势与计数器单元254相关联而被转换成数字数据。这里，参考信号Vslop的改变将电压改变转换成时间改变。像素信号电压Vx通过利用计数器单元254对时间计数并同时按一定周期(时钟)量化时间而被转换成数字数据。假设参考信号Vslop在某一时间Δt中改变ΔV，当计数器单元254以周期Δt被启动时，在参考信号Vslop改变N×ΔV时的计数器值为N。

在从垂直信号线19输出的像素信号So(像素信号电压Vx)中，按时序，信号电平Ssig出现在作为参考电平的包含像素信号的噪声的重置电平Srst之后。当P相处理被应用到参考电平(重置电平Srst；在实践中，等同于重置电平Vrst)时，针对通过将信号分量Vsig与重置电平Srst相加获得的信号电平Ssig执行D相处理。

虽然详细说明被省略，但是在JP-A-2005-323331中公开的AD转换处理中，首先，在第一处理时，即在作为针对重置电平Srst的AD转换周期的预充电相位(可以被简写为P相)的处理周期中，通信和定时控制单元20首先将重置控制信号CLR设置为活动的高电平，以将计数器单元254的各个触发器的计数置重置为初始值“0”，并设置计数器单元254为向下计数模式(t1)。

此时，通信和定时控制单元20将数据存储控制脉冲HLDC设置到活动的H，并将计数模式控制信号UDC设置为低电平(即在向下计数模式中)。另外，此时，单元像素3被重置到重置电势(t1到t2)。重置电势被输出到垂直信号线19，作为像素信号So。从而，重置电平Srst出现在垂直信号线19上，作为像素信号电压Vx。

在垂直信号线19(H1、H2...)上的重置电平Srst收敛并稳定。通信和定时控制单元20使用数据存储控制脉冲HLDC作为控制数据CN4，并设置数据存储控制脉冲HLDC为不活动的L(t10)，从而使得参考信号Vslop与计数器单元254中的计数操作的启动同时开始改变。作为响应，参考信号生成单元27输入作为整体随时间呈锯齿状(斜坡状)改变的阶梯式或线性电压波形(其初始电压SLP_ini被设置为开始点)，作为参考信号Vslop，该参考信号Vslop作为到电压比较单元252的一个输入端子RAMP的比较电压。电压比较单元252将参考信号Vslop与从像素阵列单元10提供的垂直信号线19的像素信号电压Vx相比较。

与参考信号Vslop到电压比较单元252的输入端子RAMP的输入同时地，针对每一布置的计数器单元254与从参考信号生成单元27生成的参考信号Vslop同步地测量电压比较单元252中的比较时间。实际上，数据存储控制脉冲HLDC被设置为不活动的低电平以用于参考信号Vslop的生成。因此，计数器单元254从初始值“0”开始向下计数作为P相计数操作。换言之，计数器单元254开始在负方向上的计数处理。

电压比较单元252将来自参考信号生成单元27的参考信号Vslop与经由垂直信号线19输入的像素信号电压Vx相比较。当两个电压相同时，电压比较单元252使得比较输出从高电平反相为低电平。换言之，电压比较单元252将对应于重置电平Vrst的电压信号(重置电平Srst)与参考信号Vslop相比较，生成在时间轴方向上具有与重置电平Vrst的幅度相对应的幅度的活动低(L)电平脉冲信号，并将该脉冲信号提供到计数器单元254。

响应于比较结果，计数器单元254与比较输出的反相基本同时停止计数操作，并锁存(存储)该点上的计数值(在考虑到符号时被设置为“-Drst”)作为像素数据以完成AD转换。换言之，计数器单元254利用计数时钟CK0对由电压比较单元252中的比较处理获得的在时间轴方向上具有幅度的活动低(L)电平的脉冲信号的宽度进行计数，以获得指示与重置电平Vrst的幅度相对应的数字值Drst(当符号被考虑时指示-Drst)的计数值。

当预定的向下计数周期过去时，通信和定时控制单元20将数据存储控制脉冲HLDC设置为活动H(t14)。从而，参考信号生成单元27停止斜坡状参考信号Vslop的生成(t14)并返回到初始电压SLP_ini。

在P相处理期间，在像素信号电压Vx上的重置电平Vrst由电压比较单元252检测，而计数操作由计数器单元254执行。因此，通信和定时控制单元20读出单元像素3的重置电平Vrst以执行对重置电平Vrst的AD转换。

在随后的第二处理期间，即在作为对信号电平Ssig的AD转换周期的数据相位(可以被简写为D相)的处理周期期间，除了重置电平Vrst之外，通信和定时控制单元20还读出对应于每个单元像素3中的入射光量的信号分量Vsig并执行与P相读出相同的操作。首先，通信和定时控制单元20将计数模式控制信号UDC设置为高电平并将计数器单元254设置为向上计数模式(t16)。

在此情况下，在单元像素3中，通信和定时控制单元20将传输信号φTRG设置为活动的高电平，同时将读出对象行Vn的垂直选择信号φSEL保持在活动的高电平，并且将信号电平Ssig读出到垂直信号线19(t18到t19)。当在垂直信号线19(H1、H2...)上的信号电平Ssig收敛并稳定时，通信和定时控制单元20使用数据存储控制脉冲HLDC作为控制数据CN4并将数据存储控制脉冲HLDC设置为不活动的L，以使得参考信号Vslop与计数器单元254中的计数操作的开始同时开始改变(t20)。

作为响应，参考信号生成单元27输入作为整体随时间呈锯齿状(斜坡状)改变的阶梯式或线性电压波形(其初始电压SLP_ini被设置为开始点并且具有与P相中相同的斜率)，作为参考信号Vslop，该参考信号Vslop是到电压比较单元252的一个输入端子RAMP的比较电压。电压比较单元252将参考信号Vslop与从像素阵列单元10提供的垂直信号线19的像素信号电压Vx相比较。

与参考信号Vslop到电压比较单元252的输入端子RAMP的输入同时地，针对每一行布置的计数器单元254与从参考信号生成单元27生成的参考信号Vslop同步地测量电压比较单元252中的比较时间。如上所述，实际上，数据存储控制脉冲HLDC被设置为不活动的低电平以用于生成参考信号Vslop。因此，计数器单元254从在P相读出和AD转换期间获取的像素信号电压Vx的重置电平Srst的数字值Drst(这里为负值)开始向上计数作为D相计数操作，该向上计数与P相中的向下计数相反。换言之，计数器单元254在正方向上开始计数处理。

电压比较单元252将来自参考信号生成单元27的斜坡状参考信号Vslop与经由垂直信号线19输入的像素信号电压Vx相比较。当电压相同时，电压比较单元252将比较输出从高电平反相为低电平(t22)。换言之，电压比较单元252将对应于信号分量Vsig的电压信号(像素信号电压Vx的信号电平Ssig)与参考信号Vslop相比较，生成在时间轴方向上具有对应于信号分量Vsig的幅度的幅度的活动低电平(L)脉冲信号，并将该脉冲信号提供到计数器单元254。

响应于比较结果，计数器单元254与比较输出的反相基本同时地停止计数操作，并在该点上锁存(存储)计数值作为像素数据以完成AD转换(t22)。换言之，计数器单元254利用计数时钟CK0对通过电压比较单元252中的比较处理获得的在时间轴方向上具有幅度的活动低电平(L)的脉冲信号的宽度进行计数，以获得对应于像素信号电压Vx上的信号电平Ssig的计数值。

当预定的向上计数周期过去时，在单元像素3中，通信和定时控制单元20将读出对象行Vn的垂直选择信号φVSEL设置为不活动的低电平，禁止像素信号So到垂直信号线19的输出，并针对下一读出对象行Vn+1将垂直选择信号φVSEL设置为活动的H(t26)。在此情况下，通信和定时控制单元20为针对下一读出对象行Vn+1的处理做准备。例如，通信和定时控制单元20将计数模式控制信号UDC设置到低电平并将计数器单元254设置为向下计数模式。

在D相处理期间，在像素信号电压Vx上的信号电平Ssig由电压比较单元252检测，并且计数操作由计数器单元254执行。因此，通信和定时控制单元20读出单元像素3的信号分量Vsig以执行信号电平Ssig的AD转换。

信号电平Ssig是通过将信号分量Vsig和重置电平Srst相加而获得的电平。因此，作为信号电平Ssig的AD转换结果的计数值基本上为“Drst+Dsig”。但是，由于向上计数的开始点是作为重置电平Srst的AD转换的结果的“-Drst”，因此实际存储的计数值为“-Drst+(Dsig+Drst)＝Dsig”。

计数器单元254中的计数操作在P相处理期间是向下计数而在D相处理期间是向上计数。因此，在计数器单元254中，在作为重置电平Srst的AD转换结果的计数值“-Drst”和作为信号电平Ssig的AD转换结果的计数值“Drst+Dsig”之间自动执行差值处理(减法处理)。对应于差值处理的结果的计数值Dsig被存储在计数器单元254中。存储在计数器单元254中的对应于差值处理的结果的计数值Dsig代表对应于信号分量Vsig的数字数据。

如上所述，根据计数器单元254中通过执行两次读出和计数处理的差值处理，即在P相处理期间的向下计数和在D相处理期间的向上计数，可以针对每个单元像素3去除包含变化的重置电平Vrst。利用简单的结构可以获取仅仅对应于每个单元像素3中的入射光量的信号分量Vsig的AD转换结果。因此，列AD电路250不仅充当将模拟像素信号转换成数字像素数据的数字转换单元，还充当CDS(相关双采样)处理功能单元。

列AD电路250在计数器单元254的后级包括数据存储单元256。列AD电路250可以在计数器单元254操作之前基于来自通信和定时控制单元20的存储器转移指令脉冲CN8将前一行Hx-1的计数结果转移到数据存储单元256。换言之，在AD转换周期结束之后，列AD电路250将计数器单元254中的数据保存在数据存储单元256中，并启动针对下一行Vx+1的AD转换。在数据存储单元256中的数据在AD转换的背景下由水平扫描单元12按顺序选择，并且可以利用输出电路28被读出。

根据该实施例的列AD转换处理的原理

在根据上述比较示例的AD转换中，对于像素信号电压Vx中的信号分量Vsig的AD转换和CDS功能通过两次读出和计数处理(即在P相处理期间的向下计数和在D相处理期间的向上计数)由计数器单元254中的差值处理同时实现。但是，从AD转换处理的操作显而易见，计数模式必须按顺序切换，以便同时实现AD转换和CDS功能。为了应对计数模式的切换，必须在所有列中的计数器单元254中采用模式切换机制。因此，在计数器区域尺寸增大方面存在不方便。

在该实施例中，考虑到了这一问题，当被称为参考信号比较型的AD转换系统等被采用时，实现了可以与AD转换同时执行差值处理功能并同时控制计数器单元254的面积增大的机制。该机制被具体说明如下。

在电路配置方面，如图1A所示，没有采用用于切换计数模式的机制，而是采用了用于在第一AD转换处理和第二AD转换处理期间以相同计数模式执行计数并且将两次AD转换处理中的计数相位设置得不同的机制。在第二计数处理期间，计数处理根据第一计数处理的结果来启动。该实施例在这一点上与比较示例相同。

“将计数相位设置得不同”的意思是在第一AD转换处理(例如P相处理)和第二AD转换处理(例如D相处理)期间，计数处理周期被设置得不同。更具体而言，计数相位之间的差值等同于计数处理的周期之间的差值，即是在从参考信号Vslop开始改变时的点到参考信号Vslop和像素信号电压Vx彼此一致时的点之间的周期中执行计数处理，还是在从参考信号Vslop和像素信号电压Vx彼此一致时的点到时间达到AD转换中的最大AD转换周期时的点(通常，当参考信号Vslop停止改变时的点)之间的周期中执行计数处理。

在本说明书中，在从参考信号Vslop开始改变时的点到参考信号Vslop和像素信号电压Vx彼此一致时的点之间的周期中执行的计数处理也被称为实际数目计数处理。另一方面，在从参考信号Vslop和像素信号电压Vx彼此一致时的点到时间达到AD转换中的最大AD转换周期时的点之间的周期中执行的计数处理也被称为补充计数处理。

一般而言，从参考信号Vslop开始改变时的点到参考信号Vslop和像素信号电压Vx彼此一致时的点之间的周期和从参考信号Vslop和像素信号电压Vx彼此一致时的点到时间达到AD转换中的最大AD转换周期时的点之间的周期都与从电压比较单元252输出的比较脉冲COMP的输出电平相关联。因此，计数处理的启动仅仅需要在比较脉冲COMP处于低电平的周期和比较脉冲COMP处于高电平的周期之间切换。

另外，在该实施例中，为了使得能够获得差值处理结果作为两次计数处理的结果，作为第一方法，在第一次开始计数处理时，等同于在参考信号Vslop和像素信号电压Vx彼此一致的时间点之后执行计数处理的AD转换中的最大AD转换周期的计数值被初始设置为初始值Dini，其具有对应于所附带的计数模式的符号(正号或负号)，并且从该初始值Dini开始计数处理。可替换地，作为第二方法，当如比较示例一样从“0”开始计数处理时，在第二次计数处理完成之后，在计数器单元254的后级处利用初始值Dini校正计数值。由于在第一方法中不需要在计数器单元254的后级处利用初始值Dini校正计数值，因此第一方法是当仅仅需要获得针对一个像素的AD转换处理结果时适用的方法。另一方面，第二方法是当获得针对多个像素的信号分量Vsig的乘法累加的AD转换处理结果时适用的方法。

在上述示例中，关于针对一个像素的像素信号电压Vx，由重置电平Srst和信号电平Ssig之间的差值结果指示的信号分量Vsig的数字数据Dsig被获取。但是，通过使用该机制，还可以获取任意两种处理对象信号的减法处理结果的数字数据。在此情况下，补充计数处理被应用到减数处理对象信号，而实际数目计数处理被应用到被减数处理对象信号。

原理：第一示例

图3是用于说明根据本实施例的列AD转换处理的操作原理的第一示例的图。图3所示第一示例是向上计数器被用作计数器单元254的示例。在此示例中，在作为减法元件的处理对象信号的示例的第一次针对重置电平Srst的AD转换处理期间，在从参考信号Vslop与像素信号电压Vx(重置电平Srst)彼此一致时的点到参考信号Vslop达到预定终止值时的点之间的周期中(具体而言，在到时间达到AD转换中的最大AD转换周期时的点的周期中)以向上计数模式执行计数处理。在作为加法元件的示例的第二次针对信号电平Ssig的AD转换处理期间，在从参考信号Vslop开始从初始值SLP_ini改变时的点到参考信号Vslop和像素信号电压Vx(信号电平Ssig)彼此一致时的点之间的周期中以向上计数模式执行计数处理。

在此情况下，从图中显而易见，在第一次针对重置电平Srst的AD转换处理中的计数数目(Drst_cnt)是通过如下方法获得的值：从对应于针对重置电平Srst的最大AD转换周期的最大计数数目Drm中减去对应于从参考信号Vslop开始改变时的点到参考信号Vslop和像素信号电压Vx(重置电平Srst)彼此一致时的点之间的周期的计数数目Drst(＝Drm-Drst)。因此，在第一次AD转换处理之后存储在计数器单元254中的计数值D1如下等式(1-1)所指示。

如果第一次计数处理的初始值Dini被设置为对应于针对重置电平Srst的最大AD转换周期的最大计数数目Drm的负数目，在第一次针对重置电平Srst的AD转换处理之后存储在计数器单元254中的计数值D1如等式(1-2)所指示。

D1＝Dini+(Drm-Drst)           (1-1)

D1＝Dini+(Drm-Drst)＝-Drst    (1-2)

由此可见，在第一次的P相处理期间，当电压比较单元252检测到在像素信号电压Vx处的重置电平Vrst并且计数器单元254执行计数操作时，可以读出单元像素3的重置电平Vrst，针对重置电平Vrst执行AD转换并通过将初始值Dini设置为最大计数数目Drm的负数目将重置电平Vrst的数字数据作为负数目存储。

在比较示例中，为了读出单元像素3的重置电平Vrst，针对重置电平Vrst执行AD转换并存储重置电平Vrst的数字数据作为负数目，在第一次的计数处理期间，计数模式必须与第二次计数处理期间的计数模式不同。但是，当第一示例的操作原理的机制被采用时，这种计数模式的切换不是必需的。

在此之后第二次针对信号电平Ssig的AD转换处理期间，以与第一次时相同的向上计数模式从在第一次的AD转换处理之后存储在计数器单元254中的计数值D1(＝Dini+(Drm-Drst)＝-Drst)开始启动计数处理。在参考信号Vslop与像素信号电压Vx(信号电平Ssig)彼此一致时的计数值被存储。从图中显而易见，在第二次针对信号电平Ssig的AD转换处理中的计数数目(Dsig_cnt)对应于通过组合重置电平Srst和信号分量Vsig获得的值。因此，计数数目为“Drst+Dsig”。因此，在第二次的AD转换处理之后存储在计数器单元254中的计数值D2由以下等式(2)指示。

D2＝Dini+(Drm-Drst)+(Drst+Dsig)

＝-Drst+(Drst+Dsig)

＝Dsig                             (2)

从等式(2)显而易见，在第二行中的减法表达式中，在重置电平Srst和信号电平Ssig之间执行减法处理。从减法表达式可见，信号电平Ssig是通过将信号分量Vsig与重置电平Srst相加而获得的电平。因此，虽然信号电平Ssig的AD转换结果的计数数目基本上为“Drst+Dsig”，但是通过将第二次计数处理的开始点设置为作为重置电平Srst的AD转换操作结果的“-Drst”，实际存储的计数值可以是“-Drst+(Dsig+Drst)＝Dsig”，如同比较示例。

如第一示例的操作原理所指示的，即使第二次计数处理的计数模式与第一次计数处理的计数模式(在本示例中，向上计数模式)相同，第一次和第二次的计数相位也被设置得不同，并且第一次计数处理的初始值Dini被设置为第一次计数处理的最大计数数目Drm的负数。然后，作为重置电平Srst的AD转换结果的计数数目“-Drst”和作为信号电平Ssig的AD转换结果的计数数目“Drst+Dsig”之间的差值处理(减法处理)在计数器单元254中被自动执行。计数器单元254可以存储对应于差值处理结果的计数数目Dsig。因此，可以如比较示例那样同时实现对信号分量Vsig的CDS功能和AD转换。

在上述示例中，初始值Dini是最大计数数目Drm的负数。但是，初始值Dini也可以如比较示例那样为“0”。在此情况下，在第二次计数处理之后存储在计数器单元254中的计数值D2如等式(3)所指示，并且是通过将最大计数数目Drm与信号分量Vsig的数字值Dsig相加而获得的。

D2＝Dini+(Drm-Drst)+(Drst+Dsig)

＝Drm+Dsig                        (3)

最大计数数目Drm是常数并且可以由通信和定时控制单元20从外部调整。最大计数数目Drm的值可以根据针对重置电平Srst的最大AD转换周期来任意地确定。从此可见，通信和定时控制单元20具有校正单元的功能，所述校正单元在获取多个处理对象信号的乘法累加结果的数字数据时通过校正如下计数值(在本示例中为Drm)来获取乘法累加结果的数字数据：所述计数值与在对减法元件的处理对象信号的计数处理中的参考信号Vslop从初始值Dini起达到终止值的周期相对应。

可以通过在计数器单元254的后级设置数字算术单元29并且执行校正操作来执行校正。可以容易地获取信号分量Vsig的数字值Dsig。在此情况下，数字算术单元29具有校正单元的功能。但是，通过设置初始值Dini为最大计数数目Drm的负数，在两次计数处理中最终获得的值指示正的信号分量Vsig。因此，如果仅需要获得一个像素的信号分量Vsig的数字数据Dsig，则与现有系统之间的亲和性(affinity)很高。

具体处理：第一示例

图4是用于说明具体示例的操作(第一示例的具体处理)的时序图，其中操作原理的第一示例被应用到图1A所示根据第一实施例的固态成像器件1。

在第一示例的具体处理中，作为用于对从单元像素3获得的模拟像素信号电压Vx执行数字转换的机制，获得包括关于重置电平Srst和信号电平Ssig的信息的计数值的方法被采用。计数值是通过如下方式获得的：找到参考信号Vslop和从单元像素3获得的重置电平Srst或信号电平Ssig的各个电压彼此一致的点，利用计数时钟CK0，针对重置电平Srst，对从参考信号Vslop和像素信号电压Vx的重置电平Srst彼此一致时的点(在本示例中，直到时间达到针对重置电平Srst的最大AD转换周期)的所需计数时间进行计数，并且针对信号电平Ssig，对从参考信号Vslop的生成点到信号电平Ssig和参考信号Vslop彼此相一致的点之间的时间进行计数。

通信和定时控制单元20将计数时钟Ckdac提供到参考信号生成单元27，以与参考信号生成单元27生成参考信号Vslop同步地向计数器单元254提供计数时钟CK0。当时间在各个时间达到最大AD转换周期时，通信和定时控制单元20停止计数时钟CK0的提供。同时，参考信号生成单元27停止参考信号Vslop的改变。

在从垂直信号线19输出的像素信号电压Vx中，按时间顺序，信号电平Ssig出现在重置电平Srst之后，从而指示重置分量ΔV包含像素信号的噪声作为参考分量。当第一次的处理被应用到重置电平Srst(重置分量ΔV)时，第二次的处理是针对通过将信号分量Vsig和重置电平Srst相加而获得的信号电平Ssig的处理。

对于第一次的读出，通信和定时控制单元20将计数器单元254的计数值重置为所需初始值Dini(这里，对应于针对重置电平Srst的最大AD转换周期的最大计数数目Drm的负数＝-128)(在t0到t1中)。换言之，第一次计数操作的初始值Dini通过从计数值中减去用于7位计数的“-128”获得为“-128”。当计数相位切换单元253受控于计数周期控制信号SEL时，计数相位切换单元253设置将电压比较单元252的反相信号作为计数使能信号EN输出的模式。在从任意行Hx中的单元像素3向垂直信号线19的第一次的读出稳定之后，通信和定时控制单元20将用于生成参考信号Vslop的控制数据提供到参考信号生成单元27。

作为响应，参考信号生成单元27将整体上以斜坡形状改变的参考信号Vslop输入到电压比较单元252的一个输入端子作为比较电压。电压比较单元252将参考信号Vslop与从像素阵列单元10提供的任意垂直信号线19的像素信号电压Vx相比较。与参考信号Vslop向电压比较单元252的输入同时地，为了利用在每一行中布置的计数器单元254测量电压比较单元252中的比较时间，通信和定时控制单元20与从参考信号生成单元27生成的参考信号Vslop的改变同步地将计数时钟CK0输入到计数器单元254的时钟端子CK。

电压比较单元252将参考信号Vslop与像素信号电压Vx(＝重置电平Srst)相比较。在当参考信号Vslop与重置电平Srst彼此一致时，电压比较单元252将比较脉冲COMP从高电平反相到低电平(t2)。电压比较单元252将比较脉冲COMP输入到计数相位切换单元253。反相操作是根据计数周期控制信号SEL的控制来执行的。作为计数相位切换单元253的输出的计数使能信号EN在当在电压比较单元252中参考信号Vslop与重置电平Srst彼此一致时被从低电平反相到高电平。响应于该反相的结果，计数器单元254以向上计数模式对从电压比较单元252的比较脉冲COMP被反相的点到计数时钟CK0停止时的点之间的时间进行计数。计数器单元254存储在第一次计数处理停止并且完成AD转换时的计数值。此时，计数器单元254中存储的计数值为“Dini+(Drm-Drst)＝-Drst”，这从上述对第一示例的操作原理的说明中可以理解。

计数时钟CK0停止的周期可以由通信和定时控制单元20控制。这里，通信和定时控制单元20通过将从参考信号Vslop的时间改变开始(计数开始时间)时起的128个计数值(7位计数值)的计数时钟提供到计数时钟CK来停止计数时钟CK0。与此同时，参考信号生成单元27停止生成参考信号Vslop。从而，参考信号Vslop的时间改变也被停止(t3)。

随后，在第二次的读出期间，通信和定时控制单元20除了重置电平Srst之外还读出对应于每个单元像素3中的入射光量的信号分量Vsig，并执行与第一次读出相同的操作。首先，通信和定时控制单元20利用计数周期控制信号SEL控制计数相位切换单元253。然后，计数相位切换单元253设置输出与比较脉冲COMP同相的信号作为计数使能信号EN的模式(t4)。在从任意行Hx中的单元像素3向垂直信号线19的第二次读出稳定之后，通信和定时控制单元20将用于生成参考信号Vslop的控制数据提供到参考信号生成单元27。

响应于控制数据的提供，参考信号生成单元27将整体上随时间以斜波形状改变的参考信号Vslop输入到电压比较单元252(t5)。电压比较单元252将参考信号Vslop与信号电平Ssig相比较。与参考信号Vslop到电压比较单元252的输入同时地，为了利用在每一行中布置的计数器单元254测量电压比较单元252中的比较时间，通信和定时控制单元20与从参考信号生成单元27生成的参考信号Vslop的改变同步地向计数器单元254的时钟端子输入计数时钟CK0。第二次计数操作的初始值被设置为“-Drst”，该值是在第一次处理中获得的单元像素3的重置电平Srst的数字数据。换言之，第二次计数处理从在第一次计数处理中以向上计数模式执行的第一次AD转换处理中获得的计数值起继续。

电压比较单元252将参考信号Vslop与信号电平Ssig相比较。电压比较单元252在参考信号Vslop与信号电平Ssig彼此一致时将比较脉冲COMP从高电平反相到低电平(t7)。电压比较单元252将比较脉冲COMP输入到计数相位切换单元253。计数相位切换单元253的输出在参考信号Vslop与信号电平Ssig彼此一致时根据计数周期控制信号SEL的控制被从高电平反相到低电平。响应于反相结果，计数器单元254以与第一次相同的向上计数模式对从参考信号Vslop开始生成时的点到比较脉冲COMP被反相时的点之间的时间进行计数(即直到Vslop变得等于Δ+Vsig的计数数目)，在计数处理停止时存储计数值，并完成AD转换。

第二次的计数时钟CK0被停止的周期也可以由通信和定时控制单元20控制。这里，通过将从参考信号Vslop开始时间改变(计数开始时间)时起的1024个计数值(10位计数值)的计数时钟提供到计数时钟CK0来停止计数时钟CK0。与此同时，参考信号生成单元27停止参考信号Vslop的生成。从而，参考信号Vslop的时间改变也被停止(t8)。在定时t9以及此后的定时，像素信号数据Dsig被输出到外部。作为整体，定时t0到t8对应于AD转换周期，定时t9和随后的定时对应于信号输出周期。

在该示例中，计数器单元254通过如下方式来执行计数：在第一次读出期间对比较脉冲COMP反相并在第二次读出期间使用比较脉冲COMP作为同相的计数使能信号EN，从而在计数器单元254中自动执行等式(4)所指示的减法(在第三行)。对应于减法结果的计数值被存储在计数器单元254中。

D2＝初始值Dini+(第一次的计数数目)+(第二次的计数数目)

＝-128+(128-Drst)+(Drst+Dsig)

＝-Drst+(Drst+Dsig)

＝Dsig                (4)

从等式(4)显而易见，第三行的减法表达式与等式(2)第二行的减法表达式相同。减法处理在重置电平Srst和信号电平Ssig之间被执行。根据针对重置电平Srst和信号电平Ssig的以向上计数模式执行的两次计数处理，存储在计数器单元254中的计数值被设置为对应于信号分量Vsig的Dsig。

如上所述，根据在第一次针对重置分量ΔV的读出期间以向上计数模式执行的计数处理和在第二次针对信号分量Vsig的读出期间以向上计数模式执行的计数处理，在计数器单元254中执行针对信号电平Ssig和重置电平Srst的各个数字数据的减法处理。可以在每个列AD电路250中去除包含每个单元像素3中的变化的重置分量ΔV和偏移分量。还可以利用简单结构仅仅提取出对应于每个单元像素3中的入射光量的信号分量Vsig的数字数据Dsig。在此情况下，存在可以去除重置噪声的优点。

因此，根据该实施例的列处理单元26(具体而言，每一列中的列AD电路250)不仅充当将模拟相素信号转换成像素数字数据的数字转换器，还充当CDS(相关双采样)处理功能单元。

如上所述，两次AD转换处理是以如下方式执行的：仅提供单个计数模式到AD转换单元被按列平行布置的列AD单元的计数器并且将驱动系统改变成不同于比较示例中的驱动系统。因此，可以在列处理单元26(具体而言，列AD电路250)中实现CDS处理功能，并且只有来自单元像素3的信号分量Vsig的数字数据Dsig可以获得。从而，由于不需要针对每一位用于切换计数模式的组件，因此可以解决占据列AD电路250中大面积的计数器单元254的电路尺寸和电路面积的问题。

例如，在实现根据比较示例的处理时序时，需要按列平行布置向上-向下计数器并使用向上计数模式和向下计数模式来执行根据两个信号的减法的CDS。另一方面，在该系统中，按列平行布置的计数器仅仅需要具有向上计数模式的功能。因此，可以消除在向上-向下计数器被使用时使用的选择器等等，使用简单的向上计数器并减小计数器面积。

具体而言，为了实现高分辨率，用于计数模式切换的组件(例如选择器)根据位数增加而增大。但是，由于在按列平行布置的计数器单元中仅仅需要设置在根据本实施例的机制中所使用的一个计数相位切换单元253，因此可以说减小面积的效果很明显。例如，在12位精确度的情况下，只需要提供12个计数器组件(触发器)和一个计数相位切换单元253(例如EX-OR门)。

具体处理：第二示例

图5是用于说明具体示例的操作(第二示例的具体处理)的时序图，其中操作原理的第一示例被应用到图1B所示根据第二实施例的固态成像器件1。在列AD电路250中的AD转换处理与具体处理的第一示例相同。因此，AD转换处理的详细说明被省略。

在第二示例的具体处理的情况下，由于操作原理的第一示例被应用到图1B所示的固态成像器件1，因此，数据存储单元256被添加到根据第一实施例的固态成像器件1。诸如AD转换处理之类的基本操作与具体处理的第一示例相同。但是，在计数器单元254工作之前，前一行Hx-1的计数结果基于来自通信和定时控制单元20的存储器转移指令脉冲CN8被转移到数据存储单元256。作为整体的操作对应于AD转换周期和信号输出周期。

在第一示例的具体处理中，由于像素数据仅仅在第二次读出处理(即AD转换处理完成)之后可以被输出到列处理单元26的外部，因此在读出处理中存在限制。另一方面，在第二示例的具体处理中，由于上次减法处理结果可以在第一次读出处理(AD转换处理)之前被转移到数据存储单元256，因此在读出处理中不存在限制。从而，可以并行地执行用于通过水平信号线18和输出电路28将信号从数据存储单元256输出到外部的操作以及针对当前行Hx的计数器单元254的读出操作和计数操作。这使得可以执行更有效的信号输出。

原理：第二示例

图6是用于说明根据该实施例的列AD转换处理的操作原理的第二示例的图。图6所示第二示例是向下计数器被用作计数器单元254的示例。在作为加法元件的示例的第一次针对重置电平Srst的AD转换处理期间，在从参考信号Vslop开始从初始值SLP_ini改变时的点到参考信号Vslop与像素信号电压Vx(重置电平Srst)彼此一致时的点之间的周期中以向下计数模式执行计数处理。在作为减法元件的示例的第二次针对信号电平Ssig的AD转换处理期间，在从参考信号Vslop与像素信号电压Vx(信号电平Ssig)彼此一致时的点到参考信号Vslop达到预定终止值时的点之间的周期(具体而言，直到时间达到AD转换中的最大AD转换周期的周期)中以向下计数模式执行计数处理。

在此情况下，第一次针对重置电平Srst的AD转换处理中的计数数目Drst_cnt为重置电平Srst的数字值Drst。因此，考虑到计数模式为向下计数模式这一事实，在第一次AD转换处理之后存储在计数器单元254中的计数值D1如以下等式(5)所指示。

在该示例的情况下，第一次的重置电平Srst是加法元件的一个示例。但是，由于减法处理实际上是根据与用于在负方向上执行计数的向下计数模式的组合来执行的，如等式(6-1)的第一行所示，因此在实践中，加法元件可以在AD转换之后被转换成减法元件。

D1＝Dini-Drst            (5)

在此之后第二次针对信号电平Ssig的AD转换处理期间，在参考信号Vslop与像素信号电压Vx(信号电平Ssig)彼此一致时，从在第一次的AD转换处理之后存储在计数器单元254中的计数数目“Dini-Drst”起以向下计数模式(如同第一次)开始计数处理。当时间达到AD转换中的最大AD转换周期时，计数处理停止，并且此时的计数值被存储在计数器单元254中。

从图中可见，在第二次针对信号电平Ssig的AD转换处理中的计数数目Dsig_cnt是通过如下计算获得的值(＝Dsm-(Drst+Dsig))：从对应于针对信号电平Ssig的最大AD转换周期的最大计数数目Dsm中减去对应于从参考信号Vslop开始改变时的点到参考信号Vslop与像素信号电压Vx(信号电平Ssig)彼此一致时的点之间的周期相对应的计数数目“Drst+Dsig”。因此，考虑到计数模式为向下计数模式这一事实，在第二次AD转换处理之后存储在计数器单元254中的计数值D2如等式(6-1)所指示。

在该示例的情况下，第二次的信号电平Ssig作为减法元件的示例。但是，由于减法处理实际上是根据与用于在负方向上执行计数的向下计数模式的组合来执行的，如等式(6-1)的第一行所示，因此在实践中，减法元件可以通过将减法元件与减法处理相结合而在AD转换之后被转换成加法元件。

从等式(6-1)显而易见，第二行中的减法表达式包括与等式(2)的第二行和等式(4)的第三行中的减法表达式相同的组分。因此，减法处理是在重置电平Srst和信号电平Ssig之间执行的。作为等式(2)与等式(4)之差，存在组分“Dini-Dsm”。但是，对应于信号分量Vsig的Dsig可以通过针对重置电平Srst和信号电平Ssig的以向上计数模式执行的两次计数处理来获取。

如果第一次计数处理的初始值Dini被设置为对应于信号电平Ssig的最大AD转换周期的最大计数数目Dsm，则在第二次针对信号电平Ssig的AD转换处理之后存储在计数器单元254中的计数值D2如等式(6-2)所指示。与在比较示例和第一示例中的操作原理一样，实际存储的计数值可以被设置为Dsig。

D2＝Dini-Drst-(Dsm-(Drst+Dsig))

＝(Dini-Dsm)-Drst+(Drst+Dsig)

＝Dini-Dsm+Dsig                    (6-1)

D2＝Dini-Dsm+Dsig＝Dsig            (6-2)

换言之，即使如同第二示例的操作原理一样两次计数处理都被设置为相同模式(在本示例中，向下计数模式)，在第一次和第二次中的计数相位也被设置为不同，并第一次计数处理的初始值被设置为第二次计数处理的最大计数数目Dsm的正数。然后，作为重置电平Srst的AD转换结果的计数数目“-Drst”和作为信号电平Ssig的AD转换结果的计数数目“Drst+Dsig”之间的差值处理(减法处理)在计数器单元254中被自动执行。计数器单元254可以存储对应于差值处理结果的计数数目Dsig。因此，可以同时实现对于信号分量Vsig的CDS功能和AD转换，如比较示例和第一示例中的操作原理一样。当第二示例的操作原理的机制被采用时，与第一示例一样，在比较示例中的计数模式的切换不是必需的。

在第一示例的操作原理中，在向上计数模式中针对重置电平Srst侧执行补充计数处理，并且在向上计数模式中针对信号电平Ssig侧执行实际数目计数处理，以设置在执行补充计数处理时的最大计数数目Drm的负数为初始值Dini。从而，实际存储的计数值被设置为“Dsig”。另一方面，在第二示例的操作原理中，在向下计数模式中针对重置电平Srst侧执行实际数目计数处理，并且在向下计数模式中针对信号电平Ssig侧执行补充计数处理，以设置在执行补充计数处理时的最大计数数目Dsm的正数作为初始值Dini。从而，实际存储的计数值被设置为“Dsig”。

在第一示例和第二示例中，向上计数模式或向下计数模式是根据是执行一次还是两次补充计数处理来设置的。正数或负数根据计数模式被设置为初始值Dini，同时初始值Dini被设置为对应于执行补充计数处理时的最大计数数目Dsm的值。因此，在第一示例和第二示例的基本机制中不存在很大差异。

在第一示例的操作原理中，在第二次计数处理之后存储在计数器单元254中的计数值为“Dini+(Drm-Drst)+(Drst+Dsig)＝Dini+Drm+Dsig”。在第二示例的操作原理中，计数值为“Dini-Dsm+Dsig”。在第一和第二示例的操作原理中，计数值都是通过将初始值Dini和最大计数数目Drm和Dsm(在第一示例中为“Dini+Drm”，在第二示例中为“Dini-Dsm”)之间的调整添加到信号分量Vsig的数字值Dsig来获得的。

虽然初始值Dini在上述示例中被设置为最大计数数目Dsm，但是如同在比较示例中一样，初始数目Dini可以为“0”。在此情况下，在第二次计数处理之后存储在计数器单元254中的计数值为“Dini-Dsm+Dsig＝-Dsm+Dsig”，这是通过从信号分量Vsig的数字值Dsig中减去最大计数数目Dsm而获得的。最大计数数目Dsm为常数，并且可以由通信和定时控制单元20从外部调整。最大计数数目Dsm的值可以根据信号电平Ssig的最大AD转换周期来任意地确定。因此，计数处理可以通过在计数器单元254的后级设置数字算术单元29并且执行校正操作(在该示例中为加法)来执行。可以容易地获取信号分量Vsig的数字值Dsig。在此情况下，数字算术单元29具有校正单元的功能。但是，通过向通信和定时控制单元20提供校正单元的功能并将初始值Dini设置为最大计数数目Dsm，在两次计数处理中最终获得的值指示正信号分量Vsig。因此，如果仅仅需要获取一个像素的信号分量Vsig的数字数据Dsig，则与现有系统的亲和性很高。

具体处理：第三示例

图7是用于说明具体示例的操作(第三示例的具体处理)的时序图，其中操作原理的第三示例被应用到图1A所示的根据第一实施例的固态成像器件1。

在第三示例的具体处理中，作为用于对从单元像素3获得的模拟像素信号电压Vx执行数字转换的机制，获得包括关于重置电平Srst和信号电平Ssig的信息的计数值的方法被采用。计数值是通过以下方式获得的：找到参考信号Vslop和从单元像素3获得的重置电平Srst或信号电平Ssig的各个电压彼此一致的点，利用计数时钟CK0，针对重置电平Srst，对从参考信号Vslop生成时的点到重置电平Srst与参考信号Vslop彼此一致时的点之间的时间进行计数，并且利用计数时钟CK0，针对信号电平Ssig，对从参考信号Vslop和像素信号电压Vx彼此一致时的点起的所需计数时间(在本示例中，时间到达信号电平Ssig的最大AD转换周期)进行计数。

通信和定时控制单元20将计数时钟Ckdac应用到参考信号生成单元27，以与参考信号生成单元27生成参考信号Vslop同步地将计数时钟CK0提供到计数器单元254。当时间到达各次的最大AD转换周期时，通信和定时控制单元20停止计数时钟CK0的提供。同时，参考信号生成单元27停止参考信号Vslop的改变。

当第一次处理被应用到重置电平Srst(重置分量ΔV)时，第二次处理是对通过将信号分量Vsig与重置电平Srst相加获得的信号电平Ssig的处理。在这点上，第三示例的具体处理与第一示例的具体处理相同。

对于第一次读出，通信和定时控制单元20将计数器单元254的计数值重置到所需初始值Dini(这里，对应于信号电平Ssig的最大AD转换周期的最大计数数目Dsm的正数＝1024)(在t0到t1中)。换言之，第一次计数操作的初始值Dini是针对10位计数的“1024”的偏移量。当计数相位切换单元253受控于计数周期控制信号SEL时，计数相位切换单元253设置输出与电压比较单元252同相的信号作为计数使能信号EN的模式。在从任意行Hx中的单元像素3到垂直信号线19的第一次读出稳定之后，通信和定时控制单元20将用于生成参考信号Vslop的控制数据提供到参考信号生成单元27。

作为响应，参考信号生成单元27将整体上以斜坡形状改变的参考信号Vslop输入到电压比较单元252的一个输入端子作为比较电压。电压比较单元252将参考信号Vslop与从像素阵列单元10提供的垂直信号线19的像素信号电压Vx相比较。与参考信号Vslop到电压比较单元252的输入同时地，为了利用在每一行布置的计数器单元254测量电压比较单元252中的比较时间，参考信号生成单元27与从参考信号生成单元27生成的参考信号Vslop的改变同步地向计数器单元254的时钟端子CK输入计数时钟CK0。

电压比较单元252将参考信号Vslop与像素信号电压Vx(＝重置电平Srst)相比较。在参考信号Vslop与重置电平Srst彼此一致的点上，电压比较单元252将比较脉冲COMP从高电平反相到低电平(t2)。电压比较单元252向计数相位切换单元253输入比较脉冲COMP。根据计数周期控制信号SEL的控制，计数相位切换单元253的输出在参考信号Vslop与重置电平Srst彼此一致的点上被从高电平反相到低电平。

响应于该反相的结果，计数器单元254在向下计数模式中对从参考信号Vslop开始生成时的点到比较脉冲COMP被反相时的点之间的时间进行计数(即利用直到Vslop、ΔV与重置电平Srst变得彼此相等时的计数数目)。计数器单元254在第一次计数处理停止时存储计数值并完成AD转换(t2)。此时，存储在计数器单元254中的计数值为“Dini-Drst＝1024-Drst”，这从上述第二示例的操作原理的说明中可以理解。

计数时钟CK0停止的周期可以由通信和定时控制单元20控制。这里，通信和定时控制单元20通过向计数时钟CK0提供从参考信号Vslop中的时间改变开始时(计数开始时间)起的128个计数值(7位计数值)的计数时钟来停止计数时钟CK0。与此同时，参考信号生成单元27停止参考信号Vslop的生成。从而，参考信号Vslop的时间改变也停止。

随后，在第二次读出期间，通信和定时控制单元20除了重置电平Srst之外还读出对应于每个单元像素3中的入射光量的信号分量Vsig并执行与第一次读出相同的操作。首先，通信和定时控制单元20利用计数周期控制信号SEL控制计数相位切换单元253。然后，计数相位切换单元253设置输出与比较脉冲COMP同相的信号作为计数使能信号EN的模式(t4)。在从任意行Hx中的单元像素3到垂直信号线19的第二次读出稳定之后，通信和定时控制单元20将用于生成参考信号Vslop的控制数据提供到参考信号生成单元27。

响应于控制数据的提供，参考信号生成单元27将整体上以斜波形状改变的参考信号Vslop输入到电压比较单元252(t5)。电压比较单元252将参考信号Vslop与信号电平Ssig相比较。与参考信号Vslop到电压比较单元252的输入同时地，为了利用在每一行中布置的计数器单元254测量电压比较单元252中的比较时间，通信和定时控制单元20与从参考信号生成单元27生成的参考信号Vslop的改变同步地将计数时钟CK0输入到计数器单元254的时钟端子。第二次计数操作的初始值被设置为“-Drst”，这是在第一次处理中获取的单元像素3的重置电平Srst的数字数据。换言之，第二次计数处理从作为第一次计数处理的以向上计数模式执行的第一次AD转换处理中获得的计数值开始继续。

电压比较单元252将参考信号Vslop与信号电平Ssig相比较。电压比较单元252在参考信号Vslop和信号电平Ssig彼此一致时将比较脉冲COMP从高电平反相到低电平(t7)。电压比较单元252将比较脉冲COMP输入到计数相位切换单元253。反相操作是根据计数周期控制信号SEL的控制来执行的。作为计数相位切换单元253的输出的计数使能信号EN在参考信号Vslop和信号电平Ssig在电压比较单元252中彼此一致时被从低电平反相到高电平。

响应于反相结果，计数器单元254以与第一次相同的向下计数模式对从电压比较单元252的比较脉冲COMP反相时的点到计数时钟CK0停止时的点之间的时间进行计数，存储在计数处理停止时的计数值并完成AD转换。通信和定时控制单元20通过向计数时钟CK0提供针对从参考信号Vslop开始时间改变(计数开始时间)时起的1024个计数值(10位计数)的计数时钟来停止计数时钟CK0。与此同时，参考信号生成单元27停止生成参考信号Vslop。从而，参考信号Vslop的时间改变也停止(t8)。

在该示例中，计数器单元254在第一次读出期间利用比较脉冲COMP作为同相计数使能信号EN并在第二次读出期间使用比较脉冲COMP作为反相计数使能信号EN来执行向下计数，从而自动执行由等式(7)指示的减法。对应于减法结果的计数值被存储在计数器单元254中。

D2＝初始值Dini-(第一次计数数目)-(第二次计数数目)

＝1024-Drst-(1024-(Drst+Dsig))

＝-Drst+(Drst+Dsig)

＝Dsig                                        (7)

从等式(7)显而易见，在等式(7)第三行中的减法表达式与等式(2)第二行和等式(4)第三行中的减法表达式相同。减法处理在重置电平Srst和信号电平Ssig之间执行。根据针对重置电平Srst和信号电平Ssig的向上计数模式的两次计数处理，存储在计数器单元254中的计数值被设置为对应于信号分量Vsig的Dsig。

如上所述，根据第一次中针对重置分量ΔV的读出期间以向下计数模式执行的计数处理和第二次中针对信号分量Vsig的读出期间以向下计数模式执行的计数处理，针对信号电平Ssig和重置电平Srst的各个数字数据的减法处理在计数器单元254中被执行。可以在每个列AD电路250中去除包括每个重置电平Srst中的变化的重置分量ΔV和偏移分量。还可以利用简单结构仅提取出与每个单元像素3中的入射光量相对应的信号分量Vsig的数字数据Dsig。在此情况下，存在重置噪声也可以被去除的优点。

因此，在第二示例的具体处理中，如第一示例的具体示例一样，列处理单元26(具体而言每一列中的列AD电路250)不仅充当将模拟像素信号转换成像素数字数据的数字转换器，还充当CDS处理功能单元。在第二示例的具体处理中，按列平行布置的计数器仅仅需要具有向下计数模式的功能。因此，可以消除在使用向上-向下计数器时使用的选择器等等，使用简单的向下计数器并减小计数器面积。

原理：第三示例

图8是用于说明根据本实施例的列AD转换处理的操作原理的第三示例的图。图8所示第三示例指示针对两行的同一列中的两个像素的信号分量Vsig的相加结果的数字数据Dadd(＝D1sig+S2sig)被获取的示例。在关于第二示例的操作原理的说明的最后一部分中，对第一示例和第二示例进行概括。作为根据该实施例的AD转换处理的重大特性，在针对一个像素的第一次计数处理和第二次计数处理之一中，补充计数处理被执行，并且在另一次计数处理中，实际数目计数处理被执行。在实践中，补充计数处理是在负方向上的计数处理，并且可被视为减法元件。实际数目计数处理是正方向上的计数处理并且可被视为加法元件。该特性可被用于获取多个像素的乘法累加结果的数字数据。但是，作为本实施例特有的处理，有必要关注对与补充计数处理的实现相对应的初始值Dini的设置。

在第三示例的操作原理中，对于两个像素的信号分量Vsig的加法结果的数字数据Dadd(＝D1sig+D2sig)是通过将针对重置电平Srst的计数处理分配给补充计数处理并且将针对信号电平Ssig的计数处理分配给实际数目计数处理来获取的。

在此情况下，应该关注与在对于各个像素的第一次计数处理期间的各种补充计数处理的实现方式相对应的初始值D1ini和D2ini的设置。至少在第二像素的处理中，有必要从第一像素的处理结果开始计数处理。因此，在针对第二像素的第一次计数处理期间，第二像素的最大计数数目Drm的负数或最大数目Dsm可能无法被设置为初始值D2ini。

在图8中，操作原理的第一示例被应用以按照向上计数模式对两个像素执行处理。在此情况下，关于至少第二像素的最大计数数目Drm(＝D2ini)，数字算术单元29被设置在计数器单元254的后级，以对最大计数数目Drm进行校正操作(在该示例中，减法)。另一方面，关于第一像素的最大计数数目Drm，第一像素的最大计数数目Drm的负数可以被设置为第一像素的第一次计数处理期间的初始值D1ini，或者可以利用数字算术单元29对最大计数数目Drm进行校正操作(在该示例中，减法)。

在图8中，在针对第一像素信号电压Vx(重置电平Srst和信号电平Ssig)的AD转换处理期间，初始值Dini被重置为与针对重置电平Srst的最大AD转换周期相对应的最大计数数目Drm的负数。从而，在针对两个像素的计数处理完成时存储在计数器单元254中的计数值D2被设置为“D1sig+D2sig+Drm”。可以通过在数字算术单元29中对第二像素的最大计数数目Drm(＝D2ini)执行减法来获取针对两个像素的信号分量的加法结果的数字数据Dadd(＝D1sig+D2sig)。

在对两个像素的处理中，还可以通过将针对重置电平Srst的计数处理分配给实际数目计数处理并且将针对信号电平Ssig的计数处理分配给补充计数处理来获取针对两个像素的信号分量Vsig的加法结果的数字数据Dadd(＝-D1sig-D2sig)。还可以通过将针对第一像素的AD转换处理期间参考信号Vslop的斜率和针对第二像素的AD转换处理期间参考信号Vslop的斜率设置得不同来实现加权加法。不用说，计数处理期间的所有系数都可以是正的或负的。从而，可以实现利用包括减法处理的乘法累加处理可能无法实现的过滤处理。

例如，可以输出通过将第i行和第i+1行这两行的单元像素3的信号分量相加而获得的数字数据Dadd(＝D1sig+D2sig)。通过重复相同操作，可以获得通过在垂直方向上(传感器表面上的垂直(列)方向)将像素信息缩减到一半而形成的图像。结果，在读出所有像素信息时，与正常帧速率模式相比，可以使帧速率加倍。

从读出的多条像素信息的数目的角度看，像素信息的读出与在垂直方向上将像素信息缩减到一半并且读出(跳过和读出)像素信息是一样的。但是，由于像素信息被在垂直方向上的两个像素之间相加，因此从一条像素信息的信息量的角度看，信息量被加倍。因此，即使单元像素3的曝光时间(exposure time)被设置为一半以试图例如使帧速率加倍，由于数字值在AD转换中被在针对两行的单元像素之间相加，因此一条像素信息的信息量也会加倍。因此，与正常帧速率相比，灵敏度不会下降。即使单元像素3的曝光时间被减小，作为结果，一条像素信息的信息量也不会减小。因此，可以在不使灵敏度下降的情况下实现帧速率的增大。

在图8中，对于两个像素的处理在向上计数模式中被执行。但是，对于两个像素的处理可以通过应用操作原理的第二示例而在向下计数模式中被执行。在此情况下，关于至少第二像素的最大计数数目Dsm，数字算术单元29被设置在计数器单元254的后级以对最大计数数目Dsm执行校正操作。另一方面，关于第一像素的最大计数数目Dsm，第一像素的最大计数数目Dsm可以被设置为第一像素的第一次计数处理期间的初始值D1ini，或者数字算术单元29可以对最大计数数目Dsm进行校正操作。

在上述示例中，针对两个像素的像素信号电压Vx的加法数据Dadd被获取。但是，也可以通过使用该机制来获取任意四种处理对象信号的加法和减法处理结果(例如，顺序是加法、减法和加法)的数字数据。在此情况下，作为示例，补充计数处理被分配给减法元件(包括第一补充元件)而实际数目计数处理被分配给加法元件。

上面说明了对于两个像素的加法处理。但是，可以通过将相同思想应用到三个或更多个像素信号电压Vx来获取针对三个或更多个像素的信号分量Vsig的加法结果的数字数据Dadd(符号为正或负)。例如，可以通过将处理对象像素信号的所有系数设置为相同来实现平滑过滤处理。如果中央像素的系数被设置得大于外围像素的系数，则可以实现用于加亮中央像素的加权加法处理。

原理：第四示例

图9是用于说明根据该实施例的列AD转换处理的操作原理的第四示例的图。图9所示第四示例指示针对两行的同一列中的两个像素的信号分量Vsig的减法结果的数字数据Dsub被获取的示例。

在第四示例的操作原理中，在针对两个像素的处理中，针对两个像素的信号分量Vsig的减法结果的数字数据Dsub(＝D1sig-D2sig或D2sig-D1sig)是通过如下方式获取的：将针对像素之一的重置电平Srst的计数处理和针对信号电平Ssig的计数处理分别分配给补充计数处理和实际数目计数处理，并将针对另一像素的重置电平Srst的计数处理和针对信号电平Ssig的计数处理分别分配给实际数目计数处理和补充计数处理。

在此情况下，应该关注针对各个像素的第一次计数处理期间与各种补充计数处理的实现方式相对应的初始值D1ini和D2ini的设置。至少在第二像素的处理中有必要从第一像素的处理结果开始计数处理。因此，在针对第二像素的第一次计数处理期间，第二像素的最大计数数目Drm的负数或最大计数数目Dsm可能无法被设置为初始值D2ini。

在图9中，操作原理的第一示例被应用以按照向上计数模式对两个像素执行处理。针对两个像素的信号分量Vsig的减法结果的数字数据Dsub(＝D1sig-D2sig)是通过如下方式获取的：将针对第一重置电平Srst的计数处理和针对信号电平Ssig的计数处理分别分配给补充计数处理和实际数目计数处理，并将针对第二重置电平Srst的计数处理和针对信号电平Ssig的计数处理分别分配给实际数目计数处理和补充计数处理。

在此情况下，关于至少第二像素的最大计数数目Dsm，数字算术单元29被设置在计数器单元254的后级以对最大计数数目Drm进行校正操作(在此示例中，减法)。另一方面，关于第一像素的最大计数数目Drm，第一像素的最大计数数目Drm的负数可以被设置为第一像素的第一次计数处理期间的初始值D1ini或可以利用数字算术单元29对最大计数数目Drm进行校正操作(在此示例中，减法)。

在图9中，在针对第一像素信号电压Vx(重置电平Srst和信号电平Ssig)的AD转换处理期间，初始值Dini被重置为与重置电平Srst的最大AD转换周期相对应的最大计数数目Drm的负数。从而，在针对两个像素的计数处理完成时存储在计数器单元254中的计数值D2被设置为“D1sig-D2sig+Dsm”。可以通过在数字算术单元29中对第二像素的最大计数数目Dsm(＝D2ini)执行减法来获取针对两个像素的信号分量的减法结果的数字数据Dsub(＝D1sig-D2sig)。

在对两个像素的处理中，还可以通过如下方式获取针对两个像素的信号分量Vsig的减法结果的数字数据Dsub(＝-D1sig+D2sig)：将针对第一重置电平Srst的计数处理和针对信号电平Ssig的计数处理分别分配给实际数目计数处理和补充计数处理，并将针对第二重置电平Srst的计数处理和针对信号电平Ssig的计数处理分别分配给补充计数处理和实际数目计数处理。还可以通过将对于第一像素的AD转换处理期间参考信号Vslop的斜率和对于第二像素的AD转换处理期间参考信号Vslop的斜率设置得不同来实现加权减法。

还可以通过实现对于每两行的减法处理来获取差值图像。作为差值处理的使用形式，可以在无需使用列处理单元26的外部的专门电路的情况下实现边缘提取处理的功能。当计数器单元254在列方向上执行差值处理时，针对每两行(即在垂直扫描方向上彼此相邻的像素之间)执行减法，并且可以执行边缘检测。当用于执行在垂直扫描方向上彼此相邻的像素的减法的操作时，在对象中扫描方向上白与黑边界处信号强度是最高的。换言之，在电荷生成单元(例如光电二极管)中信号电平固定的部分中不会获得差值图像中的输出，但是在信号电平改变的边界部分获得差值输出。因此，可以执行边缘检测。可以通过在垂直方向上向多个垂直列应用边缘检测处理来实现水平矩阵方向上的线性检测处理。

差值处理还可被用作图案(pattern)匹配处理。图案匹配可以是在概念上与边缘检测相同的处理。例如，当通过使用与将被提取的图案相同的减法图案的组合来执行扫描时，最强信号是从与减法图案的组合相同的图案部分中获得的。这与通过一维空间滤波器的操作相同。

当在行方向(水平方向)上的减法处理功能被提供到数字算术单元29时，可以执行二维处理。例如可以通过使得能够不仅在列方向上而且在行方向上执行差值算术处理来实现高度精确的图案识别功能。

在图9中，针对两个像素的处理以向上计数模式被执行。但是，对于两个像素的处理可以通过应用操作原理的第二示例而以向下计数模式执行。在此情况下，关于至少第二像素的最大计数数目Dsm，数字算术单元29被设置在计数器单元254的后级以对最大计数数目Dsm进行校正操作。另一方面，关于第一像素的最大计数数目Dsm，第一像素的最大计数数目Dsm可以被设置为第一像素的第一次计数处理期间的初始值D1ini，或者可以利用数字算术单元29对最大计数数目Drm进行校正操作。

在上述示例中，针对两个像素的像素信号电压Vx的减法数据Dsub被获取。但是，也可以通过使用该机制获取任意四种处理对象信号的减法和减法处理结果(例如顺序为加法、加法和减法)的数字数据。在此情况下，作为示例，补充计数处理被分配给减法元件(包括第一补充元件)。实际数目计数处理被分配给加法元件。

对于两个像素的减法处理如上所述。但是，可以通过将相同思想应用到三个或更多个像素信号电压Vx来获取针对三个或更多个像素的信号分量Vsig的加法和减法结果的数字数据D。例如，在垂直方向上的一维空间滤波器处理的功能可以被实现。例如，通过设置系数为“1、-2、1”或“1、-3、1”，用于加亮中央像素的空间滤波器可被实现。可替换地，通过将系数设置为“-1、2、-1”或“-1、3、-1”，具有与上相反特性的用于加亮中央像素的空间滤波器可被实现。

还可以停止对于具体像素的计数处理并设置系数为“0”。因此，例如，通过设置系数为“-1、0、1”或“1、0、-1”，也可以在垂直列方向上实现差分滤波器。

从而，也可以实现在图像压缩处理中频繁使用的离散余弦转换。在离散余弦转换中，有必要通过用余弦系数乘以例如8×8像素来计算和并且余弦系数具有符号。因此，当这种双极算术操作是必需的时，可以通过执行作为加法和减法的组合的处理来容易地实现所请求的功能。

计数相位切换单元的细节

图10和11是用于说明作为计数周期控制单元示例的计数相位切换单元253的详细结构的示例的图。图10是示出计数相位切换单元253的电路配置的示例的图，图11A和11B是用于说明计数相位切换单元253的操作的时序图。

在以上说明中，作为计数相位切换单元253的结构示例，在电压比较单元252和计数器单元254之间，为了将计数相位切换到P相和D相，EX-OR门被用作极性反相元件，该元件具有判断比较脉冲COMP是否应该逻辑上反相的功能。比较脉冲COMP被输入到EX-OR门的一个输入端子并且计数周期控制信号SEL被输入到其另一输入端子。

当计数相位切换到P相和D相时，由于计数使能信号EN在P相和D相中反相，因此在P相和D相中的路径中存在差值。当在P相和D相中的路径中的差值在每一列中变化时，差值可能作为图像中的垂直流出现。

在P相和D相中的路径中的差值的原因示例包括在构成极性反相元件(作为简单示例，EX-OR门)的反相电路的P相和D相中被接通和关断的晶体管Tr之间的差异，以及由于诸如导线电阻之类的寄生元件中的变化所导致的延迟的影响。当这种变化很大时，计数使能信号EN在P相和D相中的反相定时大大改变。当计数时钟CK0的速度增大时，更难以保证对于每一列比较脉冲COMP中的延迟(例如在CK0的一个CLK内)。结果，列之间的垂直流噪声超过1LSB。

作为应对问题的手段，在图10所示计数相位切换单元253中，采用用于在反相之前立即同步计数时钟CK0中的比较脉冲COMP的机制，以便限制由于计数时钟CK0的1个CLK内的变化所导致的影响，并将CDS误差因子抑制到仅仅极性反相元件(作为简单示例，EX-OR门)的上升周期tr和下降周期tf之间的差值。计数相位切换单元253的结构和操作下面将参考图11A和11B来说明。

如图10所示，计数相位切换单元253包括反相器302和304、两个D型触发器(D-FF)312和314、双输入型AND门322和EX-OR门324的级联电路，其中所述反相器逻辑上使计数时钟CK0反相。

D型触发器312在作为反相器302的输出的计数时钟NCK0的上升沿(实际上，计数时钟CK0的下降沿)锁存提供到D输入端子的比较脉冲COMP，并将比较脉冲COMP作为比较脉冲COMP_NCK0提供到AND门322的一个输入端子。

D型触发器314在作为反相器304的输出的计数时钟NCK0的上升沿锁存提供到D输入端子的比较脉冲COMP，并将比较脉冲COMP作为比较脉冲COMP_CK0提供到AND门322的另一个输入端子。

AND门322计算从D型触发器312提供的比较脉冲COMP_NCK0和从D型触发器314提供的比较脉冲COMP_CK0的逻辑乘积，并将该逻辑乘积作为比较脉冲COM_CK0AND提供到EX-OR门324的一个输入端子。

在P相处于高(＝1)并且在D相处于低(＝0)的计数周期控制信号SEL被提供到EX-OR门324的另一输入端子。从而，在P相，EX-OR门324使从AND门322提供的比较脉冲COM_CK0AND逻辑上反相。在D相，EX-OR门324直接输出从AND门322提供的比较脉冲COM_CK0AND作为计数使能信号EN。

比较脉冲COMP的路径在P相和D相中的CLK同步之前是相同的(即直到D型触发器312和314的D输入端子)。比较脉冲COMP通过D型触发器312和314利用计数时钟CK0和被延迟半个时钟的计数时钟NCK0被同步，比较脉冲COMP的逻辑乘积由AND门322计算，并且逻辑乘积作为比较脉冲COMP_CK0AND被提供到EX-OR门324。因此，计数使能信号EN中的变化可以仅仅由EX-OR门324的延迟定义。

从而，基于比较脉冲COMP的计数使能信号EN可以通过计数时钟CK0被同步。即使在比较脉冲COMP中存在变化，在计数使能信号EN中，该变化也可被限制在计数时钟CK0的一个CLK内。作为结果，CDS误差因子可以被抑制到仅仅极性反相元件(EX-OR门324)的tr和tf之间的差值。这是因为如果CDS误差在EX-OR门324的延迟(tr-tf)为DDR时在0.5CLK以内，列之间的垂直流则可以被抑制到等于或低于1LSB(参见图11A和11B)。

当利用计数时钟CK0同步计数使能信号EN的计数相位切换单元253不被采用时(例如比较脉冲COMP被直接输入到EX-OR门324)，比较脉冲COMP中的延迟则极大地影响EX-OR门324的晶体管Tr的开关SW。由于比较脉冲COMP中的延迟，P相和D相中计数使能信号EN的反相定时发生极大改变是可能的。当计数时钟CK0的速度增大时，更难以保证对于每一列比较脉冲COMP的延迟(例如在1CLK内)。

另一方面，在图10所示电路示例中，利用计数时钟CK0同步计数使能信号EN的计数相位切换单元253被采用。换言之，来自电压比较单元252的比较脉冲COMP通过用于计数器单元254中的计数处理的计数时钟CK0被同步。EX-OR门324基于同步的比较脉冲(从AND门322提供的比较脉冲COMP_CK0AND)生成计数使能信号EN，以确定减法元件和加法元件的各个计数周期。

在此情况下，D相和P相的路径在D型触发器312和D型触发器314之前是相同的。因此，通过恰在EX-OR门324的反相之前利用计数时钟CK0同步比较脉冲COMP，可以将延迟抑制在最大1个CLK内。

结果，当由于比较脉冲COMP_CK0AND和EX-OR门324而引起的P相和D相的延迟差(tr-tf)在1个CLK1内时，可以将列之间的垂直流抑制在1LSB之内。通过利用计数时钟CK0同步定义计数使能信号EN的比较脉冲COMP，可以抑制列之间的垂直流。

成像装置

图12是示出作为采用与固态成像器件1相同的机制的物理信息获取装置的示例的成像装置的示意性结构。图12所示成像装置8是获取可见光彩色图像的成像装置。

上述固态成像器件1的机制不仅可应用于固态成像器件，还可应用于成像装置。在此情况下，当成像装置采用参考信号比较型AD转换系统时，可以实现如下机制：该机制可以与AD转换同时执行乘法累加并同时控制电路面积(具体而言，列AD电路250)的增长。

在此情况下，对于用于执行参考信号比较型AD转换的参考信号Vslop的生成的控制、参考信号Vslop的斜率(每一次计数的LSB步进的数目)的控制或者计数周期的控制，在外部的主要控制单元可以通过通信和定时控制单元20中的数据设置来任意地指定模式切换指令。

具体而言，成像装置8包括：拍摄透镜802，其将承载存在于诸如荧光灯之类照明设备801下方的物体Z的图像的光L引导至成像装置侧并使光L聚焦；光低通滤波器804；一组颜色滤波器812，其中例如R、G和B的颜色滤波器以Bayer阵列形式布置；像素阵列单元10；驱动像素阵列单元10的驱动控制单元7；读出电流控制单元24，其控制从像素阵列单元10输出的像素信号的工作电流；列处理单元26，其向从像素阵列单元10输出的像素信号应用CDS处理、AD转换处理等等；参考信号生成单元27，其将参考信号Vslop提供到列处理单元26；以及相机信号处理单元810，其处理从列处理单元26输出的成像信号。

光低通滤波器804是用于阻挡等于或高于Nyquist频率的高频分量以便防止混淆(aliasing)的滤波器。如图中虚线所指示。还可以与光低通滤波器804一同提供红外剪切滤波器805，红外剪切滤波器805减小红外分量。在这方面，成像装置8与一般的成像装置相同。

设置在列处理单元26的后级的相机信号处理单元810包括成像信号处理单元820和相机控制单元900，所述相机控制单元900充当控制整个成像装置8的主要控制单元。

成像信号处理单元820包括信号分离单元822和颜色信号处理单元830，所述信号分离单元822具有原色(primary color)分离功能，该原色分离功能用于在除了原色滤波器之外的滤波器被用作颜色滤波器时将从列处理单元26的AD转换功能单元提供的数字成像信号分离成R(红)、G(绿)和B(蓝)的原色信号，并且所述颜色信号处理单元830基于由信号分离单元822分离出的颜色信号R、G和B对控制信号C执行信号处理。

成像信号处理单元820包括亮度信号处理单元840和编码器单元860，所述亮度信号处理单元840基于由信号分离单元822分离出的颜色信号R、G和B对亮度信号Y执行信号处理，而编码器单元860基于亮度信号Y和颜色信号C生成视频信号VD。

虽然图中没有示出，但是颜色信号处理单元830例如包括白平衡放大器、γ校正单元和色差矩阵单元。白平衡放大器基于从未示出的白平衡控制器提供的增益信号来调整从信号分离单元822的原色分离功能单元提供的原色信号的增益(白平衡调整)，并将原色信号提供到γ校正单元和和亮度信号处理单元840。

γ校正单元基于白平衡经过调整的原色信号执行伽马(γ)校正以用于忠诚色再现(faithful color reproduction)，并将针对经过γ校正的各个颜色的输出信号R、G和B输入到色差矩阵单元。色差矩阵单元将通过执行色差矩阵处理获得的色差信号R-Y和B-Y输入到编码器单元860。

虽然图中没有示出，但是亮度信号处理单元840例如包括高频亮度信号生成单元、低频亮度信号生成单元和亮度信号生成单元，所述高频亮度信号生成单元基于从信号分离单元822的原色分离功能单元提供的原色信号生成包括相对较高频分量的亮度信号YH，所述低频亮度信号生成单元基于经过白平衡调整的原色信号生成仅包括相对较低频分量的亮度信号YL，所述亮度信号生成单元基于两种亮度信号YH和YL生成亮度信号Y，并将亮度信号提供到编码器单元860。

在利用对应于颜色信号子载波的数字信号对色差信号R-Y和B-Y执行数字调制之后，编码器单元860将色差信号R-Y和B-Y与亮度信号处理单元840生成的亮度信号Y相组合，并将组合信号转换成数字视频信号VD(＝Y+S+C，S是同步信号，C是色度信号)。

从编码器单元860输出的数字视频信号VD被进一步提供到位于后级的未示出的相机信号输出单元并被用于监视器输出、记录介质中的数据记录等等。在此情况下，当需要时，数字视频信号VD通过DA转换被转换成模拟视频信号V。

根据该实施例的相机控制单元900包括以CPU(中央处理单元)为代表的位于计算机中心的微处理器902、作为只读存储单元的ROM(只读存储器)904、作为随机可写和可读的易失性存储单元的示例的RAM(随机访问存储器)906以及未示出的其他外围构件，在所述微处理器902中，由计算机执行的功能和算术操作和控制被集成在非常小的集成电路中。微处理器902、ROM 904和RAM 906被统称为微型计算机。

在以上描述中，易失性存储单元的意思是具有在装置的电源被切断时删除所存储的内容的形式的存储单元。另一方面，非易失性存储单元的意思是具有即使在装置的主要电源被切断时也会继续存储所存储的内容的形式的存储单元。存储单元只需要能够继续存储所存储的内容，并且不局限于由半导体构成的其自身的存储器元件具有非易失性的存储单元。存储单元可以是通过备份电源向易失性存储器元件赋予了非易失性的存储单元。

存储单元不局限于由用半导体构成的存储器元件所构成，而是可以通过使用诸如磁盘和光盘之类的介质构成。例如，硬盘设备可被用作非易失性存储单元。从CD-ROM之类存储介质读出信息的存储单元也可被用作非易失性存储单元。

相机控制单元900控制整个系统。具体而言，与在采用参考信号比较型AD转换系统时的乘法累加相关地，相机控制单元900具有调整开/关定时和设置各种控制脉冲值的功能，所述控制脉冲用于控制参考信号Vslop的生成、控制参考信号Vslop的斜率(每一次计数的LSB步进的数目)和控制计数周期。

用于相机控制单元900等的控制程序被存储在ROM 904中。具体而言，在本示例中，用于利用相机控制单元900设置各种控制脉冲的开/关定时的程序被存储在ROM 904中。相机控制单元900用来执行各种处理的数据等被存储在RAM 906中。

诸如存储卡之类的记录介质924被可分离地插入到相机控制单元900中。相机控制单元900可以连接到诸如因特网之类的通信网络。例如，除了微处理器902、ROM 904和RAM 906之外，相机控制单元900还包括存储器读出单元907和通信I/F(接口)908。

记录介质924例如被用于寄存用于致使微处理器902执行软件处理的程序数据和诸如各种设置值之类的数据，所述设置值包括基于来自亮度信号处理单元840的亮度信号的光测数据DL的覆盖范围和各种控制脉冲的开/关定时，以及用于曝光控制处理(包括电子快门控制)和采用参考信号比较型AD转换系统时的乘法累加的设置值。

存储器读出单元907将从记录介质924读出的数据存储在RAM 906中。通信I/F 908协调诸如因特网之类的通信网络和装置之间的通信数据的交换。

在这种成像装置8中，驱动控制单元7和列处理单元26被示为与像素阵列单元10相分离的模块。但是，如关于固态成像器件1所述，不用说，可以使用作为一个芯片的固态成像器件1，其中这些单元被集成地形成在与形成有像素阵列单元10的半导体衬底相同的半导体衬底上。

在图中，以如下状态示出成像装置8：除了像素阵列单元10、驱动控制单元7、列处理单元26、参考信号生成单元27和相机信号处理单元810之外，还包括诸如拍摄透镜802、光低通滤波器804和红外剪切滤波器805之类的光学系统。这种形式在具有成像功能的模块状形式被采用时是合适的，其中这些单元被集合封装。

与固态成像器件1中的模块相关地，如图所示，固态成像器件1以具有成像功能的模块状形式被设置为如下状态：其中像素阵列单元10(成像单元)和具有AD转换功能和差值(CDS)处理功能的诸如列处理单元26之类的与像素阵列单元10侧密切相关的信号处理单元(不包括在列处理单元26后级的相机信号处理单元)被集合封装。整个成像装置8可以通过在以模块状形式设置的固态成像器件1的后级提供相机信号处理单元810(其作为余留信号处理单元)来构成。

可替换地，虽然图中未示出，但是固态成像器件1在像素阵列单元10和诸如拍摄透镜802之类的光学系统被集合封装的状态下以具有成像功能的模块状形式提供。整个成像装置8可以通过在模块中除了以模块状形式设置的固态成像器件1之外还设置相机信号处理单元810来构成。

作为固态成像器件1中的模块的形式，等同于相机信号处理单元200的相机信号处理单元810可以被包括。在此情况下，实践中，固态成像器件1和成像装置8可以被认为相同。

这种成像装置8被作为例如具有照相机和成像功能的用于执行“成像”的便携式装置提供。“成像”不仅包括正常相机拍摄期间捕获图像，还包括更广泛意义上的指纹检测等等。

具有这种结构的成像装置8包括固态成像器件1的所有功能。基本组件和操作可以与固态成像器件1相同。当参考信号比较型AD转换系统被采用时，可以实现这样的机制，该机制可以与AD转换同时执行乘法累加，同时控制列AD电路250的面积增大。

例如，用于致使计算机执行上述处理的程序通过包括非易失性半导体存储卡的记录介质924被发行，所述记录介质924例如是闪存、IC卡或小型卡。此外，程序可以通过诸如因特网之类的通信网络从服务器等下载并且被获取或更新。

在诸如IC卡或小型卡之类作为记录介质924的示例的半导体存储器中，可以存储在实施例中说明的固态成像器件1的处理功能(具体而言，与在采用参考信号比较型AD转换系统时AD转换和乘法累加处理的同时执行相关的功能)中的一部分或全部。因此，可以提供程序和其上存储有程序的存储介质。例如，用于具有乘法累加功能的AD转换的程序，即安装在RAM 906等中的软件包括作为软件的用于设置用于以与关于固态成像器件1所说明的参考信号比较型AD转换系统相同的方式同时执行乘法累加和AD转换的控制脉冲和其他设置值的功能，其中所述具有乘法累加功能的AD转换用于执行生成的参考信号Vslop的数目或像素信号电压Vx或参考信号Vslop的斜率(每一次计数的LSB步进的数目)的设置以及计数周期的控制。

软件被读出到RAM 906，然后被微处理器902执行。例如，微处理器902基于存储在作为记录介质的示例的ROM 904和RAM 906中的程序执行设置处理，并且执行通过使用比较脉冲COMP执行的生成的参考信号Vslop的数目或参考信号Vslop的斜率(每一次计数的LSB步进的数目)的设置和计数周期的控制。从而，当参考信号比较型AD转换系统被采用时，可以就软件方面实现在控制电路面积增大的同时同时执行乘法累加和AD转换的功能。

已经参考实施例描述了本发明。但是，本发明的技术范围并不局限于实施例中所述范围。可以在不脱离本发明的精神的情况下对实施例执行各种修改或改进。应用了这些修改或改进的形式也可以包括在本发明中。

实施例并不局限于根据权利要求的发明。在实施例中说明的特性的所有组合对于用于实现本发明的手段而言不总是必不可少的。在各个阶段的发明都被包括在实施例中。各种发明可以根据所公开的多个元件的适当组合被提取出。只要即使从实施例中所述所有元件中删除若干元件也能获得本发明的效果，删除了若干元件的配置就可以被提取作为一个发明。

对电子设备的应用

在上述示例中，AD转换器(AD转换器件，在本示例中，列AD电路)被应用到固态成像器件作为数据处理器件，其中所述AD转换器包括比较单元和计数器单元，所述比较单元将对应于处理对象信号的电信号与用于AD转换的参考信号相比较，所述计数器单元与比较单元中的比较处理并行地以向下计数模式和向上计数模式中的任意一种执行计数处理，并在比较单元中的比较处理完成时存储计数值。但是，AD转换器和数据处理器件的机制不仅可被应用到固态成像器件，也可被应用到所有种类的电子设备，所述电子设备需要用于从具有相同物理特性的多个信号中获取乘法累加结果的数字数据的数据处理机制。

AD转换器(AD转换器件)并不局限于被并入到固态成像器件和其他电子设备。AD转换器可以作为独立器件提供，例如IC(集成电路)和AD转换模块。

在此情况下，AD转换器可以作为包括比较单元和计数器单元的AD转换器件提供。但是，AD转换器可以被并入到包括IC和单独芯片的组合的模块中，其中参考信号生成单元和控制单元被布置在与布置了比较单元和计数器单元的半导体衬底相同的半导体衬底上，所述参考信号生成单元生成用于AD转换的参考信号并将参考信号提供到比较单元，控制单元根据比较单元向参考分量和信号分量中的哪一个应用比较处理来切换计数器单元中的计数处理的模式。

通过在AD转换器中并入这些单元并且提供AD转换器，可以集中设置用于控制比较单元和计数器单元的操作所需的功能单元，并且容易设置和管理构件。由于AD转换处理所需的元件被集中(集成)为IC和模块，因此也容易制造诸如固态成像器件和其它电子设备之类的成品。

本领域计数人员应该理解，取决于设计需求和其他因素，可能发生各种修改、组合、子组合和变更，只要它们均在所附权利要求书或其等同物的范围内即可。

本发明包含与2007年3月12日递交到日本特许厅的日本专利申请JP2007-061568相关的主题，该申请的全部内容通过引用被结合于此。

Claims (11)

1.一种数据处理方法，用于通过针对多个处理对象信号中的每一个将逐渐改变的用于将该处理对象信号转换成数字数据的参考信号与该处理对象信号相比较，与所述比较处理并行地在指定的计数周期中执行计数处理，并且在所述比较处理完成时存储计数值，从而获取所述多个处理对象信号的乘法累加结果的数字数据，所述数据处理方法包括以下步骤：

在针对减法元件的处理对象信号的计数处理期间，在从所述处理对象信号和所述参考信号彼此一致时的点到所述参考信号达到预定终止值时的点之间的周期中执行计数处理；

在针对加法元件的处理对象信号的计数处理期间，在从所述参考信号为预定的初始值时的点到所述处理对象信号和所述参考信号彼此一致时的点之间的周期中执行计数处理；

以作为向上计数模式和向下计数模式中的任意一种的相同模式向所述减法元件和所述加法元件应用计数处理；

在针对随后的处理对象信号的计数处理期间，利用在针对前一处理对象信号的计数处理中存储的计数值作为初始值来开始计数处理；并且

将所述乘法累加结果的数字数据校正成如下数字数据：在所述数字数据中，校正了对应于针对所述减法元件的处理对象信号的计数处理中的参考信号从所述初始值达到所述终止值的周期的计数值。

2.如权利要求1所述的数据处理方法，其中

所述处理对象信号是从像素获得的模拟像素信号，并且是指示所述像素被重置时的参考分量的重置电平和通过将真实的信号分量与所述参考分量相加而获得的信号电平，并且

在所述重置电平被设置为所述减法元件并且所述信号电平被设置为所述加法元件的情况下以所述向上计数模式执行计数处理。

3.如权利要求1所述的数据处理方法，其中

所述处理对象信号是从像素获得的模拟像素信号，并且是指示所述像素被重置时的参考分量的重置电平和通过将真实的信号分量与所述参考分量相加而获得的信号电平，并且

在所述重置电平被设置为所述加法元件并且所述信号电平被设置为所述减法元件的情况下以所述向下计数模式执行计数处理。

4.一种数据处理器件，包括：

比较单元，该比较单元针对多个模拟处理对象信号中的每一个将逐渐改变的用于将该处理对象信号转换成数字数据的参考信号与各个处理对象信号相比较；

计数周期控制单元，该计数周期控制单元基于所述比较单元的比较结果来确定计数周期，以在针对减法元件的处理对象信号的计数处理期间，在从所述处理对象信号和所述参考信号彼此一致时的点到所述参考信号达到预定终止值时的点之间的周期中执行计数处理，并且在针对加法元件的处理对象信号的计数处理期间，在从所述参考信号为预定的初始值时的点到所述处理对象信号和所述参考信号彼此一致时的点之间的周期中执行计数处理；

计数单元，该计数单元在由所述计数周期控制单元指定的计数周期中执行计数处理，在比较处理完成时存储计数值，以作为向上计数模式和向下计数模式中的任意一种的相同模式向所述减法元件和所述加法元件应用计数处理，并且在针对随后的处理对象信号的计数处理期间，利用在针对前一处理对象信号的计数处理中存储的计数值作为初始值来开始计数处理；以及

校正单元，该校正单元将所述多个处理对象信号的乘法累加结果的数字数据校正成如下数字数据：在所述数字数据中，校正了对应于针对所述减法元件的处理对象信号的计数处理中的参考信号从所述初始值达到所述终止值的周期的计数值。

5.如权利要求4所述的数据处理器件，其中所述校正单元在针对第一处理对象信号的计数处理期间，通过致使所述计数处理单元利用对应于与所述参考信号从所述初始值达到所述终止值的周期相对应的计数值的值作为初始值开始计数处理，来执行所述校正。

6.如权利要求4所述的数据处理器件，其中所述校正单元在针对上一处理对象信号的计数处理完成之后，利用对应于与所述参考信号从所述初始值达到所述终止值的周期相对应的计数值的值向所存储的计数值应用校正。

7.如权利要求6所述的数据处理器件，其中当获取三个或更多个处理对象信号的乘法累加结果的数字数据时，所述校正单元在针对上一处理对象信号的计数处理完成之后，分别利用对应于与所述参考信号从所述初始值达到所述终止值的周期相对应的计数值的值向所存储的计数值应用校正，所述值是针对减法元件的各个处理对象信号的值，所述减法元件的各个处理对象信号是除所述第一处理对象信号之外的其他处理对象信号。

8.如权利要求4所述的数据处理器件，其中所述计数周期控制单元利用计数处理的计数时钟来同步指示所述比较单元的比较结果的比较脉冲，并且基于经同步的比较脉冲来确定所述减法元件和所述加法元件的各个计数周期。

9.一种固态成像器件，包括：

参考信号生成单元，该参考信号生成单元针对从像素获得的多个模拟处理对象信号中的每一个，生成逐渐改变的用于将所述处理对象信号转换成数字数据的参考信号；

比较单元，该比较单元将由所述参考信号生成单元生成的所述参考信号与各个处理对象信号相比较；

计数周期控制单元，该计数周期控制单元基于所述比较单元的比较结果来确定计数周期，以在针对减法元件的处理对象信号的计数处理期间，在从所述处理对象信号和所述参考信号彼此一致时的点到所述参考信号达到预定终止值时的点之间的周期中执行计数处理，并且在针对加法元件的处理对象信号的计数处理期间，在从所述参考信号为预定的初始值时的点到所述处理对象信号和所述参考信号彼此一致时的点之间的周期中执行计数处理；

计数单元，该计数单元在由所述计数周期控制单元指定的计数周期中执行计数处理，在比较处理完成时存储计数值，以作为向上计数模式和向下计数模式中的任意一种的相同模式向所述减法元件和所述加法元件应用计数处理，并且在针对随后的处理对象信号的计数处理期间，利用在针对前一处理对象信号的计数处理中存储的计数值作为初始值来开始计数处理；以及

校正单元，该校正单元将所述多个处理对象信号的乘法累加结果的数字数据校正成如下数字数据：在所述数字数据中，校正了对应于针对所述减法元件的处理对象信号的计数处理中的参考信号从所述初始值达到所述终止值的周期的计数值。

10.一种成像装置，包括：

参考信号生成单元，该参考信号生成单元针对从像素获得的多个模拟处理对象信号中的每一个，生成逐渐改变的用于将所述处理对象信号转换成数字数据的参考信号；

比较单元，该比较单元将由所述参考信号生成单元生成的所述参考信号与各个处理对象信号相比较；

计数周期控制单元，该计数周期控制单元基于所述比较单元的比较结果来确定计数周期，以在针对减法元件的处理对象信号的计数处理期间，在从所述处理对象信号和所述参考信号彼此一致时的点到所述参考信号达到预定终止值时的点之间的周期中执行计数处理，并且在针对加法元件的处理对象信号的计数处理期间，在从所述参考信号为预定的初始值时的点到所述处理对象信号和所述参考信号彼此一致时的点之间的周期中执行计数处理；

计数单元，该计数单元在由所述计数周期控制单元指定的计数周期中执行计数处理，在比较处理完成时存储计数值，以作为向上计数模式和向下计数模式中的任意一种的相同模式向所述减法元件和所述加法元件应用计数处理，并且在针对随后的处理对象信号的计数处理期间，利用在针对前一处理对象信号的计数处理中存储的计数值作为初始值来开始计数处理；

校正单元，该校正单元将所述多个处理对象信号的乘法累加结果的数字数据校正成如下数字数据：在所述数字数据中，校正了对应于针对所述减法元件的处理对象信号的计数处理中的参考信号从所述初始值达到所述终止值的周期的计数值；以及

控制单元，该控制单元控制用于获取所述乘法累加结果的数字数据的控制信号的生成。

11.一种电子设备，包括：

参考信号生成单元，该参考信号生成单元针对多个模拟处理对象信号中的每一个，生成逐渐改变的用于将所述处理对象信号转换成数字数据的参考信号；

比较单元，该比较单元将由所述参考信号生成单元生成的所述参考信号与各个处理对象信号相比较；

计数周期控制单元，该计数周期控制单元基于所述比较单元的比较结果来确定计数周期，以在针对减法元件的处理对象信号的计数处理期间，在从所述处理对象信号和所述参考信号彼此一致时的点到所述参考信号达到预定终止值时的点之间的周期中执行计数处理，并且在针对加法元件的处理对象信号的计数处理期间，在从所述参考信号为预定的初始值时的点到所述处理对象信号和所述参考信号彼此一致时的点之间的周期中执行计数处理；

计数单元，该计数单元在由所述计数周期控制单元指定的计数周期中执行计数处理，在比较处理完成时存储计数值，以作为向上计数模式和向下计数模式中的任意一种的相同模式向所述减法元件和所述加法元件应用计数处理，并且在针对随后的处理对象信号的计数处理期间，利用在针对前一处理对象信号的计数处理中存储的计数值作为初始值来开始计数处理；以及

校正单元，该校正单元将所述多个处理对象信号的乘法累加结果的数字数据校正成如下数字数据：在所述数字数据中，校正了对应于针对所述减法元件的处理对象信号的计数处理中的参考信号从所述初始值达到所述终止值的周期的计数值。

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