CN111294531A - 一种高帧频cmos图像传感器及其实现方法 - Google Patents

Abstract

本发明公开了一种高帧频CMOS图像传感器及其实现方法，属于CMOS图像传感器的帧频提升领域。本发明的高帧频CMOS图像传感器及其实现方法，时钟发生器通过时钟延迟单元产生多路异步时钟信号，异步时钟信号具有均匀的相位差，上升沿计数器和下降沿计数器根据异步时钟信号进行触发计数，而上升沿计数器和上下降沿计数器分别在时钟信号的上升沿和下降沿触发并计数，实现分辨率指数级提升，在同样分辨率下，实现帧频指数级提升。

Description

一种高帧频CMOS图像传感器及其实现方法

技术领域

本发明属于CMOS图像传感器的帧频提升领域，尤其是一种高帧频CMOS图像传感器及其实现方法。

背景技术

大面阵CMOS图像传感器被广泛应用于空间对地观测，具有画幅宽广的特点。由于大面阵CMOS图像传感器像元行数量庞大，采用列输出架构，单个行周期与行数之积为单帧图像时间。由于面阵规模决定行数量，提升帧频可通过降低单个行周期实现。采用全流水线工作机制，即光电信号的低噪采样放大、高速模-数转换、大吞吐量输出在时域并行进行如图1所示。光电信号的采样放大时间、ADC量化时间、数据输出时间保持一致，该时间由以上三者的最长时间决定。

单斜式ADC架构具有高线性优势，被广泛应用于CMOS图像传感器中，结合数字相关双采样技术，可有效消除前级噪声。随着ADC分辨率的提升，画面分辨率得到优化。然而，单斜式ADC分辨率提升的实现方式为增长计数长度和变缓斜坡斜率。广泛使用的CMOS图像传感器架构如图3所示，包含像元101、比较器102、单计数器120和时钟发生器110；像元101用于将光信号转换为电信号并放大输出；比较器102用于比较斜坡信号和像元101的电信号并产生翻转信号作为计数器计数停止指示信号。如图4所示，对应的计数器从负值起始计数，该负值为图6所示阶段X CLK的所有时钟周期数目X。例如，阶段X CLK的周期数为512，则计数起始值为-512，该阶段对像元复位信号Vrst量化。如图4所示，在阶段d比较器翻转后开始计数；在阶段e对光电信号和复位信号之和Vsig+Vrst进行量化；阶段e中和阶段c等长的计数完成后，计数器值为0。实现了两次采样Vrst的相减消除，计数器最终计数值即为光电信号Vsig量化后的数字输出。如图2所示阶段b，即相关双采样第二次，在时钟周期为T的前提下，实现n位分辨率ADC计数时间长度为2ⁿ×T，如在10、12、14、16位分辨率下，阶段b时长分别为1024×T、4096×T、16384×T、65536×T；随着分辨率提升，转换时间指数提升，在提高画面分辨率的同时降低了帧频。而帧频为CMOS图像传感器产生画幅的频率，提升帧频对实时观测具有重要意义。

发明内容

本发明的目的在于克服现有大面阵CMOS图像传感器帧频较低的缺点，提供一种高帧频CMOS图像传感器及其实现方法。

为达到上述目的，本发明采用以下技术方案予以实现：

一种高帧频CMOS图像传感器的实现方法，其特征在于：

光信号经像元转换为电信号后并放大输出，电信号经比较器与斜坡信号相比较并产生翻转信号，所述翻转信号作为n个上升沿计数器和n个下降沿计数器的使能信号；

时钟发生器产生时钟信号，所述时钟信号通过(n-1)个时钟延迟单元后产生n个异步时钟信号，所述异步时钟信号具有均匀的相位差；

所述n个异步时钟信号相对应的输出到n个上升沿计数器和n个下降沿计数器中，所述n个上升沿计数器和n个下降沿计数器根据异步时钟信号进行触发计数，计数结果经加法器相加后输出模拟数字的转换结果。

进一步的，转换阶段内，所述n个上升沿计数器在两次比较器翻转信号之间进行计数操作；

所述n个下降沿计数器在转换阶段内的其他时段进行计数操作。

进一步的，若相关双采样第一次的时钟周期数为X，相关双采样第二次的时钟周期数为Y；

则所述n个上升沿计数器的计数初值均为-X，在其使能工作范围内计数逐渐增加；所述n个下降沿计数器的计数初值为X+Y，在其使能工作范围内计数逐渐减小。

进一步的，若时钟的半周期长度为A，则n个异步时钟信号的相位差的取值为：A/n、2×A/n、...、(n-1)×A/n。

一种高帧频CMOS图像传感器，包括像元、比较器、时钟发生器、加法器、n个上升沿计数器、n个下降沿计数器和(n-1)个时钟延迟单元；

所述像元用于将光信号转换为电信号并放大输出；

所述比较器用于比较斜坡信号和像元输出的电信号并产生翻转信号，所述翻转信号作为上升沿计数器和下降沿计数器的使能信号；

所述时钟发生器用于产生时钟信号，所述时钟信号通过(n-1)个时钟延迟单元后产生n个异步时钟信号，所述异步时钟信号具有均匀的相位差；

所述n个上升沿计数器和n个下降沿计数器根据相应的异步时钟信号进行触发计数；

所述加法器用于将所述n个上升沿计数器和n个下降沿计数器的结果相加，输出模拟数字的转换结果。

进一步的，在转换阶段内，所述n个上升沿计数器在两次比较器翻转信号之间进行计数操作；

所述n个下降沿计数器在转换阶段内的其余时段进行计数操作。

进一步的，若相关双采样第一次的时钟周期数为X，相关双采样第二次的时钟周期数为Y；

所述n个上升沿计数器的计数初值均为-X，在其使能工作范围内计数逐渐增加；

所述n个下降沿计数器的计数初值为X+Y，在其使能工作范围内计数逐渐减小。

进一步的，若时钟的半周期长度为A，则n个异步时钟信号的相位差的取值为：A/n、2×A/n、...、(n-1)×A/n。

与现有技术相比，本发明具有以下有益效果：

本发明的高帧频CMOS图像传感器的实现方法，通过数字电路设计，能够实现双沿触发功能、分时计数负载恒定功能、异步ADC功能，在不依赖于模拟和时钟频率等高难度设计的前提下，实现了大面阵CMOS图像传感器帧频指数级提升。

本发明的高帧频CMOS图像传感器，时钟发生器通过时钟延迟单元产生多路异步时钟信号，异步时钟信号具有均匀的相位差，上升沿计数器和下降沿计数器根据异步时钟信号进行触发计数，而上升沿计数器和上下降沿计数器分别在时钟信号的上升沿和下降沿触发并计数，实现分辨率指数级提升，在同样分辨率下，实现帧频指数级提升。

进一步的，上升沿计数器和下降沿计数器充分利用模拟数字转换的全部时间阶段，且两者交替工作，实现了计数器供电电源负载恒定，避免又有负载电流突变引起系统误差。

进一步的，上升沿计数器的计数初值和下降沿计数器的计数初值实现了相关双采样功能。

附图说明

图1为CMOS图像传感器全流水架构图；

图2为分辨率与行周期关系示意图；

图3为常见单列CMOS图像传感器结构图；

图4为常见单列CMOS图像传感器工作时序图；

图5为双沿式异步ADC的CMOS图像传感器架构；

图6为双沿式异步ADC架构工作时序图；

图7为双沿触发ADC计数器工作示意图；

图8为异步时钟示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

本发明提出一种高帧频CMOS图像传感器及其实现方法，采用双沿式异步ADC设计，在保留单斜式ADC高线性度的前提下，同等分辨率时，行周期较现有的大面阵CMOS图像传感器指数级缩短，解决了大面阵CMOS图像传感器帧频较低的问题，满足CMOS图像传感器高实时拍摄应用需求。

参见图5，图5为双沿式异步ADC的CMOS图像传感器架构，其包括像元101，比较器102，时钟发生器110和加法器113；还包括n个上升沿计数器、n个下降沿计数器和(n-1)个时钟延迟单元，n个上升沿计数器为第一上升沿计数器104，第二上升沿计数器106，…，第n上升沿计数器108；n个下降沿计数器为第一下降沿计数器105，第二下降沿计数器107，…，第n下降沿计数器109；(n-1)个时钟延迟单元为第二时钟延迟单元111，…，第n时钟延迟单元112。在保持单斜式ADC高线性度架构和时钟发生器110频率不变的前提下，通过充分利用时钟的上升沿和下降沿，引入负沿计数器，将分辨率提升1位，通过引入时钟延时单元，产生n路相位均匀差异的异步时钟，作为上升沿计数器和下降沿计数器的触发信号。本发明的双沿式异步ADC架构可提升2n+1位分辨率；在分辨率不变的前提下将帧频提升至原来的(2n+1)倍。

参见图5，图5为双沿式异步ADC的CMOS图像传感器架构；本发明的双沿触发原理如下，n个上升沿计数器和n个上下降沿计数器分别在时钟信号的上升沿和下降沿触发并计数。与单沿触发计数器相比，本发明的双沿触发模式，充分利用时钟的双沿特性，实现量化分辨率的提升。

本发明能够实现分时计数负载恒定，n个上升沿计数器在两次比较器翻转信号之间进行计数操作，而n个下降沿计数器在转换阶段内的其他时段进行计数操作。上升沿计数器和下降沿计数器充分利用模拟数字转换的全部时间阶段，且两者交替工作，实现了计数器供电电源负载恒定，避免又有负载电流突变引起系统误差。

参见图7，图7为双沿触发ADC计数器的工作示意图，上升沿计数器由时钟上升沿触发，计数值累加增高，下降沿计数器由时钟下降沿触发，计数值累计降低。参见图6，图6为双沿式异步ADC架构工作时序图，上升沿计数器和下降沿计数器的使能由比较器翻转信号控制，相关双采样第一次的时钟周期数为X，相关双采样第二次的时钟周期数为Y，为实现相关双采样功能，n个上升沿计数器的计数初值均为-X，在上升沿计数器使能工作范围内计数逐渐增加；n个下降沿计数器的计数初值均为X+Y，在下降沿计数器使能工作范围内计数逐渐减小。具体工作时序为：在X CLK阶段，比较器翻转前下降沿计数器由X+Y向低计数，在Y CLK阶段，在比较器翻转后继续向下计数。上升沿计数器在X CLK阶段，比较器翻转后上升沿计数器由-X向高计数，在Y CLK阶段，继续向上计数直至比较器翻转。本发明ADC计数器既具有数字相关双采样功能又保证电源负载恒定。

参见图8，图8为异步时钟示意图，时钟发生器110通过(n-1)个时钟延迟单元等产生n个异步时钟信号。若时钟半周期长度为A，异步时钟信号的相位差取值为：A/n、2×A/n、...、(n-1)×A/n。采用加法器113对多路计数器之和进行相加，相加之和即为最终模拟数字转换结果。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (8)

1.一种高帧频CMOS图像传感器的实现方法，其特征在于：

光信号经像元(101)转换为电信号后并放大输出，电信号经比较器(102)与斜坡信号相比较并产生翻转信号，所述翻转信号作为n个上升沿计数器和n个下降沿计数器的使能信号；

时钟发生器(110)产生时钟信号，所述时钟信号通过(n-1)个时钟延迟单元后产生n个异步时钟信号，所述异步时钟信号具有均匀的相位差；

所述n个异步时钟信号相对应的输出到n个上升沿计数器和n个下降沿计数器中，所述n个上升沿计数器和n个下降沿计数器根据异步时钟信号进行触发计数，计数结果经加法器(113)相加后输出模拟数字的转换结果。

2.根据权利要求1所述的高帧频CMOS图像传感器的实现方法，其特征在于，转换阶段内，所述n个上升沿计数器在两次比较器翻转信号之间进行计数操作；

所述n个下降沿计数器在转换阶段内的其他时段进行计数操作。

3.根据权利要求2所述的高帧频CMOS图像传感器的实现方法，其特征在于，若相关双采样第一次的时钟周期数为X，相关双采样第二次的时钟周期数为Y；

则所述n个上升沿计数器的计数初值均为-X，在其使能工作范围内计数逐渐增加；所述n个下降沿计数器的计数初值为X+Y，在其使能工作范围内计数逐渐减小。

4.根据权利要求1所述的高帧频CMOS图像传感器的实现方法，其特征在于，若时钟的半周期长度为A，则n个异步时钟信号的相位差的取值为：A/n、2×A/n、...、(n-1)×A/n。

5.一种高帧频CMOS图像传感器，其特征在于，包括像元(101)、比较器(102)、时钟发生器(110)、加法器(113)、n个上升沿计数器、n个下降沿计数器和(n-1)个时钟延迟单元；

所述像元(101)用于将光信号转换为电信号并放大输出；

所述比较器(102)用于比较斜坡信号和像元(101)输出的电信号并产生翻转信号，所述翻转信号作为上升沿计数器和下降沿计数器的使能信号；

所述时钟发生器(110)用于产生时钟信号，所述时钟信号通过(n-1)个时钟延迟单元后产生n个异步时钟信号，所述异步时钟信号具有均匀的相位差；

所述n个上升沿计数器和n个下降沿计数器根据相应的异步时钟信号进行触发计数；

所述加法器(113)用于将所述n个上升沿计数器和n个下降沿计数器的结果相加，输出模拟数字的转换结果。

6.根据权利要求5所述的高帧频CMOS图像传感器，其特征在于，在转换阶段内，所述n个上升沿计数器在两次比较器翻转信号之间进行计数操作；

所述n个下降沿计数器在转换阶段内的其余时段进行计数操作。

7.根据权利要求6所述的高帧频CMOS图像传感器，其特征在于，若相关双采样第一次的时钟周期数为X，相关双采样第二次的时钟周期数为Y；

所述n个上升沿计数器的计数初值均为-X，在其使能工作范围内计数逐渐增加；

所述n个下降沿计数器的计数初值为X+Y，在其使能工作范围内计数逐渐减小。

8.根据权利要求5所述的高帧频CMOS图像传感器，其特征在于，若时钟的半周期长度为A，则n个异步时钟信号的相位差的取值为：A/n、2×A/n、...、(n-1)×A/n。

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