CN101800837B

CN101800837B - 提高cmos图像传感器动态范围和线性度的装置和方法

Info

Publication number: CN101800837B
Application number: CN201010111959.4A
Authority: CN
Inventors: 袁杰; 陈浩洋
Original assignee: Hong Kong University of Science and Technology HKUST
Current assignee: Hong Kong University of Science and Technology HKUST
Priority date: 2009-02-05
Filing date: 2010-02-04
Publication date: 2014-10-08
Anticipated expiration: 2030-02-04
Also published as: US8625012B2; CN101800837A; US20100194956A1

Abstract

一种用以提高CMOS图像传感器动态范围和线性特性的电路及其相关的方法，在CMOS图像传感器的各种实施例中，每个像素电路都包括电流采样器、比较器以及1位存储器。在图像传感器中，像素以列的方式布置。列处理电路用来读取来自每列的数字和模拟信号。另外，传感器电路中包含了一个校准电路来提供产生校准参数的校准电流。此图像传感器工作在三种非重叠模式下：差分模式，宽动态范围模式，和校准模式。各个控制电路提供给图像传感器的控制信号使图像传感器在三种模式下切换。图像传感器通常工作在差分模式，且当连续帧间的差异超过阈值时，切换到宽动态范围模式。校准模式允许图像传感器产生校准参数，这些校准参数通过内插法来提高传感器的线性度。

Description

提高CMOS图像传感器动态范围和线性度的装置和方法

相关申请的交叉引用

本申请要求2009年2月5日提交的美国临时专利申请61/202,196的优先权，其整体内容通过引用结合于此。

技术领域

本发明一般地涉及半导体图像感测，尤其是涉及一种有校准和活动检测的CMOS图像感测架构，用以实现宽动态范围、高信号噪声比、高线性度、低固定模式噪声、高占空因子和低输出数据率。

背景技术

术语定义

占空因子：CMOS图像传感器的占空因子指的是光敏二极管相对于像素表面的尺寸。

介绍

近年来互补型金属氧化物半导体(CMOS)图像传感器的持续进步开启了科学研究和生物医疗诊断中的新的应用领域，诸如空间望远镜，DNA微阵列，生物荧光检测和计算机断层扫描。图像传感器作为这些应用中的数据采集系统，需要宽动态范围(WDR)和在整个量程下的高线性度。电荷耦合器件(CCD)主要用于这些应用。然而，强大的片上处理能力使得CMOS图像传感器比CCD传感器更具吸引力。

相较于CCD，CMOS图像传感器可以在同一块芯片上处理图像，因此能在成本显著降低的情况下，提供更多的图像功能性和更好的性能。在名为“片上CMOS有源像素传感器类型图像系统(CMOS activepixel sensor type imaging system on a chip)”的6,570,617号美国专利中可以找到示范教学。此专利于2003年5月颁发给Fossum of La Crescenta，Calif.，且转让给California Instituteof Technology，Pasadena，C.A.。

一个通常的单片CMOS图像传感器设计包括规则的像素阵列电路，分列处理电路和数字并行到串行转换电路。像素电路包括可感测和处理光信号的光电二极管和像素级处理电路。分列处理电路周期性读出列中所有像素累积的光电压，并将其量化成数字值。并行到串行转换电路依次将数字值从所有列中移出芯片。在“1/1.8英寸6.4百万像素60帧每秒无缝模式改变CMOS图像传感器(A 1/1.8-inch 6.4MPixel 60 frames/s CMOS image sensor with seamless modechange)，”IEEE Journal of Solid-State Circuits，pp.2998-3006，Dec.2006 by S.Yoshihara et al.”中可以找到单片CMOS图像传感器设计的一个示范教学。

图1所示的是传统的CMOS有源像素传感器(APS)的像素电路。在光闸信号重置光闸晶体管101之后，光电流(I_ph)将在悬浮漏极(V_n)处的电容(C_int)放电。累积的光电压(V_ph)在积分一段时间(T_int)后被读出。V_ph正比于光电流强度，其可以表示为

V_{ph} = \frac{T_{int}}{C_{int}} I_{ph}

一个像素可以处理的最大的V_ph定义了像素可以处理的最大的光电流。如果T_int和C_int保持恒定，则井容量限制了最大的V_ph，由此定义了一个独立像素在饱和前能承载的量。CMOS像素中的井容量(V_w)是像素重置电压和最低悬浮漏极电压间的电压空间。

CMOS图像传感器主要应用领域之一是宽动态范围感测。在“CMOS图像传感器(CMOS image sensors)，”IEEE Circuits and DevicesMagazine，pp.6-20，May/Jun.2005 by A.Gamal中可以找到一个关于动态范围的示范教学。

一类宽动态范围CMOS图像传感器设计通过使用弱反型MOS晶体管以对数方式压缩光电压来扩大动态范围。在名为“宽动态范围线性及对数有源像素(Wide dynamic range linear-and-log activepixel)”的7,443,427号美国专利中可以找到示范教学。此专利于2008年10月颁发给Takayanagi of Tokyo，JP，且转让给MicroTechnology Inc.，Boise，I.D.。

另外一类主要的宽动态范围CMOS图像传感器设计对不同的光电流强度的积分时间进行缩放。对于大光电流，使用较短的积分时间。对于小光电流，使用较长的积分时间。结果是，光电压可以被限制在井容量内。在实现中，光电流经常是以多个持续时间段来进行积分。最大非饱和光电压及其积分时间提供了WDR光电流的数字值。这种方法也被称为多次采样。在以下几个参考文献中可以找到示范教学：名为“具有独立像素重置的高动态范围方法和装置(Method andapparatus of high dynamic range image sensor with individualpixel reset)”的6,175,383号美国专利，此专利于2001年1月颁发给Yadid-Pecht of Arcadia，Calif.，且转让给CaliforniaInstitute of Technology，Pasadena，C.A.；名为“通过时间索引方法来实现宽动态范围的多次采样(Multiple sampling via atime-indexed method to achieve wide dynamic range)”的6,975,355号美国专利，此专利于2005年12月颁发给Yang ofMountain View，Calif.，且转让给Pixim Inc.，Mountain View，C.A.；名为“具有滚动式光闸的高动态范围图像传感器(High dynamicrange imager with a rolling shutter)”的7,397,509号美国专利，此专利于2008年7月颁发给Krymski of La Crescenta，Calif.，且转让给Micron Technology Inc.，Boise，I.D.。

另一类主要的宽动态范围CMOS图像传感器设计对不同的光电流强度的积分电容进行缩放。对于大光电流，使用较大的积分电容。对于小光电流，使用较小的积分电容。结果是，光电压可以被限制在井容量内。在以下参考文献中可以找到示范教学：名为“光学传感器和固态图像器件(Optical sensor and solid-state imaging device)”的US2008/0036888号美国专利申请，此专利于2008年2月颁发给Sugawa et al.of Miyagi，JP，且分派给Tohoku University；名为“电子电路(Electronic Circuit)”的US2008/0001736号美国专利申请，此专利于2008年1月颁发给Steadman et al.of Aachen，DE，且转让给Koninklijke Philips Electronics N.V.，Eindhoven，NL。

还有另一类主要的宽动态范围CMOS图像传感器设计通过自重置像素来扩大等效井容量。像素包括一个由比较器控制的内部光闸。比较器将悬浮漏极(FD)电压(V_n)与阈值电压(V_ref)比较。如果V_n低于V_ref，比较器输出将重置像素。自重置像素FD电压的时域历程在图2中画出。自重置活动正比于光电流强度。自重置像素可认为是连续时间1阶∑Δ模数转换器(ADC)。通过对每个光电二极管加入一个高速数字处理器和存储单元，CMOS图像传感器可以实现宽动态范围。在名为“具有嵌入式像素处理器和DRAM存储的高分辨率低功耗宽动态范围图像传感器(High resolution，low power，widedynamic range imager with embedded pixel processor and DRAMstorage)”的6,741,198号美国专利中可以找到示范教学。此专利于2004年5月颁发给McIlrath of Lexington，M.A.，且转让给R3Logic，Inc.，Somerville，M.A.。数字像素传感器(DPS)设计发展了包括像素级ADC的自重置像素。ADC快速周期性读出FD电压。一个列级处理器被设计用来处理数字电压，从而估计光电流强度。在名为“使用自重置数字像素架构来提高信噪比和动态范围的CMOS图像传感器系统(CMOS image sensor system with self-reset digitalpixel architecture for improving SNR and dynamic range)”的6,927,796号美国专利可以找到示范教学。此专利于2005年8月颁发给Liu et al.of Palo Alto，C.A.，且转让给the Board of Trusteesof the Leland Stanford Junior University，Stanford，C.A.。

虽然前述的CMOS图像传感器设计提供了宽动态范围，这些传感器采集到的图像有性能缺陷。对数宽动态范围CMOS图像传感器有低线性度和高噪声。缩放方法在整个动态范围内有有限的线性度。时间缩放方法还有较低的信噪比。像素级∑Δ方案在模拟像素中包括高速数字电路，这降低了传感器的占空因子，且对模拟像素注入了数字噪声。DPS方案的线性度也较低。对于自重置像素，有效重置阈值电压实际上因为比较器偏移和延迟而取决于光电流强度。图3显示的仿真的对于光电流的井容量(V_w)高度非线性。如果不补偿此非线性，图像传感器设计的线性度很低。总谐波失真(THD)大约是-40dB。自重置像素由于像素电路中的失配还具有高固定模式噪声(FPN)。

概括地说，现有宽动态范围CMOS图像传感器设计的一个共同的问题是低线性度。图像传感器将光强度转换成数字值。线性度描述了转换的保真度。对于诸如医学诊断、生物表征、科学研究、空间任务这类应用，捕捉到的光强度被用来指示某种物质或组织的量。因此，图像系统要求高线性度以及宽动态范围。另外，宽动态范围CMOS图像传感器通常在非常高的数据率下产生数字图像数据。对于植入式医学诊断、监视和感测成像应用，降低数据率是值得的。

发明内容

在此描述的是一种提供宽动态范围、高线性度、高信号噪声比、低固定模式噪声以及高占空因子的CMOS传感器电路以及相关方法。在此描述的CMOS图像传感器电路有降低数据率的优势。

根据一个实施例，CMOS图像传感器电路利用一个自重置像素方法来扩大动态范围。传感器电路包括一个有新型自重置像素设计和新型列处理电路的部分量化架构。在该实施例中，数字电路被从模拟像素中完全分离出来，因而宽动态范围图像信息可以在没有数字噪声耦合到模拟像素的情况下有效地读出。CMOS图像传感器的占空因子可以提高。

根据另一个实施例，一种基于内插的数字校准方法被用来补偿自重置像素的非线性V_w，由此提高了图像传感器的线性度且降低了固定模式噪声。传感器电路包括每个自重置像素中的校准电路、相关联的列级校准电路、一个参考电流模数转换器和一个解码器。

根据又一个实施例，CMOS图像传感器利用事件触发来降低输出数据率。时域差分电路被包括在每个像素中。在常规操作下，图像传感器以低数据率产生差分图像。当差分图像中的像素超过一个阈值，表明场景中繁忙事件或可观运动，CMOS图像传感器将切换到捕捉高质量WDR图像。

在另外的一个实施例中，部分量化方案被实现在像素电路中，将图像传感器动态范围(DR)线性地扩大到95.3dB。部分量化方案在DR下的线性度通过后端数字信号处理器(DSP)数字校准方法得到提高。经过校准的像素失真达到-75.6dB。部分量化像素还实现了高信噪比。新像素的占空因子是27％。

再一个实施例提供了一种具有宽动态范围、改良线性度和低输出数据率的图像设备。此图像设备包括一个有三种工作模式的像素阵列。第一种工作模式用来产生校准数据，第二种工作模式用来测量连续帧间的差异，第三种工作模式用来产生动态范围比前两种模式大的像素信号。图像设备还包括用于产生将像素阵列在三种模式间进行切换的控制信号的控制电路，以及用于根据像素信号和校准数据产生输出信号的处理器，从而像素信号的线性特性得到改良。

在一个替代实施例中提供了用于产生模拟和数字像素信号的像素电路。此像素电路包括(a)用于根据入射光来产生光电流的光电二极管；(b)用于积分光电流的悬浮漏极；(c)用于导通光电流的耦合于光电二极管和悬浮漏极间的第一共源共栅(cascode)晶体管；(d)耦合于悬浮漏极和电源电压间的外部光闸晶体管，其用于提供重置悬浮漏极的外部光闸信号；(e)响应于一个或更多自重置事件来重置悬浮漏极的内部光闸晶体管；(f)比较器，用来比较悬浮漏极电压和参考电压，且响应于比较结果来产生指示一个或多个自重置事件的脉冲；(g)用于记录脉冲的存储器；(h)用于从悬浮漏极接收模拟像素信号且通过模拟列总线发送模拟像素信号的模拟缓冲器；(i)用于从存储器接收数字像素信号且通过数字列总线发送数字像素信号的数字缓冲器；(j)用来导通校准电流的耦合到悬浮漏极的第二共源共栅晶体管；(k)由校准信号控制的耦合于光电二极管和电源电压间的第一开关；(l)由校准信号控制的耦合于校准电流输入端和第二共源共栅晶体管间的第二开关；(m)用于采样光电流的耦合到悬浮漏极的电流采样器。

在另一个替代实施例中提供了一个用于扩大CMOS图像传感器动态范围的部分量化电路。这个电路包括：(a)包括多个排列成一列或多列的像素的像素阵列，其中像素阵列的每个像素对光电流进行积分，执行自重置，并响应于自重置产生脉冲；(b)一个或多个模拟列总线，每个耦合到一列或多列之一来从关联的列接收残余像素电压；(c)一个或多个数字列总线，每个耦合到一列或多列之一来从关联的列接收脉冲；(d)一个或多个数字列计数器，每个耦合到一个或多个数字列总线之一来对从关联的列收集的脉冲数进行计数；(e)一个或多个模数转换器(ADC)，每个耦合到一个或多个模拟列总线之一来在积分末尾对从关联的列获得的残余像素电压进行量化；以及(f)一个利用脉冲数、经量化的残余像素电压和井容量来计算光电压的处理器。因此光电压的动态范围得到扩展。

在又一个替代实施例中提供了一种改进CMOS图像传感器动态范围和信噪比的部分量化方法。这种方法包含：(a)响应于入射光产生光电流；(b)通过积分光电流产生像素电压；(c)在积分过程中连续将像素电压与参考电压进行比较；(d)对(c)的结果响应来产生脉冲；(e)将像素电压重置到重置电压；(f)通过得出参考电压与重置电压之间的差来计算像素井容量；(g)在积分过程中累计脉冲数；(h)通过在积分末尾采样和量化像素电压来产生残余像素电压；(i)将脉冲数乘以像素井容量；(j)通过叠加残余像素电压和脉冲数与像素井容量的乘积来计算数字图像电压。

在再一个替代实施例中提供了改良CMOS图像传感器线性度的电路。此电路包含：(a)包含多个像素的像素阵列，每个像素具有校准模式、差分模式和宽动态范围模式，且每个像素进一步包括用于关闭光电二极管和积分校准电流的校准电路；(b)用于为校准模式产生多个校准电流的校准电流阵列；(c)用于为在校准模式下产生校准参数而量化校准电流的参考模数转换器；(d)解码器，其用于在宽动态范围模式下为计算图像数据处理而校准数据和原始量化数据，从而改善图像数据的线性度。

在又一个替代实施例中提供了一种改良线性度且为带有部分量化架构的CMOS图像传感器降低固定模式噪声的基于内插的校准方法，其中CMOS图像传感器包括一个像素阵列。这个方法包括：(a)响应于入射光在每个像素中产生光电流；(b)通过参考数模转换器(ADC)来将量化图像传感器数模转换器的最低有效位(LSB)数字化；(c)提取图像传感器每个像素井容量的多个采样；(d)通过内插采样为每个像素计算内插井容量；(e)将自重置次数乘以线性井容量；(f)通过叠加残余像素电压和(e)中产生的乘积来计算累积光电压。

附图说明

图1示出传统的三晶体管有源像素传感器的示意图。

图2示出具有自重置能力的像素的像素动态。

图3图示出井容量和像素光电流间的非线性关系。

图4A示出具有线性扩展WDR的像素电路的一个实施例的示意图。

图4B示出具有3种操作模式的CMOS图像传感器的框图：差分模式、WDR模式和校准模式。

图5A示出具有线性扩展WDR的像素电路的另一个实施例的示意图。

图5B示出图5A所示的1位存储器403的电路示意图。

图6图示出在宽动态范围模式下像素控制信号的时序。

图7A示出具有线性扩展WDR的像素电路的另一实施例。

图7B图示出像素电路在WDR模式下的电势图。

图7C图示出差分模式和WDR模式的时序图。

图8示出用来测量校准电流的16位双坡电流ADC。

图9示出列电路500的示意图。

图10示出图9所示的列计数器501的示意图。

图11图示出列计数器501控制信号的时序。

图12示出基于内插的校准方法的流程图。

图13图示出用于校准的线性内插法。

图14示出提供数字校准的数字译码器600的结构。

图15示出内插参数译码器602的结构。

图16示出内插参数译码器602的组件。

图17示出复原译码器603的结构。

图18示出精细光电流计算译码器632的结构。

图19图示出f_frame＝15Hz的原形芯片分列ADC(fabricatedcolumn-wise ADC)的频谱。

图20图示出采样到的一个像素的井尺寸。

图21图示出校准前的像素线性度。

图22图示出校准后的像素线性度。

具体实施方式

WDR像素设计

像素的动态范围(DR)被井容量所限，如下

DR = \frac{V_{w} C_{int} / T_{int}}{I_{\min}} - - - (1)

其中I_min是传感器可以探测到的最低光电流。这是由量化器最低有效位(LSB)或者像素读出噪声等级的较大者所决定的。像素的最大信噪比是

SNR = \frac{V_{w}^{2}}{\frac{{qV}_{w}}{C_{int}} + σ_{rd}^{2}} - - - (2)

其中σ_rd ²是输入参考输出电压噪声能量。

为了设计一个具有高信噪比的高线性度WDR图像传感器，动态范围(DR)需要被线性地扩大。如图4A所示，在一个实施例中，通过在像素电路中加入比较器204和计数器206来线性扩大DR。如图2所示，每当V_n低于阈值电压，光电二极管就会被重置。像素溢出事件的数目(D_w)由计数器206来记录。这个像素的等效的井尺寸是V_rst-V_ref。在累积末尾，累积光电压可以被简单地计算如下

V_ph＝D_w·V_w+D_r·LSB₀ (4)

其中LSB₀是量化器的LSB，D_r是经量化的残余电压(V_r)。如图3所示，因为V_w非线性地取决于光电流，所以上面得到的光电压V_ph较低。以下详述的实施例提供了校准电路和补偿非线性度的方法。

电路描述

在一个实施例中，图像传感器在0.35μm 2P4M CMOS工艺下设计。所设计的图像传感器的功能块框图如图4B所示。在像素阵列305中的像素400被排列成N_r行和N_c列。每列中像素400的输出由列所关联的列电路500进行处理。N_c列电路500的并行数字输出由移位寄存器304进行选通。像素400和列电路500的模拟参考电压和电流由参考产生电路301产生。校准电路有赖于校准电流产生电路302和参考ADC 306。为还原准确数字光电流，校准数据和原始经量化的光电流数据由译码器600进行处理。像素400、列电路500、移位寄存器304、参考ADC 306和译码器600的控制信号和时钟由控制逻辑303产生。电路的工作模式由一个外部数字码(模式<1:0>)来选择。控制逻辑303进一步接收一个外部时钟(clk)和一个外部重置信号(rst)。

A.像素电路

根据另一个实施例，带有分列通路的像素电路400如图5A所示。每个像素电路400包括一个基本4晶体管有源像素传感器(4T APS)，包括晶体管406、409、411、412，光电二极管408，像素内比较器402，1位存储器403，电流采样器401，缓冲器414和包括晶体管404、405、407的校准电路。

图5A所示的电路400可以由一个全局光闸操作，这表明所有行的φ_rst，i都是相同的。像素电路400可以由一个滚动光闸操作，这表明不同行间φ_rst，i有一个相移。滚动光闸降低了同样帧率(f_frame)下电路的速度需求。

1位存储器403在图5B中进一步显示。此存储器是一个1位动态随机存取存储器(DRAM)。数据被存于电容422上。二极管421使脉冲能被异步地写入DRAM。晶体管423通过使用信号φ_rst，i来控制DRAM的重置。PMOS二极管421有强的写能力，而重置晶体管423有弱重置能力。因此，脉冲能在重置周期内被写入DRAM。

像素电路400工作在3种模式下：差分模式、WDR模式和校准模式。

当像素电路在WDR模式下，信号φ_cal为低。表现为开关的晶体管404和407被关闭。电流采样器401通过控制信号被关闭。WDR模式下像素400控制信号的时序显示在图6中。第i行外部光闸信号(φ_rst，i)打开外部光闸晶体管409来将FD电压V_n重置到重置电压V_rst。从光电二极管408而来的光电流将V_n放电。405和406是相同的共源共栅晶体管。一旦V_n低于V_ref，比较器402打开内部光闸410并将FD再一次重置到V_rst。从比较器402而来的脉冲由1位存储器403记录下来。控制信号φ_drd，i为列电路500周期性打开数字列总线的数字缓冲器414。在积分末尾，控制信号φ_ard，i打开模拟列总线的模拟缓冲器411。V_n电压被读出，且由列电路500量化。一个具有低偏置电流的简单比较器可以用作比较器402。

当像素400在差分模式下时，电流采样器401被控制信号打开。V_ref被偏置在一个很低的电压，从而自重置功能被关闭。电流采样器401在采样帧中从光电二极管408采集光电流。在接连的累积帧中，电流采样器401对前一个采样帧的电流进行保持。连续帧之间的电流差异被积分。V_n被读出并在此帧的末尾被量化，这给出了差异帧并指示场景中的活动。在“低功耗低电流操作开关电流存储器单元的设计和实现(Design and implementation of a switched-current memorycell for low-power and weak-current operations)”，IEEEJournal of Solid-State Circuits，Vol.36，pp.304-307，Feb.2001，by C.Wang et al”中可以找到关于电流采样器设计的一个示范教学。通过引用将其全部内容以及针对其所指教的一切结合于此。

当像素400在校准模式下时，控制信号φ_cal为高，电流采样器401被关闭。光电二极管408从V_n断开。相反地，校准电流I_cal在此像素中被积分。

下面参考图7A对三种操作模式给予更详细的描述，图7A示出像素电路400进一步的细节。

1)差分模式

像素电路400通常工作在差分模式来降低输出数据率。这节省了数据传输能量和紧随的处理电路的数字功耗。在差分模式下，在每个像素电路中的电流采样器401都是激活的。比较器402的V_ref被置于一个低值，这使比较器输出保持为低。差分模式通过每两个连续帧运行，并从两个连续帧中计算出一个差分图像。

在采样帧的开始，两个采样开关都保持开状态。φ_s，TDI较早关闭，这仅对电容M6注入电荷。在帧末尾，φ_s1，TDI关闭，将绝大多数电荷注入到M8，这个电荷大约比注入到M6的大5倍。设计的采样器401可以以小于0.1％的偏移来采样光电流，这对大多数应用的活动检测都是足够的。

在一个累积帧中，当差分光闸(φ_rst，TDI)关闭后，新光电流和被采样电流之间的差分电流累积在悬浮漏极(V_n)上。重置电平V_cm，TDI处于电压范围的中央，因此正负差分电流都可以被累积。在帧尾，被累积的电压由分列ADC进行量化。

一个片外DSP检查差分图像，该差分图像指示场景中的活动。如果活动超过一个特定水平，图像传感器300被切换到WDR模式来捕捉高质量图像。电流采样器401在WDR模式下被关闭。采样器的电源电压(V_d，TDI)比V_d低0.4V来抑制采样器的漏电流。

2)WDR模式

为避免4T APS像素的图像延迟，在累积时传递栅M1a永远不会重置。相反地，如图7A所示，V_b保持固定从而二极管的电势井在保持态下总是满的。光电荷在累积时溢出到悬浮漏极。

当滚动光闸(φ_rst，i)重置像素后，WDR模式开始。当悬浮漏极的累积电压(V_n)达到比较器的阈值电压V_ref，比较器输出(φ_rst2)重置悬浮漏极，如图7B所示。接着，光电流在悬浮漏极再一次累积。悬浮漏极电压V_n的动态类似于图2所示的动态。溢出事件被1位存储器中的MOS电容M3记录下来。M3有规律地被读出并由列片重置，从而累计溢出次数。在累积末尾，像素的残余电压D_r被读出，并由分列ADC量化。

对残余电压D_r执行相关双采样(CDS)。ADC首先采样(φ_cds，s)C_s上的残余电压。像素在模拟读出控制(φ_ard，i)切换到下一行前被重置。在C_r上采集像素重置电压。此CDS在两帧上执行。它可以有效地移除1/f重置噪声。量化在CDS阶段(Φ_cds)关闭后发生。

图7C显示了差分模式和WDR模式的时序图。

利用一个恒定的井尺寸V_w，部分量化方案的累积光电压可以由式(4)计算出。尽管如此，V_w是非线性的，这是因为通过微弱电流(1nA)比较器的异步重置严重依赖于光电流。为了补偿非线性，为传感器电路300提供了一个数字补偿方案。

校准方案的通常操作牵涉到在校准模式下采样非线性V_w函数。在WDR模式下，准确的井尺寸V_w从采样到的非线性函数插值得到，并由用来通过式(4)计算准确的光电压。

4)校准模式

在校准模式下，光电二极管被关闭。相反地，像素开始累积片上校准电流(I_cal)。相同的共源共栅晶体管M1a和M1b在校准模式和WDR模式下保持相同的FD电容。如图8所示，准确的I_cal值可以用片上16位电流ADC测量到。利用式(4)对于电流I_cal的井容量V_w可以计算得到，这构成了图3中的非线性函数的一个采样。对每列都设计了12个片上电流源。

电流ADC是一个双坡(dual-slope)ADC。在预充电阶段φ_p，I_cal对C₁充电。在量化阶段φ_q，参考电流I_ref将C₁放电。在φ_clk，2阶段中，V_x持续和V_rcal进行比较。CDS在φ_clk，1阶段中执行。零交越时刻被正比于I_cal的A₂的输出锁存。系统时钟是20MHz。每个I_cal量化耗时大约3.2ms。一列校准电流的测量持续大约38.4ms。

在像素电路400的一个实施例中，像素面积为25μm×25μm。光电二极管尺寸为17μm×10μm，使得占空因子为27％。电流采样器大约占像素面积的19％。去除电流采样器，占空因子为33％。

4)时域噪声分析

利用一个不触发溢出的小光电流，像素时域噪声主要来自光电流散粒噪声(shot noise)和读出电路噪声。噪声功率为

\overset{&OverBar;}{v_{n}^{2}} = \frac{{qV}_{ph}}{C_{int}} + \overset{&OverBar;}{σ_{rd}^{2}} - - - (5)

在低电流端，电路噪声占主要地位。因此，每当光电流翻倍，信噪比上升6dB。在大电流端，光电流散粒噪声占主要地位。每当光电流翻倍，信噪比上升3dB。

当光电流达到足以触发溢出时，像素时域噪声主要来自重置噪声和光电流散粒噪声。总噪声功率为

\overset{&OverBar;}{v_{n}^{2}} = \frac{{qV}_{ph}}{C_{int}} + D_{w} \frac{kT}{C_{int}} - - - (6)

其中D_w是溢出次数。重置噪声远小于散粒噪声。因此，每当光电流翻倍，信噪比上升3dB。像素SNR仿真结果如图7所示。在仿真中，井容量V_w是1.5V。动态范围被拓展了256倍。基本电容是12fF。读出电流噪声是30e。由于部分量化方案大大拓展了动态范围，像素信噪比优于先前的设计。

B.分列计数器

列电路500的框图如图9所示。数字列总线的单比特数据被列计数器501周期性处理。每个像素的模拟缓冲器411由列电流源502驱动。模拟列总线上的输出模拟值由一个n位ADC 503量化为数字码D_r。ADC的分辨率通常为8-10比特。ADC可以被设计成多种结构。一种可能是单坡(single-slope)ADC。在“使用降低动态列固定模式噪声列级ADC的CMOS图像传感器(A CMOS imager with column-levelADC using dynamic column fixed-pattern noise reduction)”IEEEJournal of Solid-State Circuits，Vol.41，pp.3007-3015，Dec.2006，by M.Snoeij et al.”中可以找到一个示范教学。

计数器501第j列的框图如图10所示。计数器501控制信号的时序如图11所示。计数器501包括一个静态随机存取存储器(SRAM)阵列。每个SRAM为m位长。它将一行的像素的自重置次数(D_w)保持住。不同行的SRAM由控制信号φ_sram，i依次打开。对每个SRAM的操作次序包括在一个计数器时钟φ_clk，cnt周期中执行的一次读和一次写。在SRAM(i，j)读阶段，像素(i，j)的开关513被打开，并将数字缓冲器414连接到数字列总线，从而SRAM的内容可以由加法器512叠加上1位存储器403的内容，给出像素(i，j)的新D_w。在φ_clk，cnt下降沿，新D_w被寄存器512锁存。由于控制信号φ_cwr打开晶体管516和519，新D_w被写入SRAM(i，j)。在同一个SRAM的写阶段，像素(i，j)中的1位存储器403被信号φ_d，rst，i重置。BIT总线和总线在任何SRAM单元打开前由控制信号φ_eqw均化。SRAM单元由控制信号φ_reg，rst重置。取决于光闸设计，信号时序可能不同。图11为滚动光闸的时序。在每帧中，m位长的SRAM需要被刷新2^m次。因此，利用这种部分量化方法，图像传感器的动态范围被扩大2^m倍。计数器时钟频率为2^m×N_r×f_frame。

此部分量化架构的动态范围为m+n位。利用经量化后的值D_w和D_r，总累积光电压V_ph可以计算为

V_ph＝D_w·V_w+D_r·LSB₀，

其中LSB₀是ADC 503最低有效位(LSB)尺寸。如图3所示，因为V_w非线性地依赖于光电流，由上式所得的V_ph的线性度和其他自重置CMOS图像传感器一样低。此非线性可以使用在此描述的校准方案得到补偿和消除。

在又一个实施例中，像素DR被扩大了256倍。结果每个像素都需要一个8位列计数器。一个通常的8位计数器需要8个D触发器(DFF)，大约需要300个晶体管。如果这个计数器被包括在像素中，占空因子将会很低。数字毛刺也会影响模拟传感器。

分列计数器包括列中不同像素的一个SRAM组。此逻辑周期性将像素溢出位B_w加到SRAM的内容中。计数器运行在计数器时钟φ_clk，cnt下。时钟率为256×N_r×f_frame，其中N_r是行数。在每行每帧的开始，此行SRAM被φ_eqw重置。数字读出控制信号φ_drd，i选择SRAM和第i行的1位存储器来执行加法。在加法后，φ_clk，cnt的下降沿锁存新溢出次数。接着，列数字写信号φ_dwr将控制新溢出次数写入同一个SRAM。之后，下一行被打开刷新。在同一帧内，一个像素的SRAM被刷新256次。加法器和寄存器需要工作在这个频率下。

在加法后，时钟φ_bw，rst，i重置第i行像素的1位存储器。为避免写和重置冲突，一个弱重置被设计用来对NMOS开关423施加一个低栅极电压。如果比较器402在重置阶段φ_bw，rst，i产生一个高脉冲，NMOS二极管421还是可以上拉晶体管423的电压。

因为加法器被列中不同像素共享，每个像素的晶体管数可以大大减少。平均下来，每个像素需要48个晶体管，这可以利用动态随机存取存储器(DRAM)进一步减少。在这种架构下DRAM可以被简单地实现，因为刷新电路已经被使用。

C.分列ADC

如图7B所示，一个单坡ADC被设计用来量化一列中的像素残余电压。此ADC设计类似于“M.Snoeij，et al.“使用降低动态列固定模式噪声列级ADC的CMOS图像传感器(A CMOS imager withcolumn-level ADC using dynamic column fixed-pattern noisereduction)”IEEE J.Solid-State Circuits，Vol.41，pp.3007-3015，December 2006”中介绍的一个ADC。通过引用将其全部内容以及针对其所指教的一切结合于此。一个高质量坡信号由一个类似于以下参考中坡信号产生器产生出来：“F.Azais，et al.“适用于模拟BIST应用的一个低成本自适应坡产生器(A low-costadaptive ramp generator for analog BIST applications)”IEEEProc.VLSI Test Symp.，pp.266-271，May 2001”。通过引用将其全部内容以及针对其所指教的一切结合于此。分列ADC被设计成9位分辨率。分列ADC时钟(Φ_clk，adc)的频率为512×N_r×f_frame。

数字校准

根据一个实施例，基于内插的方法被用来估计图3中的非线性V_w函数，并补偿使用数字解码器的非线性。总步骤包括两个模式。此方法的步骤如图12所示。

在校准模式下，像素400被连接到校准电流I_cal。不同的校准电流I_cal由像素量化，从而非线性函数V_w＝f(I_ph)被采样。校准电流由I_cal产生电路302产生。I_cal产生电路302使用带有高输出电阻的电流源。准确的I_cal值由电流参考ADC 306以m+n位分辨率进行数字化。双坡ADC可以用来实现高分辨率。

在校准模式的开始，不触发像素自重置的校准电流I_cal，0被施加在像素400上，并被量化到(0，D_r，0)。参考ADC 306将同一个电流量化到D_cal，0。像素系统的LSB被参考ADC 306数字化为

D_{LSB} = \frac{D_{cal, 0}}{D_{r, 0}}

接着，N_s个不同的校准电流I_cal，k被像素400量化到(D_w，k，D_r，k)，并由电流参考ADC 503量化到D_cal，k。通过这些数字值，对于I_cal，k的V_w的数字等效值(D_cw，k)可以被计算为

D_{cw, k} = \frac{1}{D_{w, k}} (D_{cal, k} - D_{r, k} D_{LSB})

(D_cal，k，D_cw，k)构成了非线性函数的一个采样。紧接着的采样构成了内插区域。这个内插区域的斜率可以被计算为

S_{k} = \frac{D_{cw, k + 1} - D_{cw, k}}{D_{cal, k + 1} - D_{cal, k}}

内插参数可以在校准模式下利用如图14所示的内插参数译码器602计算得到。内插参数将会被存于存储器中，用来在WDR模式下计算准确的光电流。图15描述了内插参数译码器602的一个电路图。

如图13所示，在WDR模式下，光电流准确的V_w可以通过线性内插法被估计出来。利用数字化值(D_w，D_r)，如果光电流被发现处于曲线的段x，那么准确的数字光电流值可以被计算为

D_{ph, fine} = \frac{D_{w} (D_{cw, x} - S_{x} D_{cal, x}) + D_{r} D_{LSB}}{1 - S_{x} D_{w}}

此计算可以由如图14所示的译码器603执行。通过迭代可以发现段x。图17示出复原译码器603的一个电路图。

参考图13-18，在这里进一步描述校准和复原步骤。在校准模式下，像素被设置成以M个采样点{(I_cal，V_w)_i}_{i＝1，…，M}来采样非线性井容量V_w。在WDR模式下，图像传感器产生原始图像数据(D_w，D_r)。DSP通过实时对M个采样点进行线性内插法，估计出准确的井容量V_w，并从原始图像数据中复原出准确图像。

A.复原步骤

对于光电流I_ph，像素将其量化为D_w和D_r，从而

I_ph＝K(D_wV_w+D_rLSB₀) (7)

其中K＝C_int/T_int。

利用一个施加的近似的V_w0，原始I_ph0可以被计算出来。如图13所示，基于I_ph0，内插段区域x可以被分辨出来。利用内插法，准确的V_w可以被计算出来。

V_w＝(I_ph-I_cal，x)S_x+V_w，x (8)

其中S_x是这个区域中的斜率。利用式(7)和(8)，可以找到准确的光电流如下

I_{ph} = \frac{K (D_{w} V_{w, x} + D_{r} {LSB}_{0} - D_{w} I_{cal, x} S_{x})}{1 - {KD}_{w} S_{x}} - - - (9)

内插区域X需要用这个光电流值进行验证。如果处于错误的区域，新区域将被用来做另一个迭代。理论上，在最终的I_ph被发现之前需要做多次迭代。然而，实验显示并不需要做迭代。这是因为像素非线性通常已经很小，此非线性函数已经很好地被构成出来。

在实验中，此算法在DSP中译码成数字版本。此数字算法的数学推导可参见“H.Chan，and J.Yuan，“适用于无线胶囊内窥镜的一个低失真宽动态范围CMOS图像传感器(A Low-Distortion and WideDynamic Range CMOS Imager for Wireless Capsule Endoscopy)”International Symp.Circuits and Systems，pp.2945-2948，Seattle，USA，May 18-23，2008”和“J.Yuan，H.Chan，S.Fung，and B.Liu，“高线性度宽动态范围CMOS图像传感器的数字校准技巧(Digital calibration technique for highly linear widedynamic range CMOS imaging sensor)”Electron.Lett.，Vol.45，No.9，pp.449-451，2009”。通过引用将其全部内容以及针对其所指教的一切结合于此。

B.译码器

校准和复原步骤由片外DSP中的两个译码器实现。图16和18显示了译码器的结构。方框622，626和630指的是存储器单元。框外的信号为DSP的输入或输出。

图16所示的译码器计算出校准模式下的内插参数。D_cal是I_cal的数字化值。此译码器的速度并不关键。图18中的译码器在WDR模式下将光电流复原。它支持实时计算。由于电流ADC将电流量化成16位，因此平均每个像素需要4M个2字节存储器。对于一个1k像素图像传感器，DSP中需要4M个2k字节存储器。如果所有像素被串行处理，译码器需要在f_frame×N_r×N_c率下工作，其中N_c是列数。尽管译码器中需要16位乘法器，DSP中只需要一个这样的译码器。如果图像尺寸不大，也可以串行执行乘法。因此，数字校准的额外硬件消耗是很低的。

实验结果

以0.35μm 2P4M CMOS工艺制作一个验证构思的32×32图像传感器。芯片面积为2.7mm²×3.5mm²。图像芯片由具有光源Fiber-LitePL900(Dolan Jenner Industries)的一个光度计累计球(integrating sphere)US-120-SF(Labsphere，Inc.)进行照明。光学功率计为S-120(Thorlabs)。图像芯片的输出数据由逻辑分析仪16902B(Agilent)进行采集，并由计算机进一步处理。

A.光学和电学参数

分列ADC被测量。将一个正弦信号施加在一个分列ADC上。频谱分析仪(SR760，Stanford Research Systems)显示输入无伪波动态范围(SFDR)大约为83dB。在15Hz帧率下对ADC进行512点FFT测试常规。频谱如图19所示。总信号噪声失真比(SINAD)是50.9dB。SFDR是53.7dB。有效位数(ENOB)是8.2位。ADC的LSB是5.9mV。

通过片上电流ADC测量到像素电容为12fF。这个图像传感器的灵敏度是13.3μV/e^-。通过光学功率计，此图像传感器的响应度在555nm波长下测量为0.38A/W。像素暗电流在室温下是0.96fA，其对应的暗电流密度为0.56nA/cm²。

B.差分模式

图像传感器在差分模式下开始工作，并当差分图像像素值达到一个阈值时切换到WDR模式。在势井中设置了多个数字阈值。如果场景变化显著，图像芯片可以正确地切换到WDR模式。

C.线性度

通过电流ADC，在图像传感器的像素上执行校准步骤。如图20所示，一个像素的V_w通过11个I_cal电流被采样到。数字化光电流I_ph和V_w根据ADC LSB大小被转换成它们的模拟值。其非线性度较强，特别是在低电流端。

像素线性度通过17个电流采样。不采用校准，利用均匀V_w估计累积光电压V_ph。预估的光电压如图21所示，其中包括从此线经仿真所得的频谱。谐波失真是-36.4dB。采样到的非线性函数被用来复原准确的光电压。在校准后被复原的光电压如图22所示，其中包括从此线经仿真所得的频谱。谐波失真被改良到-75.6dB。

图22中的线性度在电学域上进行测试，测试只包括电路。光学域上的线性度测试无法用现有仪器进行，这是因为测试需要一个优于14位线性度的光源。尽管如此，两种测量的差别仅仅是光电二极管。

D.FPN、时域噪声和DR

图像传感器由累计球均匀地照明。在校准之前，测量到的图像FPN是5.1％。这个FPN主要是由像素级电路的失配造成的。在校准后，总的测量到的FPN是1.0％。通过对所有像素施加一个电流并在校准后比较复原的V_ph来测量处理和读出电路的FPN。像素电路在校准后的均匀度优于12位。因此，测量到的FPN由光电二极管变化和光学仪器主导。

图像传感器的时域噪声由在低照度下ADC的量化噪声主导。因此，测量像素模拟输出来计算噪声。在不触发溢出的低照度下，测量到一个像素的时域噪声为3.1mV_rms。累积的光电压是1.287V。SNR是47.4dB。在高照度下，测量到的像素时域噪声是37.4mV。累积光电压是330.6V。SNR是73.9dB。两个照度的光电流比大约是256，而SNR的提升是26.5dB。每当信号强度翻倍，SNR提升3.3dB，这很好地对应于时域噪声分析。

在15Hz帧率下，部分量化方案可以处理的最大光电流是58.4pA。最小可探测光电流由ADC LSB限定。图像传感器的动态范围大约为95.3dB。

所设计的图像传感器测量到的性能如表I所示。

表I

所设计的图像传感器的性能总结

测量到的功耗只包括图像传感器的模拟和数字电路。图像传感器需要一个数字后端用以校准，这会消耗更多数字功耗。对静态能量供给的图像系统，这个额外的数字功耗并不重要。WDR线性图像传感器也可以被用在限定功率的可植入生物医疗传感器中，例如胶囊内窥镜。在这些应用中，只有图像传感器被植入。通过无线连接，原始图像数据被发送到一个外部接收机。接收机包括数字校准后端。外部接收机通常对外部数字功耗不敏感，而活动检测特征导致的图像传感器的低数据率可以可观地降低植入胶囊的数据传输功耗。

以上是新型事件触发宽动态范围高线性度CMOS图像传感器设计。图像传感器具有3种操作模式，包括差分模式、宽动态范围模式(WDR)和校准模式。图像传感器通常工作在差分模式。如果场景中活动强烈，它将切换到捕捉WDR图像。

新型像素设计使得两种模式共存。针对差分模式，像素包括一个低电荷注入电流采样器。一个部分量化方案被开发出来以利用一个像素内比较器来线性地扩大图像传感器的DR。非线性势井尺寸通过一个数字校准方案得到补偿。像素级校准方案的译码器成本很低。一个新型像素外计数器方案被设计来将数字电路从模拟像素中分离出来。

此CMOS图像传感器的一个实施例包括一个由0.35μm CMOS工艺制成的32×32像素阵列。图像传感器的像素具有27％的高占空因子。排除电流采样器，占空因子为33％。制成的图像传感器以最高15Hz和95.3动态范围来捕捉图像。在数字校准后，像素失真在整个动态范围内低至-75.6dB。所设计的图像传感器的固定模式噪声由光电二极管的变化主导。制成的图像传感器的最大SNR为74.5dB。新型宽动态范围高线性度CMOS图像传感器设计可以被用于高性能科学和生物医疗图像应用。

本发明上下文描述中采用的术语“一”和“一个”以及“此”和类似语言解释为覆盖单个和多个，除非于此有其他说明或者明显地与上下文矛盾。术语“包括”、“具有”、“包含”和“含有”解释为开放式术语(即，意指“包括但不限于”)，除非另有所指。在此详述值的范围仅仅是为了作为一个速记方法来单独指出每个分离的落在这个范围的值，除非于此有其他说明。每个分离的值被包括于说明书中，仿佛它被于此单独详述。所有于此描述的方法可以用任何合适的顺序执行，除非于此有其他说明或者明显地与上下文矛盾。在此对任何范例或者示范语言(例如，“比如”)的使用仅仅是为了更好的阐明此发明，并不是对发明的范围做了一个限定，除非有另外的声明。说明书中的语言不应被解释为表明任何非声明成分对发明应用不可或缺。

于此描述了本发明的优选实施例，包括发明者进行此项发明所知的最好的模式。这些优选实施例的变型可能对那些阅读了前面描述的本领域技术人员变得很明显。发明者期望本领域技术人员合理采用这些变型。发明者希望此发明付诸于实践而不仅限于这里的特定描述。相应地，此发明包括所有改进和在所附应使用法律允许的“权利要求书”中列举的主题的等价物。而且，在任何上述成分的组合以及它的所有可能的变种都包括在本发明中，除非于此另有指示或者清楚地与上下文矛盾。

Claims

1.一种具有宽动态范围、改良线性度和低输出数据率的图像设备，包括：

像素阵列，其具有用于产生校准数据的第一工作模式，测量连续帧之间的差异的第二工作模式，以及用于产生动态范围比三晶体管有源像素CMOS图像传感器动态范围更宽的图像的第三工作模式；

控制电路，用来产生将像素阵列在第一、第二和第三工作模式间进行切换的控制信号；和

至少一个处理器，用来根据像素信号和校准数据来产生输出信号，从而使得像素信号的线性特征得到改善，

其中，像素阵列中的每个像素包括：

光电二极管，响应于入射光生成光电流；

悬浮漏极，用来积分光电流；

第一共源共栅晶体管，耦合于光电二极管和悬浮漏极之间以导通光电流；

外部光闸晶体管，耦合于悬浮漏极和电源电压之间以提供外部光闸信号来重置悬浮漏极；

内部光闸晶体管，响应于一个或多个自重置事件来重置悬浮漏极；

比较器，用来比较悬浮漏极的电压和参考电压，并响应于比较结果生成表示一个或多个自重置事件中的每一个的脉冲；

用来记录脉冲的存储器；

模拟缓冲器，用来从悬浮漏极接收模拟像素信号，并通过模拟列总线发送模拟像素信号；

数字缓冲器，用来从存储器接收数字像素信号，并通过数字列总线发送数字像素信号；

第二共源共栅晶体管，耦合到悬浮漏极以导通校准电流；

第一开关，耦合于光电二极管和电源电压之间并由校准信号控制；

第二开关，耦合于校准电流输入端和第二共源共栅晶体管之间并由校准信号控制；以及

一个电流采样器，耦合到悬浮漏极以采样光电流。

2.如权利要求1所述的图像设备，其中第一、第二和第三工作模式在时间上互相排斥。

3.如权利要求2所述的图像设备，其中像素阵列包括排列成一列或多列的多个像素，所述图像设备还包含：

一个或多个处理电路，每个处理电路都与一列或多列相关联，用来根据从像素阵列采集到的像素信号产生列数据。

4.如权利要求3所述的图像设备，其中像素信号包括数字和模拟像素信号，所述一列或多列中的每个还包含：

用于从相关联的列读出数字像素信号的数字列总线；

用于从相关联的列读出模拟像素信号的模拟列总线；和

用于处理数字和模拟像素信号的列处理电路，

每个列处理电路还包含：

将模拟像素信号转换成数字码的模数转换器；和

对数字像素信号计数的列计数器。

5.如权利要求1所述的图像设备，其中所述至少一个处理器还确定连续帧间的差异，并根据所述差异指示像素阵列从第二工作模式向第三工作模式切换，以及

其中一个或多个列处理电路从工作在第二工作模式下的像素阵列接收模拟像素信号，将模拟像素信号量化并将量化后的模拟像素信号发送到片外处理器，以及

处理器判定连续帧间的差异超过一个设定的值，并发送控制信号到控制电路来将像素阵列从第二工作模式切换到第三工作模式。

6.如权利要求4所述的图像设备，其中列总线针对每个像素从工作在第一工作模式下的像素阵列采集多个采样数据集合，

所述图像设备还包括：

第一译码器，用于从第一工作模式下采集到的多个采样数据集合生成校准参数，其中校准参数包括一组采样到的具有准确井容量的电流；以及

第二译码器，用来在第三工作模式下从校准参数、数字像素信号和模拟像素信号生成一个复原光电流；

校准电流生成器，生成用于第一工作模式的校准电流；以及

电流参考模数转换器(ADC)，生成用于第一工作模式参考电流。

7.如权利要求4所述的图像设备，其中m表示一个整数，并且列计数器包含：

m位单元阵列，用来存储每个像素的自重置次数；

m位加法器，用来叠加数字像素信号和来自m位单元阵列的输出值；

m位寄存器，用来在计数器时钟的下降沿锁存来自m位加法器的叠加值；

耦合到m位寄存器的m个反相器；

第一B工T总线，耦合到m位单元阵列的每个单元的一个端子，包括m条位线；

第二BIT总线，耦合到m位单元阵列的每个单元的另一端子，包括m条位线；

m个相同的开关，通过列写信号的控制耦合于所述寄存器和所述B工T总线之间；

m个相同的开关，耦合于反相器和第二BIT总线之间并由列写信号控制；以及

m个相同的开关，耦合于第一和第二B工T总线之间并由均化信号控制。

8.如权利要求7所述的图像设备，其中m位单元阵列包含m个相同的单元，每个单元包含第一个和第二个交叉耦合的反相器，分别构成第一和第二内部节点；

第一单元开关，通过SRAM信号的控制，耦合于第一内部节点和第一BIT总线中的位线之间；以及

第二单元开关，通过SRAM信号的控制，耦合于第二内部节点和第二BIT总线中的位线之间。

9.如权利要求1所述的图像设备，其中所述至少一个处理器包含：

校准参数译码器，用于在第一工作模式下产生和存储校准参数；

复原译码器，用于接收原始经量化的数据和校准参数，以在第三工作模式下按照内插法计算准确的数字化光电流。

10.一种用来生成模拟和数字像素信号的像素电路，所述像素电路包括：

光电二极管，响应于入射光生成光电流；

悬浮漏极，用来积分光电流；

用来记录脉冲的存储器；

第二共源共栅晶体管，耦合到悬浮漏极以导通校准电流；

一个电流采样器，耦合到悬浮漏极以采样光电流。

11.如权利要求10所述的像素电路，其中像素电路具有校准模式、差分模式和宽动态范围模式，并且其中悬浮漏极在校准模式下对校准电流进行积分，在宽动态范围模式下对光电流进行积分，并在差分模式下对差分电流进行积分。

12.如权利要求10所述的像素电路，其中内部和外部光闸晶体管是并联的。

13.如权利要求10所述的像素电路，其中存储器是1位存储器。

14.如权利要求10所述的像素电路，其中外部光闸晶体管重置悬浮漏极，模拟缓冲器在积分周期末尾接收并发送模拟像素信号，数字缓冲器在积分周期中接收并发送数字像素信号2^m次，m是一个整数。

15.如权利要求14所述的像素电路，其中如果悬浮漏极电压低于参考电压，则比较器产生脉冲。

16.如权利要求11所述的像素电路，其中在校准模式下，第一开关关闭并且第二开关打开，用以关闭光电流并且对校准电流进行积分；在差分和宽动态范围模式下，第一开关打开并且第二开关关闭，用以关闭校准电流。

17.如权利要求11所述的像素电路，其中在差分模式下打开电流采样器，以在第一帧期间对光电流采样，并在第二帧期间保持光电流以对差分电流积分。

18.如权利要求10所述的像素电路，还包含：

第一列开关，耦合于模拟缓冲器和模拟列总线间并由模拟读信号控制；以及

第二开关，耦合于数字缓冲器和数字列总线间并由数字读信号控制，

其中模拟读信号在积分周期末尾控制读取模拟缓冲器，数字读信号在积分周期中控制读取数字缓冲器2^m次，其中m表示一个整数。

19.一种用于拓展CMOS图像传感器动态范围的部分量化电路，所述电路包含：

包括多个排列成一列或多列的像素的像素阵列，其中像素阵列的每个像素对光电流积分，执行自重置，并响应于自重置生成脉冲；

一个或多个模拟列总线，每个耦合到一列或多列中的一个，用于从相关联的列接收一个残余像素电压；

一个或多个数字列总线，每个耦合到一列或多列中的一个，用于从相关联的列接收脉冲；

一个或多个数字列计数器，每个耦合到一个或多个数字列总线中的一个，用于对从相关联的列采集到的脉冲数计数；

一个或多个模数转换器(ADC)，每个耦合到一个或多个模拟列总线中的一个，用于在积分末尾对来自相关联的列的像素电压进行量化；以及

处理器，利用脉冲数、经量化的残余像素电压和井容量来计算光电压，从而使光电压的动态范围得到拓展，

其中像素阵列的每个像素包含：

光电二极管，用于响应于入射光生成光电流；

悬浮漏极，用于积分光电流；

共源共栅晶体管，耦合于光电二极管和悬浮漏极之间；

外部光闸晶体管，耦合于悬浮漏极和电源电压之间，以在积分开始响应于外部光闸信号来重置悬浮漏极；

与外部光闸晶体管并联的内部光闸晶体管，用于响应于自重置信号来重置悬浮漏极；

比较器，用于将悬浮漏极电压和参考电压进行比较，并响应于自重置信号来生成脉冲；

1位存储器，用于记录表示自重置的脉冲；

模拟缓冲器，用于在积分末尾将悬浮漏极电压发送到模拟列总线上；以及

数字缓冲器，用于在积分期间将来自1位存储器的电压信号发送到数字列总线上2^m次，其中m是一个整数。

20.如权利要求19所述的部分量化电路，其中，如果悬浮漏极的电压低于参考电压，则比较器生成一个脉冲。

21.如权利要求19所述的部分量化电路，还包含：

第一开关，耦合于模拟缓冲器和模拟列总线之间并由模拟读信号控制；以及

第二开关，耦合于数字缓冲器和数字列总线之间并由数字读信号控制。

22.如权利要求19所述的部分量化电路，其中列计数器包含：

m位存储器单元的阵列，用于存储由每个像素生成的自重置次数；

m位加法器，用于叠加来自数字列总线的数字信号和来自m位存储器阵列的数字值；

m位寄存器，用于在计数器时钟的下降沿锁存来自m位加法器的叠加值；

耦合到m位寄存器的m个反相器；

第一BIT总线，耦合到每个存储器单元的第一端子，并包括m条位线；

第二BIT总线，耦合到存储器单元的第二端子，并包括m条位线；

m个开关，耦合于寄存器和第一BIT总线之间，并由第一列写信号控制；

m个开关，耦合于反相器和第二BIT总线之间，并由第二列写信号控制；以及

m个开关，耦合于第一和第二BIT总线之间，并由均化信号控制。

23.如权利要求22所述的部分量化电路，其中每个m位存储器单元包含m个单元，其中每个单元包含

2个交叉耦合反相器，用于构成第一和第二内部节点；

耦合于第一内部节点和第一BIT总线的位线之间并由存储器信号控制的开关；

耦合于第二内部节点和第二BIT总线的位线之间并由存储器信号控制的开关。

24.如权利要求23所述的部分量化电路，其中均化信号在存储器信号打开m位存储器单元前对第一和第二总线进行均化。

25.如权利要求23所述的部分量化电路，其中寄存器重置信号在一个计数器时钟周期中对每个m位存储器单元进行重置。

26.一种利用权利要求19所述的部分量化电路进行的部分量化方法，用于改良CMOS图像传感器的动态范围和信号噪声比，所述方法包含：

a)响应于入射光生成光电流；

b)通过积分光电流产生像素电压；

c)在积分期间，连续将像素电压与参考电压进行比较；

d)响应于c)的结果生成一个脉冲；

e)将像素电压重置到一个重置电压；

f)通过采取参考电压和重置电压之间的差来计算像素井容量；

g)在积分期间对脉冲数目计数；

h)通过在积分末尾采样和量化像素电压，生成残余像素电压；

i)将脉冲数乘以像素井容量；以及

j)通过将残余像素电压叠加到脉冲数和像素井容量的乘积上来计算一个数字化光电压。

27.如权利要求26所述的方法，其中d)进一步包含：

确定像素电压低于参考电压；和

产生脉冲。

28.一种用于改进CMOS图像传感器线性度的电路，包含：

像素阵列，包含多个像素，其中每个像素具有校准模式、差分模式和一个宽动态范围模式，且每个像素进一步包括用于关闭光电二极管并对校准电流进行积分的校准电路；

校准电流阵列，用于生成用于校准模式的多个校准电流；

参考模拟数字转换器，用于在校准模式下对校准电流进行量化以生成校准参数；以及

译码器，用于处理校准数据和原始量化数据以在宽动态范围模式下计算图像数据，从而使图像数据线性度得到改良，

其中每个像素包含：

光电二极管，用于响应于入射光生成光电流；

悬浮漏极，用于积分光电流；

外部光闸晶体管，耦合于悬浮漏极和电源电压之间以在积分开始响应于一个外部光闸信号来重置悬浮漏极；

第一共源共栅晶体管，耦合于光电二极管和悬浮漏极之间以发送光电流；

第二共源共栅晶体管，耦合到悬浮漏极以发送校准电流；

第一开关，耦合于光电二极管和电源电压之间，并由校准信号控制；以及

第二开关，耦合于校准电流输入端和第二共源共栅晶体管之间，并由校准信号控制。

29.如权利要求28所述的电路，其中校准模式被一个校准信号启动。

30.如权利要求28所述的电路，其中所述校准信号启动所述的校准模式，以关闭所述的光电流，并在所述像素中对所述校准电流进行积分。

31.如权利要求28所述的电路，其中译码器包含

校准参数译码器，用于在校准模式下生成并存储校准参数；以及

复原译码器，用于接收原始量化数据和校准数据以根据内插法计算准确的数字化光电流。

32.一种基于内插的校准方法，用于为具有根据权利要求19所述的部分量化电路的CMOS图像传感器改良线性度并降低固定模式噪声，其中CMOS图像传感器包括一个像素阵列，所述方法包括

a)通过参考ADC来将图像传感器的量化数模转换器的最低有效位(LSB)大小进行数字化；

b)对每个像素提取井容量函数的多个采样；

c)在每个像素中打开光电流；

d)根据采样来对光电流计算井容量；

e)将自重置次数乘以计算得到的井容量；以及

f)通过叠加残余像素电压和e)中产生的乘积，来计算累积的光电压。

33.如权利要求32所述的方法，其中步骤a)进一步包含：

a1)关闭像素中的光电流；

a2)将校准电流输入到像素中；

a3)通过将像素中的校准电流积分来生成像素电压，并通过量化像素电压来生成数字化像素电流值；

a4)通过量化校准电流，生成数字化校准电流值；以及

a5)通过将数字化校准电流值除以数字化像素电流值，来计算LSB大小。

34.如权利要求32所述的方法，其中步骤b)进一步包括：

b1)关闭像素中的光电流；

b2)将校准电流输入到像素中；

b3)并生成自重置次数和数字化残余电压；

b4)通过量化校准电流生成数字化校准电流；

b5)计算数字化残余电压和量化ADC的数字化LSB大小的乘积；

b6)计算所述乘积与所述数字化校准电流值之间的差；

b7)通过将差除以自重置次数，来计算校准电流的井容量；以及

b8)通过所述数字化校准电流值和井容量来包含采样。

35.如权利要求32所述的方法，其中步骤d)还包括：

d1)识别用于光电流的内插区域；和

d2)通过根据线性内插方法对采样进行内插来计算井容量。