CN103402063B

CN103402063B - Cmos图像传感器及其图像数据的传输方法

Info

Publication number: CN103402063B
Application number: CN201310359239.3A
Authority: CN
Inventors: 李琛; 何学红; 温建新
Original assignee: Shanghai Integrated Circuit Research and Development Center Co Ltd
Current assignee: Shanghai IC R&D Center Co Ltd
Priority date: 2013-08-16
Filing date: 2013-08-16
Publication date: 2019-04-23
Anticipated expiration: 2033-08-16
Also published as: CN103402063A

Abstract

本发明公开了一种CMOS图像传感器，包括具有2N列的像素阵列；列选择控制模块，用于将像素阵列的列均分为第一组和第二组；模数转换模块，包括与第一组各列对应相连的N个第一列级ADC及与第二组各列对应相连的N个第二列级ADC，用于将像素的模拟信号转换为数字信号并输出，其中第二列级ADC根据第一触发信号并行输出数字信号；寄存器模块，接收第一列级ADC或第二列级ADC并行输出的N个数字信号并将其串行输出；以及时序控制模块，在选定行的第一组列的像素的数字信号输出完毕时，发出该第一触发信号至第二列级ADC使其将转换的N个数字信号并行输出至寄存器模块。本发明的CMOS图像传感器能够减小占用面积。

Description

CMOS图像传感器及其图像数据的传输方法

技术领域

本发明涉及图像传感器领域，具体为一种CMOS图像传感器及其图像数据的传输方法。

背景技术

图像传感器是组成数字摄像头的重要组成部分。根据元件的不同，可分为CCD（Charge Coupled Device，电荷耦合元件）和CMOS（Complementary Metal-OxideSemiconductor，金属氧化物半导体元件）两大类。CMOS传感器获得广泛应用的一个前提是其所拥有的较高灵敏度、较短曝光时间、日渐缩小的像素尺寸和大规模生产的低成本效应。

随着CMOS技术在大规模生产中的应用，基于CMOS技术的许多产品在成本方面体现出越来越多的优势。尤其随着CMOS技术特征尺寸的不断降低（scaling down），单位面积芯片的成本也在不断减小。因此，得益于此，基于CMOS技术的图像传感器比CCD图像传感器表现出更强的竞争力。

CMOS图像传感器的重要发展方向之一就是其向大像素、高分辨率图像传感器领域发展，主要的表现在于CMOS图像传感器的分辨率不断提高，而分辨率的提高将会带来图像传输速度的下降。然而，对于某些视频应用来说，不仅要求CMOS图像传感器的分辨率不断提高，而且要求CMOS图像传感器的全画幅数据读出速率也不断提高。例如，对于一个1080p高清和VGA格式的CMOS图像传感器芯片来说，两个都要求有每秒25帧以上的数据传输速率，但是显然，1080p高清的数据读出速率要远高于VGA格式。

传统的CMOS图像传感器的图像数据传输方法是通过与像素阵列列数相同个数的列级ADC将一行像素的数据经读取模拟信号、转换为数字信号，再通过与列级ADC一一对应相连的移位寄存器将数字信号串行输出，全部完成后，再进行下一个像素的数据的读取、转换和输出，不仅整个图像的数据传输速度受到了限制，且当像素阵列的列数较多时，需要的列级ADC和移位寄存器也更多，增加了整个CMOS图像传感器的面积。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种占用面积较小的CMOS图像传感器。

为达成上述目的，本发明提供一种CMOS图像传感器，包括具有2N列的像素阵列，列选择控制模块，模数转换模块，寄存器模块以及时序控制模块。其中列选择控制模块与所述像素阵列相连，用于将所述像素阵列的列均分为第一组和第二组；模数转换模块包括第一列级ADC组和第二列级ADC组，其中第一列级ADC组包括与所述像素阵列的第一组各列对应相连的N个第一列级ADC，用于并行读取选定的一行中所述第一组列的N个像素的模拟信号并转换为数字信号后并行输出；第二列级ADC组包括与所述像素阵列的第二组各列对应相连的N个第二列级ADC，用于并行读取所述选定的一行中所述第二组列的N个像素的模拟信号并转换为数字信号，并根据第一触发信号并行输出；寄存器模块与所述第一列级ADC组及第二列级ADC组相连，其包括与所述N个第一列级ADC及所述N个第二列级ADC对应相连的N个串连的移位寄存器，用于接收所述第一列级ADC组或所述第二列级ADC组输出的N个数字信号并将其串行输出；时序控制模块与所述寄存器模块及模数转换模块相连，在所述寄存器模块将所述选定的一行中所述第一组列的像素的数字信号输出完毕时，发出所述第一触发信号至所述第二列级ADC组使其将转换的N个数字信号并行输出至所述寄存器模块，其中N为正整数。

优选的，所述N个第一列级ADC根据第二触发信号并行读取所述选定的一行中所述第一组列的N个像素的模拟信号；所述N个第二列级ADC根据所述第二触发信号并行读取所述选定的一行中所述第二组列的N个像素的模拟信号；所述时序控制模块在第i行第一组列的像素的数字信号全部输出之前，发出所述第二触发信号至所述N个第一列级ADC使其并行读取第j行第一组列的像素的模拟信号；在第i行第二组列的像素的数字信号全部输出之前，发出所述第二触发信号至所述N个第二列级ADC使其并行读取第j行第二组列的像素的模拟信号，其中N为正整数；i，j为小于等于所述像素阵列行数的正整数且i不等于j。

优选的，所述时序控制模块在所述第i行第一组列的像素的数字信号开始输出时，发出所述第二触发信号至所述N个第一列级ADC使其并行读取所述第j行第一组列的像素的模拟信号；在所述N个串联的移位寄存器将所述第i行第一组列的像素的数字信号输出完毕时，发出所述第一触发信号至所述N个第二列级ADC使其将转换的N个数字信号并行输出至所述N个串联的移位寄存器，同时发出所述第二触发信号至所述N个第二列级ADC使其并行读取所述第j行第二组列的像素的模拟信号。

本发明还提供了一种CMOS图像传感器，其包括具有2M行和2N列的像素阵列，行选择控制模块，列选择控制模块，两个模数转换模块，两个寄存器模块，信号合并处理模块以及时序控制模块。行选择控制模块与所述像素阵列相连，用于将所述像素阵列的行均分为第一集合和第二集合；列选择控制模块，与所述像素阵列相连，用于将所述像素阵列的列均分为第一组和第二组；每一模数转换模块包括第一列级ADC组和第二列级ADC组。第一列级ADC组包括与所述像素阵列的第一组各列对应相连的N个第一列级ADC，用于并行读取选定的一行中所述第一组列的N个像素的模拟信号并转换为数字信号后并行输出；第二列级ADC组包括与所述像素阵列的第二组各列对应相连的N个第二列级ADC，用于并行读取所述选定的一行中所述第二组列的N个像素的模拟信号并转换为数字信号，并根据第一触发信号并行输出；两个寄存器模块与模数转换模块对应相连，每一所述寄存器模块包括与所述模数转换模块的N个第一列级ADC及N个第二列级ADC对应相连的N个串连的移位寄存器，用于接收所述N个第一列级ADC或所述N个第二列级ADC输出的N个数字信号并将其串行输出；信号合并处理模块与所述两个寄存器模块相连，将所述寄存器模块输出的数字信号进行合并处理；时序控制模块与所述模数转换模块及寄存器模块相连，其在所述第一集合选定的一行中所述第一组列的像素的数字信号以及所述第二集合选定的一行中所述第一组列的像素的数字信号输出完毕时，同时发出所述第一触发信号至每一所述模数转换模块的N个第二列级ADC使其将转换的N个数字信号并行输出至每一所述寄存器模块的N个移位寄存器，其中M，N为正整数。

优选的，在每一所述模数转换模块中，所述N个第一列级ADC根据第二触发信号并行读取所述第一集合或第二集合中所选定的一行的所述第一组列的N个像素的模拟信号，所述N个第二列级ADC根据所述第二触发信号并行读取所述第一集合或第二集合中所选定的一行的所述第二组列的N个像素的模拟信号；所述时序控制模块在第一集合第i行第一组列的像素的数字信号和第二集合第p行第一组列的像素的数字信号全部输出之前，发出所述第二触发信号至每一所述模数转换模块的N个第一列级ADC组使其并行读取第一集合第j行第一组列的像素的模拟信号和第二集合第q行第一组列的像素的模拟信号；在第一集合第i行第二组列的像素的数字信号和第二集合第p行第二组列的像素的数字信号全部输出之前，发出所述第二触发信号至每一所述模数转换模块的第二列级ADC使其并行读取第一集合第j行第二组列的像素的模拟信号和第二集合第q行第二组列的像素的模拟信号；其中，i，j，p，q为小于等于M的正整数且i不等于j，p不等于q。

优选的，所述时序控制模块在所述寄存器模块开始输出所述第一集合第i行第一组列的像素的数字信号和所述第二集合第p行第一组列的像素的数字信号时，发出所述第二触发信号至每一所述模数转换模块的N个第一列级ADC使其并行读取所述第一集合第j行第一组列的像素的模拟信号和所述第二集合第q行第一组列的像素的模拟信号；在所述第一集合第i行第一组列的像素的数字信号和所述第二集合第p行第一组列的像素的数字信号输出完毕时，发出所述第一触发信号至每一所述模数转换模块的N个第二列级ADC使其将转换的N个数字信号并行输出至每一所述寄存器模块的N个移位寄存器；同时发出所述第二触发信号至每一所述模数转换模块的N个第二列级ADC使其并行读取所述第一集合第j行第二组列的像素的模拟信号和所述第二集合第q行第二组列的像素的模拟信号。

本发明进一步提供一种CMOS图像传感器图像数据的传输方法，其中所述CMOS图像传感器包括具有2N列的像素阵列，所述方法包括：通过列选择控制模块将所述像素阵列的列平均分为第一组和第二组；通过模数转换模块的第一列级ADC组并行读取所述像素阵列的第i行第一组列的N个像素的模拟信号并转换为数字信号后并行输出至寄存器模块；通过所述模数转换模块的第二列级ADC组并行读取所述像素阵列的第i行第二组列的N个像素的模拟信号并转换为数字信号，并根据第一触发信号输出至所述寄存器模块；通过所述寄存器模块串行输出所述第i行第一组列的N个像素的数字信号；在所述第i行第一组列的N个像素的数字信号串行输出完毕的同时，通过时序控制模块发出所述第一触发信号，以使所述寄存器模块开始串行输出所述第i行第二组列的N个像素的数字信号，其中N为正整数，i为小于等于所述像素阵列行数的正整数。

本发明进一步提供一种CMOS图像传感器图像数据的传输方法，其中所述CMOS图像传感器包括具有2M行和2N列的像素阵列，所述方法包括：通过行选择控制模块将所述像素阵列的行平均分为第一集合和第二集合；通过列选择控制模块将所述像素阵列的列平均分为第一组列和第二组列；通过两个模数转换模块的第一列级ADC组同时并行读取第一集合第i行第一组列的N个像素的模拟信号及第二集合第p行第一组列的N个像素的模拟信号，并分别转换为数字信号后并行输出至两个寄存器模块；通过两个所述模数转换模块的第二列级ADC组同时并行读取第一集合第i行第二组列的N个像素的模拟信号及第二集合第p行第二组列的N个像素的模拟信号，并分别转换为数字信号，并根据第一触发信号输出至所述两个寄存器模块；通过所述两个寄存器模块分别串行输出所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号；在所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号串行输出完毕的同时，通过时序控制模块发出所述第一触发信号，以使所述两个寄存器模块开始串行输出第一集合第i行第二组列及第二集合第p行第二组列的像素的数字信号，其中M，N为正整数，i，p为小于等于M的正整数；以及通过信号合并处理模块将串行输出的所述数字信号进行合并处理。

本发明的优点在于可以以较少的移位寄存器数量来实现像素阵列像素数据的传输，相较于现有技术节省了CMOS图像传感器占用的面积，还可有效节省图像数据的传输时间，提高传输效率。

附图说明

图1为本发明一实施例CMOS图像传感器的功能方块图；

图2为本发明一实施例CMOS图像传感器的示意图；

图3为本发明一实施例CMOS图像传感器图像数据传输的时序图；

图4为本发明另一实施例CMOS图像传感器图像数据传输的时序图；

图5为本发明另一实施例CMOS图像传感器图像数据传输的时序图；

图6为本发明另一实施例CMOS图像传感器的功能方块图；

图7为本发明一实施例CMOS图像传感器的示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

本发明通过新型的CMOS图像传感器实现高速的图像数据传输。图1和图2所示为本发明的CMOS图像传感器的功能方块图和示意图。请同时参考图1和图2，CMOS图像传感器包括由多个像素单元组成的2N列像素阵列10，列选择控制模块20，模数转换模块30，寄存器模块40以及时序控制模块50。在本实施例中，对于该CMOS图像传感器来说像素阵列的行数为1080行、列数为1920列。CMOS图像传感器的列选择控制模块20与像素阵列的各列相连，在实际操作中，其将像素阵列10的列均分为第一组和第二组。在本实施例中，是将像素阵列的奇数列分为第一组，将偶数列分为第二组。当然在其他实施例中，也可将像素阵列的左半边的列数作为第一组，右半边的列数作为第二组，本发明并不限于此。模数转换模块30包括与像素阵列列数相同的1920个列级ADC，且这些列级ADC根据像素阵列的列的划分分为第一列级ADC组301和第二列级ADC组302。第一列级ADC组301包括960个第一列级ADC301a，分别与奇数列对应相连，用于并行读取像素阵列10中选定的某一行的奇数列的960个像素的模拟信号并转换为数字信号后输出至寄存器模块40。第二列级ADC组302包括960个第二列级ADC302a，分别与各偶数列对应相连，用于并行读取像素阵列10中选定的某一行的偶数列的960个像素的模拟信号并转换为数字信号后，根据第一触发信号S1输出至寄存器模块40。如图2所示，寄存器模块40与第一列级ADC组301及第二列级ADC组302相连，其包括960个串连的移位寄存器40a。这些串联的移位寄存器40a分别与960个第一列级ADC301a及960个第二列级ADC302a一一对应相连，每一个移位寄存器40a接收其对应的第一列级ADC301a或第二列级ADC302a的数字信号并传输给下一个移位寄存器，从而整个寄存器模块40可接收第一列级ADC组301或第二列级ADC组302输出的960个数字信号并将其串行输出。现有技术中，当进行像素阵列某一行的全部列的1920个数据传输时，数字信号的输出时间T_B要远远小于模数转换模块并行读取像素数据进行模数转换的时间T_A（通常T_B小于1/2T_A），因此，本发明通过时序控制模块50控制发出第一触发信号S1的时机，即可使寄存器模块40轮流输出第一列级ADC组301及第二列级ADC组302进行模数转换后输出的数字信号，由此能够减少一半数量的移位寄存器40a，有效节省了寄存器模块40的占用面积。具体来说，请参考图2及图3，假设模数转换模块30的第一列级ADC组301的列级ADC1～列级ADC1919在T_A时间段内并行读取第X行第1～1919奇数列的像素数据并转换为数字信号，在t2时刻传递给与第一列级ADC相连的移位寄存器SR1～SR960并同步开始串行输出，移位寄存器SR1将列级ADC1转换的数字信号传递给移位寄存器SR2，同时移位寄存器SR2将列级ADC3所转换的数字信号传递给移位寄存器SR3，……，最终在1/2T_B时间段内（数字信号并行输出至移位寄存器模块的时间非常短，数字信号的输出时间段等同于1/2T_B），该行的960个奇数列的数字信号将依次全部传递至输出端，其中。另一方面，第二列级ADC组302的列级ADC2～列级ADC1920则并行读取第X行第2～1920偶数列的像素数据并转换为数字信号。在奇数列的960个数字信号全部输出完毕的同时，时序控制模块50发出第一触发信号S1，使得第2列级ADC组302将其转换的960个偶数列数字信号并行传输给与各第二列级ADC302a相连的移位寄存器SR1～SR960并同步开始串行输出，即移位寄存器SR1将列级ADC2转换的数字信号传递给移位寄存器SR2，同时移位寄存器SR2将列级ADC4所转换的数字信号传递给移位寄存器SR3，……，最终在1/2T_B时间段内该行的各偶数列的960个数字信号依次全部传递至输出端。由以上可知，与现有技术相比，本发明的CMOS图像传感器在像素阵列某一行像素数据全部传输完毕的时间不变的情况下（仍为T_B），仅需一半数量的移位寄存器即可完成。

请参考图4，其所示为本发明一较佳实施例的CMOS图像传感器图像数据传输的时序图。在本实施例中，模数转换模块30根据第二触发信号来进行图像数据的读取转换操作。具体来说，960个第一列级ADC301a根据第二触发信号并行读取选定的一行中奇数列的每一个像素的模拟信号；960个第二列级ADC根据第二触发信号并行读取选定的一行中偶数列的每一个像素的模拟信号。

假设从像素阵列的第1行开始进行像素数据的传输，对于第1行的1920个像素，首先，模数转换模块30的列级ADC1～列级ADC1919根据第二触发信号在T_A时间段内并行读取第1行第1～1919奇数列的像素数据并转换为数字信号后传递给移位寄存器SR1～SR960在1/2T_B时间段内串行输出，在寄存器模块接收这些数字信号至全部输出完毕之前（即t1+T_A～）t1+T_A+1/2T_B时间段内），时序控制模块50发出第二触发信号至第一列级ADC组301，使列级ADC1～列级ADC1919并行读取第2行第1～1919奇数列的像素数据并转换为数字信号。另一方面，第二列级ADC组302的列级ADC2～列级ADC1920则并行读取第1行第2～1920偶数列的像素数据并转换为数字信号，当第1行奇数列像素数据的数字信号全部由寄存器模块输出完毕的同时（即t1+T_A+1/2T_B时刻），时序控制模块50发出第一触发信号至第二列级ADC组302，使列级ADC2～列级ADC1920将转换的第1行偶数列的数字信号传递至移位寄存器SR1～SR960。同样的，在第1行偶数列数字信号输出完毕之前，时序控制模块50再次发出第二触发信号至第二列级ADC组302，使列级ADC2～列级ADC1920并行读取第2行第2～1920偶数列的像素数据并转换为数字信号。

需要注意的是，对于开始进行数据传输时的第一行（本实施例为第1行）的像素数据而言，模数转换模块进行奇数列和偶数列像素数据数模转换仍由第二触发信号控制。具体来说，时序控制模块50可同时发出第二触发信号至第一列级ADC组301和第二列级ADC组302（如图3所示），因此在T_A时间段内，两个列级ADC组同步完成像素数据的读取转换，其中第一列级ADC组301转换完成后即将奇数列数字信号输出至寄存器模块40，第二列级ADC组301则不会输出转换的数字信号，直到奇数列数字信号全部由寄存器模块40输出完毕的同时，时序控制模块50才发出第一触发信号至第二列级ADC组302，使其将转换的偶数列数字信号输出至寄存器模块40。当然，如图4所示，时序控制模块50也可在发出第二触发信号至第一列级ADC组301的时刻经过1/2T_B时间段之后，再发出第二触发信号至第二列级ADC组302，由此同样可实现每一行的奇数列像素数据和偶数列像素数据轮流输出。由于寄存器模块40将一行中所有1920个像素数据的输出时间T_B仍要小于模数转换模块对像素数据处理的时间T_A，因此在下一行像素数据转换为数字信号之前，寄存器模块40中的各个移位寄存器40a已经清空，而不会对数据传输造成影响。此外，本实施例中，通过时序控制模块的控制，在前一选定行的奇数列（或偶数列）像素数据全部输出之前，就开始执行下一选定行的奇数列（或偶数列）像素数据的读取转换操作，而无需等前一选定行的奇数列（或偶数列）图像数据全部传输完毕后（包括模数转换模块执行读取转换时间段T_A及寄存器模块输出数字信号时间段1/2T_B）后才进行下一次传输，能够有效节省图像数据的传输时间，提高了传输效率。

以下将详细说明本发明另一较佳实施例的CMOS图像传感器的数据传输方式。请参考图5，其所示为图像数据传输的时序图。假设在t1时刻选定第1行，同时时序控制模块50发出第二触发信号，则模数转换模块30的第一列级ADC组301在读取转换时间段T_A内对第1行奇数列像素并行读取并转换为数字信号，并在t2时刻交给寄存器模块40，寄存器模块40在输出时间段1/2T_B内将这些数字信号串行输出。时序控制模块50在t1’（t1’=t1+1/2T_B）时刻发出第二触发信号，则模数转换模块30的第二列级ADC组302在读取转换时间段T_A内对第1行偶数列像素并行读取并转换为数字信号，由于在t2’时刻第1行奇数列的数字信号已经输出完毕，寄存器模块40的各移位寄存器40a清空，因此此时时序控制模块50发出第一触发信号，使第二列级ADC组302将第1行偶数列的数字信号交给寄存器模块40，寄存器模块40同步开始串行输出第1行偶数列的数字信号。另一方面，请继续参考图5，在第1行奇数列输出时间段T_B开始时（即t2时刻），时序控制模块50即发出第二触发信号来触发第一列级ADC组301进行第2行奇数列的像素数据的读取转换，从而开始进行第2行奇数列数据的传输。而在第1行偶数列输出时间段T_B开始时（即t2’时刻），时序控制模块50即发出第二触发信号来触发第二列级ADC组302进行第2行偶数列的像素数据的读取转换，从而开始进行第2行偶数列数据的传输。如此一来，不同行的像素数据读取转换的时间能够接续进行，显然能够实现更快的图像数据的传输速度，以最大限度提高数据传输速度。如图5所示，当要进行第1行至第3行数据的传输时，所需的全部时间为3TA+1/2TB+1/2TB，即3TA+TB。

图6及图7所示为本发明另一实施例CMOS图像传感器的功能方块图及示意图。请同时参考图6和图7，CMOS图像传感器包括具有2M行和2N列的像素阵列10，列选择控制模块20，行选择控制模块60，两个模数转换模块30，31，两个寄存器模块40，41，时序控制模块50以及信号合并处理模块70。在本实施例中，对于该CMOS图像传感器来说像素阵列的行数为1080行、列数为1920列。CMOS图像传感器的行选择控制模块60与像素阵列的各行相连，在实际操作中，将像素阵列10的行均分为第一集合和第二集合；列选择控制模块20与像素阵列的各列相连，将像素阵列10的列均分为第一组和第二组。在本实施例中，是将像素阵列的奇数行分为第一集合，将偶数行分为第二集合，将像素阵列的奇数列分为第一组，将偶数列分为第二组，其仅为示例，并非用于限定本发明。两个模数转换模块30、31均包括与像素阵列列数相同的1920个列级ADC，且根据像素阵列的列的划分，模数转换模块30包括第一列级ADC组301和第二列级ADC组302，模数转换模块31包括第一列级ADC组311和第二列级ADC组312。第一列级ADC组301包括960个第一列级ADC301a，分别与奇数行的奇数列对应相连，用于并行读取像素阵列10中奇数行中某一行的奇数列的960个像素的模拟信号并转换为数字信号后输出，第二列级ADC组302包括960个第二列级ADC302a，分别与奇数行的偶数列对应相连，用于并行读取像素阵列10中奇数行某一行的偶数列的960个像素的模拟信号并转换为数字信号后根据第一触发信号输出。同样的，第一列级ADC组311包括960个第一列级ADC311a，分别与偶数行的奇数列对应相连；第二列级ADC组312包括960个第二列级ADC312a，分别与偶数行的偶数列对应相连。

寄存器模块40，41与模数转换模块30，31对应相连。其中，寄存器模块40与第一列级ADC组301及第二列级ADC组302相连，其包括960个串连的移位寄存器40a。寄存器模块41与第一列级ADC组311及第二列级ADC组312相连，其包括960个串连的移位寄存器41a。这些串联的移位寄存器40a（41a）分别与960个第一列级ADC301a（ADC311a）及960个第二列级ADC302a（ADC312a）一一对应相连，每一个移位寄存器40a（41a）接收其对应的第一列级ADC301a（ADC311a）或第二列级ADC302a（ADC312a）的数字信号并传输给下一个移位寄存器，从而整个寄存器模块40（41）可接收第一列级ADC组301（311）或第二列级ADC组302（312）输出的960个数字信号并将其串行输出。

假设同时选定第1行和第2行，则模数转换模块30的列级ADC1～列级ADC1919根据时序控制模块50发出的第二触发信号并行读取第1行第1～1919奇数列的像素数据并转换为数字信号后传递给与列级AD1～列级ADC1919C相连的移位寄存器SR1～SR960，移位寄存器SR1将其接收的数字信号传递给移位寄存器SR2，同时移位寄存器SR2将列级ADC3所转换的数字信号传递给移位寄存器SR3，……，最终第1行的各奇数列的数字信号将依次全部传递至输出端。另一方面，模数转换模块31的列级ADC2～列级ADC1920也同时或延迟一定时间（1/2TB）后根据第二触发信号并行读取第1行第2～1920偶数列的像素数据并转换为数字信号，并根据时序控制模块50发出的第一触发信号在第1行的各奇数列的数字信号全部从输出端输出的同时将这些数字信号传递给与列级AD2～列级ADC1920相连的移位寄存器SR1～SR960，移位寄存器SR1将列级ADC2转换的数字信号传递给移位寄存器SR2，同时移位寄存器SR2将列级ADC4所转换的数字信号传递给移位寄存器SR3，……，最终第1行的各偶数列的数字信号将依次全部传递至输出端。

于此同时，第2行的各偶数列和奇数列的数字信号同样依次全部输出。信号合并处理模块70与两个寄存器模块相连，将其输出的数字信号进行合并处理，并最终交给图像色彩处理模块进行图像色彩优化。

同样的，为了进一步提高图像数据的传输速度，时序控制模块50在第1行奇数列及第2行奇数列的像素的数字信号全部输出之前，优选的在第1行奇数列及第2行奇数列的像素的数字信号开始串行输出时，发出第二触发信号使第一列级ADC组301，311同时并行读取第3行和第4行奇数列的像素的模拟信号；在第1行偶数列及第2行偶数列的像素的数字信号全部输出之前，优选的在第1行偶数列及第2行偶数列的像素的数字信号开始串行输出时，发出第二触发信号使第二列级ADC组302，312同时并行读取第3行和第4行偶数列的像素的模拟信号，该数据传输方法与前文所述的实施例类似，在此不做赘述。

综上所述，本发明的CMOS图像传感器通过模数转换模块及时序控制模块的设计，可以以较少的移位寄存器数量来完成像素阵列像素数据的输出，节省了移位寄存器所占用的面积。同时，还可进一步提升图像数据的传输速度。此外，本发明通过行选择控制模块及两个模数转换模块，可同时对像素阵列两行的图像数据进行并行读取转换和输出，可进一步将像素的处理速度提高了一倍。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims

1.一种CMOS图像传感器，包括具有2N列的像素阵列，其特征在于，所述CMOS图像传感器还包括：

列选择控制模块，与所述像素阵列相连，用于将所述像素阵列的列均分为第一组和第二组；

模数转换模块，包括：

第一列级ADC组，包括与所述像素阵列的第一组各列对应相连的N个第一列级ADC，用于并行读取选定的一行中所述第一组列的N个像素的模拟信号并转换为数字信号后并行输出；以及

第二列级ADC组，包括与所述像素阵列的第二组各列对应相连的N个第二列级ADC，用于并行读取所述选定的一行中所述第二组列的N个像素的模拟信号并转换为数字信号，并根据第一触发信号并行输出；

与所述第一列级ADC组及第二列级ADC组相连的寄存器模块，其包括与所述N个第一列级ADC及所述N个第二列级ADC对应相连的N个串连的移位寄存器，用于接收所述第一列级ADC组或所述第二列级ADC组输出的N个数字信号并将其串行输出；

时序控制模块，与所述寄存器模块及模数转换模块相连，在所述寄存器模块将所述选定的一行中所述第一组列的像素的数字信号输出完毕时，发出所述第一触发信号至所述第二列级ADC组使其将转换的N个数字信号并行输出至所述寄存器模块；

其中所述N个第一列级ADC根据第二触发信号并行读取所述选定的一行中所述第一组列的N个像素的模拟信号；所述N个第二列级ADC根据所述第二触发信号并行读取所述选定的一行中所述第二组列的N个像素的模拟信号；

所述时序控制模块在第i行第一组列的像素的数字信号全部输出之前，发出所述第二触发信号至所述N个第一列级ADC使其并行读取第j行第一组列的像素的模拟信号；在第i行第二组列的像素的数字信号全部输出之前，发出所述第二触发信号至所述N个第二列级ADC使其并行读取第j行第二组列的像素的模拟信号，其中N为正整数；i，j为小于等于所述像素阵列行数的正整数且i不等于j。

2.根据权利要求1所述的CMOS图像传感器，其特征在于，所述时序控制模块在所述第i行第一组列的像素的数字信号开始输出时，发出所述第二触发信号至所述N个第一列级ADC使其并行读取所述第j行第一组列的像素的模拟信号；在所述N个串联的移位寄存器将所述第i行第一组列的像素的数字信号输出完毕时，发出所述第一触发信号至所述N个第二列级ADC使其将转换的N个数字信号并行输出至所述N个串联的移位寄存器，同时发出所述第二触发信号至所述N个第二列级ADC使其并行读取所述第j行第二组列的像素的模拟信号。

3.一种CMOS图像传感器，包括具有2M行和2N列的像素阵列，其特征在于，所述CMOS图像传感器还包括：

行选择控制模块，与所述像素阵列相连，用于将所述像素阵列的行均分为第一集合和第二集合；

两个模数转换模块，每一所述模数转换模块包括：

第一列级ADC组，其包括与所述像素阵列的第一组各列对应相连的N个第一列级ADC，用于并行读取选定的一行中所述第一组列的N个像素的模拟信号并转换为数字信号后并行输出；以及

第二列级ADC组，其包括与所述像素阵列的第二组各列对应相连的N个第二列级ADC，用于并行读取所述选定的一行中所述第二组列的N个像素的模拟信号并转换为数字信号，并根据第一触发信号并行输出；

两个寄存器模块，与所述模数转换模块对应相连，每一所述寄存器模块包括与所述模数转换模块的N个第一列级ADC及N个第二列级ADC对应相连的N个串连的移位寄存器，用于接收所述N个第一列级ADC或所述N个第二列级ADC输出的N个数字信号并将其串行输出；

信号合并处理模块，与所述两个寄存器模块相连，将所述寄存器模块输出的数字信号进行合并处理；以及

时序控制模块，与所述模数转换模块及寄存器模块相连，其在所述第一集合选定的一行中所述第一组列的像素的数字信号以及所述第二集合选定的一行中所述第一组列的像素的数字信号输出完毕时，同时发出所述第一触发信号至每一所述模数转换模块的N个第二列级ADC使其将转换的N个数字信号并行输出至每一所述寄存器模块的N个移位寄存器，其中M，N为正整数。

4.根据权利要求3所述的CMOS图像传感器，其特征在于，在每一所述模数转换模块中，所述N个第一列级ADC根据第二触发信号并行读取所述第一集合或第二集合中所选定的一行的所述第一组列的N个像素的模拟信号，所述N个第二列级ADC根据所述第二触发信号并行读取所述第一集合或第二集合中所选定的一行的所述第二组列的N个像素的模拟信号；

所述时序控制模块在第一集合第i行第一组列的像素的数字信号和第二集合第p行第一组列的像素的数字信号全部输出之前，发出所述第二触发信号至每一所述模数转换模块的N个第一列级ADC组使其并行读取第一集合第j行第一组列的像素的模拟信号和第二集合第q行第一组列的像素的模拟信号；在第一集合第i行第二组列的像素的数字信号和第二集合第p行第二组列的像素的数字信号全部输出之前，发出所述第二触发信号至每一所述模数转换模块的第二列级ADC使其并行读取第一集合第j行第二组列的像素的模拟信号和第二集合第q行第二组列的像素的模拟信号；其中，i，j，p，q为小于等于M的正整数且i不等于j，p不等于q。

5.根据权利要求4所述的CMOS图像传感器，其特征在于，所述时序控制模块在所述寄存器模块开始输出所述第一集合第i行第一组列的像素的数字信号和所述第二集合第p行第一组列的像素的数字信号时，发出所述第二触发信号至每一所述模数转换模块的N个第一列级ADC使其并行读取所述第一集合第j行第一组列的像素的模拟信号和所述第二集合第q行第一组列的像素的模拟信号；在所述第一集合第i行第一组列的像素的数字信号和所述第二集合第p行第一组列的像素的数字信号输出完毕时，发出所述第一触发信号至每一所述模数转换模块的N个第二列级ADC使其将转换的N个数字信号并行输出至每一所述寄存器模块的N个移位寄存器；同时发出所述第二触发信号至每一所述模数转换模块的N个第二列级ADC使其并行读取所述第一集合第j行第二组列的像素的模拟信号和所述第二集合第q行第二组列的像素的模拟信号。

6.一种CMOS图像传感器图像数据的传输方法，其中所述CMOS图像传感器包括具有2N列的像素阵列，所述方法包括：

通过列选择控制模块将所述像素阵列的列平均分为第一组和第二组；

通过模数转换模块的第一列级ADC组并行读取所述像素阵列的第i行第一组列的N个像素的模拟信号并转换为数字信号后并行输出至寄存器模块；

通过所述模数转换模块的第二列级ADC组并行读取所述像素阵列的第i行第二组列的N个像素的模拟信号并转换为数字信号，并根据第一触发信号输出至所述寄存器模块；

通过所述寄存器模块串行输出所述第i行第一组列的N个像素的数字信号；

在所述第i行第一组列的N个像素的数字信号全部串行输出之前，通过时序控制模块发出第二触发信号使所述第一列级ADC组并行读取第j行第一组列的N个像素的模拟信号；

在所述第i行第一组列的N个像素的数字信号串行输出完毕的同时，通过时序控制模块发出所述第一触发信号，以使所述寄存器模块开始串行输出所述第i行第二组列的N个像素的数字信号；

在所述第i行第二组列的N个像素的数字信号全部串行输出之前，通过所述时序控制模块发出所述第二触发信号使所述第二列级ADC组并行读取第j行第二组列的N个像素的模拟信号，其中N为正整数，i为小于等于所述像素阵列行数的正整数，j为小于等于所述像素阵列行数的正整数且i不等于j。

7.根据权利要求6所述的CMOS图像传感器图像数据的传输方法，其特征在于，包括：

在所述第i行第一组列的N个像素的数字信号开始串行输出时，通过所述时序控制模块发出所述第二触发信号使所述第一列级ADC组并行读取所述第j行第一组列的N个像素的模拟信号；在所述第i行第一组列的N个像素的数字信号串行输出完毕的同时，通过所述时序控制模块发出所述第一触发信号使所述寄存器模块开始串行输出所述第i行第二组列的像素的数字信号，同时发出所述第二触发信号使所述第二列级ADC组并行读取所述第j行第二组列的N个像素的模拟信号。

8.一种CMOS图像传感器图像数据的传输方法，其中所述CMOS图像传感器包括具有2M行和2N列的像素阵列，所述方法包括：

通过行选择控制模块将所述像素阵列的行平均分为第一集合和第二集合；

通过列选择控制模块将所述像素阵列的列平均分为第一组列和第二组列；

通过两个模数转换模块的第一列级ADC组同时并行读取第一集合第i行第一组列的N个像素的模拟信号及第二集合第p行第一组列的N个像素的模拟信号，并分别转换为数字信号后并行输出至两个寄存器模块；

通过两个所述模数转换模块的第二列级ADC组同时并行读取第一集合第i行第二组列的N个像素的模拟信号及第二集合第p行第二组列的N个像素的模拟信号，并分别转换为数字信号，并根据第一触发信号输出至所述两个寄存器模块；

通过所述两个寄存器模块分别串行输出所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号；

在所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号串行输出完毕的同时，通过时序控制模块发出所述第一触发信号，以使所述两个寄存器模块开始串行输出第一集合第i行第二组列及第二集合第p行第二组列的像素的数字信号，其中M，N为正整数，i，p为小于等于M的正整数；以及

通过信号合并处理模块将串行输出的所述数字信号进行合并处理。

9.根据权利要求8所述的CMOS图像传感器图像数据的传输方法，其特征在于，还包括：

在所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号全部输出之前，通过所述时序控制模块发出第二触发信号使所述两个模数转换模块的第一列级ADC组同时并行读取第一集合第j行第一组列及第二集合第q行第一组列的每一个像素的模拟信号；

在所述第一集合第i行第二组列及所述第二集合第p行第二组列的像素的数字信号全部输出之前，通过所述时序控制模块发出所述第二触发信号使所述两个模数转换模块的第二列级ADC组同时并行读取第一集合第j行第二组列及第二集合第q行第二组列的每一个像素的模拟信号，其中j，q为小于等于M的正整数且i不等于j，p不等于q。

10.根据权利要求9所述的CMOS图像传感器图像数据的传输方法，其特征在于，

在所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号开始串行输出的同时，通过所述时序控制模块发出所述第二触发信号使所述两个模数转换模块的第一列级ADC组同时并行读取所述第一集合第j行第一组列及所述第二集合第q行第一组列的每一个像素的模拟信号；

在所述第一集合第i行第一组列及所述第二集合第p行第一组列的像素的数字信号输出完毕的同时，通过所述时序控制模块发出所述第一触发信号使所述两个寄存器模块开始串行输出所述第一集合第i行第二组列及所述第二集合第p行第二组列的像素的数字信号，同时发出所述第二触发信号使所述两个模数转换模块的第二列级ADC组并行读取所述第一集合第j行第二组列及所述第二集合第q行第二组列的每一个像素的模拟信号。