CN101159866A - 一种倍速传输数字视频数据的方法 - Google Patents
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Abstract
本发明涉及视频信号处理领域，尤其涉及到一种倍速传输数字视频数据的方法。该方法是将输入的多路分辨率为D1或4CIF的ITU－656数字视频信号进行解码、采样和合成，其中每四路视频信号合成为一路分辨率为D1或4CIF的ITU－656数字视频信号；并重定义视频信号输入输出接口的信息格式为类ITU－656标准，然后将合成后的两路或者多路分辨率为D1或者4CIF的数字视频信号通过一个数字视频接口输入到数字视频信号处理单元。本发明解决了数字视频信号处理芯片高效率应用的瓶颈，成倍提高了视频信号的传输效率，具有广泛的应用前景。
Description
技术领域
本发明涉及视频信号处理领域，尤其涉及到一种倍速传输数字视频数据的方法。
背景技术
在计算机及信息技术领域，尤其是数字视频信号处理领域，通常都会采用数字信号处理器(DSP)和片上系统(SOC)作为数字视频信号的核心处理单元。ITU-656格式是国际电联组织制定的一种通过并行数据线和时钟线传输视频数据的接口，如图3所示。视频信号的行同步和场同步通过嵌入在数据流中的特征标示数据携带，支持ITU-656接口的数字视频处理芯片在接收数据流的时候，通过检测特征数据，恢复行场同步，从而从数据流中获取有效视频数据。由于ITU-656接口省去了行场同步以及消隐信号管脚，接口简单，因此在数字视频处理领域得到广泛应用，但DSP、SOC等芯片通常只有较少的数字视频信号输入通道，而且每个通道只能够输入一路分辨率为D1(NTSC：720×480；PAL：720×576)或4CIF(NTSC：704×480；PAL：704×576)的实时图像。但实际应用中，常会出现要处理的实时数字视频信号远大于两路(如八路)，且每路图像的分辨率仅为CIF(NTSC：352×240；PAL：352×288)、2CIF(NTSC：704×240；PAL：704×288)、Half D1(NTSC：720×240；PAL：720×288)的状况；而且近年来，由于DSP等芯片的处理能力不断提高，其处理能力和工作频率完全能够承受对多路CIF、2CIF、Half D1数字图像的处理。从而DSP和SOC等芯片的视频输入通道过少成为数字视频信号处理芯片高效率应用的瓶颈之一。
发明内容
本发明所要解决的技术问题是：提供一种倍速传输数字视频数据的方法，该方法能够解决数字视频信号处理芯片高效率应用的瓶颈。
本发明所采用的技术方案为：所述传输方法是将输入的多路分辨率为D1或4CIF的ITU-656数字视频信号进行解码、采样和合成，其中每四路视频信号合成为一路分辨率为D1或4CIF的ITU-656数字视频信号；并重定义视频信号输入输出接口的信息格式为类ITU-656标准，然后将合成后的两路或者多路分辨率为D1或4CIF的数字视频信号通过数字视频输入接口输入到数字视频信号处理单元。
该方法利用了ITU-656标准接口，能够使数字视频信号处理单元中的芯片得到高效率利用。本发明在满足数字信号处理单元输入通道要求和处理能力的前提下能够接收更多信道、更多数据量的数字视频信号，成倍提高了视频信号的传输效率，实用性较强，具有广泛的应用前景。
附图说明
图1为FPGA实现多路视频合成处理的工作原理图。
图2为通过两个接口倍速传输4路D1的FPGA实现原理图。
图3为标准ITU-656数字视频信号的格式示意图。
图4为可以传输两路分辨率为D1的视频信号的类ITU-656接口定义原理图。
具体实施方式
本发明的工作原理如图1所示，是将输入的多路分辨率为D1或4CIF的ITU-656数字视频信号进行解码、采样和合成，其中每四路视频信号合成为一路分辨率为D1或4CIF的ITU-656数字视频信号；并重定义视频信号输出接口的信息格式为类ITU-656标准，然后将合成后的分辨率为D1或4CIF的数字视频信号通过数字视频输入接口输入到数字视频信号处理单元。
本发明的步骤包括：
(1)采用视频A/D转换芯片，将模拟视频信号转换为ITU-656数字视频信号，该数字视频信号的分辨率为D1或4CIF，再将数字视频信号输入到可编程逻辑器件；
(2)由可编程逻辑器件对步骤(1)中输入的每路数字视频信号分别进行ITU-656格式解码，提取活动视频区域的有效图像数据，并重采样，经过解码和采样后的各路数字视频信号的分辨率为CIF；
(3)将步骤(2)解码和采样后的各路数字视频信号进行合成，其中每四路分辨率为CIF的数字视频信号合成为一路分辨率为D1或4CIF的标准ITU-656信号；
(4)改变可编程逻辑器件的输出接口和数字视频信号处理单元的输入接口的信号格式定义，实现一种类ITU-656标准的格式。然后将步骤(3)所合成的视频信号按照类ITU-656标准从可编程逻辑器件的输出接口分时输入到数字视频信号处理单元的输入接口。
对各步骤的详细说明：
本发明步骤(1)中可使用合适的视频解码器来将模拟视频信号转换为ITU-656数字视频信号，该数字视频信号的制式可为PAL或NTSC。
步骤(2)、(3)通过在可编程逻辑器件上进行硬件编程来完成视频信号的解码、采样、合成。
步骤(2)中采样之前，可先对数字视频信号解码，然后通过垂直和水平转换的方法采样，垂直和水平方向均为1/2采样。解码、采样后的视频信号分时存储在RAM中。
步骤(3)中的可编程逻辑器件每四路一次从RAM中分时读取存储在其中的视频信号，然后再对这些视频信号视频合成、编码输出。
步骤(4)的传输过程中，由于数字视频信号处理单元仅有两个输入接口，所以为充分利用该接口，并提高信号传输效率，可提高传输的工作频率。以PAL制式为例，每秒25场，每场625行，每行1728个周期，单场传输频率27MHz(1728×625×25)。设步骤(2)中输入的数字视频信号路数为n，则提高可编程逻辑器件的输出接口和数字视频信号处理单元的一个输入接口的工作频率到(n/4×27)MHz，这样，使得数字视频信号处理单元的输入接口能够同时输入(n/4)路分辨率为D1或4CIF的数字视频信号。
由于步骤(2)的采集过程为有损采集，为了方便获取原始的无损数字视频信号，在做上述数字视频信号的处理时，保留可编程逻辑器件的一个输出接口和数字信号处理单元的另一个输入接口，可以选择步骤(1)中的任意一路ITU-656数字视频信号在保留的输出接口和输入接口间传输。
上述可编程逻辑器件可使用可编程逻辑门阵列(FPGA)，RAM可使用同步动态随机访问存储器(SDRAM)。
实施例：
以输入视频路数为8路，制式为PAL来举例：ITU-656接口可以传输大小为720×576且帧率为25帧/秒的数据，通过FPGA输入8路ITU-656数字视频信号，FPGA对每路视频信号进行水平和垂直方向的1/2采样，在类ITU-656接口，通过对格式的重新定义，传输时钟提高一倍，可以传输大小为1440×576且帧率为25帧/秒的数据。因此可以通过此接口传输8路降低分辨率的实时数字视频信号。同时在另外一个接口，可以分时输入8路中的1路720×576标准分辨率大小的数字视频信号。该实施例的步骤为：
一、采用合适的视频解码器将8个输入的模拟信号转化为8个标准的ITU-656数字视频信号，每路信号的像素为D1(720×576)；标准ITU-656数字视频信号是整个发明专利的数据处理基础。
二、8路标准ITU-656数字视频信号输入到FPGA芯片中，由FPGA对其进行解码、采样、合成和校正成为两个标准4CIF格式的ITU-656数字视频信号。解码、采样、合成和校正的具体过程如下：
1)通过对输入的数字视频信号同步分离来获取有效数字视频信息，然后对有效视频信号进行水平和垂直上的转换，输入信号水平缩小一半(2∶1)，每路取单场信号，将分辨率为D1(720×576)的视频信号转换为分辨率为CIF(352×288)的视频信号，然后存入到SDRAM中。
2)在步骤1)存数据到SDRAM的同时，FPGA也会不断的从SDRAM中读数据。在FPGA每输入一次8路标准ITU-656数字视频信号的周期内，FPGA会读数据两次，一次为1至4路，一次为5至8路。
3)在步骤1)存数据到SDRAM的同时，FPGA也会按照重新定义的ITU-656信号格式，将存储在SDRAM中的8个通道数据进行合成和编码输出。
视频合成、编码输出的具体步骤为：将1至4路分辨率为CIF(352×288)的视频信号组合为第一个分辨率为4CIF(704×576)的图像，5至8路分辨率为CIF(352×288)的视频信号组合为第二个分辨率为4CIF(704×576)的图像，之后依次类推。同时FPGA的输出接口和数字视频信号的一个输入接口的传输工作频率均由27MHz提高到54MHz(27×2)。然后通过捕获通道的方法，将上述两个图像编码从FPGA的输出接口输入到DSP的一个输入接口，输送时序按照重新定义的类ITU-656格式，可以传输两路分辨率为D1的视频信号的类ITU-656接口定义原理图见图4。具体是将这两个分辨率为4CIF的图像按照类ITU-656标准格式依次输出，奇场为第一个分辨率为4CIF的图像，偶场为第二个分辨率为4CIF的图像，每场变为1250行。
三、FPGA和DSP配合使用的同时，还保留FPGA的一个输出接口和DSP的一个输入接口，步骤一的8个ITU-656数字视频信号中的一路通过该输出接口和输入接口传输到DSP中。
Claims (7)
1.一种倍速传输数字视频数据的方法，其特征在于：所述传输方法是将输入的多路分辨率为D1或4CIF的ITU-656数字视频信号进行解码、采样和合成，其中每四路视频信号合成为一路分辨率为D1或4CIF的ITU-656数字视频信号；并重定义视频信号输入输出接口的信息格式为类ITU-656标准，然后将合成后的两路或者多路分辨率为D1或4CIF的数字视频信号通过一个数字视频输入接口输入到数字视频信号处理单元。
2.如权利要求1所述的倍速传输数字视频数据的方法，其特征在于其步骤包括：
(1)将多路模拟视频信号转换为ITU-656数字视频信号，该数字视频信号的分辨率为D1或4CIF，再将数字视频信号输入到可编程逻辑器件；
(2)由可编程逻辑器件对步骤(1)中输入的多路数字视频信号分别进行解码和采样，经过解码和采样后的各路数字视频信号的分辨率为CIF；
(3)将步骤(2)解码和采样后的各路数字视频信号进行合成，其中每四路分辨率为CIF的数字视频信号合成为一路分辨率为D1或4CIF的标准ITU-656信号；
(4)改变可编程逻辑器件的输出接口和数字视频信号处理单元的输入接口的信号格式定义，实现一种类ITU-656标准的格式，然后将步骤(3)所合成的视频信号按照类ITU-656标准从可编程逻辑器件的输出接口分时输入到数字视频信号处理单元的输入接口。
3.如权利要求2所述的倍速传输数字视频数据的方法，其特征在于：所述步骤(2)中，采样之前对数字视频信号解码，然后采用垂直和水平转换的方法来进行采样，垂直和水平方向均为1/2采样。
4.如权利要求2所述的倍速传输数字视频数据的方法，其特征在于：所述步骤(2)中，将经过解码和采样后的数字视频信号分时存储到RAM中，所述步骤(3)中，每四路一次从RAM中分时读取存储在其中的视频信号。
5.如权利要求2所述的倍速传输数字视频数据的方法，其特征在于：步骤(4)中，提高可编程逻辑器件的输出接口和数字视频信号处理单元的一个输入接口的工作频率，使得该输入接口能够同时输入所有合成的数字视频信号；并保留可编程逻辑器件的一个输出接口和数字信号处理单元的另一个输入接口，步骤(1)中多路ITU-656数字视频信号的一路在保留的输出接口和输入接口间传输。
6.如权利要求1或4所述的倍速传输数字视频数据的方法，其特征在于：所述可编程逻辑器件使用FPGA，所述RAM使用SDRAM。
7.如权利要求2所述的视频信号的传输方法，其特征在于：步骤(1)中，使用视频解码器将模拟视频信号转换为ITU-656数字视频信号。
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| CN101964895A (zh) * | 2010-06-10 | 2011-02-02 | 杭州海康威视数字技术股份有限公司 | 一种实现dvr数据解码回放的方法和装置 |
| CN103327265A (zh) * | 2013-06-04 | 2013-09-25 | 浙江工业大学 | 一种基于fpga的四路视频合成方法及其装置 |
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| WO2021147702A1 (zh) * | 2020-01-22 | 2021-07-29 | 华为技术有限公司 | 一种视频处理方法及其装置 |
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2007
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