CN103327265B - 一种基于fpga的四路视频合成方法及其装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的四路视频合成方法及其装置，装置包括：多通道视频解码单元，DDR2存储器，FPGA单元和DSP单元。所述的FPGA单元对多通道视频解码单元输出的四路数字视频流进行采集，去掉消隐数据后提取其中的有效视频数据并合成为一路有效视频数据，然后对合成好的一路有效视频数据添加同步数据，并以BT.656或BT.1120协议输出给DSP单元。本发明充分利用了FPGA硬件的并行处理能力，减少DSP处理器在多路视频采集和合成上消耗的资源，以保证DSP处理器有充足的资源来完成视频的编解码工作，从而保证视频的实时处理。本发明可以应用在视频监控、远程监控等领域。

Description

一种基于FPGA的四路视频合成方法及其装置

技术领域

本发明涉及FPGA技术、多路视频采集和合成技术，具体来说是一种基于FPGA的四路视频合成方法及其装置。

背景技术

在数字视频处理领域，视频数据量大且实时性要求高，对处理器的性能要求比较高。特别在嵌入式视频处理中，对价格比较敏感，处理器的性能有限，资源有限，如何保证视频处理的实时性成了关键的问题。

在嵌入式视频处理中，负责视频图像处理的一般是数字信号处理器（DigitalSignalProcessor，DSP），DSP只对某些固定的运算提供硬件优化，这些优化的运算大多是用在运算复杂的编解码中。像多路视频处理中，如果需要同时处理和显示多路视频的图像，我们必须把多路视频合成为一路视频。这种搬移视频数据并要能够保证多路视频同步，是相当耗费DSP处理器资源的，DSP花费过多的资源在视频的前端采集上，那么势必会影响视频的后端处理，视频的实时处理可能就得不到保证。

可编程逻辑门阵列（FPGA）是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展起来的，它是作为ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。近年来，FPGA的发展速度很快，集成度越来越高，内部的资源也越来越丰富，出现很多的硬件模块，比如：片上硬存储器控制模块（MCB）、块状RAM（BlockRAM，BRAM）、数字时钟管理模块（DCM）、DSP硬模块等等，并且FPGA的成本也逐年下降，以及软核IP和FPGA高级开发工具出现，这些都给设计较为复杂的系统提供了保证。

视频前端处理数据量大，算法相对简单。如果在FPGA上完成多路视频的采集并合成为一路视频，再传给DSP处理器，利用FPGA的硬件并行处理能力，完成视频前端的多路视频采集，确保DSP处理器有充足的资源来完成视频的编解码工作，还有FPGA的可编程性，可以提高系统设计的灵活性。

发明内容

本发明要克服现有技术不能保证视频处理的实时性的缺点，提出一种基于FPGA的四路视频合成方法及其装置。

本发明充分利用了FPGA硬件的并行处理能力，减少DSP处理器在多路视频采集和合成上消耗的资源，以保证DSP处理器有充足的资源来完成视频的编解码工作，从而保证视频的实时处理。本发明可以应用在视频监控、远程监控等领域。

本发明提出一种基于FPGA的四路视频合成方法，该方法包括以下的步骤：

(1).外部四路NTSC/PAL的模拟视频输入到多通道视频解码单元（110），完成模拟视频到数字视频的转化。

(2).DSP单元（140）通过I²C总线配置多通道视频解码单元（110）的输出分辨率，四路数字视频以超级帧格式输给FPGA单元（130）。

(3).在DDR2存储器（120）中开辟两块视频缓存空间，每块的空间大小应大于或等于合成后的一路有效视频数据的大小，一块缓存空间处于写状态时，另一块处于读状态，两块缓存空间工作状态是交替的来保证视频的实时接收和输出。

(4).视频输入检测模块（210）接收多通道视频解码单元（110）输出的时钟和数据，确定上电或复位后的超级帧的起始时刻。

(5).缓存模块1（220）把步骤（4）中起始时刻后的超级帧数据缓存下来。

(6).从缓存模块1（220）中读取一行超级帧的有效视频，超级帧检测模块（230）确定这行超级帧的视频数据EAV（EndActiveVideo）和SAV（StartActiveVideo）时刻，并从SAV后的8字节数据中，获得这行视频来自的通道数（channel）、场数（fieldid）、行数（fline）以及有效行标志等信息。

(7).写控制模块（250）根据步骤（6）中检测到的有效行标志，判断出这行视频是否是四路视频中的有效行，如果不是返回到步骤（6），如果是四路视频中的有效行，根据步骤（6）检测到的通道数（channel）、场数（fieldid）和行数（fline），计算出这行视频的有效数据在合成好的一路有效视频数据中的位置，然后把这行视频中有效数据通过存储控制器（240）的写端口写到DDR2存储器（120）写缓存空间的相应位置，这个位置的开始地址，分两种情况分别计算如下：

当一路有效视频数据以场格式存放在DDR2储存器（120）中，计算公式如式（1）所示：

$\mathrm{ch}0\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+\mathrm{fline}*X+\mathrm{fieldid}*X*\frac{Y}{2}$

$\mathrm{ch}1\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+\mathrm{fline}*X+\mathrm{fieldid}*X*\frac{Y}{2}+\frac{X}{2}$ （1）

$\mathrm{ch}2\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+\mathrm{fline}*X+\mathrm{fieldid}*X*\frac{Y}{2}+X*\frac{Y}{4}$

$\mathrm{ch}3\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+\mathrm{fline}*X+\mathrm{fieldid}*X*\frac{Y}{2}+X*\frac{Y}{4}+\frac{X}{2}$

当一路有效视频数据以帧格式存放在DDR2存储器（120）中，计算公式如式（2）所示

ch0_wr_addr=wr_frame_startaddr+(fline<<fieldid)*X

$\mathrm{ch}1\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+(\mathrm{fline}<<\mathrm{fieldid})*X+\frac{X}{2}$

$\mathrm{ch}2\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+(\mathrm{fline}<<\mathrm{fieldid})*X+X*\frac{Y}{2}$ （2）

$\mathrm{ch}3\_\mathrm{wr}\_\mathrm{addr}=\mathrm{wr}\_\mathrm{frame}\_\mathrm{startaddr}+(\mathrm{fline}<<\mathrm{fieldid})*X+X*\frac{Y}{2}+\frac{X}{2}$

其中式（1）和式（2），所要计算的ch0_wr_addr、ch1_wr_addr、ch2_wr_addr、ch3_wr_addr分别为四个通道的一行有效视频数据在DDR2存储器（120）中存放的开始地址，wr_frame_startaddr为DDR2存储器（120）的两块缓存空间的首地址，X为合成好的一路视频中每行有效数据的字节数，Y为合成好的一路视频的有效行总数。

(8)重复步骤（6）和（7），直到一个超级帧的最后有效行，此时DDR2存储器（120）写缓存空间中已经存放了一路合成好的有效视频数据和读缓存空间中一路合成好的有效视频数据已经读出，此时两个缓存空间工作状态交换一次，读缓存空间变成写缓存空间，开始接收从下一超级帧里面合成好的一路有效视频数据，写缓存空间变成读缓存空间，把合成好的一路有效视频数据输出。

(9)读控制模块（260）通过存储控制器（240）的读端口，把DDR2存储器（120）读缓存空间中合成好的一路有效视频数据依次读到缓存模块2（270）中。

(10)视频输出模块（280）从缓存模块2（270）取出合成好的有效视频数据，然后添加同步所需的EAV数据、SAV数据以及消隐数据后，输出给DSP单元（140）。

步骤(2)所述多通道视频解码单元（110）的输出分辨率可配置为：D1，Half-D1，CIF；所述的超级帧是以行为单位，超级帧的有效行包含了全部的四路视频的有效行，但是超级帧的有效行总数大于四路视频的有效行总数，超级帧的一些有效行是多通道视频解码单元（110）为同步而加入的，并不是四路视频中的有效行，然后根据超级帧有效行的SAV后有8字节的起始码（StartCode），获得这行视频来自第几通道的第几场的第几行和是否是有效行等信息。

步骤（3）所述的DDR2存储器（120）中合成好的一路有效视频数据存放格式可以根据实际应用需要，选择以场格式还是帧格式存放。

使用本发明提出一种基于FPGA的四路视频合成方法的专用装置，该装置包括多通道视频解码单元（110），DDR2存储器（120），FPGA单元（130）和DSP单元（140）。其中，多通道视频解码单元（110）连接到FPGA单元（130）；FPGA单元（130）通过片上硬存储器控制模块（MCB）连接DDR2存储器（120）；FPGA单元（130）连接DSP单元（140）。

所述的多通道视频解码单元（110）采集四路以下的NTSC或者PAL模拟视频，并把模拟视频转化为数字视频输出，输出分辨率可配置；

所述的DDR2存储器（120）是用来缓存合成好的一路有效视频数据；

所述的FPGA单元（130）对多通道视频解码单元（110）输出的四路数字视频进行采集，去掉消隐数据后提取其中的有效视频数据并合成为一路有效视频数据，然后对合成好的一路有效视频数据添加同步所需的EAV数据、SAV数据和消隐数据后，输出给DSP单元（140）；

所述的DSP单元（140）具有I²C总线控制器，以及视频处理端口VPIF（VideoPortInterface），能接收FPGA单元（130）输出的一路视频数据。

进一步，所述的FPGA单元（130）包含：视频输入检测模块（210）、缓存模块1（220）、超级帧检测模块（230）、存储控制器（240）、写控制模块（250）、读控制模块（260）、缓存模块2（270）和视频输出模块（280）。视频输入检测模块（210）连接到缓存模块1（220），缓存模块1（220）连接到超级帧检测模块（230）和写控制模块（250），超级帧检测模块（230）连接到写控制模块（250），写控制模块（250）和读控制模块（260）都连接存储控制器（240），读控制模块（260）连接到缓存模块2（270），缓存模块2（270）连接到视频输出模块（280）。

进一步，所述的多通道视频解码单元（110）输出分辨率可配置为：D1，Half-D1，CIF；输出的超级帧是以行为单位，超级帧的有效行包含了全部的四路视频的有效行，但是超级帧的有效行总数大于四路视频的有效行总数，超级帧的一些有效行是多通道视频解码单元（110）为同步而加入的，并不是四路视频中的有效行，然后根据超级帧有效行的SAV后有8字节的起始码（StartCode），获得这行视频来自第几通道的第几场的第几行和是否是有效行等信息。

进一步，所述的DDR2存储器（120）中合成好的一路有效视频数据的存放格式可以根据实际应用需要，选择以场格式还是帧格式存放。

进一步，所述的缓存模块1（220）和缓存模块2（270）都是异步的FIFO，利用异步FIFO的功能很好地解决了视频输入检测模块（210）和视频输出模块（280）与存储控制器（240）之间数据接口和工作频率不一致的问题。

进一步，所述的存储控制器（240）有两个操作端口，一个端口用来写，一个端口用来读，DDR2存储器（120）数据接口只有一个，存储控制器（240）的两个端口以轮询的方式工作，DDR2存储器（120）数据接口工作频率远高于存储控制器（240）读写端口的频率，从而不会影响到视频的存取。

进一步，所述的视频输出模块（280）中EAV数据，SAV数据和消隐数据的位置，可以根据实际的应用需要来添加，输出给DSP单元（140）的一路视频数据的格式是场格式还是帧格式由DDR2存储器（120）中存放的格式决定，输出的视频数据符合视频图像数据协议BT.656或BT.1120。

综上所述，本发明的优点是：FPGA模块对多通道视频解码单元（110）输出的四路视频流进行采集，提取其中的有效视频数据并把它合成为一路有效视频，然后对合成好的一路有效视频添加同步数据，并以BT.656或BT.1120协议输出给DSP单元（140），充分利用了FPGA硬件的并行处理能力，来完成视频的前端采集处理，保证DSP有充足的资源来完成视频编解码工作，从而保证了视频的实时处理。

附图说明

图1为一种基于FPGA的四路视频合成装置的结构示意图；

图2为FPGA单元的内部功能模块示意图；

图3为一种基于FPGA的四路视频合成方法的流程图；

图4为多通道视频解码单元输出的超级帧格式图。

具体实施方式

下面结合附图来说明本发明的具体实施过程：

如图1所示，一种基于FPGA的四路视频合成装置的结构示意图，装置包括多通道视频解码单元（110），DDR2存储器（120），FPGA单元（130）和DSP单元（140）。其中，多通道视频解码单元（110）连接到FPGA单元（130），然后，FPGA单元（130）通过片上硬存储器控制模块（MCB）连接DDR2存储器（120），最后，FPGA单元（130）连接DSP单元（140）。

所述的多通道视频解码单元（110）能完成四路以下的NTSC或者PAL模拟视频采集，并把模拟视频转化为数字视频输出，输出分辨率可配置；

所述的DDR2存储器（120）是用来缓存合成好的一路有效视频数据；

所述的FPGA单元（130）对多通道视频解码单元（110）输出的四路数字视频进行采集，去掉消隐数据后提取其中的有效视频数据并合成为一路有效视频数据，然后对合成好的一路有效视频数据添加同步所需的EAV数据、SAV数据和消隐数据后，输出给DSP单元（140）；

所述的DSP单元（140）具有I²C总线控制器，以及视频处理端口VPIF，能接收FPGA单元（130）输出的一路视频数据。

进一步，所述的FPGA单元（130）内部功能模块示意图如图2，包含：视频输入检测模块（210）、缓存模块1（220）、超级帧检测模块（230）、存储控制器（240）、写控制模块（250）、读控制模块（260）、缓存模块2（270）和视频输出模块（280）。视频输入检测模块（210）连接到缓存模块1（220），缓存模块1（220）连接到超级帧检测模块（230）和写控制模块（250），超级帧检测模块（230）连接到写控制模块（250），写控制模块（250）和读控制模块（260）都连接存储控制器（240），读控制模块（260）连接到缓存模块2（270），缓存模块2（270）连接到视频输出模块（280）。

如图3所示，一种基于FPGA的四路视频合成方法的流程图，结合图1和图2，并以四路PAL的CIF（360*288）合成一路D1（720*576）为例，来说明本发明具体实施过程：

1）把四路PAL的模拟视频接入到多通道视频解码单元（110），完成模拟视频到数字视频的转化。

2）DSP单元（140）通过I²C配置多通道视频解码单元（110）的输出分别率为CIF；从多通道视频解码单元（110）获得的超级帧的格式如图4，每个超级帧的每行有效数据是728byte，也就是图4中SAV数据以后的728byte数据，每个超级帧的有效行总数是1252，可以看出超级帧的有效行不全都是四路CIF视频的有效行（四路CIF视频的有效行总数是288*4），其中还包含了无效行，所以我们要通过SAV数据后8byte的起始码（StartCode）中有效行标志，去判断这行超级帧视频是否是四路CIF视频的有效行。

3）在DDR2存储器（120）中开辟两块视频缓存空间，每块的空间大小应大于或等于合成后的一路D1有效视频数据的大小，一块缓存空间处于写状态时，另一块处于读状态，两块缓存空间工作状态是交替的来保证视频的实时接收和输出

4）视频输入检测模块（210）接收多通道视频解码单元（110）输出的时钟和数据，确定上电或复位后的超级帧的起始时刻。

5）缓存模块1（220）把步骤（4）中起始时刻后的超级帧数据缓存下来。

6）从缓存模块1（220）读取一行超级帧的有效视频，超级帧检测模块（230）取出SAV数据后的8byte的StartCode，然后从StartCode中获得这行视频来自的通道数（channel）、场数（fieldid）、行数（fline）以及有效行标志等信息。

7）写控制模块（250）根据检测到有效行标志，判断出这行视频是否是有效行，如果不是有效行视频，返回第（6）步，如果是有效行视频，根据步骤（6）检测到的通道数（channel）、场数（fieldid）和行数（fline），计算出这行视频在合成好的一路D1有效视频中的位置，然后把这行StartCode以后有效视频数据的720byte，通过存储控制器（240）的写端口写到DDR2存储器（120）写缓存空间的相应位置，这个位置的开始地址，分两种情况分别计算如下：

当合成好一路D1视频以场格式存放在DDR2存储器（120）中时，由式（1）得到开始地址的计算公式如式（3）所示，

ch0_wr_addr=wr_frame_startaddr+fline*1440+fieldid*1440*288

ch1_wr_addr=wr_frame_startaddr+fline*1440+fieldid*1440*288+720（3）

ch2_wr_addr=wr_frame_startaddr+fline*1440+fieldid*1440*288+1440*144

ch3_wr_addr=wr_frame_startaddr+fline*1440+fieldid*1440*288+1440*144+720

当合成好一路D1视频以帧格式存放在DDR2存储器（120）中时，由式（2）得到开始地址的计算公式如式（4）所示。

ch0_wr_addr=wr_frame_startaddr+(fline<<fieldid)*1440

ch1_wr_addr=wr_frame_startaddr+(fline<<fieldid)*1440+720（4）

ch2_wr_addr=wr_frame_startaddr+(fline<<fieldid)*1440+1440*288

ch3_wr_addr=wr_frame_startaddr+(fline<<fieldid)*1440+1440*288+720

其中式（3）和式（4）的ch0_wr_addr、ch1_wr_addr、ch2_wr_addr、ch3_wr_addr分别为所要计算的四个通道的每个CIF行的有效视频数据在DDR2存储器（120）中存放的开始地址，wr_frame_startaddr为DDR2存储器（120）的两块缓存空间的首地址。

8）重复步骤（6）和（7），直到一个超级帧的最后有效行，此时DDR2存储器（120）写缓存空间中已经存放了一路D1的有效视频数据和读缓存空间中一路D1的有效视频数据已经读出，此时两个缓存空间工作状态交换一次，读缓存空间变成写缓存空间，开始接收下一帧中合成好的一路D1有效视频数据，写缓存空间变成读缓存空间，把合成好的一路D1有效视频数据输出。

9）读控制模块（260）通过存储控制器（240）的读端口，把DDR2存储器（120）读缓存空间中合成好的一路D1有效视频数据依次读到缓存模块2（270）中。

10）视频输出模块（280）从缓存模块2（270）取出合成好的一路D1有效视频数据，然后添加同步所需的EAV数据、SAV数据以及消隐数据后，输出给DSP单元（140）。

进一步，DDR2存储器（120）中合成好的一路D1有效视频数据的存放格式可以根据实际应用需要，选择以场格式还是帧格式存放。

进一步，所述的缓存模块1（220）和缓存模块2（270）都是异步的FIFO，利用异步FIFO的功能很好地解决了视频输入检测模块（210）和视频输出模块（280）与存储控制器（240）之间数据接口和工作频率不一致的问题。

进一步，所述的存储控制器（240）有两个操作端口，一个端口用来写，一个端口用来读，DDR2存储器（120）数据接口只有一个，存储控制器（240）的两个端口以轮询的方式工作，DDR2存储器（120）数据接口工作频率远高于存储控制器（240）读写端口的频率，从而不会影响到视频的存取。

进一步，所述的视频输出模块（280）中EAV数据，SAV数据和消隐数据的位置，可以根据实际的应用需要来添加，输出给DSP单元（140）的一路D1视频数据的格式是场格式还是帧格式由DDR2存储器（120）中存放的格式决定，输出的视频数据符合视频图像数据协议BT.656。

Claims (10)

1.一种基于FPGA的四路视频合成方法，该方法包括以下的步骤：

(1).外部四路NTSC/PAL的模拟视频输入到多通道视频解码单元(110)，完成模拟视频到数字视频的转化；

(2).DSP单元(140)通过I²C总线配置多通道视频解码单元(110)的输出分辨率，四路数字视频以超级帧格式输给FPGA单元(130)；

(3).在DDR2存储器(120)中开辟两块视频缓存空间，每块的空间大小应大于或等于合成后的一路有效视频数据的大小，一块缓存空间处于写状态时，另一块处于读状态，两块缓存空间工作状态是交替的，来保证视频的实时接收和输出；

(4).视频输入检测模块(210)接收多通道视频解码单元(110)输出的时钟和数据，确定上电或复位后的超级帧的起始时刻；

(5).缓存模块1(220)把步骤(4)中起始时刻后的超级帧数据缓存下来；

(6).从缓存模块1(220)中读取一行超级帧的有效视频，超级帧检测模块(230)确定这行超级帧的视频数据中有效视频的终点EAV和有效视频的起点SAV时刻，并从SAV后的8字节数据中，获得这行视频来自的通道数channel、场数fieldid、行数fline以及有效行标志的信息；

(7).写控制模块(250)根据步骤(6)中检测到的有效行标志，判断出这行视频是否是四路视频中的有效行，如果不是返回到步骤(6)，如果是四路视频中的有效行，根据步骤(6)检测到的通道数channel、场数fieldid和行数fline，计算出这行视频的有效数据在合成好的一路有效视频数据中的位置，然后把这行视频中有效数据通过存储控制器(240)的写端口写到DDR2存储器(120)写缓存空间的相应位置，这个位置的开始地址，分两种情况分别计算如下：

当一路有效视频数据以场格式存放在DDR2储存器(120)中，计算公式如式(1)所示：

$\begin{array}{c}ch0\_wr\_addr=wr\_frame\_startaddr+fline*X+fieldid*X*\frac{Y}{2}\\ ch1\_wr\_addr=wr\_frame\_startaddr+fline*X+fieldid*X*\frac{Y}{2}+\frac{X}{2}\\ ch2\_wr\_addr=wr\_frame\_startaddr+fline*X+fieldid*X*\frac{Y}{2}+X*\frac{Y}{4}\\ ch3\_wr\_addr=wr\_frame\_startaddr+fline*X+fieldid*X*\frac{Y}{2}+X*\frac{Y}{4}+\frac{X}{2}\end{array}---\left(1\right)$

当一路有效视频数据以帧格式存放在DDR2存储器(120)中，计算公式如式(2)所示

$\begin{array}{c}ch0\_wr\_addr=wr\_frame\_startaddr+(fline<<fieldid)*X\\ ch1\_wr\_addr=wr\_frame\_startaddr+(fline<<fieldid)*X+\frac{X}{2}\\ ch2\_wr\_addr=wr\_frame\_startaddr+(fline<<fieldid)*X+X*\frac{Y}{2}\\ ch3\_wr\_addr=wr\_frame\_startaddr+(fline<<fieldid)*X+X*\frac{Y}{2}+\frac{X}{2}\end{array}---\left(2\right)$

其中式(1)和式(2)，所要计算的ch0_wr_addr、ch1_wr_addr、ch2_wr_addr、ch3_wr_addr分别为四个通道的一行有效视频数据在DDR2存储器(120)中存放的开始地址，wr_frame_startaddr为DDR2存储器(120)的两块缓存空间的首地址，X为合成好的一路视频中每行有效数据的字节数，Y为合成好的一路视频的有效行总数；

(8)重复步骤(6)和(7)，直到一个超级帧的最后有效行，此时DDR2存储器(120)写缓存空间中已经存放了一路合成好的有效视频数据，读缓存空间中一路合成好的有效视频数据已经读出，此时两个缓存空间工作状态交换一次，读缓存空间变成写缓存空间，开始接收从下一超级帧里面合成好的一路有效视频数据，写缓存空间变成读缓存空间，把合成好的一路有效视频数据输出；

(9)读控制模块(260)通过存储控制器(240)的读端口，把DDR2存储器(120)读缓存空间中合成好的一路有效视频数据依次读到缓存模块2(270)中；

(10)视频输出模块(280)从缓存模块2(270)取出合成好的有效视频数据，然后添加同步所需的EAV数据、SAV数据以及消隐数据后，输出给DSP单元(140)。

2.如权利要求1所述的方法，其特征在于：步骤(2)所述多通道视频解码单元(110)的输出分辨率可配置为：D1，Half-D1，CIF；所述的超级帧是以行为单位，超级帧的有效行包含了全部的四路视频的有效行，但是超级帧的有效行总数大于四路视频的有效行总数，超级帧的一些有效行是多通道视频解码单元(110)为同步而加入的，并不是四路视频中的有效行，然后根据超级帧有效行的SAV后有8字节的起始码StartCode，获得这行视频来自第几通道的第几场的第几行和是否是有效行的信息。

3.如权利要求2所述的方法，其特征在于：步骤(3)所述的DDR2存储器(120)中合成好的一路有效视频数据存放格式可以根据实际应用需要，选择以场格式还是帧格式存放。

4.使用如权利要求1所述的方法的专用装置，该装置包括多通道视频解码单元(110)，DDR2存储器(120)，FPGA单元(130)和DSP单元(140)；其中，多通道视频解码单元(110)连接到FPGA单元(130)；FPGA单元(130)通过片上硬存储器控制模块MCB连接DDR2存储器(120)；FPGA单元(130)连接DSP单元(140)；

所述的多通道视频解码单元(110)采集四路以下的NTSC或者PAL模拟视频，并把模拟视频转化为数字视频输出，输出分辨率可配置；

所述的DDR2存储器(120)是用来缓存合成好的一路有效视频数据；

所述的FPGA单元(130)对多通道视频解码单元(110)输出的四路数字视频进行采集，去掉消隐数据后提取其中的有效视频数据并合成为一路有效视频数据，然后对合成好的一路有效视频数据添加同步所需的有效视频的终点EAV数据、有效视频的起点SAV数据和消隐数据后，输出给DSP单元(140)；

所述的DSP单元(140)具有I²C总线控制器，以及视频处理端口VPIF，能接收FPGA单元(130)输出的一路视频数据。

5.如权利要求4所述的装置，其特征在于：所述的FPGA单元(130)包含：视频输入检测模块(210)、缓存模块1(220)、超级帧检测模块(230)、存储控制器(240)、写控制模块(250)、读控制模块(260)、缓存模块2(270)和视频输出模块(280)；视频输入检测模块(210)连接到缓存模块1(220)，缓存模块1(220)连接到超级帧检测模块(230)和写控制模块(250)，超级帧检测模块(230)连接到写控制模块(250)，写控制模块(250)和读控制模块(260)都连接存储控制器(240)，读控制模块(260)连接到缓存模块2(270)，缓存模块2(270)连接到视频输出模块(280)。

6.如权利要求5所述的装置，其特征在于：多通道视频解码单元(110)输出分辨率可配置为：D1，Half-D1，CIF；输出的超级帧是以行为单位，超级帧的有效行包含了全部的四路视频的有效行，但是超级帧的有效行总数大于四路视频的有效行总数，超级帧的一些有效行是多通道视频解码单元(110)为同步而加入的，并不是四路视频中的有效行，然后根据超级帧有效行的SAV后有8字节的起始码StartCode，获得这行视频来自第几通道的第几场的第几行和是否是有效行的信息。

7.如权利要求6所述的装置，其特征在于：DDR2存储器(120)中合成好的一路有效视频数据的存放格式可以根据实际应用需要，选择以场格式还是帧格式存放。

8.如权利要求7所述的装置，其特征在于：缓存模块1(220)和缓存模块2(270)都是异步的FIFO，利用异步FIFO的功能很好地解决了视频输入检测模块(210)和视频输出模块(280)与存储控制器(240)之间数据接口和工作频率不一致的问题。

9.如权利要求8所述的装置，其特征在于：存储控制器(240)有两个操作端口，一个端口用来写，一个端口用来读，DDR2存储器(120)数据接口只有一个，存储控制器(240)的两个端口以轮询的方式工作，DDR2存储器(120)数据接口工作频率远高于存储控制器(240)读写端口的频率，从而不会影响到视频的存取。

10.如权利要求9所述的装置，其特征在于：视频输出模块(280)中EAV数据，SAV数据和消隐数据的位置，可以根据实际的应用需要来添加，输出给DSP单元(140)的一路视频数据的格式是场格式还是帧格式由DDR2存储器(120)中存放的格式决定，输出的视频数据符合视频图像数据协议BT.656或BT.1120。