CN105700849B

CN105700849B - 一种基于fpga实现pcm音频采集装置及系统及方法

Info

Publication number: CN105700849B
Application number: CN201610105476.0A
Authority: CN
Inventors: 盛利
Original assignee: Bangyan Technology Co ltd
Current assignee: Bangyan Technology Co ltd
Priority date: 2016-02-25
Filing date: 2016-02-25
Publication date: 2018-12-11
Anticipated expiration: 2036-02-25
Also published as: WO2017143642A1; CN105700849A

Abstract

本发明公开了一种基于FPGA实现PCM音频采集装置及系统及方法。本发明主要完成采集宽带总线上的音频信号，采集信号经FPGA的逻辑处理后，将采集到的数据发送到音频采集服务器，音频采集服务器实现存储。本发明降低录音系统组成的复杂度、而且录音通道可复用，降低系统成本，系统容量大，具备32路采集能力，具有良好的经济和社会效益。本发明可广泛应用于各种PCM音频采集系统。

Description

一种基于FPGA实现PCM音频采集装置及系统及方法

技术领域

本发明涉及数字化音频采集领域，尤其涉及一种PCM音频采集装置及系统及方法。

背景技术

PCM：Pulse Code Modulation，脉冲编码调制。对于声音波形的处理通常采用的是脉冲代码调制编码，即PCM编码。PCM通过抽样、量化、编码三个步骤将连续变化的模拟信号转换为数字编码。

目前，市面上提供的录音系统通常是在电话线路上增加录音设备，对音频采集后在录音服务器上存储及供回放调听，该方案存在以下缺陷：

1.录音系统设备多，系统复杂；

2.录音通道功能单一，造成通道资源浪费；

3.且只能对固定线路进行录音，应用局限，系统容量小。

发明内容

为了解决上述技术问题，本发明的目的是提供一种低成本、高效率、大容量的音频采集装置及系统及方法。

本发明所采用的技术方案是：

一种基于FPGA实现PCM音频采集装置，包括音频数据采集模块、采集选择控制器、通道数据寄存器、第一双口RAM和第二双口RAM；所述音频数据采集模块用于在采集选择控制器的控制下，将来自宽带总线的数据压缩采样，送到对应通道的通道数据寄存器中；所述采集选择控制器用于控制音频数据采集模块采集宽带总线数据并将数据转送到通道数据寄存器；所述通道数据寄存器用于缓存多路通道数据，并将多路通道数据轮流写入到两个双口RAM中；所述第一双口RAM和第二双口RAM中交错被写入和读出通道数据，即当第一双口RAM被写入数据时，第二双口RAM被读出数据，当第二双口RAM被写入数据时，第一双口RAM被读出数据。

优选的，所述采集选择控制器包括时钟模块、32个采集控制寄存器、12位计数器和相等比较器，所述每个采集控制寄存器对应一路需要采集的通话信息的控制信息，所述控制信息包括采集使能信息、总线选择信息、起始时隙信息，所述音频数据采集模块包括总线选择器、锁存控制寄存器，所述时钟模块用于为12位计数器和锁存控制寄存器提供时钟信号，所述总线选择器根据总线选择信息选择采集对应宽带总线数据，所述起始时隙信息和12位计数器数值经过相等比较器比较后控制锁存寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。

优选的，所述通道数据寄存器包括32个采集缓冲寄存器，每个采集缓冲寄存器用于存储用于缓存一路预先设定的周期的数据。

优选的，所述装置还包括开始控制模块、自锁计数器、地址计数器和多路选择器，所述开始控制模块用于根据时钟信号产生开始控制脉冲到自锁计数器，所述自锁计数器用于根据时钟信号在接收到开始控制脉冲后产生使能脉冲到地址计数器，所述地址计数器用于根据时钟信号产生地址信息分别提供给多路选择器、第一双口RAM和第二双口RAM，所述多路选择器的输入端连接到32个采集缓冲寄存器的输出端，所述多路选择器的输出端分别连接到第一双口RAM和第二双口RAM。

优选的，所述时钟信号为19.44M时钟信号，所述自锁计数器从0x00到0x20计数，当计数值达到0x20计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数；并且在其计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，所述使能脉冲用于控制地址计数器产生地址信息；所述地址计数器用于接收来自自锁计数器的使能信号有效时开始递加地址；所述地址计数器产生12位地址信息，低11位地址信息为双口RAM的写地址，最高位用于第一双口RAM和第二双口RAM的片选信号，两个双口RAM的片选信号始终交替有效。

一种基于FPGA实现PCM音频采集系统，其包括宽带总线、音频采集装置、CPU、音频服务器，所述宽带总线的输出端与音频采集装置连接，所述音频采集装置的输出端与CPU连接，所述CPU的输出端与音频服务器连接。

一种基于FPGA实现PCM音频采集方法，其应用于音频采集系统，其特征在于，所述方法包括步骤：

S1，通过采集控制器控制音频数据采集模块采集宽带总线的数据，将数据压缩采样，送到对应通道的通道数据寄存器中；

S2，通道数据寄存器将对应通道数据缓存在预先设定的周期后将数据轮流写入到两个双口RAM中；

S3，通过CPU轮流读取两个双口RAM中音频数据，并转储到音频服务器中。

优选的，步骤S1中所述采集选择控制器包括时钟模块、32个采集控制寄存器、12位计数器和相等比较器，所述每个采集控制寄存器对应一路需要采集的通话信息的控制信息，所述控制信息包括采集使能信息、总线选择信息、起始时隙信息，所述音频数据采集模块包括总线选择器、锁存控制寄存器；所述步骤S1具体包括子步骤：

S11，所述总线选择器根据总线选择信息选择采集对应宽带总线数据；

S12，所述起始时隙信息和12位计数器数值经过相等比较器比较后控制锁存寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。

优选的，所述步骤S2具体包括子步骤：

S21,所述开始控制模块在当12为计数器计数达到2100时产生一个长度为1个19.44M时钟周期宽度的脉冲；

S22，所述自锁计数器在收到来自开始控制模块的开始信号后开始计数，计数范围从0x00到0x20，并且在其计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，该脉冲信号用于控制地址计数器产生地址信息，当计数值达到0x20计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数；

S23，所述地址计数器在受到来自自锁计数器的使能信号有效时开始递加地址，否则地址不变，所述地址计数器产生12位地址信息，低11位地址信息为双口RAM的写地址，最高位用于第一双口RAM和第二双口RAM的片选信号，两个双口RAM的片选信号始终交替有效。

优选的，所述步骤S3具体包括子步骤：

S31，所述CPU通过中断方式或者定时查询方式从双口RAM中读取数据；如果使用中断方式，当FPGA逻辑产生中断之后，代表双口RAM已满，可以对其进行读操作，然后CPU直接读取数据；如果采用查询方式，必须首先禁止中断状态控制寄存器的中断使能位，并且在读取数据之前需要先判断中断状态控制寄存器中的双口RAM状态标志位，如果双口RAM满则可以读取数据，否则不能对双口RAM进行读操作。

本发明的有益效果是：

本发明主要完成采集宽带总线上的音频信号，采集信号经FPGA的逻辑处理后，将采集到的数据发送到音频采集服务器，音频采集服务器实现存储。本发明降低录音系统组成的复杂度、而且录音通道可复用，降低系统成本，系统容量大，具备32路采集能力，具有良好的经济和社会效益。

本发明可广泛应用于各种PCM音频采集系统。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明装置一种实施例的逻辑框图；

图2是本发明装置中采集通道一种实施例的工作原理图；

图3是本发明装置中采集通道数据写入双口RAM一种实施例的逻辑图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本设计中音频采集以已有的程控交换机平台提供音频采集功能模块为例。程控交换机提供一致的卡槽，接入需要的板卡，音频采集存在于采集板上，系统支持插入多块采集板，提供基于32路采集和32路放音倍数能力的应用需求。

单纯从设计发明的音频采集模块，其设计原理具有通用性，不受限制于任何应用平台，为便于介绍设计发明的原理，我们以在程控交换机平台实现的场景进行说明。

如图1至图3所示，一种基于FPGA实现PCM音频采集系统，其包括宽带总线、音频采集装置、CPU、音频服务器，所述宽带总线的输出端与音频采集装置连接，所述音频采集装置的输出端与CPU连接，所述CPU的输出端与音频服务器连接。经过FPGA逻辑采集和处理之后的数据必须由CPU读取到系统RAM中，然后由CPU处理之后发送到音频采集服务器。

其中，音频采集装置在FPGA内部实现，接收宽带总线（程控交换机平台定义总线）的输入，在音频采集装置内部的采集单元中完成宽带总线数据的采集处理，实现PCM音频采集功能。其中，音频数据采集在采集选择控制器的控制下，将数据压缩采样，送到对应通道的通道数据寄存器中，通道数据寄存器作为一级缓存在预先设定的周期后将数据复制到采集处理的双口RAM中，通过CPU的读取将音频数据转储，完成对PCM音频的采集。

优选的，所述采集选择控制器包括时钟模块、32个采集控制寄存器、12位计数器和相等比较器，所述每个采集控制寄存器对应一路需要采集的通话信息的控制信息，所述控制信息包括采集使能信息、总线选择信息、起始时隙信息，所述音频数据采集模块包括总线选择器、锁存控制寄存器，所述时钟模块用于为12位计数器和锁存控制寄存器提供时钟信号，所述总线选择器根据总线选择信息选择采集对应宽带总线数据，所述起始时隙信息和12位计数器数值经过相等比较器比较后控制锁存寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。该实施例中还包括使能控制信号，所述使能控制信号和相等比较器输出的信号进行与运算后控制锁存寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。

其中，如图2所示，音频采集装置根据配置数据将宽带总线上音频编码数据采集到FPGA逻辑内部, 采集模块使用32个采集控制寄存器，每个寄存器对应1路需要采集的通话信息的相关控制信息，包括采集使能信息、总线选择信息、起始时隙信息。系统内存在一个12位计数器，该计数器计数值与32个控制寄存器内的总线起始时隙进行比较，如果相等，则指定总线上连续两个时隙的数据被采样到FPGA逻辑内部相应的32个通道的采集缓冲寄存器中。

优选的，所述通道数据寄存器包括32个采集缓冲寄存器（Reg0～Reg31），每个采集缓冲寄存器用于存储用于缓存一路预先设定的周期的数据。

优选的，所述装置还包括开始控制模块、自锁计数器、地址计数器和多路选择器（32选1多路选择器），所述开始控制模块用于根据时钟信号产生开始控制脉冲到自锁计数器，所述自锁计数器用于根据时钟信号在接收到开始控制脉冲后产生使能脉冲到地址计数器，所述地址计数器用于根据时钟信号产生地址信息分别提供给多路选择器、第一双口RAM和第二双口RAM，所述多路选择器的输入端连接到32个采集缓冲寄存器的输出端，所述多路选择器的输出端分别连接到第一双口RAM和第二双口RAM。

其中，采集到的数据必须被存入双口RAM，以便系统从中读取数据。系统使用2片2KByte的双口RAM，合路数据写入双口RAM以及从双口RAM中读数据分别交替进行，及当向第一片双口RAM写入合路数据时不能对其进行读操作，而是读取另外一片双口RAM，同样，读取其中一片双口RAM时也不能对其进行写操作，只能写入另外一片双口RAM。

宽带总线中有用时隙为0－2047范围之内，在此时间范围内有可能正对某通道的数据进行处理，但是在2048之后的时隙范围内，所有的通道的数据处理已经完成，系统在此时间范围内将32路通道的临时缓冲寄存器中的数据写入双口RAM，每次写入双口RAM的字节数为32，这样每写入64次以后（即64帧），被写入的双口RAM写满，这时便产生一个中断标志位，并且切换双口RAM的写入片选信号。

优选的，所述时钟信号为19.44M时钟信号，所述自锁计数器从0x00到0x20计数，当计数值达到0x20计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数；并且在其计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，所述使能脉冲用于控制地址计数器产生地址信息；所述地址计数器用于接收来自自锁计数器的使能信号有效时开始递加地址；所述地址计数器产生12位地址信息，低11位地址信息为双口RAM的写地址，最高位用于第一双口RAM和第二双口RAM的片选信号，两个双口RAM的片选信号Cs0/Cs1始终交替有效。

其中，对19.44M时钟信号计数，当计数达到2100时便产生一个长度为1个19.44M时钟周期宽度的脉冲。

自锁计数器只从0x00到0x20（32个）计数，当计数值达到0x20计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数。其初始值为0x20。并且在其计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，该脉冲信号用于控制地址计数器产生地址信息。

地址计数器在来自自锁计数器的使能信号有效时开始递加地址，否则地址不变。其初始值为0x0000；地址计数器为12位，低11位地址为双口RAM的写地址，最高位用于芯片选择信号，两片双口RAM的片选信号Cs0/Cs1始终交替有效。

写入双口RAM的数据根据最低五位地址信息变化，因为真正写入双口RAM的时间在2100时隙以后，此时寄存器中的数据已经稳定，并且数据根据地址变化保证地址和数据的一致性。

该实施例中，双口RAM的写使能WrEn一直有效。因为在其它时间写时，实际上是不断写入0通道的数据（地址最低五位均为0），而只有最后一次写入（在时隙为2100时）的0通道数据才能保存在双口RAM中，其它数据均无效，此时的地址和数据均是该通道采集之后的稳定数据，因此，即使写使能一直有效，写入的数据也不会发生错误。

优选的，步骤S1中所述采集选择控制器包括时钟模块、32个采集控制寄存器、12位计数器和相等比较器，所述每个采集控制寄存器对应一路需要采集的通话信息的控制信息，所述控制信息包括采集使能信息、总线选择信息、起始时隙信息，所述音频数据采集模块包括总线选择器、锁存控制寄存器；所述步骤S1具体包括子步骤：S11，所述总线选择器根据总线选择信息选择采集对应宽带总线数据；S12，所述起始时隙信息和12位计数器数值经过相等比较器比较后控制锁存寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。

优选的，所述步骤S2具体包括子步骤：S21,所述开始控制模块在当12为计数器计数达到2100时产生一个长度为1个19.44M时钟周期宽度的脉冲；S22，所述自锁计数器在收到来自开始控制模块的开始信号后开始计数，计数范围从0x00到0x20，并且在其计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，该脉冲信号用于控制地址计数器产生地址信息，当计数值达到0x20计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数；S23，所述地址计数器在受到来自自锁计数器的使能信号有效时开始递加地址，否则地址不变，所述地址计数器产生12位地址信息，低11位地址信息为双口RAM的写地址，最高位用于第一双口RAM和第二双口RAM的片选信号，两个双口RAM的片选信号始终交替有效(通过两个双口RAM片选信号互为取反实现)。

优选的，所述步骤S3具体包括子步骤：S31，所述CPU通过中断方式或者定时查询方式从双口RAM中读取数据；如果使用中断方式，当FPGA逻辑产生中断之后，代表双口RAM已满，可以对其进行读操作，然后CPU直接读取数据；如果采用查询方式，必须首先禁止中断状态控制寄存器的中断使能位，并且在读取数据之前需要先判断中断状态控制寄存器中的双口RAM状态标志位，如果双口RAM满则可以读取数据，否则不能对双口RAM进行读操作。

其中，经过FPGA逻辑采集和处理之后的数据必须由CPU读取到系统RAM中，然后由CPU处理之后发送到音频采集服务器。

CPU通过中断方式（在写满一个双口RAM时有，硬件会产生一个中断标志位）或者定时查询方式从双口RAM中读取数据。如果使用中断方式，当FPGA逻辑产生中断之后，代表逻辑内部的采集缓冲区（双口RAM）已满，可以对其进行读操作，然后CPU直接读取数据；如果采用查询方式，必须首先禁止中断状态控制寄存器的中断使能位，并且在读取数据之前需要先判断中断状态控制寄存器中的缓冲区状态标志位，如果缓冲区满则可以读取数据，否则不能对缓冲区进行读操作。

CPU每次从双口RAM中读取2K 字节的数据，包含32个通道，每通道64字节。读取的数据存入系统RAM空间中缓冲区内，然后提取各个通道的数据并写入各个通道的缓冲链表中。

本发明中主要完成采集宽带总线上的音频信号，采集信号经FPGA的逻辑处理后，将采集到的数据发送到音频采集服务器，音频采集服务器实现存储。本方案中的FPGA选用的是XILINX的XC2S200。音频采集服务器主要记录采集板发送上来的通话的数据信息（譬如通话起始时间，结束时间，通话双方电话号码等）和通话双方的声音信息（经过编码之后的语音信号），然后根据需要由调度员或者相关管理员查询和调听。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims

1.一种基于FPGA实现PCM音频采集装置，其特征在于，包括音频数据采集模块、采集选择控制器、通道数据寄存器、第一双口RAM和第二双口RAM；

所述音频数据采集模块用于在采集选择控制器的控制下，将来自宽带总线的数据压缩采样，送到对应通道的通道数据寄存器中；

所述采集选择控制器用于控制音频数据采集模块采集宽带总线数据并将宽带总线数据转换为多路通道数据转送到通道数据寄存器；

所述通道数据寄存器用于缓存多路通道数据，并将多路通道数据轮流写入到两个双口RAM中；

所述第一双口RAM和第二双口RAM交错被写入和读出通道数据，即当第一双口RAM被写入数据时，第二双口RAM被读出数据，当第二双口RAM被写入数据时，第一双口RAM被读出数据；

所述采集选择控制器包括时钟模块、32个采集控制寄存器、12位计数器和相等比较器，所述32个采集控制寄存器中的每个采集控制寄存器对应一路需要采集的通话信息的控制信息，所述控制信息包括采集使能信息、总线选择信息、起始时隙信息，所述音频数据采集模块包括总线选择器、锁存控制寄存器，所述时钟模块用于为12位计数器和锁存控制寄存器提供时钟信号，所述总线选择器根据总线选择信息选择采集对应宽带总线数据，所述起始时隙信息和12位计数器的计数值经过相等比较器比较后控制锁存控制寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。

2.根据权利要求1所述的一种基于FPGA实现PCM音频采集装置，其特征在于，其特征在于，所述通道数据寄存器包括32个采集缓冲寄存器，每个采集缓冲寄存器用于缓存一路预先设定的周期的数据。

3.根据权利要求2所述的一种基于FPGA实现PCM音频采集装置，其特征在于，所述音频采集装置还包括开始控制模块、自锁计数器、地址计数器和多路选择器，所述开始控制模块用于根据时钟信号产生开始控制脉冲到自锁计数器，所述自锁计数器用于根据时钟信号在接收到开始控制脉冲后产生使能脉冲到地址计数器，所述地址计数器用于根据时钟信号产生地址信息分别提供给多路选择器、第一双口RAM和第二双口RAM，所述多路选择器的输入端连接到32个采集缓冲寄存器的输出端，所述多路选择器的输出端分别连接到第一双口RAM和第二双口RAM。

4.根据权利要求3所述的一种基于FPGA实现PCM音频采集装置，其特征在于，所述时钟信号为19.44M时钟信号，所述自锁计数器从0x00到0x20计数，当计数值达到0x20时，自锁计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数；并且在自锁计数器的计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，所述长度为32个19.44M时钟周期宽度的使能脉冲用于控制地址计数器产生地址信息；所述地址计数器用于接收来自自锁计数器的使能脉冲，当接收的使能脉冲有效时，所述地址计数器开始递加地址；所述地址计数器产生12位地址信息，低11位地址信息为双口RAM的写地址，最高位用于第一双口RAM和第二双口RAM的片选信号，两个双口RAM的片选信号始终交替有效。

5.一种基于FPGA实现PCM音频采集系统，其特征在于，所述音频采集系统包括宽带总线、如权利要求3或4所述的音频采集装置、CPU、音频服务器，所述宽带总线的输出端与音频采集装置连接，所述音频采集装置的输出端与CPU连接，所述CPU的输出端与音频服务器连接。

6.一种基于FPGA实现PCM音频采集方法，其应用于如权利要求5所述的音频采集系统，其特征在于，所述方法包括步骤：

S1，通过采集选择控制器控制音频数据采集模块采集宽带总线的数据，将数据压缩采样，送到对应通道的通道数据寄存器中；

S2，在预先设定的周期后，通道数据寄存器将对应通道数据轮流写入到两个双口RAM中；

S3，通过CPU轮流读取两个双口RAM中的音频数据，并转储到音频服务器中。

7.根据权利要求6所述的一种基于FPGA实现PCM音频采集方法，其特征在于，步骤S1中所述采集选择控制器包括时钟模块、32个采集控制寄存器、12位计数器和相等比较器，所述32个采集控制寄存器中的每一个对应一路需要采集的通话信息的控制信息，所述控制信息包括采集使能信息、总线选择信息、起始时隙信息，所述音频数据采集模块包括总线选择器、锁存控制寄存器；所述步骤S1具体包括子步骤：

S12，所述起始时隙信息和12位计数器的计数值经过相等比较器比较后控制锁存控制寄存器从宽带总线中采样宽带总线的相应数据到通道数据寄存器中。

8.根据权利要求7所述的一种基于FPGA实现PCM音频采集方法，其特征在于，所述步骤S2具体包括子步骤：

S21,所述开始控制模块在当12位计数器计数达到2100时产生一个长度为1个19.44M时钟周期宽度的脉冲；

S22，所述自锁计数器在收到来自开始控制模块的开始信号后开始计数，计数范围从0x00到0x20，并且在自锁计数器的计数值为0x00到0x1F之间时产生一个长度为32个19.44M时钟周期宽度的使能脉冲，该长度为32个19.44M时钟周期宽度的使能脉冲用于控制地址计数器产生地址信息，当计数值达到0x20计数器停止工作，直到收到来自开始控制模块的开始信号后重新开始计数；

S23，所述地址计数器用于接收来自自锁计数器的使能脉冲，当接收的使能脉冲有效时，所述地址计数器开始递加地址，当接收的使能脉冲无效时，地址不变，所述地址计数器产生12位地址信息，低11位地址信息为双口RAM的写地址，最高位用于第一双口RAM和第二双口RAM的片选信号，两个双口RAM的片选信号始终交替有效。

9.根据权利要求8所述的一种基于FPGA实现PCM音频采集方法，其特征在于，所述步骤S3具体包括子步骤：

S31，所述CPU通过中断方式或者定时查询方式从双口RAM中读取数据；如果使用中断方式，当FPGA逻辑产生中断之后，代表双口RAM已满，可以对双口RAM进行读操作，然后CPU直接读取数据；如果采用查询方式，则先禁止中断状态控制寄存器的中断使能位，并且在读取数据之前先判断中断状态控制寄存器中的双口RAM状态标志位，如果双口RAM满则可以读取数据，否则不能对双口RAM进行读操作。