CN201247466Y - 高速实时数据采集系统 - Google Patents
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Abstract
本实用新型公开了一种新型高速实时数据采集系统，包括：信号源，用于输出模拟信号给模数转换器；模数转换器，用于将信号源输出的模拟信号转换成可编译的数字信号并输出；现场可编程门阵列FPGA芯片，用于存储模数转换器输出的数字信号并控制数字信号的输入与输出；数据流运算处理模块，用于对FPGA芯片所输出的数字信号流进行信号处理。本实用新型基于FPGA技术，在FPGA芯片内部集成了第一DPRAM和第二DPRAM及控制逻辑模块，很好地保证了时钟的稳定，防止毛刺出现。同时由于两块DPRAM组成乒乓操作，于是使得本实用新型提供的数据采集系统可以简便而又有效地实现了数据实时传输与存储。
Description
技术领域
本实用新型涉及数据采集技术领域，特别是涉及一种新型高速实时数据采集系统。
背景技术
随着现代科学技术的发展，数据采集技术已渗透到地质勘探、医疗器械、雷达、测控等众多技术领域，人们对数据的采样速率提出了越来越高的要求。在模数变换(Analog Digital，AD)采样系统中，传统的晶体振荡器加以为电路和滤波电路的模拟方式已不能满足这一要求，而采用专用的时钟芯片的时钟模块的灵活性又不够，当前新的技术发展趋势是使用FPGA(FieldProgrammable Gate Array，即现场可编程门阵列)技术，采用FPGA的内部专用时钟模块和逻辑资源来构建能满足系统要求的灵活的高精度时钟模块。
模数转换器作为模拟信号和数字信号的桥梁，其应用日趋广泛。当前不断涌现的新理论、新算法，加之数字信号处理器件性能的提高，推动了数据采集系统的发展。目前常用数据采集系统的速率一般在几MSps～几百MSps(Millionsamplesper second，百万抽样/秒)，经模数转换后的数据通过缓冲存储器送入到性能较低的DSP(Digital Signal Processing，数字信号处理)处理器，或者通过各种总线送入微机，于是所采集的数据得不到及时的处理，难以满足数据采集实时性的要求，并且所采用的采样控制接口电路需要占用大量的DSP资源和总线资源。
参见图1，在传统的数据采集系统中，AD的控制和数据的转存可通过微处理器来进行控制。这种方式用于高速数据采集系统将会浪费大量的CPU(Central processing unit，中央处理器)资源，而对于MCU(Micro Controller Unit，微型控制单元，也称为单片微型计算机)来说，根本不可能控制高速数据的采集和存储过程。因为一般将AD转换的结果读入，然后再转存到片外的存储器(如图示的RAM)中，此过程至少需要4个机器周期，采用传统的微处理器或者ARM(Advanced RISC Machines，高级RISC微处理器)的方案，根本不能满足系统的需要。
近几年随着数字革命的推进，数据存储技术也取得了迅猛的发展。在电子和计算机技术飞速发展今天，数字信号处理技术已经成为信息获取的最重要的手段之一。同时各应用领域对数字信号处理的实时性，集成度和灵活性也提出了更高的要求。己有的低速，非实时的数据采集处理系统很难满足这种高端需求。
在一些智能仪器中，经常需要进行大量的数据采集和存储操作。例如，在精准农业作业中需要采集田地中每一个采样点的经度、纬度、产量和湿度等信息，这样采样点会有成千上万，于是产生了大量的数据，目前保证这些现场数据的存储是测控系统设计中的关键问题之一。对基于PC机的智能仪器，这些数据可直接以DOS或Windows文件的形式存入硬盘，而对于基于单片机的现场设备，则由于系统处理速度慢、没有操作系统支持和存储容量小等原因，难以满足上述要求。通常单片机所支持的存储单元的RAM(random-access memory，随机存取存储器)、EEPROM(Electrically Erasable Programmable Read-OnlyMemory，电可擦可编程只读存储器)或小容量的Flash存储芯片，它们的一个共同特点是受到寻址空间的限制，不能满足海量存储的要求，无法高速实时地实现数据的传输与存储，因此对于高速多通道数据采集，普通单片机很难满足系统对数据采集实时性和同步性的要求。
实用新型内容
有鉴于此，本实用新型的目的是提供一种新型高速实时数据采集系统，可以高速实时地实现所采集数据的传输与存储。
为此，本实用新型提供了一种新型高速实时数据采集系统，包括：
信号源，用于输出模拟信号给模数转换器；
模数转换器，用于将信号源输出的模拟信号转换成可编译的数字信号并输出；
现场可编程门阵列FPGA芯片，用于存储模数转换器输出的数字信号并控制数字信号的输入与输出；
数据流运算处理模块，用于对FPGA芯片所输出的数字信号流进行信号处理。
优选地，所述FPGA芯片包括：用于缓存数据的第一双口随机存取存储器DPRAM和第二双口随机存取存储器DPRAM，以及用于对第一DPRAM或第二DPRAM进行读写控制的逻辑控制模块。
优选地，所述第一DPRAM和第二DPRAM组成乒乓工作方式。
优选地，所述逻辑控制模块包括：输入数据流选择单元，用于等时地将模数转换器输出的数字信号分配到第一DPRAM或第二DPRAM；输出数据流选择单元，用于等时地选择输出第一DPRAM或第二DPRAM中的数字信号流给数据流运算处理模块。
优选地，所述逻辑控制模块还包括有运算处理控制单元，用于根据模数转换器的状态来控制数据流运算处理模块的运行。
优选地，所述信号和模数转换器之间连接有低通信号滤波器，用于消除信号源所输出信号中的高频噪声。
优选地，所述数据流运算处理模块为数字信号处理器DSP。
优选地，所述数据流运算处理模块与FPGA芯片通过串行外围设备接口SPI和外部存储器接口EMIF相连接。
由以上本实用新型提供的技术方案可见，本实用新型基于FPGA技术，在FPGA(现场可编程门阵列)芯片内部集成了两块DPRAM(即第一DPRAM和第二DPRAM)及控制逻辑模块，很好地保证了时钟的稳定，防止毛刺出现。与传统的RAM和FIFO相比，DPRAM既具有因有两套互不干扰的输入输出端口，在切换输入输出时钟时有利于保持时钟的纯净、稳定的优点。同时由于两块DPRAM组成乒乓操作，即在一块DPRAM读取数据的同时，另一块DPRAM进行写数据，于是使得本实用新型提供的数据采集系统可以简便而又有效地实现了数据实时传输与存储。
附图说明
图1为传统的数据采集系统的框图；
图2为本实用新型提供的基于DPRAM的新型高速实时数据采集系统的组成框图；
图3为本实用新型中FPGA芯片逻辑控制模块的第一实施例的组成框图；
图4为本实用新型中FPGA芯片逻辑控制模块的第二实施例的组成框图；
图5为连接有低通信号滤波器的本实用新型的组成框图。
具体实施方式
为了使本技术领域的人员更好地理解本实用新型方案，下面结合附图和实施方式对本实用新型作进一步的详细说明。
图2为本实用新型提供的基于DPRAM(双口随机存取存储器)的新型高速实时数据采集系统的框图，参见图2，本实用新型提供的一种高速实时数据采集系统，该系统包括信号源201、模数转换器202、现场可编程门阵列FPGA芯片203以及数据流运算处理模块204，其中：
信号源201，用于输出模拟信号给模数转换器202；
模数转换器202，与信号源201相连接，用于将信号源201输出的模拟信号转换成可编译的数字信号并输出；
现场可编程门阵列FPGA芯片203，用于存储模数转换器202输出的数字信号并控制数字信号的输入与输出；在本实用新型中，该FPGA芯片203包括：用于缓存数据的第一双口随机存取存储器(DPRAM)2031和第二双口随机存取存储器(DPRAM)2032，以及用于对第一DPRAM 2031或第二DPRAM 2032进行读写控制的逻辑控制模块2033。
所述逻辑控制模块2033分别与第一DPRAM 2031、第二DPRAM 2032相连接。
参见图3，所述逻辑控制模块2033具体包括：分别与第一DPRAM 2031、第二DPRAM 2032相连接的输入数据流选择单元20331和输出数据流选择单元20332，其中，输入数据流选择单元20331，用于等时地将模数转换器202输出的数字信号分配到第一DPRAM 2031或第二DPRAM 2032；输出数据流选择单元20332，用于等时地选择输出第一DPRAM 2031或第二DPRAM 2032中的数字信号流给数据流运算处理模块204。
数据流运算处理模块204，与FPGA芯片203相连接，用于对FPGA芯片203所输出的数字信号流进行信号处理。如图2所示，数据流运算处理模块与FPGA芯片203通过串行外围设备接口(Serial Peripheral Interface，SPI)和外部存储器接口(External Memory Interface，EMIF)相连接。
在本实用新型的逻辑控制模块2033中，参见图4，还包括运算处理控制单元20333，用于根据模数转换器的状态来控制数据流运算处理模块的运行。例如，模数转换器数据采样结束或者模数转换器的缓冲器满溢出，发送中断信号给DSP处理器，控制DSP停止运行。
为了解决信号输出线路的电磁辐射干扰和所接收的来自外部的电磁干扰，参见图5，本实用新型还在信号源201和模数转换器202之间连接有低通信号滤波器205，用于消除信号源201所输出信号中的高频噪声。通过在模数转换器202前端所设置的低通信号滤波器205，可以滤除信号传输线路上各种工作所不需要的高频干扰成份。
本实用新型基于FPGA技术，在FPGA(现场可编程门阵列)芯片内部集成了两块DPRAM(即第一DPRAM和第二DPRAM)及控制逻辑模块，很好地保证了时钟的稳定，防止毛刺出现。
需要说明的是，在本实用新型提供的数据采集系统中，所采集的中频信号频率为36MHz(兆赫兹)，采样时钟为28.8MHz，DPRAM(Dual PortRandom-Access Memory，双口RAM)的输出时钟为50MHz，所以DPRAM的输入、输出时钟不同，也就是说DPRAM在系统中起到跨时钟域和进行缓冲的作用。由于DPRAM有两套独立的输入输出端口，其输入端口接28.8MHz，输出端口接50MHz，从而避免了对时钟进行任何组合逻辑的处理，避免了时钟的畸形，为后续的逻辑控制打下基础。
本实用新型基于DPRAM的高速实时数据采集系统涉及利用FPGA实现片内的存储器及全部相关控制逻辑，利用XILINX公司自带的IP CORE生成两个DPRAM，与传统的RAM和FIFO相比，DPRAM既具有因有两套互不干扰的输入输出端口，在切换输入输出时钟时有利于保持时钟的纯净、稳定的优点，又具有简单易学，不易出错，节约开发时间的好处。利用两个DPRAM组成乒乓操作，实现实时存储。实践证明，本实用新型的最高频率可达到130MHz。
此外，在本实用新型中，由于两块DPRAM组成乒乓操作，即在一块DPRAM读取数据的同时，另一块DPRAM进行写数据，于是使得本实用新型提供的数据采集系统可以简便而又有效地实现了数据实时传输与存储。
在本实用新型中，所述数据流运算处理模块204优选为DSP处理器。
需要说明的是，DSP(Digital Signal Processor，数字信号处理)处理器是以数字信号来处理大量信息的器件。DSP处理器是一种特别适合于进行数字信号处理运算的微处理器器，其主要应用是实时快速地实现各种数字信号处理算法。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它具有强大数据处理能力和高运行速度。
在具体实践中，逻辑控制模块2033的具体逻辑控制操作包括：
(1)控制地址译码信号，在本系统中多处用到地址译码信号，比如：命令寄存器、状态寄存器等。可以很方便地通过VHDL语言编程来实现。
(2)控制各种控制信号，包括两个DPRAM的读写控制信号、系统复位信号、两个DPRAM复位信号、命令寄存器信号复位等等。
(3)控制数据流运算处理模块204(如DSP处理器)中断的信号，具体设置为：中断0：A/D采样结束而中断；中断1：A/D缓冲器满溢出而中断；中断2：紧急停机而中断。
对于本实用新型提供的数据采集系统，具体的乒乓传输控制过程为：输入数据流通过输入数据流选择单元20331，等时地将输入数据流分配到第一DPRAM 2031、第二DPRAM 2032中。在第1个缓冲周期，将输入的数据流缓存到第一DPRAM 2031，在第2个缓冲周期，通过输入数据流选择单元20331的切换，将输入的数据流缓存到第二DPRAM 2032，与此同时，将第一DPRAM 2031缓存的第1个周期的数据通过输出数据流选择单元20332的选择，送到数据流运算处理模块204被运算处理。在第3个缓冲周期，通过输入数据流选择单元20331的再次切换，将输入的数据流缓存到第一DPRAM2031，与此同时，将第二DPRAM 2032缓存的第2个周期的数据通过输出数据流选择单元20332的切换，送到数据流运算处理模块204被运算处理。如此循环，周而复始，从而可以简便而又有效地实现了数据实时传输与存储。
与传统数据采集系统相比，本新型高速实时数据采集系统保证系统中的时钟更加纯净，没有畸变，同时实现了开发周期短，电路面积小等优点，克服了传统数据采集系统设计中的弊端，有效的解决了数据采集系统的实时性问题。
本实用新型根据FPGA的先进技术及配套的开发工具，开发的新型高速实时数据采集系统，其用DPRAM(Dual Port Random-access Memory，双口RAM)替换传统的RAM或FIFO(First In First Out，先入先出存储器)，具有既符合功能要求，且有更高质量的时钟的优点，又便于开发，不易出错的好处。大大减少了开发周期，提高了经济效益。
本实用新型将两块DPRAM及全部的相关控制逻辑模块集中在一块FPGA芯片中，不仅大大减小了电路面积，而且使电路更加规范化，易于修改。
以FPGA作为数据采集的控制核心，实现多通道模拟信号的采集和处理。由于FPGA集采样控制、处理、缓存、传输控制、通讯于一个芯片内，编程配置灵活，开发周期短，系统简单，具有高集成度、体积小、低功耗、高速、I/O端口多、在系统编程等优点，特别适用于对时序有严格要求的高速多通道数据采集系统。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (8)
1、一种高速实时数据采集系统，其特征在于，包括：
信号源，用于输出模拟信号给模数转换器；
模数转换器，用于将信号源输出的模拟信号转换成可编译的数字信号并输出；
现场可编程门阵列FPGA芯片，用于存储模数转换器输出的数字信号并控制数字信号的输入与输出；
数据流运算处理模块，用于对FPGA芯片所输出的数字信号流进行信号处理。
2、如权利要求1所述的高速实时数据采集系统，其特征在于，所述FPGA芯片包括：用于缓存数据的第一双口随机存取存储器DPRAM和第二双口随机存取存储器DPRAM，以及用于对第一DPRAM或第二DPRAM进行读写控制的逻辑控制模块。
3、如权利要求2所述的高速实时数据采集系统，其特征在于，所述第一DPRAM和第二DPRAM组成乒乓工作方式。
4、如权利要求2所述的高速实时数据采集系统，其特征在于，所述逻辑控制模块包括：输入数据流选择单元，用于等时地将模数转换器输出的数字信号分配到第一DPRAM或第二DPRAM；输出数据流选择单元，用于等时地选择输出第一DPRAM或第二DPRAM中的数字信号流给数据流运算处理模块。
5、如权利要求4所述的高速实时数据采集系统，其特征在于，所述逻辑控制模块还包括有运算处理控制单元，用于根据模数转换器的状态来控制数据流运算处理模块的运行。
6、如权利要求1所述的高速实时数据采集系统，其特征在于，所述信号和模数转换器之间连接有低通信号滤波器，用于消除信号源所输出信号中的高频噪声。
7如权利要求1所述的高速实时数据采集系统，其特征在于，所述数据流运算处理模块为数字信号处理器DSP。
8、如权利要求1所述的高速实时数据采集系统，其特征在于，所述数据流运算处理模块与FPGA芯片通过串行外围设备接口SPI和外部存储器接口EMIF相连接。
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