CN206224997U - 一种语音识别Soc芯片架构 - Google Patents

Abstract

本实用新型公开了一种语音识别Soc芯片架构，包括：MCU内核、APB总线译码器、ADC语音信号采样模块、浮点运算加速模块、看门狗模块、GPIO模块、数据传输控制模块以及片内SRAM存储器；其中，所述APB总线译码器、片内SRAM存储器均与所述MCU内核连接，所述ADC语音信号采样模块、浮点运算加速模块、看门狗模块、GPIO模块均与所述APB总线译码器连接，所述片内SRAM存储器与数据传输控制模块连接。本实用新型结合各模块优势，设计出适合语音识别算法芯片化的架构；具有低成本、高性能、易于语音算法移植、升级的优点。

Description

一种语音识别Soc芯片架构

技术领域

本实用新型涉及集成电路中Soc芯片的架构设计领域，尤其涉及一种语音识别Soc芯片架构。

背景技术

随着集成电路工艺水平的提高，芯片也朝着高速、多功能、低电压、低功耗、便携、高可靠性系统化方向发展、而且要求缩短设计周期以缩短产品的上市时间。系统级芯片(system on chip)也由此应用而生。所谓系统芯片是指在单一芯片上集成数字和模拟混合器、信号采集和转换、I/O接口、存储器、MCU和DSP等具有系统功能的IC。

语音识别的应用受到业界和用户日益广泛地关注，众多世界大公司纷纷涉足语音市场的开发与竞争，语音识别的应用形式和领域不断扩展，已成为电脑、手机、机器人、智能玩具等各种电子设备实现功能的升级而取悦市场的新亮点。

现如今由人工神经网络构成的语音识别算法成为主流，从软件算法移植硬件及芯片化实现来看，如果用纯硬件描述语言从底层实现人工神经网络的算法的定制芯片对于开发人员来说，开发难度大，研发周期长，架构固定，遇到算法结构和数据更新，需要重新更改芯片的架构，成本较高。现有的大部分语音芯片Soc架构灵活度较差、可升级较差、芯片成本较高、从外部的flash读取程序数据速度慢等缺点。

实用新型内容

本实用新型所要解决的技术问题在于，提供一种语音识别Soc芯片架构，结合各模块优势，设计出适合语音识别算法芯片化的架构，具有低成本、高性能、易于语音算法移植、升级的优点。

为解决上述技术问题，本实用新型提供如下技术方案：一种语音识别Soc芯片架构，包括：用于数据运算处理的MCU内核，用于连接低带宽的周边外设之间的APB总线译码器，用于采集语言信号的ADC语音信号采样模块，用于对特定浮点数运算做优化处理的浮点运算加速模块，用于检测软件异常执行的看门狗模块，用于作为通用输入输出接口的GPIO模块，用于数据之间传输通道的数据传输控制模块，以及用于存储数据的片内SRAM存储器；其中，所述APB总线译码器、片内SRAM存储器均与所述MCU内核连接，所述ADC语音信号采样模块、浮点运算加速模块、看门狗模块、GPIO模块均与所述APB总线译码器连接，所述片内SRAM存储器与数据传输控制模块连接。

进一步地，所述片内SRAM存储器包括SRAM1存储器和SRAM2存储器，数据传输控制模块包括第一、第二数据传输控制器；其中，所述SRAM1存储器连接第一数据传输控制器，用于接收并存储外部数据；所述SRAM2存储器与第二数据传输控制器，第二数据传输控制器用于连接外部的flash芯片。

进一步地，所述ADC语音信号采样模块连接外部的A/D采样芯片连接；所述ADC语音信号采样模块驱动A/D采样芯片采集语音数据，并将数据存入片内SRAM存储器中；MCU内核通过APB总线译码器控制ADC语音信号采样模块，并读取片内SRAM存储器的语音数据。

进一步地，所述MCU内核采用32位的IP核，型号为N10。

进一步地，所述语音识别Soc芯片架构还包括APB总线，所示MCU内核通过APB总线连接APB总线译码器，所示MCU内核通过bus interface接口连接APB总线。

进一步地，所述MCU内核包括数据缓存单元、指令缓存单元、总线接口单元和运算处理单元；所述数据缓存单元用于读取程序的数据，所述指令缓单元用于存读取程序的指令；所述总线接口单元用于连接外部的总线，所述运算处理单元作为整个运算和控制的核心模块。

采用上述技术方案后，本实用新型至少具有如下有益效果：本实用新型结合了SOC系统的特点，通过集成高性能MCU IP核、高效的APB总线架构、ADC语音信号采样模块、浮点运算加速模块、数据传输加速模块提供出低成本、高性能、灵活性较高、快速升级更新的语音识别算法的Soc芯片架构。

附图说明

图1为本实用新型一种语音识别Soc芯片架构的结构示意图；

图2为本实用新型外部的flash芯片到SRAM2存储器的数据传输示意图；

图3为本实用新型一种语音识别Soc芯片架构的ADC语音信号采样模块结构示意图；

图4为本实用新型一种语音识别Soc芯片架构的APB总线译码器的结构图；

图5为本实用新型一种语音识别Soc芯片架构的GPIO(General-purpose input/output，通用输入输出接口)模块结构图；

图6为本实用新型一种语音识别Soc芯片架构的看门狗模块结构图；

图7为本实用新型一种语音识别Soc芯片架构的浮点运算加速模块结构图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互结合，下面结合附图和具体实施例对本申请作进一步详细说明。

如图1所示，本实用新型提供一种语音识别Soc芯片架构，通过集成高性能低功耗的MCU内核、APB总线、APB总线译码器、ADC语音信号采样模块、浮点运算加速模块、数据传输控制模块以及片内SRAM存储器，提供出低成本、高性能、灵活性高、便捷升级更新的语音识别算法的Soc芯片架构。

具体芯片架构如下：

所述的MCU内核，为一款高性能低功耗的32位MCU(型号为N10)的IP核，程序与数据独立总线，总寻址空间可以达到4GB；可通过N10的APB总线进行外围扩展，通过businterface与APB总线连接。MCU内核包括数据缓存单元、指令缓存单元、总线接口单元和运算处理单元；数据缓存单元用于读取程序的数据，指令缓单元用于存读取程序的指令；总线接口单元用于连接外部的总线，运算处理单元作为整个运算和控制的核心模块。

所述的APB总线是AMBA总线的一种，主要用于低带宽的周边外设之间的连接，接口简单，功耗低，适合语音识别的Soc架构；通过设计的APB总线对连接到APB总线译码器上的模块进行控制。

所述的浮点运算加速模块，为使用硬件描述语言(Verilog)对特定的浮点数运算作优化处理，包括浮点数加分、浮点数乘法。从而提高芯片的浮点运算处理能力。

所述的ADC语音信号采样模块与外部的A/D采样芯片相连，A/D采样芯片输出通过cic补偿滤波器补偿cic滤波损失，再通过低通滤波滤除高频分量，再进行4倍抽取，得到位宽16的数据，将两个数据组合为一个位宽32的数据，写入SRAM中。MCU核通过APB总线读取SRAM中数据。

所述看门狗模块用来检测软件的异常执行；当软件正常执行时，看门狗定时计数器计数到某个设定的值时，发出中断信号，软件检测到中断信号给出一个特定的指令(喂狗)，清除中断并且使得看门狗定时计数器重新开始计数；或者软件定时给出一个特定的指令(喂狗)，使得看门狗定时计数器重新开始计数；当软件异常时，看门狗定时计数器会溢出发出复位信号，导致系统复位，这样程序可以恢复正常运行状态

所述GPIO(General-Purpose Input/Output)模块为通用输入输出接口，包括16个可编程的GPIO，通过APB总线可以设置GPIO口的属性为一般输入输出或者中断输入及其中断属性。

所述的flash芯片到片内SRAM的数据传输模块包括从外部的flash芯片获取数据并将数据经过数据传输控制器的缓存处理，最后搬移到内部的SRAM2存储器中。

如图2所示，所述的外部的flash芯片到片内SRAM存储器的数据传输模块包括从外部的flash芯片获取数据并将数据经过数据传输控制器的缓存处理，最后搬移到内部的SRAM2存储器中。控制模块接口信号中spi_clk为输入的模块时钟，spi_rstn为模块的复位信号，低有效；flash_si为spi串行数据输入；flash_cen、pRAM_wr、pRAM_flash_en为输出使能信号；pRAM_wdata[7:0]为输出到SRAM的数据信号；pRAM_waddr[19:0]为输出到SRAM的地址信号。

如图3所示，所述的ADC语音信号采样模块与外部的A/D采样芯片相连，采集到的语音数据存入SRAM中，MCU内核通过APB总线译码器控制ADC，并读取片内SRAM存储器的语音数据；该模块的输入信号有与APB总线通信的pclk、prstn、psel、paddr[11:0]、penable、pready、pwdata[31:0]；控制外部A/D芯片的控制信号adc_int、Pbe[3:0]、Sc_ctr[11:0]、Ctr_sels、Ctr_adl、Ctr_adr、Ctr_adout；控制SRAM存放采样到的语音数据的控制信号为Wadr[6:0]、Radr、Adc_wrn、Adc_wenb1、Adc_cenb1、Adc_wenb2、Adc_cenb2。

所述的APB总线是AMBA总线的一种，主要用于低带宽的周边外设之间的连接，接口简单，功耗低，适合语音识别的Soc架构；通过设计的APB总线译码模块对连接到APB总线译码器上的模块进行控制；APB总线的输入信号包括时钟信号pclk,片选信号psel,复位信号prst_n,地址信号paddr[31:0],写数据信号pwdata[31:0]；还包括控制信号pwrite为读写控制信号，penable为使能信号，总线的输出信号为读数据prdata[31:0]。

APB总线一次读写占用两个时钟周期，在第一个周期开始之际，psel片选有效，pwrite高电平代表写，低电平代表读，在第一个时钟周期，paddr给出地址信息，pwdata给出数据信息，第二个时钟周期，penable变为高电平，表示此刻的数据有效。

如图4所示，所述的APB总线译码器模块，根据地址信号paddr[31:0]分配译码信号psel给与地址对应的模块；同时输出读取的prdata[31:0]数据信号。

如图5所示，所述的GPIO模块包括16个可编程的GPIO，可以通过APB总线可以设置GPIO口的属性为一般输入输出或者中断输入及其中断属性；包括输入clk时钟信号，rst_n复位信号，和APB接口总线接口pclk、prstn、psel、paddr[11:0]、penable、pready、pwdata[31:0]、prdata[31:0]；输出信号包括gpio_int中断输出，gpio_out数据输出，gpio_oen使能信号；gpio_in为数据输入。

如图6所示，为本实用新型一种语音识别Soc芯片架构的看门狗模块结构图，包括定时器，定时器对系统频率进行分频计数；包括输入clk时钟信号，rst_n复位信号，wdt_en和sleep_en使能信号；APB接口总线接口pclk、prstn、psel、paddr[11:0]、penable、pready、pwdata[31:0]、prdata[31:0]；输出信号包括wdt_int中断信号，高电平有效；wdt_res复位信号，高电平有效。

如图7所示，所述的浮点运算加速模块，模块实现了加法(add)，乘法(mul)的功能，每个功能有两个数据通道可以同时运行，其中add1和mul1占用RAM0，RAM1，RAM2三块内部RAM，add2和mul2占用RAM3，RAM4和RAM5。其中输入RAM块和输出RAM块可选择，比如add1的第一个操作数a选择来自RAM0，add1的另一个操作数b选择来自RAM1，那么a+b或a-b的结果会自动存入操作数所在的RAM以外的那块RAM，也就是RAM2。同理，若a来自RAM1，b来自RAM2，那么结果将自动存入RAM0。

所述的浮点运算加速模块的信号接口包括：输入clk时钟信号，rst_n复位信号，APB接口总线接口pclk、prstn、psel、paddr[11:0]、penable、pready、pwdata[31:0]、prdata[31:0]；输出信号result1、result2计算结果；result_oen1、result_oen2结果有效。

尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解的是，在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种等效的变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同范围限定。

Claims (6)

1.一种语音识别Soc芯片架构，其特征在于，包括：用于数据运算处理的MCU内核，用于连接低带宽的周边外设之间的APB总线译码器，用于采集语言信号的ADC语音信号采样模块，用于对特定浮点数运算做优化处理的浮点运算加速模块，用于检测软件异常执行的看门狗模块，用于作为通用输入输出接口的GPIO模块，用于数据之间传输通道的数据传输控制模块，以及用于存储数据的片内SRAM存储器；其中，所述APB总线译码器、片内SRAM存储器均与所述MCU内核连接，所述ADC语音信号采样模块、浮点运算加速模块、看门狗模块、GPIO模块均与所述APB总线译码器连接，所述片内SRAM存储器与数据传输控制模块连接。

2.根据权利要求1所述的一种语音识别Soc芯片架构，其特征在于，所述片内SRAM存储器包括SRAM1存储器和SRAM2存储器，数据传输控制模块包括第一、第二数据传输控制器；其中，所述SRAM1存储器连接第一数据传输控制器，用于接收并存储外部数据；所述SRAM2存储器与第二数据传输控制器，第二数据传输控制器用于连接外部的flash芯片。

3.根据权利要求1所述的一种语音识别Soc芯片架构，其特征在于，所述ADC语音信号采样模块连接外部的A/D采样芯片连接；所述ADC语音信号采样模块驱动A/D采样芯片采集语音数据，并将数据存入片内SRAM存储器中；MCU内核通过APB总线译码器控制ADC语音信号采样模块，并读取片内SRAM存储器的语音数据。

4.根据权利要求1所述的一种语音识别Soc芯片架构，其特征在于，所述MCU内核采用32位的IP核，型号为N10。

5.根据权利要求1所述的一种语音识别Soc芯片架构，其特征在于，所述语音识别Soc芯片架构还包括APB总线，所示MCU内核通过APB总线连接APB总线译码器，所示MCU内核通过bus interface接口连接APB总线。

6.根据权利要求1所述的一种语音识别Soc芯片架构，其特征在于，所述MCU内核包括数据缓存单元、指令缓存单元、总线接口单元和运算处理单元；所述数据缓存单元用于读取程序的数据，所述指令缓单元用于存读取程序的指令；所述总线接口单元用于连接外部的总线，所述运算处理单元作为整个运算和控制的核心模块。